JPH09130166A

JPH09130166A - Ｃｍｏｓ差動増幅回路

Info

Publication number: JPH09130166A
Application number: JP7279094A
Authority: JP
Inventors: Shikiko Nachi; 志貴子名知; Morohisa Yamamoto; 師久山本; Atsuhiko Nakauchi; 篤彦仲内; Masanori Suganuma; 政典菅沼
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-10-26
Filing date: 1995-10-26
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】入力信号のＤＣ電圧によって、さらには入力
信号の電圧変化過渡期に利得および位相の周波数特性が
変化し、結果としてビデオバッファとしてのＤＧ（微分
利得）特性やＤＰ（微分位相）特性が悪くなる。【解決手段】差動入力段の一方の差動入力ＭＯＳトラ
ンジスタに流れる電流を１：Ｋ（Ｋ＞１）の比で増幅す
る第１のカレントミラー回路と、他方の差動入力ＭＯＳ
トランジスタに流れる電流を１：Ｌ（Ｌ＞１，Ｌ≠Ｋ）
の比で増幅する第２のカレントミラー回路と、この第２
のカレントミラー回路で増幅された電流をさらに１：Ｍ
（Ｍ＝Ｋ／Ｌ）の比で増幅するカスコード型の第３のカ
レントミラー回路を設けて、上記第１のカレントミラー
回路で増幅された電流を第３のカレントミラー回路に流
し、第１のカレントミラー回路で増幅された電流または
第３のカレントミラー回路で増幅された電流のうち少な
い方によって他方の電流が規制されるようにして出力電
圧を得るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号増幅技術特に
ＣＭＯＳ差動増幅回路に関し、例えば映像信号処理用Ｌ
ＳＩにおける映像信号への文字加算機能や映像信号の多
重加算（ピクチャーインピクチャー）機能、映像信号の
Ａ／Ｄ変換機能等に必要なビデオバッファ回路に利用し
て有効な技術に関する。

【０００２】

【従来の技術】本発明者等は、映像信号処理に使用され
る増幅回路として、図４に示すようなＣＭＯＳ差動増幅
回路について検討した。

【０００３】図４に示されているＣＭＯＳ差動増幅回路
は、ソース共通接続された一対の差動入力ＭＯＳトラン
ジスタＭＮ１，ＭＮ２よりなる差動入力段１１と、その
ドレインに各々接続された負荷ＭＯＳトランジスタＭＰ
１，ＭＰ２よりなる能動負荷回路１２と、ゲートに定電
圧Ｖ１が印加されたＭＯＳトランジスタＭＮ３よりなる
定電流源１３と、上記差動入力段１１の出力電位をゲー
トに受けるＭＯＳトランジスタＭＮ４と定電流用ＭＯＳ
トランジスタＭＮ５とからなるレベルシフト段１４と、
電源電圧Ｖｃｃと接地点との間に直列接続されたＭＯＳ
トランジスタＭＰ３，ＭＮ６からなるプッシュプル型出
力段１５と、上記差動入力段１１の出力ノードｎ１と出
力端子ＯＵＴとの間に直列接続された抵抗Ｒ１と容量Ｃ
１からなる位相補償回路Ｚｆとによって構成されてい
る。

【０００４】

【発明が解決しようとする課題】本発明者等は、上記Ｃ
ＭＯＳ差動増幅回路を映像信号処理に適用した場合には
以下のような問題点があることを見い出した。

【０００５】即ち、映像信号の振幅（ピーク・トゥ・ピ
ーク）は標準で２Ｖと大きく、また周波数帯域も１０Ｍ
Ｈｚと広い。図４のＣＭＯＳ差動増幅回路では、レベル
シフト回路１４を用いることにより出力ＶｏｕｔのＤＣ
電圧によるノードｎ１の電圧ＶＭの変化を低減し、結果
として出力ＶｏｕｔのＤＣ電圧が変化しても静的な利得
および位相の周波数特性の変化を少なくすることができ
る。

【０００６】しかしながら、ビデオバッファとして使用
する場合には、出力端子を入力端子Ｖ（−）に接続して
ボルテージフォロワを構成しかつ大振幅の信号を扱うた
め、その過渡期に入力端子Ｖ（＋）とＶ（−）との間に
入力電位差が発生し、負帰還回路Ｚｆを介して負帰還さ
れるノードｎ１のインピーダンスが大幅に変化する。そ
のため、入力信号のＤＣ電圧によって、さらには入力信
号の電圧変化過渡期には利得および位相の周波数特性が
変化し、結果としてビデオバッファとしてのＤＧ（微分
利得）特性やＤＰ（微分位相）特性が悪くなるという問
題点があることが明らかになった。

【０００７】さらに、映像信号処理用ＬＳＩには、アナ
ログ回路のみならずディジタル回路も共存しており、同
一チップ上のプラス電源（Ｖｃｃ）もしくはマイナス電
源（ＧＮＤ）に半導体基板を介してディジタル回路から
のノイズがのることがある。図４に示されている差動増
幅回路にあっては、出力段１５にソース接地型のＭＯＳ
トランジスタを使用しているため、電源ライン（Ｖｃｃ
ライン，ＧＮＤライン）を通してディジタル回路部から
のノイズ（リップル）が入ってくるという問題点があ
る。

【０００８】この発明の目的は、入力信号のＤＣ電圧の
変化に対する利得および位相の周波数特性の変化が少な
く、ビデオバッファとしてのＤＧ（微分利得）特性やＤ
Ｐ（微分位相）特性が良好で、しかも電源ラインを通し
て入ってくるディジタル回路からのノイズに強いＣＭＯ
Ｓ差動増幅回路を提供することにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、差動入力段の一方の差動入力Ｍ
ＯＳトランジスタに流れる電流を１：Ｋ（Ｋ＞１）の比
で増幅する第１のカレントミラー回路と、他方の差動入
力ＭＯＳトランジスタに流れる電流を１：Ｌ（Ｌ＞１，
Ｌ≠Ｋ）の比で増幅する第２のカレントミラー回路と、
この第２のカレントミラー回路で増幅された電流をさら
に１：Ｍ（Ｍ＝Ｋ／Ｌ）の比で増幅するカスコード型の
第３のカレントミラー回路を設けて、上記第１のカレン
トミラー回路で増幅された電流を第３のカレントミラー
回路の出力電流と加算合成し、第１のカレントミラー回
路で増幅された電流または第３のカレントミラー回路で
増幅された電流のうち少ない方によって他方の電流が規
制されるようにして出力電圧を得るようにしたものであ
る。

【００１２】上記構成によれば、第３のカレントミラー
回路をカスコード型としているため、入力信号のＤＣ電
位の変化に対して電流利得の変化が少なく、また正負の
入力信号に差が生ずる過渡期にも電流利得の変化が少な
い。その結果、ボルテージフォロワを構成して、映像信
号処理用ＬＳＩにおける映像信号への文字加算機能や映
像信号の多重加算機能、映像信号のＡ／Ｄ変換機能に必
要なビデオバッファ回路として利用した場合に、利得お
よび位相の周波数特性の変化が少なく、良好なＤＧ（微
分利得）特性およびＤＰ（微分位相）特性が得られる。
しかも、カレントミラー回路は電源電圧のリップル除去
率が良好なため、電源ラインを通して入ってくるディジ
タル回路からのノイズに強いＣＭＯＳ差動増幅回路を実
現することができる。

【００１３】なお、位相補償は、出力端子と第３のカレ
ントミラー回路の電流入力ノードとの間に容量を接続す
ることにより行なう。この場合、第３のカレントミラー
回路、の入力ノードのインピーダンスが変化が小さく、
位相補償用容量による負帰還特性の変化も少ない。

【００１４】また、上記差動入力段を、それぞれ独立し
た電流源で動作する各々１：ａとａ：１の寸法比のＭＯ
Ｓトランジスタで構成された２組の差動入力段に置き換
えるようにしても良い。このように構成すると、差動入
力段の出力電流は定電流源に流れる出力電流は定電流源
に流れる電流の１／（ａ＋１）となり、２組の差動入力
段は正負の入力信号に差がある場合、互いに逆相の交流
電流を出力するため出力回路の動作がＡＢ級増幅動作と
なり、消費電流を減らすことができる。

【００１５】さらに、上記差動入力段を、それぞれ独立
した電流源で動作するＰチャネルＭＯＳトランジスタ対
とＮチャネルＭＯＳトランジスタ対で構成された２組の
差動入力段に置き換えるようにしても良い。これにより
線形動作する許容入力電圧範囲を広げることができる。

【００１６】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１７】図１は本発明に係るＣＭＯＳ差動増幅回路
の第１の実施例を示す。

【００１８】この実施例のＣＭＯＳ差動増幅回路は、ソ
ース共通接続された一対の差動入力ＭＯＳトランジスタ
ＭＮ９とＭＮ１０とからなる差動入力段２２と、その共
通ソースと接地点との間に直列接続された定電流用ＭＯ
ＳトランジスタＭＮ７とＭＮ８からなる電流源２１と、
上記差動入力ＭＯＳトランジスタＭＮ９，ＭＮ１０のド
レインと電源電圧Ｖｃｃ（例えば５Ｖ）との間に接続さ
れた第１および第２のカレントミラー回路２３と、該第
１および第２のカレントミラー回路２３の出力側に接続
されたカスコード型の第３のカレントミラー回路２４
と、位相補償回路Ｚｆとによって構成されている。

【００１９】上記第１のカレントミラー回路は、上記差
動入力段１１の一方の負荷ＭＯＳトランジスタＭＰ４と
これとゲートが共通に接続されたＭＯＳトランジスタＭ
Ｐ７とからなり、ＭＰ４のＷ／Ｌ（ゲート幅／ゲート
長）値とＭＰ７のＷ／Ｌ値との比が１：Ｋ（Ｋ＞１）に
設定されることにより差動入力ＭＯＳトランジスタＭＮ
９に流れる電流をＫ倍に増幅する。第２のカレントミラ
ー回路は、上記差動入力段１１の他方の負荷ＭＯＳトラ
ンジスタＭＰ５とこれとゲートが共通に接続されたＭＯ
ＳトランジスタＭＰ６とからなり、Ｗ／Ｌ値が１：Ｌ
（Ｌ＞１，Ｌ≠Ｋ）に設定されることにより差動入力Ｍ
ＯＳトランジスタＭＮ１０に流れる電流をＬ倍に増幅す
る。

【００２０】上記第３のカレントミラー回路２４は、第
２のカレントミラー回路（２３）を構成するＰチャネル
ＭＯＳトランジスタＭＰ６のドレインと接地点との間に
直列に接続されたＮチャネルＭＯＳトランジスタＭＮ１
１，ＭＮ１２と、第１のカレントミラー回路（２３）を
構成するＰチャネルＭＯＳトランジスタＭＰ７のドレイ
ンと接地点との間に直列に接続されたＮチャネルＭＯＳ
トランジスタＭＮ１３，ＭＮ１４とからなり、ＭＯＳト
ランジスタＭＮ１１とＭＮ１３とがゲートを共通に、ま
たＭＮ１２とＭＮ１４がゲートを共通に接続されている
とともに、ＭＮ１１とＭＮ１３、またＭＮ１２とＭＮ１
４のＷ／Ｌ値がそれぞれ１：Ｍ（Ｍ＝Ｋ／Ｌ）の比に形
成されることにより第２のカレントミラー回路で増幅さ
れた電流をさらにＭ倍に増幅するように構成されてい
る。

【００２１】この実施例では、上記第１のカレントミラ
ー回路を構成するＰチャネルＭＯＳトランジスタＭＰ７
のドレインと第３のカレントミラー回路２４を構成する
ＮチャネルＭＯＳトランジスタＭＮ１３のドレインとの
接続ノードｎ２に出力端子ＯＵＴが接続されている。

【００２２】また、上記位相補償回路Ｚｆは、第１およ
び第２のカレントミラー回路２３を構成するＭＯＳトラ
ンジスタＭＰ６，ＭＰ７と第３のカレントミラー回路２
４を構成するＭＯＳトランジスタＭＮ１１，ＭＮ１３と
の接続ノードｎ２，ｎ３間に接続された容量Ｃ２によっ
て構成されており、この容量Ｃ２は負帰還素子として作
用する。上記容量Ｃ２としてはＭＯＳトランジスタのゲ
ート容量を利用することが可能である。ただし、ＭＯＳ
トランジスタのゲート容量を使用する場合には、容量値
が電圧依存性を有するので、使用するプロセス技術によ
っては、電圧依存性のない例えば層間絶縁膜を誘電体と
し上部電極と下部電極にポリシリコン層もしくは金属層
を用いた容量を使用するのが妥当である。

【００２３】この実施例のＣＭＯＳ差動増幅回路は、一
対の入力信号Ｖ（＋），Ｖ（−）が入力されると、差動
入力段２２のＭＯＳトランジスタＭＮ９とＭＮ１０には
入力信号Ｖ（＋），Ｖ（−）に応じた電流Ｉ１，Ｉ２を
出力する。これらの電流Ｉ１，Ｉ２は第１および第２の
カレントミラー回路２３によってそれぞれＫ倍とＬ倍に
それぞれ増幅される。さらに、第２のカレントミラー回
路の出力側の電流Ｉ４は、カスコード型の第３のカレン
トミラー回路２４によってＭ倍に増幅される。このとき
ＭはＭ＝Ｋ／Ｌに設定されているため、ＭＯＳトランジ
スタＭＮ１３に流れる電流Ｉ５は、Ｌ・Ｍ・Ｉ２＝Ｌ
（Ｋ／Ｌ）Ｉ２＝Ｋ・Ｉ２で示されるように、差動入力
段２２のＭＯＳトランジスタＭＮ１０に流れる電流Ｉ２
のＬ倍となる。

【００２４】この実施例では、一対の入力信号Ｖ
（＋），Ｖ（−）が同一レベルの場合、第１のカレント
ミラー回路で増幅されてＭＯＳトランジスタＭＰ７に流
れる電流Ｉ３と第３のカレントミラー回路２４で増幅さ
れＭＯＳトランジスタＭＮ１３に流れる電流Ｉ５とは、
同一の大きさとなり、出力端子ＯＵＴには入力信号と同
一レベルの電圧が出力される（この実施例では、一対の
入力信号Ｖ（＋），Ｖ（−）がＶｃｃ／２＝２．５Ｖの
場合、出力電圧が２．５Ｖとなる）。

【００２５】この状態で、入力信号Ｖ（＋）の電位が上
昇すると、ＭＯＳトランジスタＭＮ９に流れる電流Ｉ１
が増加し、ＭＮ１０に流れる電流Ｉ２が減少する。これ
によって、第１のカレントミラー回路の出力側のＭＯＳ
トランジスタＭＰ７はそのドレイン電流を増加させよう
とゲート電圧が上昇してオン抵抗が下がり、第３のカレ
ントミラー回路２４のＭＯＳトランジスタＭＮ１３はそ
のドレイン電流を減少させようとゲート電圧が降下して
オン抵抗が高くなる。その結果、出力電圧Ｖｏｕｔが上
昇する。

【００２６】一方、上記平衡状態から入力信号Ｖ（＋）
の電位が降下するとＭＯＳトランジスタＭＮ９に流れる
電流Ｉ１が減少し、ＭＮ１０に流れる電流Ｉ２が増加す
る。これによって、第１のカレントミラー回路の出力側
のＭＯＳトランジスタＭＰ７はそのドレイン電流を減少
させようとゲート電圧が降下してオン抵抗が増加し、第
３のカレントミラー回路２４のＭＯＳトランジスタＭＮ
１３はそのドレイン電流を増加させようとゲート電圧が
上昇してオン抵抗が低くなる。その結果、出力電圧Ｖｏ
ｕｔが下がる。

【００２７】また、この実施例の差動増幅回路は、第１
カレントミラー回路と第３のカレントミラー回路の出力
側の電流がマッチングしない場合にも、ノードｎ３のイ
ンピーダンスの変化も小さく、そのため位相補償回路に
よる負帰還特性の変化も少ないという利点がある。

【００２８】さらに、この実施例のＣＭＯＳ差動増幅回
路においては、差動入力段２１の定電流源として、ゲー
トが定電圧Ｖ３，Ｖ４によってバイアスされた直列接続
のＭＯＳトランジスタＭＮ７とＭＮ８とから構成されて
いるため、トランジスタＭＮ７がＭＮ８のドレイン電流
が入力信号のＤＣ電圧変動の影響を受けないように動作
するため、入力電圧の影響が少ない電流で差動入力段を
バイアスすることができる。ＭＯＳトランジスタＭＮ７
のゲートに印加されるバイアス電圧Ｖ３，Ｖ４として
は、例えばＶ３が１．２Ｖのような定電圧、またＶ４が
２．８Ｖのような定電圧が選択される。

【００２９】なお、上記Ｋ，Ｌ，Ｍの値としては、例え
ば「６」，「２．５」，「２．４」のような値が考えら
れる。また、上記実施例のＣＭＯＳ差動増幅回路を公知
の半導体製造技術によって形成する場合、使用するプロ
セス技術が１μプロセスであれば上記サイズ比Ｋ，Ｌ，
Ｍはそのまま電流比になるのでなんら問題はないが、異
なる精度の加工技術を使用する場合には、Ｋ，Ｌ，Ｍの
うちＫについてはサイズ比がそのまま電流比にならない
ので、Ｋの値についてはこれを若干補正してその値を決
定する等の工夫が必要であることがシミュレーションに
よって明らかになった。例えば０．８μプロセスのよう
な加工技術を使用する場合、ＭＯＳトランジスタＭＰ４
とＭＰ７の電流比をＫするにはサイズ比は電流比Ｋの値
よりも若干大きい値とするのが妥当である。

【００３０】図２および図３に本発明に係るＣＭＯＳ差
動増幅回路の第２および第３の実施例を示す。このうち
図２には、低消費電流化を図ったＣＭＯＳ差動増幅回路
の例を、また図３には入力電圧の許容範囲を拡大したＣ
ＭＯＳ差動増幅回路の例を示す。

【００３１】図２のＣＭＯＳ差動増幅回路は、定電圧Ｖ
５，Ｖ６でバイアスされたカスコード型定電流源３１，
３２を各々独立に有する２組の差動入力段３３，３４を
持ち、差動入力段３３を構成する差動ＭＯＳトランジス
タＭＮ１９とＭＮ２０はＷ／Ｌ値の比がａ：１とされ、
差動入力段３４を構成する差動ＭＯＳトランジスタＭＮ
２２とＭＮ２１はＷ／Ｌ値の比が１：ａとされ、ＭＮ１
９とＭＮ２２のゲートに正の入力信号Ｖ（＋）が、また
ＭＮ２０とＭＮ２１のゲートに負の入力信号Ｖ（−）が
入力されるように構成されている。

【００３２】差動入力段３４を構成する差動ＭＯＳトラ
ンジスタＭＮ２２のドレインに接続された負荷ＭＯＳト
ランジスタＭＰ９とこれとゲートが共通に接続されたＭ
ＯＳトランジスタＭＰ１１とによって、また差動入力段
３３を構成する差動ＭＯＳトランジスタＭＮ２０のドレ
インに接続された負荷ＭＯＳトランジスタＭＰ８とこれ
とゲートが共通に接続されたＭＯＳトランジスタＭＰ１
０とによって、第１および第２のカレントミラー回路３
５が構成されている。さらに、上記ＭＯＳトランジスタ
ＭＰ１０，ＭＰ１１のドレイン側にＭＯＳトランジスタ
ＭＮ１１，ＭＮ１３；ＭＮ１２，ＭＮ１４からなる第３
のカレントミラー回路２４が接続されている。

【００３３】上記第１のカレントミラー回路は、ＭＯＳ
トランジスタＭＰ９とＭＰ１１のＷ／Ｌ（ゲート幅／ゲ
ート長）の比が１：Ｋ（Ｋ＞１）に設定されることによ
り電流をＫ倍に増幅する。第２のカレントミラー回路
は、ＭＯＳトランジスタＭＰ８とＭＰ１０のＷ／Ｌが
１：Ｌ（Ｌ＞１，Ｌ≠Ｋ）に設定されることにより電流
をＬ倍に増幅する。さらに、上記第３のカレントミラー
回路２４は、第１の実施例と同様に、ＭＯＳトランジス
タＭＮ１１とＭＮ１３、またＭＮ１２とＭＮ１４がそれ
ぞれ１：Ｍ（Ｍ＝Ｋ／Ｌ）の寸法比に形成されることに
より電流をＭ倍に増幅するように構成されている。

【００３４】この実施例のＣＭＯＳ差動増幅回路は、差
動入力段３３を構成する差動ＭＯＳトランジスタＭＮ１
９とＭＮ２０はＷ／Ｌ値の比がａ：１とされ、差動入力
段３４を構成する差動ＭＯＳトランジスタＭＮ２２とＭ
Ｎ２１はＷ／Ｌ値の比が１：ａとされることによって、
第１および第２のカレントミラー回路３５の入力側のＭ
ＯＳトランジスタＭＰ８とＭＰ９に流れる電流を、第１
の実施例における第１および第２のカレントミラー回路
２３の入力側のＭＯＳトランジスタＭＰ４とＭＰ５に流
れる電流が各々定電流源２１を流れる電流の１／２であ
るのに対し、定電流源３１と３２を流れる電流の１／
（ａ＋１）とすることができる。これによって、カレン
トミラー回路の出力側に流れる電流も第１の実施例に比
べて少なくすることができ、回路全体の消費電流を減ら
すことができる。つまり、第２の実施例のＣＭＯＳ差動
増幅回路はＡＢ級増幅動作する。なお、上記ａの値とし
ては、「５」から「１０」程度が妥当である。

【００３５】図３のＣＭＯＳ差動増幅回路は、定電圧Ｖ
７，Ｖ８でバイアスされたカスコード型定電流源４１
と、ＮチャネルＭＯＳＦＥＴからなる差動ＭＯＳトラン
ジスタＭＮ２５，ＭＮ２６よりなる差動入力段４３と、
定電圧Ｖ９，Ｖ１０でバイアスされたカスコード型定電
流源４２と、ＰチャネルＭＯＳＦＥＴからなる差動ＭＯ
ＳトランジスタＭＰ１４，ＭＰ１５よりなる差動入力段
４４とを備えている。そして、上記ＭＯＳトランジスタ
ＭＮ２５とＭＰ１４のゲートに正の入力信号Ｖ（＋）
が、またＭＮ２６とＭＰ１５のゲートに負の入力信号Ｖ
（−）が入力されるように構成されている。

【００３６】また、上記２組の差動入力段のうち４３に
は、第１の実施例と同様に構成された第１〜第３のカレ
ントミラー回路４５，４６，２４が接続されている。さ
らに、この実施例では、差動入力段４４の負荷ＭＯＳト
ランジスタＭＮ２７とＭＮ２８にはこれらと１：１のサ
イズ比とされたＭＯＳトランジスタＭＮ３０，ＭＮ２９
からなる第４のカレントミラー回路４７が設けられ、こ
れらのＭＯＳトランジスタＭＮ２９，ＭＮ３０のドレイ
ンは差動入力段４３側の負荷ＭＯＳトランジスタＭＰ１
６，ＭＰ１７のドレイン（ゲート）に接続されている。
従って、負荷ＭＯＳトランジスタＭＰ１６には差動ＭＯ
ＳトランジスタＭＮ２５とＭＰ１５に流れる電流を加算
した電流が流れ、負荷ＭＯＳトランジスタＭＰ１７には
差動ＭＯＳトランジスタＭＮ２６とＭＰ１４に流れる電
流を加算した電流が流れるようにされる。

【００３７】これによって、入力信号Ｖ（＋）とＶ
（−）が比較的小さくなってＭＯＳトランジスタＭＮ２
５とＭＮ２６に流れる電流がかなり少なくなった場合
に、Ｐ−ＭＯＳ差動入力段４４側の出力電流がカレント
ミラー回路４７によってＭＯＳトランジスタＭＮ３０と
ＭＮ２９に転写されるため、Ｎ−ＭＯＳ差動入力段４３
側の負荷ＭＯＳトランジスタＭＰ１６，ＭＰ１７に一定
の電流が流れ、線形動作する許容入力電圧範囲が広くな
る。

【００３８】以上説明したように、上記実施例はいずれ
も、差動入力段の一方の差動入力ＭＯＳトランジスタに
流れる電流を１：Ｋ（Ｋ＞１）の比で増幅する第１のカ
レントミラー回路と、他方の差動入力ＭＯＳトランジス
タに流れる電流を１：Ｌ（Ｌ＞１，Ｌ≠Ｋ）の比で増幅
する第２のカレントミラー回路と、この第２のカレント
ミラー回路で増幅された電流をさらに１：Ｍ（Ｍ＝Ｋ／
Ｌ）の比で増幅するカスコード型の第３のカレントミラ
ー回路を設けて、上記第１のカレントミラー回路で増幅
された電流を第３のカレントミラー回路の出力電流と加
算合成し、第１のカレントミラー回路で増幅された電流
または第３のカレントミラー回路で増幅された電流のう
ち少ない方によって他方の電流が規制されるようにして
出力電圧を得るように構成されているので、第３のカレ
ントミラー回路をカスコード型としているため、入力信
号のＤＣ電位の変化に対して電流利得の変化が少なく、
また正負の入力信号に差が生ずる過渡期にも電流利得の
変化が少ない。また、位相補償は、出力端子と第３のカ
レントミラー回路の電流入力ノードとの間に容量を接続
することにより行なっているので、第３のカレントミラ
ー回路の入力ノードのインピーダンスが変化が小さく、
位相補償用容量による負帰還特性の変化も少ない。その
結果、ボルテージフォロワを構成して、映像信号処理用
ＬＳＩにおける映像信号への文字加算機能や映像信号の
多重加算機能、映像信号のＡ／Ｄ変換機能に必要なビデ
オバッファ回路として利用した場合に、利得および位相
の周波数特性の変化が少なく、良好なＤＧ（微分利得）
特性およびＤＰ（微分位相）特性が得られる。しかも、
カレントミラー回路は電源電圧のリップル除去率が良好
なため、電源ラインを通して入ってくるディジタル回路
からのノイズに強いＣＭＯＳ差動増幅回路を実現するこ
とができるという効果がある。

【００３９】さらに、各カレントミラー回路による電流
増幅比を１以上（Ｋ＞１，Ｌ＞１，Ｍ＞１）としている
ため、ボルテージフォロワとして動作する場合のＤＣオ
フセットは、カレントミラー回路を構成するＭＯＳトラ
ンジスタ（ＭＰ４とＭＰ７，ＭＰ５とＭＰ６，ＭＮ１１
とＭＮ１３およびＭＮ１２とＭＮ１４）のばらつきによ
るオフセットが、差動入力段からはそれぞれ１／Ｋ，１
／Ｌ，１／Ｍ・Ｌ，１／Ｍ・Ｌにしか見えないため、実
質的に入力段を構成する差動ＭＯＳトランジスタ対（Ｍ
Ｎ９，ＭＮ１０）のばらつきによるオフセットのみとな
り、差動ＭＯＳトランジスタ対のオフセットに負荷ＭＯ
Ｓトランジスタ対のオフセットを加算したものがＤＣオ
フセットとなる図４の差動増幅回路に比べて小さくなる
という効果がある。

【００４０】また、第２の実施例のように、上記差動入
力段を、それぞれ独立した電流源で動作する各々１：ａ
とａ：１の寸法比のＭＯＳトランジスタで構成された２
組の差動入力段に置き換えるようにすると、差動入力段
の出力電流は定電流源に流れる出力電流は定電流源に流
れる電流の１／（ａ＋１）となり、２組の差動入力段は
正負の入力信号に差がある場合には、互いに逆相の交流
電流を出力するため出力回路の動作がＡＢ級増幅動作と
なり、消費電流を減らすことができるという効果があ
る。

【００４１】さらに、第３の実施例のように、上記差動
入力段を、それぞれ独立した電流源で動作するＰチャネ
ルＭＯＳトランジスタ対とＮチャネルＭＯＳトランジス
タ対で構成された２組の差動入力段に置き換えることに
より、線形動作する許容入力電圧範囲を広げることがで
きるという効果がある。

【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば図１
および図３の実施例では、位相補償回路Ｚｆを容量Ｃ２
のみで構成しているが、図２の実施例のように容量Ｃ２
と直列に抵抗Ｒ２を接続するようにしてもよい。また、
逆に図２の実施例における容量Ｃ２と抵抗Ｒ２とからな
る位相補償回路Ｚｆを、容量Ｃ２のみからなる位相補償
回路としてもよい。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である映像信
号処理用ＬＳＩにおけるビデオバッファ回路を例にとっ
て説明したが、この発明はそれに限定されるものでな
く、ボルテージフォロワとして使用する差動増幅回路一
般に利用することができる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４５】すなわち、入力信号のＤＣ電圧の変化に対
する利得および位相の周波数特性の変化が少なく、ビデ
オバッファとしてのＤＧ（微分利得）特性やＤＰ（微分
位相）特性が良好で、しかも電源ラインを通して入って
くるディジタル回路からのノイズに強くかつＤＣオフセ
ットの小さなＣＭＯＳ差動増幅回路を実現することがで
きる。

【図面の簡単な説明】

【図１】本発明に係るＣＭＯＳ差動増幅回路の第１の実
施例を示す回路図。

【図２】本発明に係るＣＭＯＳ差動増幅回路の第２の実
施例を示す回路図。

【図３】本発明に係るＣＭＯＳ差動増幅回路の第３の実
施例を示す回路図。

【図４】本発明に先立って検討したＣＭＯＳ差動増幅回
路の一例を示す回路図。

【符号の説明】２１，３１，３２，４１，４２電流源２２，３３，３４，４３，４４差動入力段２３，３５，４５，４６カレントミラー回路２４第３のカレントミラー回路（カスコード型カレン
トミラー回路）

フロントページの続き (72)発明者仲内篤彦東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者菅沼政典東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】ソース共通接続された一対の差動ＭＯＳ
トランジスタからなる差動入力段と、上記差動ＭＯＳト
ランジスタの共通ソースに接続された電流源と、上記差
動入力段の一方の差動ＭＯＳトランジスタに流れる電流
を１：Ｋ（Ｋ＞１）の比で増幅するＭＯＳトランジスタ
で構成された第１のカレントミラー回路と、他方の差動
入力ＭＯＳトランジスタに流れる電流を１：Ｌ（Ｌ＞
１，Ｌ≠Ｋ）の比で増幅するＭＯＳトランジスタで構成
された第２のカレントミラー回路と、この第２のカレン
トミラー回路で増幅された電流をさらに１：Ｍ（Ｍ＝Ｋ
／Ｌ）の比で増幅するＭＯＳトランジスタで構成された
カスコード型の第３のカレントミラー回路を設けて、上
記第１のカレントミラー回路で増幅された電流を第３の
カレントミラー回路の出力電流と加算合成し、第１のカ
レントミラー回路で増幅された電流または第３のカレン
トミラー回路で増幅された電流のうち少ない方によって
他方の電流が規制されるようにして出力電圧を得るよう
にしたことを特徴とするＣＭＯＳ差動増幅回路。
【請求項２】上記電流源は、直列接続された複数のＭ
ＯＳトランジスタからなることを特徴とする請求項１に
記載のＣＭＯＳ差動増幅回路。
【請求項３】出力端子と上記第３のカレントミラー回
路の入力端子との間に、容量もしくは直列形態の容量お
よび抵抗で構成された位相補償回路が接続されてなるこ
とを特徴とする請求項１または２に記載のＣＭＯＳ差動
増幅回路。
【請求項４】ソース共通接続されそのＷ／Ｌ値の比が
ａ：１である一対の差動ＭＯＳトランジスタからなる第
１の差動入力段と、当該第１の差動入力段の差動ＭＯＳ
トランジスタの共通ソースに接続された第１の電流源
と、ソース共通接続されそのＷ／Ｌ値の比がａ：１であ
りかつ第１の差動入力段と同一の入力信号が入力される
ようにされた一対の差動ＭＯＳトランジスタからなる第
２の差動入力段と、当該第２の差動入力段の差動ＭＯＳ
トランジスタの共通ソースに接続された第２の電流源と
を備え、上記第１の差動入力段に上記第１のカレントミ
ラー回路が、また上記第２の差動入力段に上記第２のカ
レントミラー回路が、それぞれ接続されてなることを特
徴とする請求項１、２または３に記載のＣＭＯＳ差動増
幅回路。
【請求項５】ソース共通接続された一対の第１導電型
のＭＯＳトランジスタからなる第１の差動入力段と、当
該第１の差動入力段の差動ＭＯＳトランジスタの共通ソ
ースに接続された第１の電流源と、ソース共通接続され
上記第１の差動入力段と同一の入力信号が入力されるよ
うにされた上記第１導電型と異なるキャリアで動作する
一対の第２導電型のＭＯＳトランジスタからなる第２の
差動入力段と、当該第２の差動入力段の差動ＭＯＳトラ
ンジスタの共通ソースに接続された第２の電流源と、上
記第２の差動入力段の２つの出力ノードに接続され１：
１の比で電流を流す第４と第５のカレントミラー回路と
を備え、該第４と第５ののカレントミラー回路の出力側
電流が上記第１の差動入力段の２つの出力電流と同一極
性の動作を行なう上記第１および第２のカレントミラー
回路の入力側から流されるように接続がなされているこ
とを特徴とする請求項１、２、３または４に記載のＣＭ
ＯＳ差動増幅回路。
【請求項６】上記出力端子が反転入力端子側に直結さ
れ、非反転入力端子には映像信号が入力されてなる請求
項１、２、３、４または５に記載のＣＭＯＳ差動増幅回
路を備えてなることを特徴とする映像信号処理装置。