JPH05102756A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH05102756A JPH05102756A JP3260211A JP26021191A JPH05102756A JP H05102756 A JPH05102756 A JP H05102756A JP 3260211 A JP3260211 A JP 3260211A JP 26021191 A JP26021191 A JP 26021191A JP H05102756 A JPH05102756 A JP H05102756A
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- input
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Abstract
(57)【要約】
【目的】差動増幅トランジスタ対のしきい値電圧を制御
して、信号入力範囲を最適にする。 【構成】差動トランジスタ対１９０の基板電位を、アナ
ログスイッチ制御信号Ｃ12で、ソース電位または第１の
電源端子１００の電位に切替える。この切替えによる基
板効果で差動トランジスタ対１９０のしきい値電圧が増
減する。入力電圧ＶI1の範囲は、差動トランジスタ対１
９０のしきい値電圧に依存するため、しきい値電圧を増
減することにより入力電圧範囲をシフトして最適化す
る。
して、信号入力範囲を最適にする。 【構成】差動トランジスタ対１９０の基板電位を、アナ
ログスイッチ制御信号Ｃ12で、ソース電位または第１の
電源端子１００の電位に切替える。この切替えによる基
板効果で差動トランジスタ対１９０のしきい値電圧が増
減する。入力電圧ＶI1の範囲は、差動トランジスタ対１
９０のしきい値電圧に依存するため、しきい値電圧を増
減することにより入力電圧範囲をシフトして最適化す
る。
Description
【０００１】
【産業上の利用分野】本発明は、各種電気・電子回路に
応用される演算増幅器（オペアンプ）を構成する差動増
回路に関し、特に、ＭＯＳ集積回路内で使用される演算
増幅器の差動増幅回路に関する。
応用される演算増幅器（オペアンプ）を構成する差動増
回路に関し、特に、ＭＯＳ集積回路内で使用される演算
増幅器の差動増幅回路に関する。
【０００２】
【従来の技術】図４は、従来の差動増幅回路の一例の回
路図である。図４において、１００は第１の電源端子
（電位＋５Ｖ）、１１０は第２の電源端子（接地電
位）、１２０は第１の入力端子（電位ＶI1）、１３０は
第２の入力端子（電位ＶI2）、１４０は第１の出力端子
（電位Ｖ01）、１５０は第２の出力端子（電位Ｖ02）、
１６０はバイアス電流源回路、１７０は定電流源回路で
一定電流を差動対１９０に供給する回路である、１８０
はダイナミック負荷回路、１９０は同一特性の２つのＭ
ＯＳ電界効果トランジスタ（以後ＭＯＳトランジスタと
記す）からなる差動トランジスタ対である。
路図である。図４において、１００は第１の電源端子
（電位＋５Ｖ）、１１０は第２の電源端子（接地電
位）、１２０は第１の入力端子（電位ＶI1）、１３０は
第２の入力端子（電位ＶI2）、１４０は第１の出力端子
（電位Ｖ01）、１５０は第２の出力端子（電位Ｖ02）、
１６０はバイアス電流源回路、１７０は定電流源回路で
一定電流を差動対１９０に供給する回路である、１８０
はダイナミック負荷回路、１９０は同一特性の２つのＭ
ＯＳ電界効果トランジスタ（以後ＭＯＳトランジスタと
記す）からなる差動トランジスタ対である。
【０００３】差動増幅回路は、差動トランジスタ対１９
０の各々のゲートに入力される、第１の入力信号（電位
ＶI1）と第２の入力信号（電位ＶI2）の電位差、すなわ
ちＶ11−Ｖ12に比例した電圧を、第１の出力端子１４０
と第２の出力端子１５０との間に出力する回路である。
０の各々のゲートに入力される、第１の入力信号（電位
ＶI1）と第２の入力信号（電位ＶI2）の電位差、すなわ
ちＶ11−Ｖ12に比例した電圧を、第１の出力端子１４０
と第２の出力端子１５０との間に出力する回路である。
【０００４】そして、演算増幅器は、上述の差動増幅回
路と、この差動増幅回路の入力電位差に比例した出力電
圧を増幅する駆動段増幅器等とにより構成され、高い増
幅率（無限大が理想）を実現した増幅器である。ただ
し、演算増幅器は、外部回路により負帰還をかけて使用
することを前提としているため、仮に前述の差動入力対
に電位差がほんのわずかでも発生すると、それを増幅し
た非常に大きな電圧が演算増幅器の出力端子に現れ、直
ちに外部回路の負帰還により入力側に帰還されるため、
差動対の入力電位差が常にゼロで平衡するように動作す
る。差動増幅回路は２つの入力端子間の電位差に感応す
る性質を持っており、演算増幅器はこの性質を十分に活
用した増幅器で、各種電気・電子回路に応用される増幅
器である。
路と、この差動増幅回路の入力電位差に比例した出力電
圧を増幅する駆動段増幅器等とにより構成され、高い増
幅率（無限大が理想）を実現した増幅器である。ただ
し、演算増幅器は、外部回路により負帰還をかけて使用
することを前提としているため、仮に前述の差動入力対
に電位差がほんのわずかでも発生すると、それを増幅し
た非常に大きな電圧が演算増幅器の出力端子に現れ、直
ちに外部回路の負帰還により入力側に帰還されるため、
差動対の入力電位差が常にゼロで平衡するように動作す
る。差動増幅回路は２つの入力端子間の電位差に感応す
る性質を持っており、演算増幅器はこの性質を十分に活
用した増幅器で、各種電気・電子回路に応用される増幅
器である。
【０００５】ここで、後の説明の便利のために、従来の
差動増幅回路の入力電圧範囲について説明する。
差動増幅回路の入力電圧範囲について説明する。
【０００６】尚、以後の説明において、各ＭＯＳトラン
ジスタに関係する電圧，電流の表示は、以下のことを意
味するものとする。 ＶDS；ドレイン・ソース間電圧 ＶGS；ゲート・ソース間電圧 ＩDS；ドレイン電流 ＶTH；しきい値電圧 ＶD ；回路の接地ラインの電位（接地電位）を基準とし
たドレイン電圧 ＶG ；接地電位を基準としたゲート電圧 ＶS ；接地電位を基準としたソース電圧 上記に示された電圧，電流表示における添字のうし
ろに記載された数字は、対応する番号のＭＯＳトランジ
スタに関するものであることを表す。
ジスタに関係する電圧，電流の表示は、以下のことを意
味するものとする。 ＶDS；ドレイン・ソース間電圧 ＶGS；ゲート・ソース間電圧 ＩDS；ドレイン電流 ＶTH；しきい値電圧 ＶD ；回路の接地ラインの電位（接地電位）を基準とし
たドレイン電圧 ＶG ；接地電位を基準としたゲート電圧 ＶS ；接地電位を基準としたソース電圧 上記に示された電圧，電流表示における添字のうし
ろに記載された数字は、対応する番号のＭＯＳトランジ
スタに関するものであることを表す。
【０００７】例；「ＶDS4 」は、「ＭＯＳトランジスタ
Ｔ4 のドレイン・ソース間電圧」を表わす。
Ｔ4 のドレイン・ソース間電圧」を表わす。
【０００８】図４において、入力電圧範囲は、当然電源
電圧に対し一定の範囲に制限され、この範囲を越える入
力電圧での正常な動作は期待できない。この制限は、各
トランジスタの動作領域によって決定される。例えば、
定電流源回路１７０が正常に差動トランジスタ対１９０
へ常に一定電流（ＰＭＯＳトランジスタＴ4 のドレイン
電流ＩDS4 ）を供給するためには、ドレイン電流ＩDS4
がソース・ドレイン間電圧ＶDS4 に関係なく動作する領
域、すなわち飽和領域内で動作しなければならない。従
って｜ＶDS4 ｜＞｜ＶGS4 −ＶTH4 ｜の範囲で動作すれ
ば良い。これを第２の電源端子１１０の電位（接地電位
＝ＧＮＤ）を基準に考えると、ＶD4＜ＶG4＋｜ＶTH4 ｜
である。又、差動トランジスタ対１９０のＰＭＯＳトラ
ンジスタＴ1 については、その入力ゲート電圧ＶG1がソ
ース電圧ＶS1に近いときは、｜ＶDS1 ｜＞｜ＶGS1 −Ｖ
TH1 ｜の関係は保たれるから、｜ＶGS1 ｜＞｜ＶTH1 ｜
さえみたせばよい。これを接地電位ＧＮＤを基準に考え
ると、ＶG1＜ＶS1−｜である。ここで、ＶG1＝ＶI1、Ｖ
S1＝ＶD4であるから、入力電圧範囲の上限ＶMAX は、 ＶMax ＝ＶI1＝ＶG1＜ＶS1−｜ＶTH1 ｜≦Ｖ04＋｜ＶTH4 ｜−｜ＶTH1 ｜ となる。
電圧に対し一定の範囲に制限され、この範囲を越える入
力電圧での正常な動作は期待できない。この制限は、各
トランジスタの動作領域によって決定される。例えば、
定電流源回路１７０が正常に差動トランジスタ対１９０
へ常に一定電流（ＰＭＯＳトランジスタＴ4 のドレイン
電流ＩDS4 ）を供給するためには、ドレイン電流ＩDS4
がソース・ドレイン間電圧ＶDS4 に関係なく動作する領
域、すなわち飽和領域内で動作しなければならない。従
って｜ＶDS4 ｜＞｜ＶGS4 −ＶTH4 ｜の範囲で動作すれ
ば良い。これを第２の電源端子１１０の電位（接地電位
＝ＧＮＤ）を基準に考えると、ＶD4＜ＶG4＋｜ＶTH4 ｜
である。又、差動トランジスタ対１９０のＰＭＯＳトラ
ンジスタＴ1 については、その入力ゲート電圧ＶG1がソ
ース電圧ＶS1に近いときは、｜ＶDS1 ｜＞｜ＶGS1 −Ｖ
TH1 ｜の関係は保たれるから、｜ＶGS1 ｜＞｜ＶTH1 ｜
さえみたせばよい。これを接地電位ＧＮＤを基準に考え
ると、ＶG1＜ＶS1−｜である。ここで、ＶG1＝ＶI1、Ｖ
S1＝ＶD4であるから、入力電圧範囲の上限ＶMAX は、 ＶMax ＝ＶI1＝ＶG1＜ＶS1−｜ＶTH1 ｜≦Ｖ04＋｜ＶTH4 ｜−｜ＶTH1 ｜ となる。
【０００９】一方、入力電圧範囲の下限は、差動トラン
ジスタ対１９０のＰＭＯＳトランジスタＴ1 の入力ゲー
ト電圧ＶG1がドレイン電圧ＶD1に近づくので、｜ＶDS1
｜＞｜ＶGS1 −ＶTH1 ｜の関係がくずれる範囲までであ
る。これを接地電位ＧＮＤを基準に考えると、ＶG1＞Ｖ
D1−｜ＶTH1 ｜である。ここで、ＶG1＝ＶI1、ＶD1＝Ｖ
D5であるから、入力電圧範囲の下限Ｖmin は Ｖmin ＝ＶI1＝ＶG1＞ＶD1−｜ＶTH1 ｜＝ＶD5−｜Ｖ
TH1 ｜となる。よって、入力電圧範囲ＶHLは、 ＶG4＋｜ＶTH4 ｜−｜ＶTH1 ｜＞ＶHL＞ＶDS5 −｜Ｖ
TH1 ｜である。
ジスタ対１９０のＰＭＯＳトランジスタＴ1 の入力ゲー
ト電圧ＶG1がドレイン電圧ＶD1に近づくので、｜ＶDS1
｜＞｜ＶGS1 −ＶTH1 ｜の関係がくずれる範囲までであ
る。これを接地電位ＧＮＤを基準に考えると、ＶG1＞Ｖ
D1−｜ＶTH1 ｜である。ここで、ＶG1＝ＶI1、ＶD1＝Ｖ
D5であるから、入力電圧範囲の下限Ｖmin は Ｖmin ＝ＶI1＝ＶG1＞ＶD1−｜ＶTH1 ｜＝ＶD5−｜Ｖ
TH1 ｜となる。よって、入力電圧範囲ＶHLは、 ＶG4＋｜ＶTH4 ｜−｜ＶTH1 ｜＞ＶHL＞ＶDS5 −｜Ｖ
TH1 ｜である。
【００１０】図５は、演算増幅器を上に述べたような従
来の差動増幅回路で構成した回路例である。図５におい
て、３１０は第１のアナログ信号入力端子、３２０は第
２のアナログ信号入力端子、３６０は電源端子（電位＋
５Ｖ）、３３０はアナログスイッチ、３４０はアナログ
スイッチ制御信号Ｃ1 の入力端子、３５０は演算増幅器
の出力端子、３００は演算増幅器である。そして、演算
増幅器３００の各端子は、図４に示した従来の差動増幅
回路第各端子対応している。すなわち、１００は第１の
電源端子電位（＋５Ｖ）、１１０は第２の電源端子（接
地電位ＧＮＤ）、１２０は第１の入力端子（電位
ＶI1）、１３０は第２の入力端子（電位ＶI2）である。
来の差動増幅回路で構成した回路例である。図５におい
て、３１０は第１のアナログ信号入力端子、３２０は第
２のアナログ信号入力端子、３６０は電源端子（電位＋
５Ｖ）、３３０はアナログスイッチ、３４０はアナログ
スイッチ制御信号Ｃ1 の入力端子、３５０は演算増幅器
の出力端子、３００は演算増幅器である。そして、演算
増幅器３００の各端子は、図４に示した従来の差動増幅
回路第各端子対応している。すなわち、１００は第１の
電源端子電位（＋５Ｖ）、１１０は第２の電源端子（接
地電位ＧＮＤ）、１２０は第１の入力端子（電位
ＶI1）、１３０は第２の入力端子（電位ＶI2）である。
【００１１】演算増幅器３００の出力端子３５０の電位
ＶOUT は、負帰還（ボルテージフォロワ）により入力端
子１３０側に帰還されるため、差動トランジスタ対の入
力電位差がゼロで平衡するように動作すると、第１の入
力端子１２０と第２の入力端子１３０と出力電圧ＶOUT
は同電位となる。すなわち、演算増幅器３００は外部回
路の負帰還により増幅率が１である増幅器を構成してい
る。図５の回路は、このような構成の演算増幅器３００
に、図中に波形を示すように、振幅が３．０〜３．７Ｖ
の正弦波の第１のアカログ入力信号Ａ1 と１．１〜２．
０Ｖの正弦波の第２のアナログ入力信号Ａ2 を、制御信
号入力端子３４０へのアナログスイッチ制御信号Ｃ1 に
従って交互に入力する例である。ここで従来の差動増幅
回路では、入力可能の電圧範囲ＶHLは、 ＶG4＋｜ＶTH4 ｜−｜ＶTH1 ｜＞ＶDS5 −｜ＶTH1 ｜ であるから、仮に、各ＭＯＳトランジスタのしきい値が
全て同じで０．８Ｖとすれば、入力可能な電圧範囲は、 ＶG4＞ＶHL＞ＶDS5 −０．８Ｖ となる。
ＶOUT は、負帰還（ボルテージフォロワ）により入力端
子１３０側に帰還されるため、差動トランジスタ対の入
力電位差がゼロで平衡するように動作すると、第１の入
力端子１２０と第２の入力端子１３０と出力電圧ＶOUT
は同電位となる。すなわち、演算増幅器３００は外部回
路の負帰還により増幅率が１である増幅器を構成してい
る。図５の回路は、このような構成の演算増幅器３００
に、図中に波形を示すように、振幅が３．０〜３．７Ｖ
の正弦波の第１のアカログ入力信号Ａ1 と１．１〜２．
０Ｖの正弦波の第２のアナログ入力信号Ａ2 を、制御信
号入力端子３４０へのアナログスイッチ制御信号Ｃ1 に
従って交互に入力する例である。ここで従来の差動増幅
回路では、入力可能の電圧範囲ＶHLは、 ＶG4＋｜ＶTH4 ｜−｜ＶTH1 ｜＞ＶDS5 −｜ＶTH1 ｜ であるから、仮に、各ＭＯＳトランジスタのしきい値が
全て同じで０．８Ｖとすれば、入力可能な電圧範囲は、 ＶG4＞ＶHL＞ＶDS5 −０．８Ｖ となる。
【００１２】よって、第１および第２のアナログ入力信
号を入力可能（０．１Ｖの余裕を与える）とするには、
ＶG4はＶG4＝３．７Ｖ＋０．１Ｖ＝３．８Ｖとし、ＶDS
はＶDS＝１．１Ｖ−０．１Ｖ＋０．８Ｖ＝１．８Ｖとな
るように設計（３．８Ｖ〜１．８Ｖ）する必要がある。
号を入力可能（０．１Ｖの余裕を与える）とするには、
ＶG4はＶG4＝３．７Ｖ＋０．１Ｖ＝３．８Ｖとし、ＶDS
はＶDS＝１．１Ｖ−０．１Ｖ＋０．８Ｖ＝１．８Ｖとな
るように設計（３．８Ｖ〜１．８Ｖ）する必要がある。
【００１３】
【発明が解決しようとする課題】以上説明したように、
従来の差動増幅回路では、入力される第１および第２の
アナログ入力信号の振幅が小さくても、両入力信号によ
る上限および下限によって、差動振幅回路の入力電圧範
囲が広くなるため、ダイナミッグレンジの広い差動増幅
回路を設計しなければならない。しかし、ダイナミック
レンジの広い差動増幅回路を設計することは、設計をよ
り難しくするとともに、トランジスタの設計値を大きく
しなければならないため、集積回路の面積や消費電力が
増加するという欠点がある。
従来の差動増幅回路では、入力される第１および第２の
アナログ入力信号の振幅が小さくても、両入力信号によ
る上限および下限によって、差動振幅回路の入力電圧範
囲が広くなるため、ダイナミッグレンジの広い差動増幅
回路を設計しなければならない。しかし、ダイナミック
レンジの広い差動増幅回路を設計することは、設計をよ
り難しくするとともに、トランジスタの設計値を大きく
しなければならないため、集積回路の面積や消費電力が
増加するという欠点がある。
【００１４】
【課題を解決するための手段】本発明の差動増幅回路
は、少なくとも、第１の電源端子および第２の電源端子
と、第１の入力端子および第２の入力端子と、一端が前
記第１の電源端子に接続された定電流源回路と前記第２
の電源端子，前記第１の出力端子および前記第２の出力
端子に接続された負荷回路と、差動対接続された一対の
ＭＯＳ電界効果型トランジスタを有し前記負荷回路を負
荷とし前記定電流源回路によってバイアスされる差動段
とを含む差動増幅回路において前記差動段は、少なくと
も、前記一対のＭＯＳ電界効果型トランジスタと、この
ＭＯＳ電界効果型トランジスタの基板電位をソース電位
および前記第１の電源の電位のいずれか一方に切替える
スイッチ素子と、前記スイッチ素子の切替え方向を制御
する制御手段とを有することを特徴とする。
は、少なくとも、第１の電源端子および第２の電源端子
と、第１の入力端子および第２の入力端子と、一端が前
記第１の電源端子に接続された定電流源回路と前記第２
の電源端子，前記第１の出力端子および前記第２の出力
端子に接続された負荷回路と、差動対接続された一対の
ＭＯＳ電界効果型トランジスタを有し前記負荷回路を負
荷とし前記定電流源回路によってバイアスされる差動段
とを含む差動増幅回路において前記差動段は、少なくと
も、前記一対のＭＯＳ電界効果型トランジスタと、この
ＭＯＳ電界効果型トランジスタの基板電位をソース電位
および前記第１の電源の電位のいずれか一方に切替える
スイッチ素子と、前記スイッチ素子の切替え方向を制御
する制御手段とを有することを特徴とする。
【００１５】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の差
動増幅回路を示す図である。図１において、１００は第
１の電源端子（電位＋５Ｖ）、１１０は第２の電源端子
（接地電位＝ＧＮＤ）、１２０は第１の入力端子（電位
ＶI1）、１３０は第２の入力端子（電位ＶI2）、１４０
は第１の出力端子（電位Ｖ01）、１５０は第２の出力端
子（電位02）、１６０はバイアス電流源回路、１７０は
定電流源回路（カレントミラー回路）で一定電流Ｉc を
差動トランジスタ対１９０に供給する回路である。１８
０はダイナミック負荷回路、１９０はＭＯＳ電界効果ト
ランジスタからなる差動トランジスタ対、２００はアナ
ログスイッチで、前述の差動トランジスタ対１９０の基
板電位を、ソース電位（“１”側）または第１の電源電
位（“０”側）に切替える。２１０は、前述のアナログ
スイッチ２００を制御する信号Ｃ2 が入力される制御信
号入力端子である。この制御信号Ｃ2 は、論理“１”で
はソース電位側へ、論理“０”では第１の電源電位側へ
切替える。
参照して説明する。図１は、本発明の第１の実施例の差
動増幅回路を示す図である。図１において、１００は第
１の電源端子（電位＋５Ｖ）、１１０は第２の電源端子
（接地電位＝ＧＮＤ）、１２０は第１の入力端子（電位
ＶI1）、１３０は第２の入力端子（電位ＶI2）、１４０
は第１の出力端子（電位Ｖ01）、１５０は第２の出力端
子（電位02）、１６０はバイアス電流源回路、１７０は
定電流源回路（カレントミラー回路）で一定電流Ｉc を
差動トランジスタ対１９０に供給する回路である。１８
０はダイナミック負荷回路、１９０はＭＯＳ電界効果ト
ランジスタからなる差動トランジスタ対、２００はアナ
ログスイッチで、前述の差動トランジスタ対１９０の基
板電位を、ソース電位（“１”側）または第１の電源電
位（“０”側）に切替える。２１０は、前述のアナログ
スイッチ２００を制御する信号Ｃ2 が入力される制御信
号入力端子である。この制御信号Ｃ2 は、論理“１”で
はソース電位側へ、論理“０”では第１の電源電位側へ
切替える。
【００１６】ここで、後の説明の便利のために、ＭＯＳ
トランジスタのしきい値電圧の基板電圧依存性について
述べる。一般にＭＯＳトランジスタのしきい値電圧と基
板電圧との関係は次の式で表される。
トランジスタのしきい値電圧の基板電圧依存性について
述べる。一般にＭＯＳトランジスタのしきい値電圧と基
板電圧との関係は次の式で表される。
【００１７】
【００１８】つまり、式によれば、ＭＯＳトランジス
タのしきい値電圧ＶTHは、（２ΦF ＋｜ＶSB｜）の平方
根に比例する。この関係をグラフにした−例を図６に示
す。図６によれば、ソースと基板との間に電位差（｜Ｖ
SB｜＞ＯＶ）が発生すると、しきい値電圧ＶTHはこれに
比例して増加している。
タのしきい値電圧ＶTHは、（２ΦF ＋｜ＶSB｜）の平方
根に比例する。この関係をグラフにした−例を図６に示
す。図６によれば、ソースと基板との間に電位差（｜Ｖ
SB｜＞ＯＶ）が発生すると、しきい値電圧ＶTHはこれに
比例して増加している。
【００１９】次に、本実施例の差動増幅回路の入力電圧
範囲について述べる。本発明の差動増幅回路は、アナロ
グスイッチ２００により、差動トランジスタ対１９０の
基板電位ＶSB1 ＝ＯＶ）、または第１の電源電位（Ｖ
SB1 ＝ＶDS4 ＞）に切替えることができる。すなわち、
アナログスイッチ制御信号Ｃ2 を論理“１”（ＶSB1 ＝
ＯＶ）にすることで、入力電圧範囲ＶHLを、ＶG4＋｜Ｖ
TH4 ｜−｜ＶTH1 ｜＞ＶHL＞ＶDS5 −｜ＶTH1 ｜（従来
と同じ）とし、論理“０”（ＶSB1 ＝ＶDS4 ＞ＯＶ）に
することで、入力電圧範囲ＶTLを、ＶG4＋｜ＶTH4 ｜−
ＶTH1 ＋ΔＶDS5 −｜ＶTH1 ＋ΔＶTH1 ｜として、しき
い値の増加分ΔＶTH1 だけ接地電位ＧＮＤ側へとシフト
できる。
範囲について述べる。本発明の差動増幅回路は、アナロ
グスイッチ２００により、差動トランジスタ対１９０の
基板電位ＶSB1 ＝ＯＶ）、または第１の電源電位（Ｖ
SB1 ＝ＶDS4 ＞）に切替えることができる。すなわち、
アナログスイッチ制御信号Ｃ2 を論理“１”（ＶSB1 ＝
ＯＶ）にすることで、入力電圧範囲ＶHLを、ＶG4＋｜Ｖ
TH4 ｜−｜ＶTH1 ｜＞ＶHL＞ＶDS5 −｜ＶTH1 ｜（従来
と同じ）とし、論理“０”（ＶSB1 ＝ＶDS4 ＞ＯＶ）に
することで、入力電圧範囲ＶTLを、ＶG4＋｜ＶTH4 ｜−
ＶTH1 ＋ΔＶDS5 −｜ＶTH1 ＋ΔＶTH1 ｜として、しき
い値の増加分ΔＶTH1 だけ接地電位ＧＮＤ側へとシフト
できる。
【００２０】図２は、演算増幅器を本実施例の差動増幅
回路で構成した回路図である。図２において、３１０は
第１のアナログ信号入力端子、３２０は第２のアナログ
信号入力端子、３６０は電源端子（電位＋５Ｖ）、３３
０はアナログスイッチ、３４０はアナログスイッチ制御
信号Ｃ12の入力端子、３５０は演算増幅器の出力端子、
３００は演算増幅器である。そして、演算増幅器３００
の各端子は、図１に示す実施例の差動増幅回路に対応し
ている。すなわち、１００は第１の電源端子（電位＋５
Ｖ）、１１０は第２の電源端子（接地電位ＧＮＤ）、１
２０は第１の入力端子（電位ＶI1）、１３０は第２の入
力端子（電位ＶI2）、２１０はアナログスイッチ制御信
号Ｃ12の入力端子である。
回路で構成した回路図である。図２において、３１０は
第１のアナログ信号入力端子、３２０は第２のアナログ
信号入力端子、３６０は電源端子（電位＋５Ｖ）、３３
０はアナログスイッチ、３４０はアナログスイッチ制御
信号Ｃ12の入力端子、３５０は演算増幅器の出力端子、
３００は演算増幅器である。そして、演算増幅器３００
の各端子は、図１に示す実施例の差動増幅回路に対応し
ている。すなわち、１００は第１の電源端子（電位＋５
Ｖ）、１１０は第２の電源端子（接地電位ＧＮＤ）、１
２０は第１の入力端子（電位ＶI1）、１３０は第２の入
力端子（電位ＶI2）、２１０はアナログスイッチ制御信
号Ｃ12の入力端子である。
【００２１】従来の演算増幅器と同様、図２中に波形を
示す第１のアナログ入力信号Ａ1 および第２のアナログ
入力信号Ａ2 を、アナログスイッチ制御信号Ｃ12に従っ
て交互に入力する例を述べる。
示す第１のアナログ入力信号Ａ1 および第２のアナログ
入力信号Ａ2 を、アナログスイッチ制御信号Ｃ12に従っ
て交互に入力する例を述べる。
【００２２】アナログスイッチ制御信号Ｃ12が論理
“１”（ＶSB1 ＝ＯＶ）では、入力信号の電圧範囲は、
ＶG4＋｜ＶTH4 ｜−｜ＶTH1 ｜＞ＶDS5 −｜ＶTH1 ｜
（従来と同じ）である。一方、論理“０”（ＶSBI ＝Ｖ
DS4 ＞ＯＶ）にすると、入力信号の電圧範囲はしきい値
の増加分ΔＶTH1 だけ接地電位ＧＮＤ側へとシフトさせ
ることができる。仮に、各ＭＯＳトランジスタのしきい
値が同じで、その値が０．８Ｖ（ＶSB1 ＝０Ｖの時）で
あり、ＶG4を３．８Ｖに設計すると、アナログスイッチ
制御信号Ｃ12が論理“１”（ＶSB1 ＝ＯＶ）の入力電圧
範囲は、３．８Ｖ＞ＶHL＞ＶDS5 −０．８Ｖとなる。
“１”（ＶSB1 ＝ＯＶ）では、入力信号の電圧範囲は、
ＶG4＋｜ＶTH4 ｜−｜ＶTH1 ｜＞ＶDS5 −｜ＶTH1 ｜
（従来と同じ）である。一方、論理“０”（ＶSBI ＝Ｖ
DS4 ＞ＯＶ）にすると、入力信号の電圧範囲はしきい値
の増加分ΔＶTH1 だけ接地電位ＧＮＤ側へとシフトさせ
ることができる。仮に、各ＭＯＳトランジスタのしきい
値が同じで、その値が０．８Ｖ（ＶSB1 ＝０Ｖの時）で
あり、ＶG4を３．８Ｖに設計すると、アナログスイッチ
制御信号Ｃ12が論理“１”（ＶSB1 ＝ＯＶ）の入力電圧
範囲は、３．８Ｖ＞ＶHL＞ＶDS5 −０．８Ｖとなる。
【００２３】次に、アナログスイッチ制御信号Ｃ12が論
理“０”の場合は、基板電位ＶSB1が、ＶSB1 ＝５Ｖ−
３．８Ｖ＝１．２Ｖだから、このときのしきい値の増加
分△ＶTH1 は、図６よりΔＶTH1 ＝０．６Ｖである。従
って、この時の入力電圧範囲は、３．８Ｖ−｜ΔＶTH1
｜＞ＶHL＞ＶDS5 −０．８Ｖ−｜ΔＶTH1 ｜となる。こ
のとき、第２のアナログ入力信号Ａ2 の下限１．１Ｖ
が、ＶDS5 −０．８Ｖ−｜ΔＶTH1 ｜よりおおきければ
よく、ＶDS5 は、１．１Ｖ−０．１Ｖ（余裕）＋０．８
Ｖ＋０．６Ｖ＝２．４Ｖとなり、３．８Ｖ〜２．４Ｖで
設計すれば良い。
理“０”の場合は、基板電位ＶSB1が、ＶSB1 ＝５Ｖ−
３．８Ｖ＝１．２Ｖだから、このときのしきい値の増加
分△ＶTH1 は、図６よりΔＶTH1 ＝０．６Ｖである。従
って、この時の入力電圧範囲は、３．８Ｖ−｜ΔＶTH1
｜＞ＶHL＞ＶDS5 −０．８Ｖ−｜ΔＶTH1 ｜となる。こ
のとき、第２のアナログ入力信号Ａ2 の下限１．１Ｖ
が、ＶDS5 −０．８Ｖ−｜ΔＶTH1 ｜よりおおきければ
よく、ＶDS5 は、１．１Ｖ−０．１Ｖ（余裕）＋０．８
Ｖ＋０．６Ｖ＝２．４Ｖとなり、３．８Ｖ〜２．４Ｖで
設計すれば良い。
【００２４】次に、本発明の第二の実施例の増幅器を用
いた別の演算増幅器の回路図を図３に示す。この演算増
幅器は、入力のアナログ信号のレベルを検出する回路を
持つ差動増幅回路で構成された演算増幅器である。図３
において、３１０はアナログ信号入力端子、３６０は電
源端子（電位＋５Ｖ）、３５０は演算増幅器の出力端
子、３００は演算増幅器である。そして、演算増幅器３
００の各端子は、図１に示す第１の実施例の差動増幅回
路に対応している。すなわち、１００は第１の電源端子
（電位＋５Ｖ）、１１０は第２の電源端子（接地電位＝
ＧＮＤ）、１２０は第１の入力端子（電位Ｖ11）、１３
０は第２の入力端子（電位Ｖ12）である。３７０はレべ
ル検出回路で、通常はアナログスイッチ制御信号Ｃ2 の
論理を“１”とし、アナログ信号Ａのレベルがある一定
レベル以下になると論理を“０”として、差動増幅回路
の入力電位範囲を接地電位ＧＮＤ側へとシフトする。
いた別の演算増幅器の回路図を図３に示す。この演算増
幅器は、入力のアナログ信号のレベルを検出する回路を
持つ差動増幅回路で構成された演算増幅器である。図３
において、３１０はアナログ信号入力端子、３６０は電
源端子（電位＋５Ｖ）、３５０は演算増幅器の出力端
子、３００は演算増幅器である。そして、演算増幅器３
００の各端子は、図１に示す第１の実施例の差動増幅回
路に対応している。すなわち、１００は第１の電源端子
（電位＋５Ｖ）、１１０は第２の電源端子（接地電位＝
ＧＮＤ）、１２０は第１の入力端子（電位Ｖ11）、１３
０は第２の入力端子（電位Ｖ12）である。３７０はレべ
ル検出回路で、通常はアナログスイッチ制御信号Ｃ2 の
論理を“１”とし、アナログ信号Ａのレベルがある一定
レベル以下になると論理を“０”として、差動増幅回路
の入力電位範囲を接地電位ＧＮＤ側へとシフトする。
【００２５】すなわち、本実施例を用いた演算増幅器
は、レベル検出回路により、図２中に示すアナログ入力
信号Ａ1 およびＡ2 入力信号があると、入力信号のレベ
ルにあわせて自動的に入力信号範囲を切替えることがで
きる。
は、レベル検出回路により、図２中に示すアナログ入力
信号Ａ1 およびＡ2 入力信号があると、入力信号のレベ
ルにあわせて自動的に入力信号範囲を切替えることがで
きる。
【００２６】なお、以上の実施例では差動トランジスタ
対１９０をｐＭＯＳトランジスタで構成したが、ｎＭＯ
Ｓトランジスタによる構成でも同様の効果が得られる。
対１９０をｐＭＯＳトランジスタで構成したが、ｎＭＯ
Ｓトランジスタによる構成でも同様の効果が得られる。
【００２７】
【発明の効果】本発明の差動増幅回路は、差動段である
差動トランジスタ対の基板電位を、スイッチにより切替
えることによって、この差動トランジスタ対のしきい値
電圧を基板効果により変えて、差動増幅回路の入力信号
の電圧範囲をシフトすることができる。従って本発明に
よれば、入力信号にあわせて入力電圧範囲を切替えるこ
とが可能となり、従来の増幅回路とは異ってダイナミッ
クレンジの広い回路設計をする必要は無く、回路設計が
容易でしかも面積の小さい増幅回路を実現することがで
きる。
差動トランジスタ対の基板電位を、スイッチにより切替
えることによって、この差動トランジスタ対のしきい値
電圧を基板効果により変えて、差動増幅回路の入力信号
の電圧範囲をシフトすることができる。従って本発明に
よれば、入力信号にあわせて入力電圧範囲を切替えるこ
とが可能となり、従来の増幅回路とは異ってダイナミッ
クレンジの広い回路設計をする必要は無く、回路設計が
容易でしかも面積の小さい増幅回路を実現することがで
きる。
【図１】本発明の第１の実施例による差動増幅回路の回
路図である。
路図である。
【図２】本発明の第１の実施例の差動増幅回路を用いた
差動増幅器の回路図である。
差動増幅器の回路図である。
【図３】本発明の第２の差動増幅回路を用いた演算増幅
器の回路図である。
器の回路図である。
【図４】従来の差動増幅回路の回路図である。
【図５】図４に示す従来の差動増幅回路を用いた演算増
幅器の回路図である。
幅器の回路図である。
【図６】ＭＯＳトランジスタのしきい値電圧の基板電位
依存性の一例を示す図である。
依存性の一例を示す図である。
１００，１１０，３６０ 電源端子 １２０，１３０ 入力端子 １４０，１５０ 出力端子 １６０ バイアス電流源回路 １７０ 定電流源回路 １８０ 負荷回路 １９０ 差動トランジスタ対 ２００，３３０ アナログスイッチ ２１０，３４０ スイッチ制御信号入力端子 ３００ 演算増幅器 ３１０，３２０ アナログ信号入力端子 ３５０ 演算増幅器出力端子 ３７０ レベル検出回路 Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 ，Ｔ5，Ｔ6 ＭＯＳトラン
ジスタ Ｃ1 ，Ｃ2 ，Ｃ12 アナログスイッチ制御信号 Ａ，Ａ1 ，Ａ2 アナログ信号
ジスタ Ｃ1 ，Ｃ2 ，Ｃ12 アナログスイッチ制御信号 Ａ，Ａ1 ，Ａ2 アナログ信号
Claims (2)
- 【請求項１】 少なくとも、第１の電源端子および第２
の電源端子と、第１の入力端子および第２の入力端子
と、一端が前記第１の電源端子に接続された定電流源回
路と、前記第２の電源端子，前記第１の出力端子および
前記第２の出力端子に接続された負荷回路と、差動対接
続された一対のＭＯＳ電界効果型トランジスタを有し前
記負荷回路を負荷とし前記定電流源回路によってバイア
スされる差動段とを含む差動増幅回路において前記差動
段は、少なくとも、前記一対のＭＯＳ電界効果型トラン
ジスタと、このＭＯＳ電界効果型トランジスタの基板電
位をソース電位および前記第１の電源の電位のいずれか
一方に切替えるスイッチ素子と、前記スイッチ素子の切
替え方向を制御する制御手段とを有することを特徴とす
る差動増幅回路。 - 【請求項２】 請求項１記載の差動増幅回路において、
前記スイッチ制御手段が、前記第１の入力端子および第
２の入力端子のいずれか一方に入力される信号の電圧レ
ベルを検出し、所定のレベルが検出されたか否かに応じ
て前記スイッチ素子の切替え方向を制御する機能を有す
ることを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260211A JPH05102756A (ja) | 1991-10-08 | 1991-10-08 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260211A JPH05102756A (ja) | 1991-10-08 | 1991-10-08 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102756A true JPH05102756A (ja) | 1993-04-23 |
Family
ID=17344891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260211A Pending JPH05102756A (ja) | 1991-10-08 | 1991-10-08 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102756A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262662B2 (en) | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
| JP2010041368A (ja) * | 2008-08-05 | 2010-02-18 | Nec Electronics Corp | 演算増幅回路及び表示パネル駆動装置 |
| JP2010041370A (ja) * | 2008-08-05 | 2010-02-18 | Nec Electronics Corp | 演算増幅回路及び表示パネル駆動装置 |
| JP2019033414A (ja) * | 2017-08-09 | 2019-02-28 | 富士電機株式会社 | 差動回路およびｏｐアンプ |
-
1991
- 1991-10-08 JP JP3260211A patent/JPH05102756A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262662B2 (en) | 2004-04-19 | 2007-08-28 | Asahi Kasei Microsystems Co., Ltd. | Operational amplifier |
| JP2010041368A (ja) * | 2008-08-05 | 2010-02-18 | Nec Electronics Corp | 演算増幅回路及び表示パネル駆動装置 |
| JP2010041370A (ja) * | 2008-08-05 | 2010-02-18 | Nec Electronics Corp | 演算増幅回路及び表示パネル駆動装置 |
| JP2019033414A (ja) * | 2017-08-09 | 2019-02-28 | 富士電機株式会社 | 差動回路およびｏｐアンプ |
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