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JP2002314398A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2002314398A
JP2002314398A JP2001119999A JP2001119999A JP2002314398A JP 2002314398 A JP2002314398 A JP 2002314398A JP 2001119999 A JP2001119999 A JP 2001119999A JP 2001119999 A JP2001119999 A JP 2001119999A JP 2002314398 A JP2002314398 A JP 2002314398A
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英喜 内木
Harufusa Kondo
晴房 近藤
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Mitsubishi Electric Corp
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Priority to KR10-2002-0013979A priority patent/KR100442226B1/ko
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    • H03F3/45708—Controlling the common source circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45401—Indexing scheme relating to differential amplifiers the common mode controlling loop [CMCL] comprising a transistor resistor addition circuit

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  • Power Engineering (AREA)
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Abstract

(57)【要約】 【課題】 入力信号の入力コモンレベルが変動しても入
力信号に応答してレベル変化する信号を出力することの
できる半導体集積回路を得る。 【解決手段】 半導体集積回路は、差動増幅器１２、入
力信号Ａ、Ｂのコモンレベルを検知するコモンレベル検
知回路１４、および検知されたコモンレベルに基づき、
差動増幅器１２の定電流源となるＭＯＳトランジスタの
ゲート端子に与えるべきバイアス電圧を発生するバイア
ス発生回路１６を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力信号を増幅
する半導体集積回路に関するものである。
【０００２】
【従来の技術】図１は従来から良く知られている差動増
幅器を示す。この差動増幅器は、ｐチャネル型ＭＯＳト
ランジスタＴＰ１、ＴＰ２、ｎチャネル型ＭＯＳトラン
ジスタＴＮ１、ＴＮ２、ＴＮ３からなる。ＭＯＳトラン
ジスタＴＰ１は、電源電圧ＶＤＤを受けるソース端子
と、互いに接続されるドレイン端子とゲート端子とを有
する。ＭＯＳトランジスタＴＰ２は、電源電圧ＶＤＤを
受けるソース端子と、ノードＮに接続されるドレイン端
子と、ＭＯＳトランジスタＴＰ１のゲート端子と接続さ
れるゲート端子とを有する。ＭＯＳトランジスタＴＮ１
は、ＭＯＳトランジスタＴＰ１のドレイン端子に接続さ
れるドレイン端子とノードＭに接続されるソース端子と
を有する。ＭＯＳトランジスタＴＮ２は、ノードＮに接
続されるドレイン端子とノードＭに接続されるソース端
子とを有する。ＭＯＳトランジスタＴＮ３は、接地電圧
ＧＮＤ（＝０Ｖ＜ＶＤＤ）を受けるソース端子と、ノー
ドＭでＭＯＳトランジスタＴＮ１、ＴN２のそれぞれソ
ース端子に共通に接続されるドレイン端子とを有する。
【０００３】この差動増幅器において、ＭＯＳトランジ
スタＴＰ１、ＴＰ２はカレントミラーを構成し、ＭＯＳ
トランジスタＴＮ１、ＴＮ２のそれぞれ負荷となる負荷
素子である。入力信号Ａ、ＢをそれぞれｎＭＯＳトラン
ジスタＴＮ１、ＴＮ２のゲート端子で受け、その入力信
号の差電圧を増幅した信号をノードＮから出力する。Ｍ
ＯＳトランジスタＴＮ３は定電流源として機能し、その
ゲート端子には固定のバイアス電圧が与えられる。
【０００４】このような差動増幅器は入力バッファとし
ても使用される。図２を参照して、半導体チップ３上に
図１の差動増幅器からなる入力バッファ４が形成され、
入力バッファ４は、別の半導体チップ１に搭載された出
力バッファ２から出力される信号Ａとその反転信号であ
る信号Ｂとを、それぞれ伝送路５、６を経由して受け、
同じ半導体チップ３内に形成された主回路に出力信号を
供給する。信号Ａ、ＢはそれぞれＭＯＳトランジスタＴ
Ｎ１、ＴＮ２のゲート端子に与えられる。
【０００５】
【発明が解決しようとする課題】従来の差動増幅器が図
２の入力バッファ４に適用された場合、相対する出力バ
ッファ２によってその受ける入力信号のコモンレベルが
相違する。コモンレベルとは、入力信号の振幅の最大電
圧ＶＨ０と最小電圧ＶＬ０との中心のレベルＶｃのこと
である（Ｖｃ＝（ＶＨ０＋ＶＬ０）／２）。出力バッフ
ァ２によっては、その出力信号のコモンレベルが例えば
１．２Ｖであるかもしれないし、それより大きいかもし
れない。逆に１．２Ｖより小さいかもしれない。しかし
ながら、同じ振幅の入力信号であっても、特にコモンレ
ベルが低くなると、ＭＯＳトランジスタＴＮ１、ＴＮ２
の各々のソース端子に対するゲート端子の電圧が自身の
しきい値電圧を超えにくくなる。これが原因で、出力信
号の波形が崩れ、例えば、入力信号に対して出力信号の
デューティが変わってしまうという問題が生じる。さら
に、ＭＯＳトランジスタＴＮ１、ＴＮ２の各々のソース
端子に対するゲート端子の電圧が完全にしきい値電圧を
超えないほど、コモンレベルが低下したならば、差動増
幅器は動作すらしない。
【０００６】従ってこの発明の目的は、入力信号のコモ
ンレベルが変動しても、入力信号に応答してレベル変化
する信号を出力することのできる半導体集積回路を提供
することにある。
【０００７】
【課題を解決するための手段】この発明の半導体集積回
路は、第１のノードに接続されるゲート端子を有する第
１のＭＯＳトランジスタと、第２のノードに接続される
ゲート端子を有する第２のＭＯＳトランジスタと、第１
および第２のＭＯＳトランジスタのソース端子に接続さ
れるドレイン端子を有する第３のＭＯＳトランジスタと
を含む差動増幅器、第１および第２のノードのそれぞれ
２つの電圧の中間の電圧レベルを検知するレベル検知回
路、および、レベル検知回路で検知された電圧レベルに
基づき、前記第３のＭＯＳトランジスタのゲート電極に
与えるべきバイアス電圧を発生するバイアス発生回路を
備える。
【０００８】またこの発明の半導体集積回路は、第１の
ノードに接続されるゲート端子を有する第１のＭＯＳト
ランジスタと、第２のノードに接続されるゲート端子を
有する第２のＭＯＳトランジスタと、前記第１および第
２のＭＯＳトランジスタのソース端子に接続されるドレ
イン端子を有する第３のＭＯＳトランジスタとを含む差
動増幅器、第１のノードと第３のノードとの間に接続さ
れる第１の素子、第２のノードと第３のノードとの間に
接続される第２の素子、および、第３のノードの電圧レ
ベルに基づき、前記第３のＭＯＳトランジスタのゲート
電極に与えるべきバイアス電圧を発生するバイアス発生
回路を備える。
【０００９】第１および第２の素子は、同一の抵抗値を
有したそれぞれ２つの抵抗素子であってもよい。また、
各々は並列に接続されるｐチャネル型ＭＯＳトランジス
タおよびｎチャネル型ＭＯＳトランジスタを含んだもの
であってもよい。
【００１０】さらにキャパシタが第３のノードに接続さ
れ、例えば、その第１の端子が前記第３のノードに接続
され、第２の端子に固定の電位を与える。又は、キャパ
シタの両端子が第１および第２の素子を接続する配線上
の異なる２箇所にそれぞれ接続され、バイアス発生回路
はその２箇所の間にある配線上の別の箇所に接続される
ようにしてもよい。
【００１１】バイアス発生回路は、レベル検知回路の出
力に接続されるゲート端子を有する第４のＭＯＳトラン
ジスタと、レベル検知回路の出力に接続されるゲート端
子を有する第５のＭＯＳトランジスタと、第４および第
５のＭＯＳトランジスタのソース端子に接続されるドレ
イン端子を有する第６のＭＯＳトランジスタとを含む別
の差動増幅器、および、この別の差動増幅器の出力及び
参照電圧を受け、その出力信号を第３および６のＭＯＳ
トランジスタのそれぞれゲート端子に与えるオペアンプ
とを含んでもよい。
【００１２】またバイアス発生回路は、レベル検知回路
の出力に接続されるゲート端子を有する第４のＭＯＳト
ランジスタと、レベル検知回路の出力に接続されるゲー
ト端子を有する第５のＭＯＳトランジスタと、第４およ
び第５のＭＯＳトランジスタのソース端子に接続される
ドレイン端子を有する第６のＭＯＳトランジスタとを含
み、その出力信号を第３および第６のＭＯＳトランジス
タのそれぞれゲート電極に与える別の差動増幅器を含ん
でもよい。
【００１３】またバイアス発生回路は、負荷素子、前記
レベル検知回路の出力に接続されるゲート端子と、負荷
素子に接続されるドレイン端子とを有する第４のＭＯＳ
トランジスタ、この第４のＭＯＳトランジスタのソース
端子に接続されるドレイン端子を有する第５のＭＯＳト
ランジスタ、および、参照電圧と第４のＭＯＳトランジ
スタのドレイン端子から出力される信号とを受け、その
出力信号を第３および第５のＭＯＳトランジスタのそれ
ぞれゲート端子に与えるオペアンプを含んでもよい。
【００１４】またバイアス発生回路は、負荷素子、レベ
ル検知回路の出力に接続されるゲート端子と、負荷素子
に接続されるドレイン端子とを有する第４のＭＯＳトラ
ンジスタ、および前記第４のＭＯＳトランジスタのソー
ス端子に接続されるドレイン端子を有する第５のＭＯＳ
トランジスタを含んでもよい。このとき第４のＭＯＳト
ランジスタのドレイン端子から出力される信号が第３お
よび第５のＭＯＳトランジスタのそれぞれゲート端子に
与えられる。
【００１５】
【発明の実施の形態】本発明の実施の形態を、図面を用
いて説明する。なお図面において同一の符号は、同一の
もの又は相当するものを表す。 実施の形態１．図３に実施の形態１による半導体集積回
路１０の構成を示す。半導体集積回路１０は、ノードＮ
１、Ｎ２に与えられる入力信号Ａ、Ｂの差電圧を増幅す
る差動増幅回路１２、ノードＮ１、Ｎ２の電圧の中間レ
ベルを検知するコモンレベル検知回路１４、および、そ
の検知されたコモンレベルに基づき、差動増幅器１２に
与えられるべきバイアス電圧を発生するバイアス発生回
路１６を備えた増幅回路である。差動増幅器１２は、図
１と同一に構成され、ＭＯＳトランジスタＴＮ３のゲー
ト端子には、固定された電圧ではなくバイアス発生回路
１６により発生されたバイアス電圧が与えられる。
【００１６】入力信号Ａ、Ｂは、互いに論理が反転した
信号であり、信号Ａがハイレベルであれば信号Ｂは同時
にローレベルである。信号Ａがローレベルであれば信号
Ｂは同時にハイレベルである。信号Ａ、Ｂのそれぞれハ
イレベルは同じ電圧レベルＶＨであり、それぞれローレ
ベルも同じ電圧レベルＶＬである（ＶＬ＜ＶＨ）。
【００１７】この半導体集積回路１０は、図２に示す入
力バッファ４に適用され、伝送路５、６を伝搬する信号
Ａ，Ｂを入力信号として受ける。
【００１８】図４は、コモンレベル検知回路１２の一例
を示す構成図である。コモンレベル検知回路１２は、ノ
ードＮ１、Ｎ３の間に接続された抵抗Ｒ１、ノードＮ
２、Ｎ３の間に接続された抵抗Ｒ２を備える。抵抗Ｒ
１、Ｒ２によってノードＮ１、Ｎ２の間の電圧が分圧さ
れ、その分圧電圧がノードＮ３に現れる。
【００１９】この実施の形態では、抵抗Ｒ１、Ｒ２の抵
抗値は同一とする。従って、入力信号Ａ、Ｂのコモンレ
ベルＶｃ＝（ＶＨ＋ＶＬ／２）がノードＮ３で常に検知
される。
【００２０】また抵抗Ｒ１、Ｒ２は、図２のそれぞれ伝
送路５，６に対する終端抵抗の機能を果たし、それぞれ
伝送路５、６とインピーダンス（伝送路の配線抵抗）と
整合させることにより、伝送路と回路との間での信号反
射を防止することができる。
【００２１】図５は、バイアス発生回路１６の一例を示
す構成図である。バイアス発生回路１６は、差動増幅器
２０およびオペアンプ２２を備える。差動増幅器２０
は、差動増幅器１２のレプリカ回路で、図１のものと同
一である。差動増幅器２０のＭＯＳトランジスタＴＮ
１、ＴＮ２のゲート端子は、コモンレベル検知回路１４
から出力されるコモンレベルＶｃを共通に受ける。オペ
アンプ２２は、差動増幅器２０のノードＮから出力され
た信号と、ある固定の参照電圧Ｖｒｅｆとを受け、その
増幅信号を差動増幅器１２に与えられるバイアス電圧Ｖ
ｂとして出力する。バイアス電圧Ｖｂは、差動増幅器２
０のＭＯＳトランジスタＴＮ３のゲート端子にも与えら
れる。
【００２２】バイアス発生回路１６において、オペアン
プ２２は、差動増幅器２０の出力する信号の電圧が参照
電圧Ｖｂと一致するようなバイアス電圧Ｖｂを生成す
る。コモンレベルＶｃが上がると、ｎＭＯＳトランジス
タＴＮ１、ＴＮ２のオン抵抗が小さくなる。これに伴っ
て、もしＭＯＳトランジスタＴＮ３のゲート電圧が固定
されたならば、ノードＮの電圧が低下する。
【００２３】しかしこの実施の形態では、ノードＮの電
圧が低下しないように、オペアンプ２２がＭＯＳトラン
ジスタＴＮ３のゲート端子に与えるバイアス電圧Ｖｂを
下げ、定電流源ＴＮ３を流れる電流の量を減らす。これ
によりノードＮの電圧は参照電圧Ｖｒｅｆに保たれる。
逆にコモンレベルＶｃが下がると、ｎＭＯＳトランジス
タＴＮ１、ＴＮ２のオン抵抗が大きくなる。しかしノー
ドＮの電圧を参照電圧Ｖｒｅｆに保つように、オペアン
プ２２がＭＯＳトランジスタＴＮ３のゲート端子に与え
るバイアス電圧Ｖｂを上げ、定電流源ＴＮ３を流れる電
流の量を増やす。
【００２４】差動増幅器１２においては、ＭＯＳトラン
ジスタＴＮ３のゲート端子にはバイアス発生回路１６で
発生されたバイアス電圧Ｖｂが与えられるので、入力信
号Ａ、ＢのコモンレベルＶｃが小さくなると、差動増幅
器１２の定電流源ＴＮ３を流れる電流の量は増え、ノー
ドＭの電圧は低下する。これにより、ｎＭＯＳトランジ
スタＴＮ１、ＴＮ２の各々のソース端子に対するゲート
端子の電圧が自身のしきい値電圧以下になるのが抑えら
れる。
【００２５】逆に、入力信号Ａ、Ｂのコモンレベルが大
きくなると、差動増幅器１２の定電流源ＴＮ３を流れる
電流の量は減りノードＭの電圧は上昇する。しかしコモ
ンレベルも上昇しているので、ｎＭＯＳトランジスタＴ
Ｎ１、ＴＮ２の各々のソース端子に対するゲート端子の
電圧が自身のしきい値電圧以下にならない。
【００２６】差動増幅器１２では、出力ノード（ノード
Ｎ）からおおよそ参照電圧Ｖｒｅｆを中心にして振幅す
る信号が出力ノード（ノードＮ）に現れるから、参照電
圧Ｖｒｅｆを調整することにより、その出力信号の中間
レベルが所望の値に設定可能である。
【００２７】以上のように、入力信号Ａ、Ｂのコモンレ
ベルの変動量に応じて定電流源となるトランジスタを流
れる電流を調整するので、差動増幅器１２はコモンレベ
ルが変動しても入力信号Ａ、Ｂに応答してレベル変化す
る信号を出力することができる。
【００２８】実施の形態２．図６は、バイアス発生回路
１６の別の例を示した構成図である。この例は、オペア
ンプ２２を削除し、差動増幅器２０の出力がそのままバ
イアス電圧Ｖｂとして自身のＭＯＳトランジスタＴＮ３
のゲート端子および差動増幅器１２、２０のＭＯＳトラ
ンジスタＴＮ３のゲート端子に共通に与えられる点を除
いて、図５のものと同一である。
【００２９】上述のように、コモンレベルＶｃの上昇は
ノードＮの電圧が低下する方向に作用する。しかし、ノ
ードＮの電圧がバイアス電圧ＶｂとしてＭＯＳトランジ
スタＴＮ３のゲート端子に与えられるので、コモンレベ
ルＶｃが上昇してもＭＯＳトランジスタＴＮ３に流れる
電流の量が減少し、逆にノードＮの電圧の低下を抑え
る。またコモンレベルＶｃの低下はノードＮの電圧が上
昇する方向に作用するが、バイアス電圧Ｖｂが上昇する
ことによってＭＯＳトランジスタＴＮ３に流れる電流の
量が増加するため、バイアス電圧Ｖｂが逆にノードＮの
電圧の上昇を抑える。
【００３０】差動増幅器１２においては、入力信号Ａ、
Ｂのコモンレベルが小さくなると、差動増幅器１２の定
電流源ＴＮ３を流れる電流の量は増えノードＭの電圧は
低下する。これにより、ｎＭＯＳトランジスタＴＮ１、
ＴＮ２の各々のソース端子に対するゲート端子の電圧が
自身のしきい値電圧以下になるのが抑えられる。逆に、
入力信号Ａ、Ｂのコモンレベルが大きくなると、差動増
幅器１２の定電流源ＴＮ３を流れる電流の量が増え、ノ
ードＭの電圧は上昇する。しかしコモンレベルも上昇し
ているので、ｎＭＯＳトランジスタＴＮ１、ＴＮ２の各
々のソース端子に対するゲート端子の電圧が自身のしき
い値電圧以下にならない。
【００３１】従って、入力信号Ａ、Ｂのコモンレベルの
変動量に応じて定電流源となるトランジスタを流れる電
流を調整するので、差動増幅器１２はコモンレベルが変
動しても入力信号Ａ、Ｂに応答してレベル変化する信号
を出力することができる。
【００３２】さらに本実施の形態では、図５の場合に比
べて、オペアンプ２２の分だけ回路規模が縮小すること
ができる。
【００３３】実施の形態３．図７は、バイアス発生回路
１６の別の例を示した構成図である。この例は、ＭＯＳ
トランジスタＴＰ２、ＴＮ２が削除された点、ＭＯＳト
ランジスタＴＰ１のドレイン端子の電圧がオペアンプに
与えられる点、さらに図７のＭＯＳトランジスタＴＮ１
１のトランジスタサイズ（＝ゲート幅／ゲート長）が図
５のＭＯＳトランジスタＴＰ２の半分とされる点を除い
て、図５のものと同一である。
【００３４】このバイアス発生回路１６は、図５のもの
と同様の動作を行い、コモンレベルＶｃが変動すると、
ＭＯＳトランジスタＴＰ１のドレイン端子の電圧を参照
Ｖｒｅｆに保つようにバイアス電圧Ｖｂが変化する。コ
モンレベルＶｃが上昇するとバイアス電圧Ｖｂが低下
し、コモンレベルＶｃが低下するとバイアス電圧Ｖｂは
上昇する。さらに、このバイアス発生回路１６は、図５
のものに比べ回路規模が縮小される上に、ＭＯＳトラン
ジスタＴＮ３を流れる電流の量が小さくなるので消費電
力を減らすことができる。
【００３５】実施の形態４．図８は、バイアス発生回路
１６の別の例を示した構成図である。この例は、ＭＯＳ
トランジスタＴＰ２、ＴＮ２が削除される点、ＭＯＳト
ランジスタＴＰ１のドレイン端子の電圧がＭＯＳトラン
ジスタＴＮ３のゲート端子に与えられる点、さらに、Ｍ
ＯＳトランジスタＴＮ１１のトランジスタサイズ（＝ゲ
ート幅／ゲート長）が図６のＭＯＳトランジスタＴＰ２
の半分とされる点を除いて、図６のものと同一である。
【００３６】本実施の形態のバイアス発生回路は、図６
のものと同様の動作を行い、コモンレベルＶｃが変動す
ると、ＭＯＳトランジスタＴＰ１のドレイン端子の電圧
の変動を抑える方向にバイアス電圧Ｖｂが変化する。コ
モンレベルＶｃが上昇するとバイアス電圧Ｖｂが低下
し、コモンレベルＶｃが低下するとバイアス電圧Ｖｂは
上昇する。さらに、このバイアス発生回路１６は、図６
のものに比べ回路規模が縮小される上に、ＭＯＳトラン
ジスタＴＮ３を流れる電流の量が小さくなるので消費電
力を減らすことができる。
【００３７】実施の形態５．図９は、この実施の形態に
よるコモンレベル検知回路１４の別の一例を示す構成図
である。このコモンレベル検知回路１２は、図４のもの
にさらに、一方の端子がノードＮ３に接続され、他方の
端子に接地電圧ＧＮＤを受けるキャパシタＣ１を備え
る。
【００３８】キャパシタＣ１は、入力信号Ａ，Ｂに含ま
れるノイズによって、コモンレベル検知回路１４により
検知されるコモンレベルが揺らぐのを防ぐ。
【００３９】実施の形態６．図１０は、この実施の形態
によるコモンレベル検知回路１４の別の一例を示す構成
図である。このコモンレベル検知回路１２は、図４のも
のにさらに、両端子がノードＮ３に接続されるキャパシ
タＣ２を備える。但し、抵抗Ｒ１とＲ２とを結ぶ配線上
の異なる２箇所にキャパシタＣ２のそれぞれ両端子が接
続され、バイアス発生回路１６は、キャパシタＣ２が接
続される２箇所の間に位置する当該配線の箇所に接続さ
れる。
【００４０】キャパシタＣ１は、入力信号Ａ，Ｂに含ま
れるノイズによって、コモンレベル検知回路１４により
検知されるコモンレベルが揺らぐのを防ぐ。
【００４１】実施の形態７．図１１は、この実施の形態
によるコモンレベル検知回路１４の別の一例を示す構成
図である。このコモンレベル検知回路１２は、ノードＮ
１、Ｎ３の間に接続されたトランスファゲートＴＧ１、
およびノードＮ２、Ｎ３の間に接続されたトランスファ
ーゲートＴＧ２を備える。
【００４２】トランスファーゲートＴＧ１、ＴＧ２の各
々は、並列に接続されたｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタとで構成され、当該ｎＭＯＳトランジス
タのゲート端子には電源電圧ＶＤＤが与えられ、当該ｐ
ＭＯＳトランジスタのゲート端子には接地電圧ＧＮＤが
与えられる。
【００４３】トランスファゲートＴＧ１、ＴＧ２のオン
抵抗は同一に構成され、且つそれぞれ図２の伝送路５，
６のインピーダンス（伝送路の配線抵抗）と整合させせ
ており、図４に示した抵抗素子Ｒ１、Ｒ２と同一に機能
する。
【００４４】実施の形態８．図１２は、この実施の形態
によるコモンレベル検知回路１４の別の一例を示す構成
図である。このコモンレベル検知回路１２は、図１１の
ものにさらに、一方の端子がノードＮ３に接続され、他
方の端子に接地電圧ＧＮＤを受けるキャパシタＣ１を備
える。
【００４５】キャパシタＣ１は、入力信号Ａ，Ｂに含ま
れるノイズによって、コモンレベル検知回路１４により
検知されるコモンレベルが揺らぐのを防ぐ。
【００４６】実施の形態９．図１３は、この実施の形態
によるコモンレベル検知回路１４の別の一例を示す構成
図である。このコモンレベル検知回路１２は、図１１の
ものにさらに両端子がノードＮ３に接続されるキャパシ
タＣ２を備える。但し、抵抗Ｒ１とＲ２とを結ぶ配線上
の異なる２箇所にキャパシタＣ２のそれぞれ両端子が接
続され、バイアス発生回路１６は、キャパシタＣ２が接
続される２箇所の間に位置する当該配線の箇所に接続さ
れる。
【００４７】キャパシタＣ１は、入力信号Ａ，Ｂに含ま
れるノイズによって、コモンレベル検知回路１４により
検知されるコモンレベルが揺らぐのを防ぐ。
【００４８】なお、図９、１０、１２、１３において、
キャパシタＣ１、Ｃ２の各々は、ゲート端子を一方の端
子とし、ソース端子とドレイン端子とを共通に接続され
たノードを他方の端子とするＭＯＳトランジスタで構成
されてもよい。
【００４９】
【発明の効果】以上説明したように、この発明の半導体
集積回路によると、第１のノードに接続されるゲート端
子を有する第１のＭＯＳトランジスタと、第２のノード
に接続されるゲート端子を有する第２のＭＯＳトランジ
スタと、前記第１および第２のＭＯＳトランジスタのソ
ース端子に接続されるドレイン端子を有する第３のＭＯ
Ｓトランジスタとを含む差動増幅器が設けられたとき、
レベル検知回路が、第１および第２のノードの中間の電
圧レベルを検知し、バイアス発生回路がその検知された
電圧レベルに基づき、差動増幅器の第３のＭＯＳトラン
ジスタのゲート端子に与えるべきバイアス電圧を発生の
で、第１および第２のノードに与えられる入力信号のコ
モンレベルの変動に応じて第３のＭＯＳトランジスタを
流れる電流の量が調節され、差動増幅器は、コモンレベ
ルが変動しても入力信号を増幅することができる。
【００５０】またこの発明によると、第１のノードと第
３のノードとの間に接続される第１の素子、第２のノー
ドと前記第３のノードとの間に接続される第２の素子、
および、第３のノードの電圧レベルに基づき、第３のＭ
ＯＳトランジスタのゲート電極に与えるべきバイアス電
圧を発生するバイアス発生回路が設けられ、第１および
第２のノードに与えられる入力信号のコモンモードの変
動が第３のノードの電圧に現すことができる。さらに第
１および第２のノードにそれぞれ伝送路が接続されれ
ば、第１および第２の素子が、伝送路に対する終端抵抗
として機能する。
【００５１】さらにキャパシタを第３のノードに接続す
ることにより、第１および第２のノード上に存在するノ
イズは第３のノードに影響することを抑える。
【００５２】バイアス発生回路は、レベル検知回路の出
力に接続されるゲート端子を有する第４のＭＯＳトラン
ジスタと、レベル検知回路の出力に接続されるゲート端
子を有する第５のＭＯＳトランジスタと、第４および第
５のＭＯＳトランジスタのソース端子に接続されるドレ
イン端子を有する第６のＭＯＳトランジスタとを含む別
の差動増幅器、および、この別の差動増幅器の出力及び
参照電圧を受け、その出力信号を第３および６のＭＯＳ
トランジスタのそれぞれゲート端子に与えるオペアンプ
とを含む。参照電圧の値を調整することで、差動増幅器
から出力される信号の中間のレベルが制御できる。
【００５３】またバイアス発生回路は、レベル検知回路
の出力に接続されるゲート端子を有する第４のＭＯＳト
ランジスタと、レベル検知回路の出力に接続されるゲー
ト端子を有する第５のＭＯＳトランジスタと、第４およ
び第５のＭＯＳトランジスタのソース端子に接続される
ドレイン端子を有する第６のＭＯＳトランジスタとを含
み、その出力信号を第３および第６のＭＯＳトランジス
タのそれぞれゲート電極に与える別の差動増幅器を含
む。上記のようなオペアンプを不要とするから回路規模
を減らすことができる。
【００５４】またバイアス発生回路は、負荷素子、前記
レベル検知回路の出力に接続されるゲート端子と、負荷
素子に接続されるドレイン端子とを有する第４のＭＯＳ
トランジスタ、この第４のＭＯＳトランジスタのソース
端子に接続されるドレイン端子を有する第５のＭＯＳト
ランジスタ、および、参照電圧と第４のＭＯＳトランジ
スタのドレイン端子から出力される信号とを受け、その
出力信号を第３および第５のＭＯＳトランジスタのそれ
ぞれゲート端子に与えるオペアンプを含む。このバイア
ス発生回路は、差動対を構成する必要がなく消費電力を
低減させることができる。
【００５５】またバイアス発生回路は、負荷素子、レベ
ル検知回路の出力に接続されるゲート端子と、負荷素子
に接続されるドレイン端子とを有する第４のＭＯＳトラ
ンジスタ、および前記第４のＭＯＳトランジスタのソー
ス端子に接続されるドレイン端子を有する第５のＭＯＳ
トランジスタを含んでもよい。このとき第４のＭＯＳト
ランジスタのドレイン端子から出力される信号が第３お
よび第５のＭＯＳトランジスタのそれぞれゲート端子に
与えられる。このバイアス発生回路は、差動対を構成す
る必要がなく消費電力を低減させることができる。
【図面の簡単な説明】
【図１】 従来技術の差動増幅器を示す回路構成図であ
る。
【図２】 従来技術による、２つのＬＳＩの一方から他
方へ信号を転送するための構成を示す構成図である。
【図３】 この発明の実施の形態1による半導体集積回
路（差動増幅器）を示すブロック図である。
【図４】 図３のコモンレベル検知回路１４を示す回路
構成図である。
【図５】 図３のバイアス発生回路１６を示す回路構成
図である。
【図６】 この発明の実施の形態２によるバイアス発生
回路１６を示す回路構成図である。
【図７】 この発明の実施の形態３によるバイアス発生
回路１６を示す回路構成図である。
【図８】 この発明の実施の形態４によるバイアス発生
回路１６を示す回路構成図である。
【図９】 この発明の実施の形態５によるコモンレベル
検知回路１４を示す回路構成図である。
【図１０】 この発明の実施の形態６によるコモンレベ
ル検知回路１４を示す回路構成図である。
【図１１】 この発明の実施の形態７によるコモンレベ
ル検知回路１４を示す回路構成図である。
【図１２】 この発明の実施の形態８によるコモンレベ
ル検知回路１４を示す回路構成図である。
【図１３】 この発明の実施の形態９によるコモンレベ
ル検知回路１４を示す回路構成図である。
【符号の説明】
１２…差動増幅器、１４…コモンレベル検知回路、１６
…バイアス発生回路、２０…差動増幅器のレプリカ回
路、２２…オペアンプ、ＴＰ１、ＴＰ２…ｐチャネル型
ＭＯＳトランジスタ、ＴＮ１、ＴＮ２、ＴＮ３…ｎチャ
ネル型ＭＯＳトランジスタ、Ｒ１、Ｒ２…抵抗素子、Ｃ
１、Ｃ２…キャパシタ、ＴＧ１、ＴＧ２…トランスファ
ゲート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA01 AA37 BB37 BB58 CC00 CC10 DD00 DD13 DD51 DD55 EE06 FF09 GG09 5J066 AA01 AA12 AA24 CA13 CA53 CA81 FA09 FA10 HA10 HA17 HA25 HA29 KA01 KA02 KA09 KA12 KA17 MA14 ND22 ND24 PD02 TA01

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１のノードに接続されるゲート端子を
    有する第１のＭＯＳトランジスタと、第２のノードに接
    続されるゲート端子を有する第２のＭＯＳトランジスタ
    と、前記第１および第２のＭＯＳトランジスタのソース
    端子に接続されるドレイン端子を有する第３のＭＯＳト
    ランジスタとを含む差動増幅器、 前記第１および第２のノードのそれぞれ２つの電圧の中
    間の電圧レベルを検知するレベル検知回路、および、前
    記レベル検知回路で検知された電圧レベルに基づき、前
    記第３のＭＯＳトランジスタのゲート電極に与えるべき
    バイアス電圧を発生するバイアス発生回路を備えた、半
    導体集積回路。
  2. 【請求項２】 第１のノードに接続されるゲート端子を
    有する第１のＭＯＳトランジスタと、第２のノードに接
    続されるゲート端子を有する第２のＭＯＳトランジスタ
    と、前記第１および第２のＭＯＳトランジスタのソース
    端子に接続されるドレイン端子を有する第３のＭＯＳト
    ランジスタとを含む差動増幅器、 前記第１のノードと第３のノードとの間に接続される第
    １の素子、 前記第２のノードと前記第３のノードとの間に接続され
    る第２の素子、および、前記第３のノードの電圧レベル
    に基づき、前記第３のＭＯＳトランジスタのゲート電極
    に与えるべきバイアス電圧を発生するバイアス発生回路
    を備えた、半導体集積回路。
  3. 【請求項３】 前記第１および第２の素子は、同一の抵
    抗値を有したそれぞれ２つの抵抗素子である、請求項２
    記載の半導体集積回路。
  4. 【請求項４】 前記第１および第２の素子の各々は、並
    列に接続されるｐチャネル型ＭＯＳトランジスタおよび
    ｎチャネル型ＭＯＳトランジスタを含む、請求項２記載
    の半導体集積回路。
  5. 【請求項５】 前記第３のノードに接続されるキャパシ
    タを含み、請求項２記載の半導体集積回路。
  6. 【請求項６】 前記キャパシタは、前記第３のノードに
    接続される第１の端子と、固定の電位が与えられる第２
    の端子とを有する、請求項５記載の半導体集積回路。
  7. 【請求項７】 前記キャパシタの両端子は、前記第１お
    よび第２の素子を接続する配線上の異なる２箇所にそれ
    ぞれ接続され、前記バイアス発生回路は前記２箇所の間
    にある前記配線上の別の箇所に接続される、請求項５記
    載の半導体集積回路。
  8. 【請求項８】 前記バイアス発生回路は、 前記レベル検知回路の出力に接続されるゲート端子を有
    する第４のＭＯＳトランジスタと、前記レベル検知回路
    の出力に接続されるゲート端子を有する第５のＭＯＳト
    ランジスタと、前記第４および第５のＭＯＳトランジス
    タのソース端子に接続されるドレイン端子を有する第６
    のＭＯＳトランジスタとを含む別の差動増幅器、およ
    び、前記別の差動増幅器の出力及び参照電圧を受け、そ
    の出力信号を前記第３および６のＭＯＳトランジスタの
    それぞれゲート端子に与えるオペアンプを含む、請求項
    １又は請求項２記載の半導体集積回路。
  9. 【請求項９】 前記バイアス発生回路は、前記レベル検
    知回路の出力に接続されるゲート端子を有する第４のＭ
    ＯＳトランジスタと、前記レベル検知回路の出力に接続
    されるゲート端子を有する第５のＭＯＳトランジスタ
    と、前記第４および第５のＭＯＳトランジスタのソース
    端子に接続されるドレイン端子を有する第６のＭＯＳト
    ランジスタとを含み、その出力信号を前記第３および第
    ６のＭＯＳトランジスタのそれぞれゲート電極に与える
    別の差動増幅器を含む、請求項１又は請求項２記載の半
    導体集積回路。
  10. 【請求項１０】 前記バイアス発生回路は、 負荷素子、 前記レベル検知回路の出力に接続されるゲート端子と、
    前記負荷素子に接続されるドレイン端子とを有する第４
    のＭＯＳトランジスタ、 前記第４のＭＯＳトランジスタのソース端子に接続され
    るドレイン端子を有する第５のＭＯＳトランジスタ、お
    よび、参照電圧と前記第４のＭＯＳトランジスタのドレ
    イン端子から出力される信号とを受け、その出力信号を
    前記第３および第５のＭＯＳトランジスタのそれぞれゲ
    ート端子に与えるオペアンプを含み、請求項１又は請求
    項２記載の半導体集積回路。
  11. 【請求項１１】 前記バイアス発生回路は、 負荷素子、 前記レベル検知回路の出力に接続されるゲート端子と、
    前記負荷素子に接続されるドレイン端子とを有する第４
    のＭＯＳトランジスタ、および前記第４のＭＯＳトラン
    ジスタのソース端子に接続されるドレイン端子を有する
    第５のＭＯＳトランジスタを含み、 前記第４のＭＯＳトランジスタのドレイン端子から出力
    される信号が前記第３および第５のＭＯＳトランジスタ
    のそれぞれゲート端子に共通に与えられる、請求項１又
    は請求項２記載の半導体集積回路。
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