JPH03149936A

JPH03149936A - 通信切替素子

Info

Publication number: JPH03149936A
Application number: JP2213582A
Authority: JP
Inventors: Michel A R Henrion; アンリオン・ミシェル・アンドレ・ロベール
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1989-08-09
Filing date: 1990-08-09
Publication date: 1991-06-26
Anticipated expiration: 2011-09-18
Also published as: US5214639A; AU6013990A; CA2022798A1; KR0155554B1; ES2024299A6; EP0441787A1; CA2022798C; WO1991002420A1; AU632840B2; KR910005614A; DE68919856T2; EP0441787B1; DE68919856D1; JP2535093B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、Ｘ及びＹがそれぞれ数を表わし、両者が同
時に１になることがないものとするとき、Ｘ個の入力端
子とＹ個の出力端子とを有し、各入力端子から少なくと
も１個の出力端子にサブセルに分割可能なセルを転送す
る通信切替素子に関する。

［従来の技術］従来の切替素子は、見出しを有するメモリ記憶位置を複
数個有するパフファメモリと、入力端子に入力される分
明なサブセルをメモリ記憶位置に書き込む手段と、サブ
セルのメモリ記憶位置の見出しを記憶する記憶手段と、
記憶手段のｓｒｓの下にバッファメモリからサブセルを
読み出して、読み出したサブセルを出力に供給する手段
とを具備した構成となっている。

［発明が解決しようとする課１ｉ１サブセルに分割されているセルや、サブパケットに分割
されているパケットに用いられるこのような通信切替素
子は、公開された欧州特許出願第ＥＰ　　０　３０１　
９４３−ＡＩ号により既に公知である。この公知の素子
では、各セルの先頭のサブセルだけが当該セルを構成す
る全サブセルの出力光に関する情報を有していて、記憶
手段が各セルのメモリ記憶位置見出し又は先頭のサブセ
ルのみを記憶する先入れ先出しくＦ　Ｉ　ＦＯ）キュー
メモリを出力端子毎に有している。記憶された各見出し
は、先頭のサブセルの属するセルの長さ、即ち、セルを
構成するサブセルの数に関する情報を有している。この
数に関する情報は、先頭のサブセルに対応した見出しが
記憶手段に記憶されるときには既に明示されていなけれ
ばならないものであり、先頭のサブセルにも含まれてい
て、切替素子の出力端子側でセルを再構成する際に用い
られる。このことは、一つのセルを構成するサブセルの
数が実際上は制約を受けることを意味している。例えば
、セルの長さを２進数で示すために先頭のサブセル内に
４ビット分取って置くと、このセルは１６個以下の数の
サブセルでしか構成することができない。

ところで、ボストンで１９８９年６月１１日から１４日
にかけて開かれた１９８９年度ＩＣＣ会議の会報の１１
８ページ乃至１２２ページに記載されているＨ、Ｋｕｗ
ａｈａｒａ　　ｅｔ　　ａｌによる記事ｒＡＴＭ交換用
共有バッファメモリスイッチ（Ａ　　ｓｈａｒｅｄ　　
ｂｕｆｆｅｒｍｅｍｏｒｙ　　ｓｗＬｔｃｈ　　ｆｏｒ
　　ａｎＡＴＭ　　ｅｘｃｈａｎｇｅ）Ｊもメモリ記憶
位置見出し又はアドレスの連結されたリストを用いた通
信切替素子を開示している。この公知の切替素子では、
連結された各リストは同一の出力端子に転送されるセル
の総べてのメモリ記憶位置アドレスを示している。しか
しながら、この公知の切替素子は各セルの全サブセルを
取り扱うものではない。セルの出力光に関する情報を有
しているのは、たった一つのサブセル、例えば、先頭の
サブセルだけである。

前記欧州特許出願に開示されている通信切替素子では、
各入力端子はバッファメモリの専用メモリ記憶位置の数
に関連付けられている。例えば、最初の入力端子は見出
し１．９．１７．２５−・・を有するメモリ記憶位置に
関連付けられている。即ち、セル損失を最小にするため
に、バッファメモリのサイズを最悪の場合の通信負荷に
合わせている。従って、切替素子の入力端子数及び切り
替えられるセルの長さが増大すると、バッファメモリの
サイズが増大する。

また、前記欧州特許出願に開示されている通信切替素子
では、全入力端子が書き込み手段により次々に順番に選
択される。これによりサブセルは入力された順に書き込
み手段によってバッファメモリの連続したメモリ記憶位
置に書き込まれる。

このことは、入力端子にサブセルが入力されない時でも
、対応するメモリ記憶位置が保留されることを意味する
。従って、バッファメモリを有効に活用することができ
ないものである。

ところで、公開された欧州特許出願第ＥＰ０　３００　
８７ローＡＩ号にもバッファメモリを使用することので
きるメモリ記憶位置のアドレスをセルの書き込みに用い
るために第２の記憶手段を有している通信切替素子が開
示されている。

しかしながら、この公知の切替素子は専用か否かには関
係なく分明なメモリ記憶位置に書き込まれるサブセルに
分割されたセルのサブセルを取り扱うことがないもので
ある。

この発明は、前述のような点に鑑みて成されたもので、
先頭のサブセルにセルの長さを示す情報を含ませる必要
がなく、しかもセルを構成するサブセルの数に制限のな
い通信切替素子を提供することを目的とする。

またこの発明は、セル損失が最小でありながら、バッフ
ァメモリのサイズが小さくて済む通信切替素子を提供す
ることを別の目的とする。

更にこの発明は、バッファメモリを最適に使用する通信
切替素子を提供することを更なる目的とする。

加えてこの発明は、切替素子が専用か否かには関係なく
分明なメモリ記憶位置に書き込まれるサブセルに分割さ
れたセルのサブセルを取り扱うことのできる通信切替素
子を提供することを目的とする。

またこの発明は、あるセルに関連したサブセルと当該セ
ルに関連していないサブセルとのあらゆる順番の繋がり
を検出して、当該セルの最後尾又は先頭のサブセルを識
別することのできる可変長通信メツセージ転送方法を提
供することを目的とする。

更にまたこの発明は、最初のセルに関連したサブセルと
第２のセルに関連した先頭又は最後尾のサブセルとの間
に両者以外のサブセルのないあらゆる順番の繋がりを検
出して、最初のセルの最後尾又は先頭のサブセルを識別
することのできる可変長通信メツセージ転送方法を提供
することを目的とする。

［課題を解決するための手段］即ちこの発明は、Ｘ及びＹがそれぞれ数を表わし、両者
が同時に１になることがないものとするとき、Ｘ個の入
力端子（ＩＩ−ＩＸ）とＹ個の出力端子（Ｏ１−ＯＹ）
とを有し、各入力端子から少なくとも１個の出力端子に
サブセル（Ｆ　Ｓ　Ｃ。

ＩＳＣ，ＬＳＣ）に分割されているセルを転送する通信
切替素子において、見出し（Ｋ）を有するメモリ記憶位
置を複数個（Ｃ個）有するバッファメモリ（ＢＭ）と、
入力端子に入力される分明なサブセルをメモリ記憶位置
に書き込む手段と、サブセルのメモリ記憶位置の見出し
を記憶する記憶手段（ＢＱＩ−ＢＱＹ％ＳＬＭ）と、記
憶手段の制御の下にバッファメモリからサブセルを読み
出して、読み出したサブセルを出力端子に供給する手段
とを具備し、記憶されたメモリ記憶位置の見出し（Ｋ）
が連結されてセルに対応する見出しのグループを形成し
ていることをＹ回実行する特ｖたこの発明は、Ｘ及びＹ
がそれぞれ数を表わし、両者が同時に１になることがな
いものとするとき、Ｘ個の入力端子（ＩＩ−ＩＸ）とＹ
個の出力端子（Ｏ１−ＯＹ）とを有し、各入力端子から
少なくとも１個の出力端子にサブセル（Ｆ　Ｓ　Ｃ。

ＩＳＣ％ＬＳＣ）に分割されているセルを転送する通信
切替素子において、見出し（Ｋ）を有するメモリ記憶位
置を複数個ＣＣｍ＞有するバッファメモリ（ＢＭ）と、
入力端子に入力される分明なサブセルをメモリ記憶位置
に書き込む手段と、パフファメモリからサブセルを読み
出して、読み出したサブセルを出力端子に供給する手段
と、書き込み手段及び読み出し手段を制御するバッファ
メモリ管理手段（ＢＭＭＵ）とを具備し、バッフア／モ
！Ｊ　（ＢＭ）　がＸ個の入力端子（ＩＩ−ＩＸ）とＹ
個の出力端子（Ｏ１−ＯＹ）とにより完全に共有され、
バッフ７メモリ管理手段（ＢＭＭＵ）の管理の下で、書
き込み手段がサブセルをバッファメモリ（ＢＭ）の使用
可能ないずれかのメモリ記憶位置に書き込み、セルに関
連したサブセルの書き込まれているメモリ記憶位置の見
出しの機能により読み出し手段が各セルを再構成するこ
とをＹ回実行する特獄にこの発明は、先頭又は最後尾のサブセルＣＦＳＣ／
ＬＳＣ）を他のサブセル（ＩＳＣ。

ＬＳＣ）から区別するサブセルヘッダ（ＳＣＨ）を有し
ているサブセルに分割されたセルを用いて可変長通信メ
ツセージを転送する方法において、サブセル論理（Ｓ　
Ｌ）があるセルに関連したサブセルと当該セルに無関係
のサブセルとの繋がりを検出して、当該セルの最後又は
先頭のサブセル（ＬＳＣ／ＦＳＣ）を識別することをＹ
回実行する特塩えてこの発明は、先頭又は最後尾のサブ
セル（ＦＳＣ／ＬＳＣ）を他のサブセル（ＩＳＣ。

ＬＳＣ）から区別するサブセルヘッダー（ＳＣＨ）を有
しているサブセルに分割されたセルを用いて可変長通信
メツセージを転送する方法において、サブセル論理（Ｓ
Ｌ）が最初のセルに関連したサブセルと最初のセルに無
関係のサブセルとの繋が−りを両者の繋がりの間に存在
する他のサブセルなしで検出して、最初のセルの最後尾
又は先頭のサブセル（ＬＳＣ／ＦＳＣ）を識別すること
をＹ回実行する特＊作用］この発明の切替素子は、Ｘ個の入力端子とＹ個の出力端
子との間のセルの転送に用いられる。セルは幾つかのサ
ブセルに分割されている。セルの出力光に関する情報は
先頭のサブセルのみが有している。この切替素子は、見
出しを有するメモリ記憶位置を複数個有するバッファメ
モリと、サブセルの格納に使用可能なメモリ記憶位置を
提供し、サブセルにより使用されたメモリ記憶位置のア
ドレスを連結されたリストの形態で記憶するメモリー管
理手段とを具備している。なお、連結される各リストは
各セルに対応している。

そして、この発明の転送方法は、先頭又は最後尾のサブ
セルをその他のサブセルから区別するヘッダを有したサ
ブセルに分割されている可変長セルの処理に用いられる
。あるセルに関連したサブセルと別のセルの先頭又は最
後尾のサブセルか遊んでいるサブセルとの繋がりをサブ
セル論理により検出して、前記のあるセルの最後尾又は
先頭のサブセルを認識する。

［実施例］この発明はバッファメモリ管理手段を有する通信切替素
子に関する。この通信切替素子は、バッファメモリがＸ
個の入力端子とＹ個の出力端子により完全に共有されて
いて、バッファメモリ管理手段の制御により、書き込み
手段がサブセルをバッファメモリの使用可能ないずれか
のメモリ記憶位置に書き込み、読み出し手段がセルに関
するサブセルの書き込まれているメモリ記憶位置見出し
の機能に従ってセルを再構成する。そして、このバッフ
ァメモリ管理手段は記憶手段を有していることをＹ回実
行している。

また、この発明は、先頭又は最後尾のサブセルをその他
のサブセルから区別するサブセルヘッダを有したサブセ
ルに分割されているセルを用いた可変長通信メツセージ
の転送方法にも関連しているものである。

以下、図面を参照してこの発明の実施例を詳細に説明す
る。

なお、図面では一本の線で接続関係を示しているが、実
際には複数本の線で接続されていることに注意されたい
。また、制御回路は以下の説明により明らかなのでここ
では図示していない。

Ｘ本の入力端子１１−ＩＸ及びＹ本の出力端子０１−Ｏ
Ｙ（Ｘ％Ｙは同時に１に等しくなることはない）を有す
るこの通信切替素子は、可変長のセル又はパケットにま
とめられたデジタル信号の切り替えに用いられる。この
ようなセルは、例えば、第４図に示すように長さの等し
い一連のサブセルＦＳＣ，Ｉｓｃ、・・・、ＩＳＣ％Ｌ
ＳＣにより構成されている。各サブセルは、例えば、１
６２ビット−２ビット＋２０バイト長である。各サブセ
ルはサブセル制御ヘッダＳＣＨ（２ビット）とデータブ
ロックＤＢＩ−ＤＢｍとから成り、先頭のサブセルＦＳ
Ｃはこの他に同一セル内の全サブセルをどの出力（Ｏ１
−ＯＹ）に転送するかを切替素子に決めさせる経路デー
タＲＴを有するセル制御ヘッダＣＣＵを更に具備してい
る。以下の説明では、各サブセル制御ヘッダＳＣＨは、
当該サブセルが先頭のサブセルＦＳＣ，中間のサブセル
ＩＳＣ，又は最後尾のサブセルＬＳＣのいずれであるか
を示す明瞭なバイナリ−値１１．００、又１４０１のい
ずれかを必ず有しているものとする。

中間のサブセルＬＳＣはサブセルＨａヘッダ（ＳＣＨ）
及び２０バイトのデータブロック（Ｄ８２乃至ＤＢｓ−
１のいずれか）のみを有している。ところで、セル制御
ヘッダＣＣＨは２０バイトの一部なので、先頭のサブセ
ルＦＳＣに含まれているデータブロックＤＢＩは短い。

最後尾のサブセルは可変長セルがサブセルへ分割された
際に残ったデータの分量に応じて未使用ビットＵＮＳＤ
を有している場合がある。有効データブロックＤＢＩ乃
至ＤＢｇの長さ、又は未使用ビフ）ＵＮＳＤの数のいず
れかを直接に又はコード化してセル制御ヘッダＣＣＨ内
に表示してもよい。

公開されている国際特許出願第ＷＯ８８１０７２９３号
により既に公知のように、セルはサブセルに分割されて
おり、分割されている各サブセルは先頭のサブセルか、
中間のサブセルか、又は最後尾のサブセルかを表示する
サブセルヘッダＳＣＨを有している。しかしながら、サ
ブセル制御ヘッダＳＣＨ及びデータブロックＤＢＩ−Ｄ
Ｂｓの他に、サブセルはネットワークに通じるスロット
の転送をＵＳするアクセスａｍフィールドと、同一のセ
ルに属する全サブセルを論理的に関連付けて、サブセル
を再結合することにより元のセルを再構成することを可
能とするソース特定フィールドとを有している。

第１図に示す切替素子の入力端子１１−ＩＸは、直並列
変換回路ＳＰＩ−ＳＰＸ及びラッチ回路ＩＬＩ−ＩＬＸ
の縦続接続を介してマルチプレクサ回路ＭＸの対応する
データ入力端子に接続されている。マルチプレクサＭＸ
のデータ出力端子は、ＲＡＭバッファメモリＢＭのデー
タ入力端子にＣＩで接続されている。このマルチプレク
サＭＸの選択入力端子Ｘ夏は、入力クロック回路ｘＣに
制御され、１回のサブセル期間で、Ｘ個のマルチプレク
サ入力端子を総べてマルチプレクサ出力端子にＣＩで次
々に接続することができる。サブセル期間は直並列変換
回路ＳＰＩ−ＳＰＸがサブセル１個を受信する期間であ
る。

バッツアメモリＢＭは完全に共有されていて、そのデー
タ出力端子はデマルチプレクサＤＸのデータ入力端子に
接続されている。デマルチプレクサＤＸｆ）Ｙ個のデー
タ出力端子はＹ個の並直列変換回路Ｐｓｉ−ＰＳＹを介
して対応する出力端子０１−ＯＹに接続されている。デ
マルチプレクサＤＸの選択入力端子ＹＪは、出力クロッ
ク回路ＹＣにより制御されて、１１１のサブセル期間で
、Ｙ個のデマルチプレクサ出力端子をデマルチプレクサ
入力端子に次々に接続する。

サブセルが１６２ビット長であり、その入力及び出力が
共に５０メガビット／秒の同一ビットレートであるとき
、１個のサブセル期間は１６２１５０−３．２４マイク
ロセカンドに等しい。

例えば、切替素子がｘ−１６個の入力端子及びＹ−１６
個の出力端子を有しているとき、３．２４マイクロセカ
ンドのサブセル期間にバッファメモリに対して書き込み
動作を１６回、読み込み動作を１６回、即ち、両者合わ
せて合計３２回の動作をしなければならない。従って、
各読み書き動作は３．２４／３２−１０１．２５ナノセ
カンドで実行しなければならない。

一方、ｘ−１６、Ｙ−３２の場合には、同一のサブセル
期間内に４８回の動作をしなければならない。即ち、各
読み書き動作は３．２４／４８−６７．５０ナノセカン
ドで実行しなければならない。

バッファメモリＢＭはＣ個の、例えば、５１２個の、バ
ッファ又はメモリ記憶位置に分割される。

各バッファアーメモリは、例えば、１６２ビットのサブ
セルを格納することができ、アドレス入力端子ＡＣ及び
読み書き選択入力端子ＲＷを有している。アドレス入力
端子ＡＣ及び読み書き選択入力端子はバッファメモリ管
理ユニットＢＭＭＵの同一名称の出力端子に接続されて
いる。

切替素子はマルチプレクサＭＸのデータ出力端子にＣＩ
で接続されているサブセル論理ＳＬ及び経路論理ＲＬを
有している。

サブセル論理ＳＬは、各サブセルのサブセル制御ヘッダ
ＳＣＨの検出及びチェックをして、サブセルが最後尾の
サブセルＬＳＣであるか、先頭のサブセルＦＳＣである
か、あるいは先頭のサブセルではないかに従って、作動
出力信号ＬＳ％ＦＯ又はＮＦを提供する検出器である。

経路論理ＲＬは、先頭のサブセルＦＳＣのセル制御ヘッ
ダＣＣＨの経路データＲＴを分析して、ＲＴの関数であ
る作動出力信号ＲＡ又はＲＣを提供する。より詳しく言
えば、信号ＲＡはサブセルの転送先である出力０１−Ｏ
Ｙを１個以上識別し、信号ＲＣはこれらの選択出力の数
を表示する。即ち、点から点への転送は１、点から多数
の点への転送は１より大である。経路データＲＴの種類
、及び経路論理ＲＬにより実施されて出力信号ＲＡ及び
ＲＣを生成する関連分析工程は、使用した経路に対応し
ている。セル制御ヘッダＣＣＨは、例えば、経路データ
としてＹビットを有している。

これらのビットの各々は、セルの転送先である出力０１
−ＯＹに対応している。

バッフ７メモリ管理ユニットＢＭＭＵは、ＳＬの出力Ｌ
Ｓ、ＦＯ、ＮＦ、及びＲＬのＲＡ％ＲＣ。

及びｘＣのＸＩ、及びＹＣのＹＪに接続されていて、メ
モリＢＭのバッファの使用状況を管理する。

管理ユニットはバッファが使用されているときには使用
中である旨を示し、使用されていないときには使用可能
である旨を示す。入力に供給される信号の制御の下に、
管理ユニットは読み書き選択信号ＲＷを介してバッファ
メモリＢＭの書き込み及び読※込み動作を制御し、同一
セルにおけるサブセルのバッファメモリアドレス相互を
繋ぐ連結リストを蓄積する。このリストにより、同一セ
ルにおける各サブセルをバッファメモリＢＭの任意の記
憶位置に書き込んでも、入力端子１１−ＩＸに印加され
た順番に同一の出力端子０１−ＯＹに供給することが可
能となる。

以上に述べた切替素子の動作の概略は以下の通りである
。第４図に示すような可変長セルのサブセルが入力端子
１１−ＩＸのいずれか一つ、例えば、１１に印加される
と、対応する直並列変換回路ＳＰＩにより受信される。

この変換回路ＳＰＩから得られたサブセルのパラレルバ
ージョンが対応するラッチ回路ＩＬＬに転送され、その
後、マルチプレクサＭＸに供給される。入力クロック回
路ｘＣにより同様の名称の入力に供給されるｓｍ信号Ｘ
Ｉの制御の下に、サブセルはこの入力端子１１に対応し
たある瞬間にバッファメモリＢＭ。

サブセル論理ＳＬ、及び経路論理ＲＬの各データ入力Ｃ
Ｉに供給される。ここで、サブセルが先頭のサブセルＦ
ＳＣであるのか、最後尾のサブセルＬＳＣであるのか、
あるいは先頭のサブセルではないのかが判定され、この
サブセル及び同一セルに属する後続のサブセルをこのセ
ルのどの出力ＯＸ−ＯＹに供給すべきであるかが判定さ
れる。

この結果生じる出力信号ＦＯ、ＬＳ、ＮＦ％ＲＡ。

ＲＣは、バッフ７メモリ管理ユニットＢＭＭＵに供給さ
れる。

クロック信号ＸＩの制御の下に、ユニットＢＭＭＵは使
用可能なバブファのアドレス、例えば、Ｋをバッファメ
モリＢＭのアドレス入力ＡＣに提供する。その結果、パ
ブファメモリＢＭのデータ入力ＣＩに供給されたサブセ
ルはアドレスＫを有するバッファに書き込まれる。この
アドレスＫが使用中になり、同一セルの既に受信した全
サブセルのアドレスの連結リストに付は加えられる（信
号ＦＯ％ＮＦ％ＬＳ、ＲＡ、ＲＣはここで用いられる）
。このリストでは、アドレスの順番はセルのサブセルの
順番と同じである。

読取動作中、類似した名称の入力に出力クロフク回路Ｙ
Ｃにより提供されるクロック信号ＹＪの＠陣の下で、サ
ブセルのアドレスはバッファメモリＢＭのアドレス入力
ＡＣに供給される。また、このバッファに含まれている
サブセルは読み取らレテバッファメモリＢＭのデータ出
力に転送される。サブセルのアドレスはそこからデマル
チプレクサＤＸを介して出力、即ち、信号ＲＡにより初
期に表示されていた出力の一つに供給される。

次に第２図について説明する。第２図は第１図のバッフ
ァメモリ管理ユニットＢＭＭＵをより詳細に示している
。

既に述べたように、このバッファメモリ管理ユニットＢ
ＭＭＵは、入力ＬＳ％ＦＯ、ＮＦＳＲＡ１ＲＣ，ＸＩ、
及びＹＪ、並びに出力ＡＣ及びＲＷを有している。バッ
ファメモリ管理ユニットＢ、ＭＭＵは、使用可能なメモ
リ位置管理回路ＦＭＬＭＣ及び使用中のメモリ位置管理
回路ＢＡＭＣとを有している。

ユニットＢＭＭＵの回路ＦＭＬＭＣは使用可能バフファ
キューメモリＦＱにより構成されている。

使用可能バッファキューメモリＦＱは、先入れ先出しく
Ｆ　Ｉ　ＦＯ）キューメモリであり、メモリＢＭの使用
可能な全バッファのアドレスを格納している。ＦＭＬＭ
Ｃは入力端子Ｑｌと、出力端子ＱＯと、制御端子ＱＣ及
びＲＷとを有している。

ユニットＢＭＭＵの回路ＢＡＭＣは、読み書き制御回路
ＲＷＣＣ，入力メモリＩＭ、出力メモリＯＭ、セル管理
メモリ、サブセル連結メモリＳＬＭ、アドレスセレクタ
ＡＳ、連結セレクタＳＰ１減分器ＤＣ，カウントセレク
タＣＳ、最後尾サブセルセレクタＳＳ、分配器Ｂｌ、マ
ルチプレクサＢＯを有している。

読み書き制御回路ＲＷＣＣはクロック信号ＸＩ及びＹＪ
により制御されて、各サブセル期間中にサブセルをバブ
ファメモリＢＭに書き込むＸ回の第１インターバルと、
このバッファメモリＢＭからサブセルを読み取るＹ回の
第２インターバルとを規定する読み書き選択信号ＲＷを
提供する。読み書き選択信号ＲＷは、読み込み相と書き
込み相とが連続している第１インターバル毎に活動が停
止し、２回の読み込み相と１回の書き込み相とからなる
第２インターバル毎に活動化される。

入力メモリＩＭはＸ個の入力端子ＩＩ−ＩＸの各々に割
り当てられたＸ個の記憶位置を有している。各記憶位置
は、サブセル用にバッファメモリアドレスＫ、信号ＲＣ
，信号ＬＳを記憶する部分ＬＣＢ、ＬＣ，Ｂから成る。

出力メモリＯＭはＹ個の出力端子０１−ＯＹの各々に割
り当てられたＹ個の記憶位置を有している。各記憶位置
は、出力端子０１−ＯＹに転送されるサブセルのバッフ
ァメモリアドレスにの記憶に用いられる。

セル管理メモリは、出力端子０１−ＯＹに割り当てられ
て、セルの先頭のサブセルＦＳＣのバッファメモリアド
レスの記憶に用いられる複数のＦＩＦＯ又はセル管理キ
ューメモリＢＱＩ−ＢＱＹにより構成されている。

サブセル連結メモリＳＬＭは、バッファメモリＢＭのＣ
個のバッフフに対応したＣ個の記憶位置を有している。

各記憶位置は、同一セル内の次のサブセルのバッファメ
モリアドレスに１信号ＲＣ。

信号ＬＳを記憶する部分ＮＣＢ、ＮＣ％Ｌを各サブセル
用に有している。以下に詳細に述べるように、ＮＣＲの
アドレスは連結されたリストの形態で記憶される。

ユニットＢＭＭＵを構成する諸々の回路は、第２図に示
すように相互に接続されている。接続関係はユニットＢ
ＭＭυの動作に関する以下の説明により明らかになる。

説明を簡単にするために、切替素子は入力端子及び出力
端子が同数（Ｘ−Ｙ）で、しかも同一ビットレートで作
動するものと仮定する。この場合、読み書き制御回路Ｒ
ＷＣＣは、読み書き選択信号ＲＷが作動しなくなり（バ
ッファメモリ書き込みインターバル）、書き込み相が後
に続く読み込み相により構成されるＸ回の第１インター
バル、及び信号ＲＷが作動しくバフファメモリ読み込み
インターバル）、１回の書き込み相が後に続く２回の連
続読み込み相により構成されるＹ　（−Ｘ）回の第２イ
ンターバルの両者を１回のサブセル期間で定義しなけれ
ばならない。更に、ｘ−Ｙなので、制御回路ＲＷＣＣは
第１インターバル及び第２インターバルをそれぞれ一つ
ずつ交互に定義する。

以下では、説明を簡単にするために、３個の連続したサ
ブセルＦＳＣ，ＩＳＣ％ＬＳＣから成るセルの処理を例
に挙げる。これらのサブセルは次々に切替素子の入力端
子■１に印加されて、切替素子の両出力端子０１及びＯ
Ｙに転送されるものと仮定する。即ち、このセルでは、
１点から多点へ転送する必要がある。

先頭のサブセルＦＳＣ，第２又は中間のサブセルＩＳＣ
，及び第３又は最後尾のサブセルＬＳＣの処理を、１回
の第１インターバル（書き込み）、出力端子ＯＹ用の第
２インターバル（読み込み）、及び出力端子ＯＹ用の第
２インターバル（読み込み）−に別けて連続的に説明す
る。即ち、サブセルＦＳＣ，ＩＳＣ％ＬＳＣの各々は、
入力端子１１に入力された順に、サブセル期間中にバッ
ファメモリＢＭに書き込まれるか、そこから読み出され
る。

１、第１インターバル（書き込み）既に述べたように、読み書き選択信号ＲＷはこの第１イ
ンターバルで非活動化されて、バブファメそりＢＭで書
き込み動作が進行中である旨を表示する。

１．１．先頭のサブセル（Ｆ　Ｓ　Ｃ）先頭のサブセル
ＦＳＣが入力端子１１から回路ＳＰ１及びＩＬＬを介し
てマルチプレクサＭＸの対応する入力に最初に転送され
る。その後、サブセル期間中に入力端子１１を選択した
クロック信号ＸＩにより規定される第１インターバルの
前記読み書き両相の期間中に以下の動作が実行される。

１．１．ａ、読み込み相クロック信号ＸＩの制御の下に、先頭のサブセルＦＳＣ
はＭＸのマルチプレクサ入力からバッファメモリＢＭの
入力ＣＩ、サブセル論理ＳＬの入力ＣＩ、及び経路論理
ＲＬの入力ＣＩへ転送される。その結果、サブセル論理
及び経路論理は次の制御信号を出力する。

Ｆｏ−ｌ、先頭のサブセルである。

ＮＦ−ｏ、先頭のサブセルである。

Ｌ５−０、先頭のサブセルであり、最後尾のサブセルで
はない。

ＲＡ　：　セル及びセルの先頭のサブセルＦＳＣの転送
先である出力端子０１及びＯＹに関連した２個のセル管理キューメモリ、即ち、ＢＱＩ及びＢＱＹのアドレスを示す。

ＲＣ−２セルは２つの出力端子ＯＹ用びＯＹに転送され
なければならない。

各制御信号はクロック信号ＸＩ及びＹＪと共にバッファ
メモリ管理ユニットＢＭＭＵの同じ名称の入力端子に印
加される。制御信号ＦＯは分配器ＢＩを作動させ、制御
信号ＮＦはメモリＳＬＭの部分ＮＣＢの作動を抑止する
。制御信号ＲＣは入力メモリＩＭの部分ＬＣに、制御信
号ＬＳは入力メモリＩＭの部分Ｂにそれぞれ印加される
。

これに対してＸＩ及びＹＪは次の効果を有する。

即ち、回路ＲＷＣＣにより生成される非活動選択信号Ｒ
Ｗの働きにより、使用可能なバッファキューメモリＦＱ
の読み出しが行われ、セレクタＡＳがＦＱをバッファメ
モリＢＭのアドレス入力ＡＣに、セレクタＳＰがＩＭ（
Ｌ（Ｂ）をメモリＳＬＭのアドレス入力に、セレクタＣ
Ｓが１Ｍ（ＬＣ）をメモリＳＬＭの部分ＮＣにそれぞれ
印加する。

使用可能なバッファキューメモリＦＱが読み出されると
、使用可能なバッファメモリアドレス、例えば、Ａ１が
書き込み可能なアドレスセレクタＡＳを介してアドレス
入力ＡＣに供給され、メモリＩＭ　（ＬＣＢ）　、ＳＬ
Ｍ　（ＮＣＢ）及び活性化された分配器Ｂｌに供給され
る。

また、前回に入力端子■１に受信されて入力メモリＩＭ
（ＬＣＢ％ＬＣ，Ｂ）に記憶された前回のサブセルに属
するデータが読み出されて、ＬＣＢのデータがセレクタ
ＳＰを介してメモリＳＬＭのアドレス入力に、ＬＣのデ
ータがセレクタＣＳを介してメモリＳＬＭの部分ＮＣに
、そしてＢのデータがメモリＳＬＭの部分りにそれぞれ
転送される。しかしながら、この動作は先頭のサブセル
Ｅ：ＳＣには関連していないのでここでは考慮しない。

１．１−　ｂ、書き込み相先頭のサブセルＦＳＣが、アドレス入力ＡＣに供給され
たアドレスＡ１を有するバッファメモリＢＭのバッファ
に効率よく書き込まれ、このバッファは使用中に変更さ
れる。

先頭のサブセルＦＳＣに関連したデータＡ１．２　（−
ＲＣ）及び１　（−ＬＳ）が、クロッり信号により指名
され、入力１１に対応した入力メモリＩＭの記憶位置の
部分ＬＣＢ、ＬＣ，Ｂに書き込まれる。

活性化された分配器Ｂｌを介して使用中のバッファのア
ドレスＡ１がセル管理キューメモリＢＱＩ及びＢＱＹの
両者に転送される。

このように先頭のサブセルＦＳＣを記憶する使用可能な
バッファを用いて、アドレスＡ１を１個以上のセル管理
キューメモリ（ＢＱＩ−ＢＱＹ）に記憶することにより
、このバッファは使用中になる。

１．２．第２又は中間のサブセル（ＩＳＣ）第２のサブ
セルＩＳＣは先頭のサブセルＦＳＣと同じように処理さ
れる。動作は以下の通りである。

１−２．ａ、読み出し相この場合に提供される制御信号は、ＦＯ−ｏ及びＮＦ−
ｌという点で、先頭のサブセルＦＳＣの制御信号とは異
なる。従−って、バッファメモリ管理ユニットＢＭＭＵ
では、分配器ＢＩの動作が抑止され、メモリＳＬＭの部
分ＮＣＢが書き込み可能になる。その結果、使用可能な
バッファキューメモリＦＱは、別の使用可能なバッファ
アドレス、例えば、Ａ２を提供する。別の使用可能なバ
ッファアドレスであるＡ２は、書き込み可能なアドレス
セレクタＡＳを介してアドレス入力ＡＣと、メモリＩＭ
（ＬＣＢ）及びＳＬＭ（ＮＣＢ）と、抑止された分配器
Ｂｌとに供給される。入力メモリＩＭの部分ＬＣＢ％Ｌ
Ｃ％Ｂに記憶されていて先頭のサブセルに関連している
データＡ１．２．０が読み出されて、活性化されたセレ
クタＳＰを介してメモリＳＬＭのアドレス入力に、活性
化されたセレクタＣＳを介してメモリセルＳＬＭの部分
ＮＣに、及びＳＬＭの部分りにそれぞれ印加される。

１．２．ｂ−書き込み相この相では、第２のサブセルＩＳＣが、アドレス入力Ａ
Ｃに提供されたアドレスＡ２を有するメモリＢＭのバフ
ファに効率よく書き込まれる。

更に、クロック信号Ｘｌにより指示され、入力■１に対
応したデータＡ２．２　（−ＲＣ）　、０（−ＬＳ）が
入力メモリＩＭの記憶位置の部分ＬＣ８％ＬＣ１及びＢ
に書き込まれる。

同一データＡ２．２．０が、アドレスＡ１を有するメモ
リＳＬＭの記憶位置の部分ＮＣＢ％ＮＣ及びＬに書き込
まれる。

このようにして、ＩＩ２のサブセルＩＳＣのバッファメ
モリアドレスＡ２がメモリＳＬＭに記憶され、連結され
たリスト内の先頭のサブセルＦＳＣのバッファメモリア
ドレスＡ１に連結される。

１．３．第３又は最後尾のサブセル（Ｌ　Ｓ　Ｃ）第３
のサブセルＬＳＣは、今検討した第２のサブセルＩＳＣ
と同一の方法で処理され、その後次の動作が実施される
。

１．３．ａ、読み出し相この場合に提供される制御信号は第２のサブセルの制御
信号とは異なり、ＬＳ−１である。使用可能なバッファ
キューメモリＦＱは、別の使用可能なバッファアドレス
、例えば、Ａ３を提供する。

別の使用可能なバブファアドレスＡ３は、アートレス入
力ＡＣ，メモリＩＭ（Ｌ（Ｂ）及びＳＬＭ（ＮＣＢ）、
並びに抑制されている分配器Ｂｌに供給、される。入力
メモリＩＭの部分ＬＣＢ、ＬＣ。

−Ｂに記憶さ、れている、第２のサブセルＩＳＣに属す
るデータＡ２．２．０が読み出されて、メモリＩＬＭ、
メモリＳＬＭの部分ＮＣ％ＳＬＭの部分りに印加される
。

１．３．ｂ、書き込み相第３のサブセルが、アドレスＡ３を有するメモリＢＭの
バブファに書き込まれる。

データＡ３．２．１が、クロフク信号ＸＩにより指示さ
れ、入力１１に対応する入力メモリＩＭの記憶位置の部
分ＬＣＢ％ＬＣ％Ｂに書き込まれる。

データＡ３．２．０が、アドレスＡ２を有するメモリＳ
ＬＭの記憶位置の部分ＮＣＢ、ＮＣ％Ｌに書き込まれる
。

次のサブセル期間に、より詳しく言えば、次のサブセル
期間の入力１１のための第１インターバルで、クロック
信号ＸＩにより指定された入力メモリＩＭの記憶位１ｉ
！ＬＣ及びＢに記憶されているデータが、アドレスＡ３
での記憶位置ＮＣ及びＬに応じてサブセル連結メモリＳ
ＬＭに転送される。

第３のサブセル期間が終了すると次の動作が続く。

両セルセグメントキューメモリＢＱＩ及びＢＱＹが、第
１のセルＦＳＣのバッファメモリアドレスＡ１を記憶す
る。

入力メモリＩＭは最後尾のサブセルＬＳＣの情報Ａ３．
２．１を記憶する。

サブセル連結メモリＳＬＭは次の連結されたリストを記
憶する。

ＳＬＭのアドレス　　ＳＬＭの内容Ａ１　　　　　　　　Ａ２，２．ＯＡ２　　　　　　　　Ａ３，２．ＯＡ３　　　　　　　　＊、２．１本は重要なデータである。

２、出力０１用の第２インターバル（読み出し）先に述
べたように、この第２インターバルで読み書き選択信号
ＲＷが作動して、バッファメモリＢＭが読み出し動作中
であることを表示する。

以下の説明では、セル管理キューメモリＢＱＩに記憶さ
れているアドレスＡ１が選択されてから、アドレスＡ１
がセル管理キューメモリＢＱＹに記憶されるものと仮定
している。

サブセル連結メモリＳＬＭ内に連結リストが存在してい
ることにより、マルチプレクサＢＯでセル管理キューメ
モリＢＱＩに対応する入力を選択する出力クロック信号
ＹＪの制御の下で、対応する第２インターバルの最中に
、バッファメモリＢＭのアドレスＡＸ、Ａ２、Ａ３に記
憶されている３１１のサブセルＦＳＣ，ＩＳＣ，ＬＳＣ
がバッファメモリＢＭに格納されている順に１サブセル
期間に読み出される。これらのサブセルは、活性化され
たマルチプレクサＤＸの出力及び変換回路ＰＳ■を介し
て出力端子０１に供給される。

２．１、先頭のサブセル（Ｆ　Ｓ　Ｃ）アドレスＡ１が
セル管理キューメモリＢＱＩに記憶されている先頭のサ
ブセル（Ｆ　Ｓ　Ｃ）の読み出しには、ｑのアドレスＡ
１が既にクロック信号ＹＪにより指示され、出力端子０
１に対応する記憶位置ＷＣＢの出力メモリＯＭに転送さ
れているものと仮定する。この転送動作はここでは詳細
には考慮しないが、以下の説明から明らかである。

２．１．ａ、最初の読み出し相回路ＲＷＣＣにより生成されて活性化された選択信号Ｒ
Ｗは、制御信号ＱＣの非活動時に、即ち、ＱＣ−ｏの時
に、同様の名称の端子で使用可能なバッファキューメモ
リＦＱに書き込むことを可能にし、セレクタＡＳ、ＳＰ
１ＣＳがデータを出力メモリＯＭ（ＷＣＢ）及び減分器
ＤＣからバッファメモリＢＭのアドレス入力ＡＣ，メモ
リＳＬＭのアドレス入力、メモリＳＬＭの部分ＮＣに供
給する。

先頭のサブセルＦＳＣのアドレスＡ１は出力メモリＯＭ
の記憶位置ＷＣＢから読み出し可能アドレスセレクタＡ
Ｓを介してバッファメモリＢＭのアドレス入力ＡＣへ転
送され、活動化されたセレクタＳＰを介してサブセル連
結メモリＳＬＭのアドレス入力へ転送され、使用可能な
メモリの記憶位置管理回路ＦＭＬＭＣの入力端子Ｑｌへ
転送される。

２．１．ｂ、第２の読み出し相先頭のサブセルＦＳＣが、アドレスＡ１を有するバッフ
ァメモリＢＭのバッファから効率よく読み出されて、マ
ルチプレクサＤＸ及び並直列変換回路ＰＳ１を介して出
力端子０１に転送される。

アドレスＡ１により指示されたメモリＳＬＭの記憶位置
の部分ＮＣＲ，ＮＣ，Ｌに記憶されているデータＡ２．
２．０が活性化されたセレクタＳＳを介して出力メモリ
ＯＭに転送されると共に、減分器ＤＣ及びセレクタＳＳ
の＠一端子にも転送される。アドレスＡ２が供給される
セレクタＳＳの入力は、メモリＳＬＭの部分りからの信
号により活性化される。信号の内容は０である。減分器
ＤＣの出力の値であるｓｉｎ信号ＱＣは０ではなく１な
ので、この信号ＱＣは活性化され、アドレスＡ１が使用
可能なバッファキューメモリＦＱに記憶されることが阻
止される。更に、この値１は活性化されたセレクタＣＳ
を介してメモリセルＳＬＭの部分ＮＣにも供給される。

２．１．ｃ−書き込み相出力メモリＯＭに供給されたアドレスＡ２が、クロック
信号ＹＪの指示により出力端子０１に対応した出力メモ
リＯＭの記憶位ｉｔｗｃｔｓに記憶される。

メモリＳＬＭの部分ＮＣに供給された値１がアドレスＡ
１により指示された記憶位置に記憶される。メモリＳＬ
Ｍのこの記憶位置は今や情報Ａ２゜１．０を有している
。

２．２．第２又は中間のサブセル（ＩＳＣ）第２のサブ
セルＩＳＣの読み出し動作は先頭のサブセルＦＳＣの読
み出し動作と僅かに相違するだけである。即ち、クロッ
ク信号ＪＹの指示により出力端子０１に対応する出力メ
モリＯＭの記憶位置ＷＣＢに合肥憶されているアドレス
は、Ａ１ではなくＡ２である。

２．２．ａ、最初の読み出し相第２のサブセルＩＳＣのアドレスＡ２は出力メモリＯＭ
の記憶位置ＷＣＢから読み出しが可能になったアドレス
セレクタＡＳを介してバッファメモリＢＭのアドレス入
力ＡＣに転送されると共に、活性化されたセレクタＳＰ
を介してサブセル連結メモリＳＬＭのアドレスポインタ
ーに転送され、使用可能メモリ記憶位置管理回路ＦＭＬ
ＭＣの入力端子Ｑ１にも転送される。

２．２．ｂ、第２の読み出し相第２のサブセルＩＳＣがアドレスＡ２を有するバッファ
メモリＢＭのバッファから読み出されて、デマルチプレ
クサＤＸ及び変換回路ＰＳ１を介して出力端子０１に転
送される。

アドレスＡ２により指示されたメモリＳＬＭの記憶位置
の部分ＮＣＢ％ＮＣ％Ｌに記憶されているデータＡ３，
２．０は、活性化されたセレクタＳＳを介して出力メモ
リＯＭに転送されると共に、減分器ＤＣ及びセレクタＳ
Ｓの制御端子にも転送される。アドレスＡ３が供給され
るセレクタＳＳの入力は、メモリＳＬＭの部分りからの
０に等しい信号によりまだ活性化されている。減分器Ｄ
Ｃの出力の値、従って信号ＱＣがまだ（１であり）０に
等しくないので、信号ＱＣはアドレスＡ２が使用可能な
メモリ記憶位置管理回路ＦＭＬＭＣに記憶されることを
阻止する。更に、この値１は活性化されたセレクタＣＳ
を介してメモリＳＬＭの部分ＮＣに供給される。

２．２．ｃ、書き込み相出力メモリＯＭに供給されたアドレスＡ３は、クロック
信号ＹＪにより指示された出力メモリＯＭの記憶位置Ｗ
ＣＨに記憶される。

メモリＳＬＭの部分ＮＣに供給された値１は、アドレス
Ａ２により指示されたメモリＳＬＭの記憶位置に記憶さ
れる。アドレスＡ２により指示されたメモリＳＬＭのこ
の記憶位置は、今やＡ３゜１．０を有している。

２．３．第３又は最後尾のサブセル（Ｌ　Ｓ　Ｃ）第３
又は最後尾のサブセルＬＳＣの読み出し動作は、先頭の
サブセルＦＳＣ及び第２のサブセルＩＳＣの読み出し動
作とは僅かに相違する。即ち、クロック信号ＹＪにより
指示され、出力端子０１に対応する出力メモリＯＭの記
憶位置ＷｃＢに合肥憶されているアドレスはＡ３であり
、アドレスＡ３でメモリＳＬＭの部分りに記憶されてい
る信号は１である。

２．３．−ａ、最初の読み出し相最後尾のサブセルＬＳＣのアドレスＡ３は出力メモリＯ
Ｍの記憶位置ＷＣＢからバッファメモリＢＭのアドレス
入力ＡＣに転送され、サブセル連結メモリＳＬＭのアド
レスポインターに転送され、入力端子Ｑｌに転送される
。

２．１　ｂ、第２の読み出し相最後尾のサブセルＬＳＣがアドレスＡ３を有するメモリ
ＢＭのバッファから読み出されて、出力端子０１に転送
される。

アドレスＡ３により指示されたメモリＳＬＭの記憶位置
の部分ＮＣＢ、ＮＣ％Ｌに記憶されているデータ＊、２
．１がセレクタＳＳ、減分ｇＤｃ。

セレクタＳＳの制御端子に転送される。しかしながら、
ＳＳの制御端子の信号（Ｌ）は現在では１なので、デー
タ＊が印加された入力ではなくてこのセレクタＳＳの別
の入力が活性化される。ＳＳのこの別の入力では、セル
管理キューメモリＢＱＩに記憶されている次の先頭のサ
ブセルのアドレスが、活性化されたマルチプレクサＢＯ
を介して供給される。その結果、次の先頭のサブセルの
アドレスが出力メモリＯＭに印加される。減分器ＤＣの
出力の値がまだ０に等しくないので（１なので）、この
値１が回路ＦＭＬＭＣの制御端子ＱＣに印加される。こ
れにより、アドレスＡ３の格納がまだ阻止されている。

この値１はメモリＳＬＭの部分ＮＣにも印加される。

２．３−　Ｃ，書き込み相出力メモリＯＭに供給された次の先頭のサブセルのアド
レスは、クロック信号ＪＹにより指示された出力メモリ
ＯＭの記憶位置に記憶される。

メモリＳＬＭの部分ＮＣに供給された値１は、アドレス
Ａ３により指示されたメモリＳＬＭの記憶位置に記憶さ
れる。アドレスＡ３により指示されたメモリＳＬＭの記
憶位置は、今やネ、１，１を有している。

従って、出力端子０１用のこの第２インターバルの期間
中は、別の出力端子ＯＹのために読み出しができるよう
にサブセルＦＳＣ，ＩＳＣ１ＬＳＣがバッファメモリＭ
Ｂに記憶され続けていなければならないので、制御信号
ＱＣが常に活性化されていて回路ＦＭＬＭＣの動作が阻
止されているために、使用中のアドレスＡ１、Ａ２、Ａ
３はいずれも自由にはならない。

３個のサブセルＦＳＣ，ＩＳＣ％ＬＳＣの出力端子ＯＹ
への移行は、出力端子０１への移行に類似しているが、
移行時期は別である。サブセル毎のこの移行時期は、出
力端子０１にとって異なるサブセル期間か、同一のサブ
セル期間である。後者は、例えば、アドレスＡ１が同時
にセル管理キューメモリＢＱＩ及びＢＱＹの最初の出力
である時に生じる。

３．１、先頭のサブセル（Ｆ　Ｓ　Ｃ）出力端子０１用
の第２インターバルに関して、ここでも先頭のサブセル
ＦＳＣのアドレスＡ１がセル管理キューメモリＢＱＹか
ら既に読み出されて、クロック信号ＹＪにより指示され
た記憶位置ＷＣＢ内の出力メモリＯＭに記憶されている
ものと仮定する。

３．１．ａ−最初の読み出し相・先頭のサブセルＦＳＣのこの最初の読み出し相における
動作は、出力端子０１用の第２インターバルとして先に
２．１．１で述べた動作に正確に対応する。

１１　ｂ、第２の読み出し相先頭のサブセルＦＳＣはアドレスＡ１を有するメモリＢ
Ｍのバッファから読み出され、活性化されたデマルチプ
レクサＤＸ及び並直列変換回路ＰＳＹを介して出力端子
ＯＹに転送される。

アドレスＡ１により指示されたメモリＳＬＭの記憶位置
の部分ＮＣＢ、ＮＣ，Ｌに記憶されているデータＡ２，
１．Ｏは、活性化されたセレクタＳＳを介して出力メモ
リＯＭに転送される。また、このデータは減分器ＤＣ及
びセレクタＳＳの制御端子に転送される。アドレスＡ２
が印加されるセレクタＳＳの入力は、ＳＬＭの部分りか
らの０に等しい信号により活性化される。減分器ＤＣの
出力の値は今や０である。即ち、制御信号ＱＣが非活性
化されて、アドレスＡ１を回路ＦＭＬＭＣの使用可能な
バッファキューメモリＦＱに格納できるようになる。そ
の結果、アドレスＡ１を有するメモリＢＭのバッファが
使用可能になり、別のサブセルの記憶に使用される。ア
ドレスＡ１のバッファに以前記憶されていた先頭のサブ
セルＦＳＣは、両出力端子０１及びＯＹに既に転送され
ているので、切替素子により最早ラッチしておく必要が
ない。更に、この値０は活性化されたセレクタＣＳを介
してメモリＳＬＭの部分ＮＣに印加される。

３．１．ｃ、書き込み相出力メモリＯＭに供給されたアドレスＡ２は、クロック
信号ＹＪにより指示された出力メモリＯＭの記憶位置Ｗ
ＣＢに記憶される。

メモリＳＬＭの部分ＮＣに供給される値０は、アドレス
Ａ１により指示されたメモリＳＬＭの記憶位置に記憶さ
れる。アドレスＡ１により指示されたメモリＳＬＭの記
憶位置は今やＡ２，０．０ヲ有シているが、現在使用さ
れているセルには最早使用されず、別の情報が重ね書き
される。

３．２．第２又は中間のサブセル（ＩＳＣ）出力端子０
１用の第２インターバルに関して、第２のサブセルＩＳ
Ｃの読み出し動作が、先頭のサブセルＦＳＣの読み出し
動作と異なるのは、クロフク信号ＹＪにより指示される
出力メモリＯＭの記憶位ｉｔＷｃＢに記憶されているア
ドレスがＡ１ではなくＡ２である点のみである。

３．２．ａ、最初の読み出し相第２のサブセルＩＳＣの最初の読み出し相は、２．２．
ｂ、で述べた出力端子０１用の第２インターバル用の対
応する読み出し相と全く同じである。

３．２．ｂ、第２の読み出し相第２のサブセルＩＳＣはアドレスＡ２を有するメモリＢ
Ｍのバッファから読み出され、出力端子ＯＹに転送され
る。

アドレスＡ３により指示されたメモリＳＬＭの記憶位置
の部分ＮＣＢ、ＮＣ％Ｌに記憶されているデータＡ３．
１．０がレセクターＳＳを介して出力メモリＯＭに転送
される。このデータは減分器ＤＣ及びセレクタＳＳの制
御端子にも転送される。減分器ＤＣの出力の値は０に等
しいので、対応する＄１１ｇ信号ＱＣによりアドレスＡ
２が使用可能なバッファキューメモリＦＱに記憶される
。このようにして、アドレスＡ２を有するメモリＢＭの
バッファが使用可能になる。値０は活性化されたセレク
タＣＳを介してメモリＳＬＭの部分ＮＣに印加される。

３．２．ｃ、書き込み相出力メモリＯＭに供給されるアドレスＡ３は、クロック
信号ＹＪにより指示される出力メモリＯＭの記憶位置Ｗ
ＣＨに記憶される。　　　−メモリＳＬＭの部分ＮＣに
供給された値０は、アドレスＡ２により指示されたメモ
リＳＬＭの記憶位置に記憶される。アドレスＡ２により
指示されたメモリＳＬＭのこの記憶位置は、今やＡ３゜
０．０を有しており、現在用いられているセルには最早
用いられず、重ね書きされる。

３．３．第３又は最後尾のサブセル（Ｌ　Ｓ　Ｃ）出力
端子０１用の第２インターバルに関して、第３又は最後
尾のサブセルＬＳＣの読み出し動作は、先頭のサブセル
ＦｉＣ及び第２のサブセル■ＳＣの読み出し動作とは、
クロック信号ＹＪにより指示された出力メモリＯＭの記
憶位置ＷＣＢ内には今やＡ３が記憶されており、しかも
メモリＳＬＭの部分りに記憶されている信号が１である
点で異なる。

３．３．ａ、最初の読み出し相最後尾のサブセルＬＳＣの最初の読み出し相は、２．３
．ａ、で述べた出力端子０１用の第２インターバルの対
応する読み出し相と同じである。

３．３．１　ｍ２の読み出し相最後尾のサブセルＬＳＣはアドレスＡ３を有するメモリ
ＢＭのバッファから読み出され、出力端子ＯＹに転送さ
れる。

アドレスＡ３により指示されたメモリＳＬＭの記憶位置
の部分ＮＣＢ％ＮＣ，Ｌに記憶されているデータ＊、１
、ｉがセレクタＳＳ１減分器ＤＣ。

セレクタＳＳの制御端子に転送される。セレクタＳＳの
制御端子の信号（Ｌ）は今や１なので、アドレス本が印
加されている入力端子ではな（てセレクタＳＳの別の入
力端子が活性化される。セレクタＳＳのこの別の入力端
子では、セル管理キューメモリＢＱＹに記憶されている
次の先頭のサブセルのアドレスがマルチプレクサＢＯを
介して供給される。その結果、次の先頭のサブセルのア
ドレスが出力メモリＯＭに印加される。更に、減分器Ｄ
Ｃや出力の値は今や口なので、制御信号ＱＣによりアド
レスＡ３が使用可能なバッファキューメモリＦＱに記憶
される。このようにして、アドレスＡ３を有するメモリ
ＢＭのバッファも使用可能になる。この値０もまたメモ
リＳＬＭの部分ＮＣに印加される。

３．３．ｃ、書き込み相出力メモリＯＭに供給された次の先頭のサブセルのアド
レスが、クロック信号ＹＪ仲より指示され、出力ＯＹに
対応した出力メモリＯＭの記憶位置に記憶される。

メモリＳＬＭの部分ＮＣに供給された値０が、アドレス
Ａ３により指示されたメモリＳＬＭの記憶位置に記憶さ
れる。アドレスＡ３により指示されたメモリＳＬＭの記
憶位置は今や本、０．１を有しているが、現在使用され
ているセルには最早用いられないので、重ね書きされる
。

以上から、出力端子ＯＹ用の第２インターバルの間に、
全バッファアドレスＡＩ、Ａ２、Ａ３が制御信号ＱＣに
より使用可能になる。制御信号ＱＣは、常に非活性化さ
れているので、使用可能なメモリ記憶位置管理回路ＦＭ
ＬＭＣが作動可能となる。即ち、メモリＢＭのバッファ
に記憶されているサブセルＦＳＣ，ＩＳＣ，ＬＳＣ，及
びサブセル連結メモリＳＬＭの部分ＮＣＢに記憶されて
いるアドレスの連結リストが重ね書きされる。

更に、アドレスＡ１を出力メモリＯＭに転送する操作に
より、出力端子０１及びＯＹ用の第２インターバル中に
、両セル管理キューメモリＢＱＩ及びＢＱＹに記憶され
ているアドレスＡ１が、両メモリから離れる。

第３図に使用可能なメモリ記憶位置管理回路ＦＭＬＭＣ
の別の実施例を示す。この実施例は、メモリＢＭのバッ
ファのＣ個のアドレスを記憶できるアドレスメモリＦＭ
を有しており、使用可能なバッファのアドレスは連結さ
れたリストの形態で記憶される。

回路ＦＭＬＭＣのこの別の実施例は、バッファメモリＢ
Ｍのアドレス入力ＡＣに供給される連結されたリストの
先頭の使用可能なアドレスを記憶する先頭の使用可能な
バフファポインターレジスターＦＦＰと、使用中のメモ
リ記憶位置管理回路ＢＡＭＣから受信した連結されたリ
ストの最後尾の使用可能なアドレスを記憶する最後尾の
使用可能なバッファポインターレジスターＬＦＰと、読
み書き選択信号ＲＷ及び制御信号ＱＣにより制御される
セレクタＦＰＭとを有している。

回路ＦＭＬＭＣのこの別の実施例は次のように動作する
。

サブセル期間の第１インターバル（書き込み）中に、ポ
インターレジスターＦＦＰに記憶されている先頭の使用
可能なバブファのアドレス、例えば、Ａ１が出力端子Ｑ
Ｏに転送され、Ａ１により指示された記憶位置内のアド
レスメモリＦＭに記憶されているアドレスＡ２がこのポ
インターレジスターＦＦＰに転送される。このポインタ
ーレジスターＦＦＰでアドレスＡ２がアドレスＡ１に置
き換わり、連結されたリストの新たな先頭の使用可能な
アドレスになる。以前にポインターレジスターＦＦＰに
記憶されたアドレスＡ１が非活性化された選択信号ＲＷ
により活性化されるセレクタＦＰＭを介してアドレスメ
モリーＦＭのアドレス入力に印加されて、ＦＭからの読
み出し動作が実施される。

サブセル期間の第２インターバル（読み出し）中にＳＳ
ａ信号ＱＣが非活性化されてＱＣ−ｏになり、しかも読
み書き選択信号ＲＷが活性化されると、回路ＢＡＭＣか
ら端子Ｑｌに供給されたアドレス、例えば、Ａ２がポイ
ンターレジスターＬＦＰに記憶されているアドレス、例
えば、Ａ１により指示される記憶位置内のアドレスメモ
リＦＭに記憶される。このアドレスＡ２はポインターレ
ジスターＬＦＰにも記憶されてアドレスＡ１と置き換わ
り、連結されたリストの新たな最後尾の使用可能なアド
レスになる。この動作中にセレクタＦＰＭは、アドレス
メモリＦＭの書き込み動作を可能とする両信号ＱＣ及び
ＲＷにより制御される。

上述の使用可能なメモリ記憶位置管理回路ＦＭＬＭＣは
、１９６４年のｒＴＨＥＢＥＬＬＳＹＳＴＥＭ−ＴＥＣ
ＨＮＩＣＡＬＪＯＵＲＮＡＬＪｉｉ１巻、ＸＬＩＩＩ、
Ｎｏ、５、部分１、ページ１８６９〜１８７０に記載さ
れているような公知のファインドファーストワン（ＦＦ
Ｏ）回路で構成することができる。その場合には、Ｃビ
ットのレジスターを有するファインドファーストワン回
路を用いることができる。各ビットは、バッファメモリ
ＢＭの記憶位置に対応していて、バッファメモリＢＭの
記憶位置が使用可能なときに、２進数の１に設定される
。このレジスターの走査動作により、１に設定された最
初のビットを見付けることができ、復号化の後に、対応
する記憶位置又はアドレスに提供される。

使用可能なメモリ記憶位置管理回路ＦＭＬＭＣについて
のみ説明したが、使用中のメモリ記憶位置管理回路ＢＡ
ＭＣに関して、先入れ先出しくＦ　Ｉ　ＦＯ）キューメ
モリＢＱＩ−ＢＱＹをアドレスの連結されたリスト又は
ファインドファーストワン回路に置き換えることもでき
る。アドレスの連結されたリストを用いる場合、リスト
は例えばＹ個の使用中のアドレスメモリに記憶される。

各アドレスメモリはＣ個のアドレス又はメモリ記憶位置
を格納することができる。

入力されたサブセルが有している制御ヘッダＳＣＨを検
査する代わりにサブセル論理ＳＬに、例えば、使用中及
び休み中のサブセルの有無、セルのサブセル形成部、即
ち、ＦＳＣ，ＩＳＣ。

ＬＳＣ，及び空のサブセルや同期サブセルのような他の
サブセルを規定するためにこの例で用いられる使用中及
び休み中のワードの有無を検出させるようにしても良い
。休み中のサブセルは明確な制御ヘッダＳＣＨか別の識
別コードにより識別される。信号ＬＳ、ＦＯ、ＮＦは、
使用中のサブセル、即ち、先頭のサブセルＦＳＣに続い
て休み中のサブセルが検出されるか、休み中のサブセル
に続いて使用中のサブセル、即ち、最後尾のサブセルＬ
ＳＣが検出されると正しく設定される。最後尾のサブセ
ルＬＳＣを明確に認識された先頭のサブセルＦＳＣに続
く休み中のサブセルとして検出すること、及び先頭のサ
ブセルＦＳＣを明確に認識された最後尾のサブセルＬＳ
Ｃに先行する使用中のサブセルとして検出することも可
能である。

このようにすれば、セル内の先頭のサブセルＦＳＣ，中
間のサブセルＩＳＣ，最後尾のサブセルＬＳＣのいずれ
かを制御ヘッダＳＣＨにより明確に識別する必要がなく
なる。

以上に述べたような特定の経路の指定をすることなく、
セルを−群の出力端子ｏｉ−ｏｙに送ることもできる。

その場合には、明確に規定されたセル管理キューメモリ
ＢＱＩ−ＢＱＹには最早先頭のサブセルＦＳＣのアドレ
スＡ１は記憶されていない。アドレスの識別は先頭のサ
ブセルのセル制御ヘッダＣＣＨ内に含まれている情報か
らの経路論理ＲＬにより得られる。先頭のサブセルＦＳ
ＣのアドレスＡ１は、例えば、４個のセル管理キューメ
モリからなるグループの中から任意に選ばれた１個のキ
ューメモリに記憶されている。

例えば、点から点への転送の場合、切替素子がＹ−１６
８の出力端子０１−ＯＹを有していると、対応するセル
管理キューメモリは各々が４個のキューメモリから成る
４個のグループに分割され、経路論理ＲＬにより提供さ
れる信号ＲＡは１６個のキューメモリの一つの替わりに
４個のグループの中の１個のグループを選択する。実際
には、アドレス１ないし１６及び信号ＲＡが、例えば、
４ビットによる２進数のコードであるとき、アドレスの
最上位側のビットをたった２個用いるだけで容易に出力
グループを選択することができる。

選択された出力グループの４個のセル管理キューメモリ
の任意の選択が最下位側のビット２個により可能となる
。

経路論理ＲＬにより提供される信号ＲＡにより分配器Ｂ
ｌに表示される指定出力又は出力グループＯＸ−ＯＹは
、例えば、先頭のサブセルＦＳＣのセル制御ヘッダＣＣ
Ｈ内に含まれている情報から直接に得られるか、経路メ
モリ内の特定のアルゴリズム又はラベル翻訳を用いた計
算により前記情報から得られる。

最後に、以上の説明ではワードセル及びサブセルという
用語を用いたが、これは非同期変換モード（ＡＴＶ）の
用語である。この用語の代わりに、パケット及びセグメ
ントという用語を用いることもできる。

以上にこの発明の原理を特定の装置を例に挙げて説明し
たが、ここに述べた装置は飽くまでも単なる例に過ぎず
、この発明の範囲をなんら限定するものではない。

［発明の効果］以上のようにこの発明によれば、記憶されたメモリ記憶
位置見出しを相互に連結してセルに対応する見出しのグ
ループを形成することにより、連結された見出しグルー
プが、セルの長さとは独立に、しかもセルを構成するサ
ブセルの数を予や知らされていなくても指定された出力
端子でセルの再構成に必要な情報を得ることのできる通
信切替素子を提供することができる。

また、この発明によれば、バッファメモリをＸ個の入力
端子とＹ個の声力端子とで完全に共有するので、記憶位
置が入力端子に関連付けられていないのでバッファメモ
リのサイズを小さくすることができ、非常に長いセルを
切り替える際に特に有効な通信切替素子を提供すること
ができる。

更に、この発明によれば、サブセルの書き込みに使用可
能なメモリ記憶位置の見出しを記憶し、サブセルがバッ
ファメモリに書き込まれると記憶した見出しを書き込み
手段に供給する第２の記憶手段を有した構成とすること
により、入力されたサブセルを、見出しが第２の記憶手
段によって提供される使用可能なメモリ記憶位置又は既
に読み出しの終了したメモリ記憶位置に書き込むことが
でき、どのメモリ記憶位置も特定の入力端子用に保留さ
れてはいないので、どの使用可能なメモリ記憶位置でも
このようにして使用することができ、従って、バッファ
メモリを効率よく使用することが可能となる通信切替素
子を提供することができる。

また、この発明によれば、バッファメモリのサイズの最
適化及び効率的使用により単一の電子チップに集積され
、更に各セルが複数個の可変サブセルに分割されている
通信切替素子を提供することができる。

【図面の簡単な説明】

第１図はこの発明に基づく通信切替素子のブロック図、
第２図は第１図内に系されているバッファメモリマネー
ジメントユニットＢＭＭＵをより詳しく示したブロック
図、第３図は第２図内に示されている使用可能なメモリ
格納−マネージメント回路ＦＭＬＭＣの代用回路のブロ
ック図、第４図は第１図の切替素子により切り替えられ
る可変長セルの概略図である。

Claims

【特許請求の範囲】（１）Ｘ及びＹがそれぞれ数を表わし、両者が同時に１
になることがないものとするとき、Ｘ個の入力端子（Ｉ
１−ＩＸ）とＹ個の出力端子（Ｏ１−ＯＹ）とを有し、
各入力端子から少なくとも１個の出力端子にサブセル（
ＦＳＣ、ＩＳＣ、ＬＳＣ）に分割されているセルを転送
する通信切替素子において、見出し（Ｋ）を有するメモリ記憶位置を複数個（Ｃ個）
有するバッファメモリ（ＢＭ）と、入力端子に入力され
る分明なサブセルをメモリ記憶位置に書き込む手段と、サブセルのメモリ記憶位置の見出しを記憶する記憶手段
（ＢＱ１−ＢＱＹ、ＳＬＭ）と、記憶手段の制御の下に
バッファメモリからサブセルを読み出して、読み出した
サブセルを出力端子に供給する手段とを具備し、記憶されたメモリ記憶位置の見出し（Ｋ）が連結されて
セルに対応する見出しのグループを形成していることを
特徴とする通信切替素子。（２）前記バッファメモリ（ＢＭ）は、Ｘ個の入力端子
（Ｉ１−ＩＸ）とＹ個の出力端子（Ｏ１−ＯＹ）とによ
り完全に共有されている請求項１に記載の通信切替素子
。（３）前記サブセル（ＦＳＣ、ＩＳＣ、ＬＳＣ）を書き込むことのできる使用可能なメモリ記憶
位置の見出し（Ｋ）を記憶し、サブセルがバッファメモ
リ（ＢＭ）に書き込まれると、記憶している見出しを書
き込み手段に提供する第２の記憶手段（ＦＭＬＭＣ）を
具備する請求項１に記載の通信切替素子。（４）前記第２の記憶手段（ＦＭＬＭＣ）により提供さ
れる使用可能なメモリ記憶位置の見出しは、前記記憶手
段（ＢＱ１−ＢＱＹ、ＳＬＭ）にも供給される請求項３
に記載の通信切替素子。（５）前記第２の記憶手段（ＦＭＬＭＣ）は先入れ先出
しキューメモリ（ＦＱ）により構成されている請求項３
に記載の通信切替素子。（６）前記第２の記憶手段（ＦＭＬＭＣ）は、使用可能
なメモリ記憶位置の見出しを第２の連結リストの形態で
記憶している第３のメモリを有している請求項３に記載
の通信切替素子。（７）第２の連結リストには、当該リストの先頭の使用
可能なメモリの記憶位置を示すもので書き込み手段に供
給される書き込みポインタ（ＦＦＰ）、及び最後尾の使
用可能なメモリ記憶位置を示すもので第３のメモリによ
り受け取られる読み出しポインタ（ＬＦＰ）が関連付け
られており、書き込み（ＦＦＰ）読み出し（ＬＦＰ）の
両ポインタはバッファメモリ（ＢＭ）の記憶位置の見出
しを格納する個々のレジスタにより構成されている請求
項６に記載の通信切替素子。（８）前記第２の記憶手段（ＦＭＬＭＣ）は、ファイン
ドファーストワン（Ｆｉｎｄ−Ｆｉｒｓｔ−Ｏｎｅ）回
路により構成されている請求項３に記載の通信切替素子
。（９）単一の電子チップに集積されている請求項１に記
載の通信切替素子。（１０）各セルは複数個のサブセル（ＦＳＣ、ＩＳＣ、
ＬＳＣ）に分割されている請求項１に記載の通信切替素
子。（１１）前記サブセルは長さが等しい請求項１に記載の
通信切替素子。（１２）各見出しグループのメモリ記憶位置見出し（Ｋ
）は、セルの順番に相互に連結されている（ＮＣＢ）請
求項１に記載の通信切替素子。（１３）一つのセルの全サブセル（ＦＳＣ、ＩＳＣ、Ｌ
ＳＣ）は、入力端子（Ｉ１−ＩＸ）に入力された順に出
力端子（Ｏ１−ＯＹ）に供給される請求項１２に記載の
通信切替素子。（１４）前記全サブセル（ＦＳＣ、ＩＳＣ、ＬＳＣ）の
メモリ記憶位置見出し（Ｋ）は記憶手段（ＢＱ１−ＢＱ
Ｙ、ＳＬＭ）に記憶されている請求項１に記載の通信切
替素子。（１５）一つのセルの各サブセル（ＦＳＣ、ＩＳＣ、Ｌ
ＳＣ）のメモリ記憶位置見出し（Ｋ）は、同一セル内の
次のサブセルのメモリ記憶位置見出しを指示するように
記憶手段（ＢＱ１−ＢＱＹ、ＳＬＭ）に記憶されている
請求項１に記載の通信切替素子。（１６）前記記憶手段（ＢＱ１−ＢＱＹ、ＳＬＭ）は、各セルの先頭のサブセル（ＦＳＣ）のメモ
リ記憶位置見出し（Ｋ）を記憶する第１のメモリ（ＢＱ
１−ＢＱＹ）と、メモリ記憶位置をバッファメモリ（Ｂ
Ｍ）の数と等しい数だけ有し、セル毎に先頭のサブセル
（ＦＳＣ）以外のサブセル（ＩＳＣ、ＬＳＣ）のメモリ
記憶位置見出しの連結リスト（ＮＣＢ）を記憶する第２
のメモリ（ＳＬＭ）とを有しており、先頭のサブセルの
メモリ記憶位置見出しは連結リストの先頭の見出しを示
すものである請求項１５に記載の通信切替素子。（１７）連結されている見出し（ＮＣＢ）の最後尾の見
出しはリストの終りの表示（ＬＳ）を有している請求項
１２に記載の通信切替素子。（１８）前記第１のメモリ（ＢＱ１−ＢＱＹ）には、出
力端子（Ｏ１−ＯＹ）のいずれか一つに関連付けられて
いて、先頭のサブセルのメモリ記憶位置見出し（Ｋ）を
記憶するサブメモリ（ＢＱ１／ＢＱＹ）が複数個（Ｙ）設けられており、先
頭のサブセルがバッファメモリ（ＢＭ）から読み出され
ると、サブメモリに記憶されている見出しがサブメモリ
から読み出し手段に供給される請求項１６に記載の通信
切替素子。（１９）前記第１のメモリ（ＢＱ１−ＢＱＹ）は複数の
サブメモリグループに分類された複数個のサブメモリを
有しており、各サブメモリグループは出力端子（Ｏ１−
ＯＹ）の対応するグループに関連付けられている請求項
１６に記載の通信切替素子。（２０）各サブメモリは先入れ先出し（ＦＩＦＯ）キューメモリにより構成されている請求項
１８又は１９に記載の通信切替素子。（２１）各セルの各サブセルは、先頭のサブセル（ＦＳ
Ｃ）を残りのサブセル（ＩＳＣ、ＬＳＣ）から区別する
サブセルヘッダ（ＳＣＨ）を有している請求項１６に記
載の通信切替素子。（２２）いずれのセルも最後尾のサブセル（ＬＳＣ）はサブセルヘッダ（ＳＣＨ）が他のサブセル
（ＦＳＣ、ＩＳＣ）と相違している請求項１７又は２１
に記載の通信切替素子。（２３）あるセルに属するサブセルとそのセルに属さな
いサブセルとの繋がりを検出して、前記のあるセルに属
するサブセルをそのセルの最後尾のサブセル（ＬＳＣ）
として認識するサブセル論理（ＳＬ）を有している請求
項１６に記載の通信切替素子。（２４）最初のセルに属するサブセルと第２のセルに属
する先頭のサブセル（ＦＳＣ）との繋がりで両者の間に
は他のサブセルが一切介在していない繋がりを検出して
、最初のセルに属するサブセルを最初のセルの最後尾の
サブセル（ＬＳＣ）として認識するサブセル論理（ＳＬ
）を有している請求項１６に記載の通信切替素子。（２５）バッファメモリ（ＢＭ）から先頭のサブセルが
読み出されると、第１のメモリ（ＢＱ１−ＢＱＹ）から先頭のサブセル（ＦＳＣ）のメ
モリ記憶位置見出し（Ｋ）が使用可能なメモリ記憶位置
見出しとして第２の記憶手段（ＦＭＬＭＣ）に供給され
る請求項３又は１６に記載の通信切替素子。（２６）入力端子（Ｉ１−ＩＸ）はマルチプレクサ回路
（ＭＸ）を介してバッファメモリ（ＢＭ）の単一の入力
端子（ＣＩ）に接続されていて、このバッファメモリ（
ＢＭ）の出力端子はデマルチプレクサ（ＤＸ）を介して
出力端子（Ｏ１−ＯＹ）に接続されている請求項１に記
載の通信切替素子。（２７）前記入力端子（Ｉ１−ＩＸ）は入力端子受け手
段（ＳＰ１−ＳＰＸ）を介してマルチプレクサ回路（Ｍ
Ｘ）に接続されており、このマルチプレクサ回路は最初
のクロック回路（ＸＣ）により制御されて、サブセル時
間インターバルの間に、サブセルを各入力端子受け手段
から１個ずつバッファメモリ（ＢＭ）に供給する請求項
２６に記載の通信切替素子。（２８）第２のクロック回路（ＹＣ）により制御される
デマルチプレクサ（ＤＸ）は、出力端子受け手段（ＰＳ
１−ＰＳＹ）を介して出力端子（Ｏ１−ＯＹ）に接続さ
れており、サブセル時間インターバルの間に、バッファ
メモリ（ＢＭ）から１個のサブセルを各出力端子受け手
段に供給する請求項２６に記載の通信切替素子。（２９）前記サブセル時間インターバル毎に、バッファ
メモリ（ＢＭ）に対して書き込み動作をＸ回及び読み出
し動作をＹ回実行する請求項２７又は２８に記載の通信
切替素子。（３０）前記バッファメモリ（ＢＭ）から同
一セルを読み出すために、第１のメモリ（ＢＱ１−ＢＱ
Ｙ）は最初のサブセル時間インターバルの間に当該セル
の先頭のサブセル（ＦＳＣ）のメモリ記憶位置見出し（
Ｋ）を読み出し手段に供給し、第２のメモリ（ＳＬＭ）
は前記のサブセル時間インターバルの直後に当該セルの
別のサブセル（ＩＳＣ、ＬＳＣ）のメモリ記憶位置見出
しを連結リスト（ＮＣＢ）に示されている順にリストの
終りの表示（ＬＳ）が検出されるまで提供する請求項１
７又は１８に記載の通信切替素子。（３１）各セルはデータブロック及び転送先の出力端子
（Ｏ１−ＯＹ）を示す経路データ（ＲＡ、ＲＣ）を有し
ている請求項１に記載の通信切替素子。（３２）経路データ（ＲＡ、ＲＣ）に基づいて、同一の
出力端子（Ｏ１−ＯＹ）に転送される総べてのセルが切
替素子に入力された順に当該出力端子に供給される請求
項３１に記載の通信切替素子。（３３）各セルは経路データ（ＲＡ、ＲＣ）を有する制
御ヘッダ（ＣＣＨ）を更に有している請求項３１に記載
の通信切替素子。（３４）前記制御ヘッダ（ＣＣＨ）は各セルの先頭のサ
ブセル（ＦＳＣ）の一部を構成している請求項３３に記
載の通信切替素子。（３５）セルの先頭のサブセル（ＦＳＣ）のメモリ記憶位置見出し（Ｋ）が、経路データ（ＲＡ、
ＲＣ）に基づいて、出力端子（Ｏ１−ＯＹ）のグループに関連付けられたサブメモリ
グループの一部を構成するサブメモリ（ＢＱ１−ＢＱＹ
）の中から任意に選択されたサブメモリに記憶される請
求項１９又は１３に記載の通信切替素子。（３６）いずれかの出力端子（Ｏ１−ＯＹ）に転送され
るセルの先頭のサブセル（ＦＳＣ）のメモリ記憶位置見
出し（Ｋ）が、経路データ（ＲＡ、ＲＣ）に基づいて、
当該出力に関連付けられているサブメモリ（ＢＱ１−Ｂ
ＱＹ）の一つに記憶される請求項１８又は３１に記載の
通信切替素子。（３７）複数個の出力端子（Ｏ１−ＯＹ）に転送される
セルの先頭のサブセル（ＦＳＣ）のメモリ記憶位置見出
し（Ｋ）が、経路データ（ＲＡ、ＲＣ）に基づいて、各
々が複数個の出力端子のいずれか一つに接続されている
対応する複数個のサブメモリ（ＢＱ１−ＢＱＹ）に記憶
される請求項１８及び３１に記載の通信切替素子。（３８）セルの転送先である複数個の出力端子（Ｏ１−
ＯＹ）の出力数（ＲＣ）は経路データ（ＲＡ、ＲＣ）に
より決められ、第２のメモリ（ＳＬＭ）内の連結リスト
（ＮＣＢ）の各メモリ格納位置見出しに関連付けられる
（ＮＣ）請求項３７に記載の通信切替素子。（３９）前
記第２のメモリ（ＳＬＭ）によりサブセルのメモリ記憶
位置見出し（Ｋ）が読み出し手段に供給され、出力の関
連した数（ＲＣ）が１だけ減少する（ＤＣ）請求項３０
に記載の通信切替素子。（４０）１だけ減少した後に、出力の数（ＲＣ）がゼロ
に等しくなり、関連したメモリ記憶位置見出し（Ｋ）が
使用可能なメモリ記憶位置見出しとして第２の記憶手段
（ＦＭＬＭＣ）に供給される請求項３又は３９に記載の
通信切替素子。（４１）Ｘ及びＹがそれぞれ数を表わし、両者が同時に
１になることがないものとするとき、ｘ個の入力端子（
Ｉ１−ＩＸ）とＹ個の出力端子（Ｏ１−ＯＹ）とを有し
、各入力端子から少なくとも１個の出力端子にサブセル
（ＦＳＣ、ＩＳＣ、ＬＳＣ）に分割されているセルを転
送する通信切替素子において、見出し（Ｋ）を有するメモリ記憶位置を複数個（Ｃ個）
有するバッファメモリ（ＢＭ）と、入力端子に入力され
る分明なサブセルをメモリ記憶位置に書き込む手段と、バッファメモリからサブセルを読み出して、読み出した
サブセルを出力端子に供給する手段と、書き込み手段及
び読み出し手段を制御するバッファメモリ管理手段（Ｂ
ＭＭＵ）とを具備し、バッファメモリ（ＢＭ）がＸ個の
入力端子（Ｉ１−ＩＸ）とＹ個の出力端子（Ｏ１−ＯＹ
）とにより完全に共有され、バッファメモリ管理手段（
ＢＭＭＵ）の管理の下で、書き込み手段がサブセルをバ
ッファメモリ（ＢＭ）の使用可能ないずれかのメモリ記
憶位置に書き込み、セルに関連したサブセルの書き込ま
れているメモリ記憶位置の見出しの機能により読み出し
手段が各セルを再構成することを特徴とする通信切替素
子。（４２）前記バッファメモリ管理手段（ＢＭＭＵ）は記
憶手段（ＢＱ１−ＢＱＹ、ＳＬＭ）を有している請求項
１又は４１に記載の通信切替素子。（４３）先頭又は最後尾のサブセル（ＦＳＣ／ＬＳＣ）
を他のサブセル（ＩＳＣ、ＬＳＣ）から区別するサブセ
ルヘッダ（ＳＣＨ）を有しているサブセルに分割された
セルを用いて可変長通信メッセージを転送する方法にお
いて、サブセル論理（ＳＬ）があるセルに関連したサブセルと
当該セルに無関係のサブセルとの繋がりを検出して、当
該セルの最後又は先頭のサブセル（ＬＳＣ／ＦＳＣ）を
識別することを特徴とする可変長通信メッセージ転送方
法。（４４）先頭又は最後尾のサブセル（ＦＳＣ／ＬＳＣ）
を他のサブセル（ＩＳＣ、ＬＳＣ）から区別するサブセ
ルヘッダー（ＳＣＨ）を有しているサブセルに分割され
たセルを用いて可変長通信メッセージを転送する方法に
おいて、サブセル論理（ＳＬ）が最初のセルに関連したサブセル
と最初のセルに無関係のサブセルとの繋がりを両者の繋
がりの間に存在する他のサブセルなしで検出して、最初
のセルの最後尾又は先頭のサブセル（ＬＳＣ／ＦＳＣ）
を識別することを特徴とする可変長通信メッセージ転送
方法。（４５）請求項４３又は４４に記載の方法を用いた請求
項１乃至４２に記載の通信切替素子。