JPH03139044A - Ａｔｍシステム用スイッチ回路網およびスイッチ―回路網モジュール - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は請求項第１項の前文に明示されたＡＴＭシステ
ム用スイッチ回路網、および請求項第４項の前文に明示
されたスイッチ−回路網モジュールに関する。

（従来の技術および発明が解決しようとする課題）この
ようなスイッチ回路網は、Ｊ、Ｓ、Ｔｕｒｎｅｒ。

Ｄｅｓ１ｇｎ　ｏｒａ　Ｂｒｏａｄｃａｓｔ　Ｐａｃｋ
ｅｔ　Ｎｅｔｗｏｒｋ”　；”Ｐｒｏｃｅｅｄｉｎｇｓ
　ｏｆ’　ＩＮＦＯＣＯＭ　’８Ｂ”　、　　１９８８
年４月。

９．８６７〜６７５．から知られている。

ここで使用される用語　ＡＴＭシステム”（ＡＴＭ　＝
　　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆ’ｅｒ　
Ｍｏｄｅ　）は、情報が接続−特定ヘッダーと共にパケ
ット或いはセルのシーケンスとして等しい或いは等しく
ない長さの部分に分割され、そして伝送されるような情
報伝送システムを特徴する 請求項第１項の前文によるスイッチ回路網は、多重パス
を備えたスイッチ回路網である。それは、２×２のスイ
ッチ素子のみから構成される。しかし一般には、任意に
できるだけ多数の入力をできるだけ多数の出力に接続で
きるようなスイッチ素子が必要とされる。この方法では
、ごくわずかなステージのみが互いに続かねばならない
ので、遅延、遅延ジッタ、セル損失は最小に保たれる。

しかしこのようなスイッチ素子は集積泗路内で結合され
るべきであり、その集積回路では、少なくともリードの
数を困難なしに増加させることはできない。ＡＴＭシス
テムでは、約　１５０Ｍｂ／ｓ或いは８００Ｍｂ／ｓで
あることが期待されるような高い伝送率のため、並列デ
ータ転送がしばしば必要になる。

それはまた、より大きなスイッチ素子を、複数のスイッ
チ素子から構成され外見上１つの大きなスイッチ素子の
ように作動するスイッチ−回路網モジュールによって置
換することが知られる。このようなスイッチ−回路網モ
ジュールはノンブロッキングであるべきである。

［発明の構成］ （課題を解決するための手段） 本発明によると、スイッチ回路網は請求項第１項に明示
されたように構成され、請求項第４項に明示されたよう
なスイッチ−回路網モジュールによって使用される。さ
らに本発明の有利な態様は、従属請求項に記載されてい
る。

本発明は、スイッチ回路網の特殊性および使用された演
算モードとの利点を利用する。スイッチ回路網およびこ
こで使用される演算モードでは、通信量がスイッチ回路
網全体に最小単位、すなわちセルにまで平等に分配され
る、バッファによって処理されることができる局部のみ
の短時間のブロッキングが生じ得る。この負荷の分配は
さらに、交換器内のセルを、セルヘッダーをそれぞれ有
する２つ以上のより小さなセルに分配することによって
改良することができる。しかし、付加的なセルヘッダー
は全体的な負荷を増加させる。

非常に均一な負荷分配のおかげで、スイッチ回路網の２
つの各部分内のみならず、個々のスイッチ−回路網モジ
ュール内でもまた多重パスの能力なしでやっていくこと
かできる。これはもし１つのスイッチ−回路網モジュー
ル内で１つのパスがあらゆる入力からあらゆる出力まで
可能であるならば、十分である。もし個々のパスの容量
が等しいならば、すべてのパスの容量の合計が全通信量
を伝えるのに十分であるならば、これは十分である。

個々のスイッチ−回路網モジュールの所定のサイズに対
して、引続くステージの数を選択せねばならないので、
要求通り、１つのパスがあらゆる入力からあらゆる出力
まで可能である。あらゆる付加的なステージは付加的な
回路構成を必要とするだけでなく結果として付加的な遅
延、付加的な゛遅延ジッタ、付加的なセル損失を生じる
から最小数の引続くステージもまた最適であることが判
明している。ステージの数を増加させずに所定のサイズ
のスイッチ素子に対して可能にするような付加的ナハス
は、悪影響を及ぼさない。それらは、可能な全体容量を
設定することに対してでさえ必要である。

上述の演算モードの欠点は、仮想回路とは違って、同一
の接続部に属するセルが同一のパスを採ることができず
、したがってそれぞれ違うパスを通過するということで
ある。これを防ぐ単純な方法は、長い間にわたって知ら
れてきた。もし共にあるセルが互いに密接に続くならば
、次のセルは先行するそれぞれのセルがもはや通過され
ないときまで交換器の入力において遅延される。これに
適切な入力変換ユニットは、たとえ別の目的を意図して
いるのであるが、Ｐ３ｇ　４０６８８．８　（ｉｎｔｅ
ｒｎａｌｆ’ｊｌｅ　ｒｅｆ’ｅｒｅｎｃｅ：Ｄ、Ｂ６
ｔｔｌｅ　−Ｓ、Ｗａｈｌ　１３−２）に記載されてい
る。

（実施例） 第１図のスイッチ回路網はＴターミナルユニット　ＴＳ
ｔｌ　１乃至ＴＳｔｌＴおよびＰスイッチ板ＳＷＩ乃至
ＳＶＰを有する。示された実施例において、Ｔは最大値
１２８を有し、Ｐは最大値１６を有する。各ターミナル
ユニットは、８までのラインユニットＬＴＩ乃至ＬＴ８
および４までのスイッチ−回路網モジュールＳＭＤＩ乃
至８Ｍ０４を含む。各スイッチ板はスイッチ−回路網モ
ジュールの２つのステージを含む；すなわち第１のステ
ージは３２までのスイッチ−回路網モジュールＳ旧０１
乃至Ｓ旧３２を含み、第２のステージは１６までのスイ
ッチ−回路網モジュール５Ｍ２０１乃至５Ｍ２１Ｂを含
む。　すべてのスイッチ−回路網モジュールＳＭは、全
く同一の構成を有する。

それらはそれぞれ、外見上１２８Ｘ　１２８のマトリッ
クスと、して作動する　１２８の入力および１２８の出
力を有する。スイッチ回路網は反転スイッチ配置として
設計される、それは換言すれば第４および第５のステー
ジとしても作動する２つの前部ステージのスイッチ−回
路網モジュールＳＨＯおよびＳＭＩは、２つの６４Ｘ６
４マトリツクスとしてそれぞれ使用される。

各ラインユニット１、Ｔは、ライン終端機器ＢＴおよび
マルチプレクサ／デマルチプレクサであるＭｕｌｄｅｘ
を有する。Ｍｕｌｄｅｘは、入来する通信量をそれぞれ
のターミナルユニットＴＳＵのスイッチ−回路網モジュ
ール５Ｍ０Ｌ乃至５ＭＯ４に分配し、そして反対方向で
外向する通信量を結合する。すべてのパスは１５０Ｍｂ
／ｓに設計されている；すなわちあらゆる４つのこのよ
うなパスはスイッチ−回路網モジュールの間で多重化に
よって１つの６００−Ｍｂ／ｓパス内に結合される。

第２図は前方向に直進配置の同様のスイッチ回路網を示
す。ここで、この中に含まれるターミナルユニットＴＳ
ＬＩおよびスイッチ−回路網モジュールＳＭＯは、それ
ぞれ入力部分子Ｓ旧とＳＭＯｉおよびそれぞれ出力部分
子ＳＵｏと５Ｍ０ｏとして現れる。同様に、スイッチ−
回路網モジュールＳＭ１は入力部分５Ｍ１ｉおよび出力
部分５Ｍ１ｏとして現れる。

その他、第２図は奇数のステージを備えたスイッチ回路
網の従来の構造を示す。それはまた、結局３つのステー
ジで構成される中間ステージを備えた３つのステージの
配置と見ることができる。

太い矢印は、入力Ａから出力Ｂへ向かうことができるす
べてのパスを示している。

スイッチ−回路網モジュールＳＭ２までの前半分では、
任意の分岐点（Ｍｕｌｄｅｘ、５Ｍ０ｊ　、５Ｍ１ｊ）
で任意の出力が出力可能である。ただ後半分では、セル
は選択的に所望された出力Ｂにスイッチされねばならな
い。もし任意のターミナルユニットの任意の入力に達す
るすべてのセルがスイッチ回路網の前半分内に自由に分
配されるならば、スイッチ回路網全体はいつでも非常に
均一に負荷されることは容易に明白になる。

前半分内の分配が周期的に、或いはランダムに、或いは
引続くステージ上の負荷を示す受取信号に応じて影響さ
れるかどうかということは、二次的に重要である。

第３図は、スイッチ−回路網モジュールＳＨの概略構造
を示す。モジュールは、それぞれ１つのデマルチプレク
サＤ１乃至Ｄ３２を備えた３２の入カラインＥ１乃至Ｅ
３２と、それぞれ１つのマルチプレクサＭ１乃至Ｍ３２
を備えた３２の出力ラインＡ１乃至Ａ３２と、マトリッ
クスＭとを有する。各デマルチプレクサＤｘは、６００
−Ｍｂ／ｓの先データストリームを４つの１５（１−Ｍ
ｂ／ｓの電気データストリームに分割する。マルチプレ
クサＭＸはこれらの４つの電気データストリームを１つ
の光データストリームに結合し直す。

第４図はマトリックスＭの内部構造を示す。マトリック
スは、２つのステージＳＵ１．１乃至５ＩＪ１４およヒ
５Ｕ２１乃至５ｔ１２４に配置された８つのスイッチ素
子ををする。各スイッチ素子は３２の１５０−Ｍｂ／ｓ
入力および３２の１５０−Ｍｂ／ｓ出力を有する。第１
のステージの入力は、デマルチプレクサを介してスイッ
チ−回路網モジュールの人カラインＥ１乃至Ｅ３２に接
続される。第２のステージの出力はマルチプレクサを介
してスイッチ−回路網モジュールの出力ラインＡ１乃至
Ａ３２に接続される。第１のステージの各スイッチ素子
から、８つのラインのグループが第２のステージの各ス
イッチ素子へと通っている。

従来のスイッチ配置を考慮に入れた極端な場合、すなわ
ち第１のステージのスイッチ素子のすべての入力がいっ
ばいに負荷され、そして通信量全体が非常に短時間であ
るよりもより長く最後のステージの単一のスイッチ素子
へのパスを定められるような場合はここでは生じない。

何故なら、どのデータストリームも長くされた時間周期
に対して同一のパスを使用することができないがらであ
る。入力ステージと出力ステージとの間の中間のステー
ジはそれ故に不要にすることができる。

本発明によるスイッチ回路網を改善するために必要とさ
れるスイッチ素子および本発明によるスイッチ−回路網
モジュールは、第５図によって示されている。

第５図に示されたスイッチ素子は、それぞれ１つの入力
ライン１１乃至１ｐを備えたｐ入カニニットＩＰＩ乃至
ＩＰｐと、マルチプレクサＭｘと、個々にアドレス可能
なＬビットメモリブロックＣを備えたバッファＰＳと、
デマルチプレクサＤｘと、ｑ出カニニットＯＰＩ乃至Ｏ
Ｐｑと、メモリ制御ユニットＳｖと、パス選定ブロック
Ｗとを有する。

ｐ−ｑ−３２、換言すればスイッチ素子が３２の入力ラ
インおよび３２の出力ラインを有することが好ましい。

ＣおよびＬに対して、数値Ｃ−２５８およびＬ−５０が
現在討議中である。メモリブロックのサイズは、自由に
選択されることができない。処理速度が速いため、並列
処理は少なくとも内部で必要とされるので、メモリブロ
ックのサイズは逐次から並列への変換によって生成され
たワード幅に適合されなければならない。この例におい
て、メモリブロックのワード幅とサイズは全く同一であ
る。１度に４．８．１６或いはそれ以上のワードを保持
することができるメモリブロックもまた可能である。何
が適切であるかということは、セルの長さに依存する。

人カニニットＩＰＩは、入カニニットの内部構造をより
詳細に示している。入力ライン１１はシンクロナイザ５
ＹＮＣにつながり、シンクロナイザ５ＹＮＣの出力は逐
次から並列への変換器ＳＰｗに接続され、そして変換器
ＳＰ貰の出力はセルのスタートおよび終りを検出するた
めのユニットＺＡＥを介しテマルチブレクサＭＸの入力
の端部に接続されている。ユニットＺＡＥはまた、パス
選定ブロックＷの入力の１つおよびメモリ制御ユニット
Ｓｖの入力の１つに接続されている。

出カニニットＯＰＩは出カニニットの詳細を示す。

デマルチプレクサＤＸの出力の端部は、セルの終りを検
出するためのユニットＺＥを介して並列から逐次への変
換器ＰＳｗに接続されている。この変換器ＰＳｖのの出
力は出力ライン０１に結合される。出カニニットはさら
に、出力ＦＩＦＯＯＦＦおよび出力レジスタＯＲを含む
。出力ＦＩＦＯＯＦＦはパス選定ブロックＷの出力の１
つに接続された入力を有し、そしてその出力はメモリ制
御ユニットＳｖと双方向的に連結されている出力レジス
タＯＲに結合される。

第５図でマルチプレクサＭｘおよび単一ラインの回路網
が、入カニニットＩＰＩ乃至ＩＰｐと中央ユニットすな
わちバッファＰＳと、メモリ制御ユニットＳｖと、パス
選定ブロックＷとの間の接続を提供する。データストリ
ームはＬビットの並列フォーマットに変換される。制御
およびクロックのラインも電源もどちらも図示されてい
ない。これはすべて、十分な解決策が当業者には知られ
ている、換言すればもし当業者がどのような情報をいつ
、どこで交換すべきかを知っているならば選択できるよ
うな物である。この点で、同様のことが同期システムの
ためのスイッチ素子に関して適用される。ユニットを相
互連結するための母線システムを含むようなスイッチ素
子は、Ｊ、ｌ＋１．Ｃｏｔｔｏｎ等による’ＳＹＳＴＥ
Ｍ　１２．Ｄｉｇｉｔａｌ−Ｋｏｐｐｅｌｎｅｔｚ’Ｅ
ｌｅｋｔｒｊｓｃｈｅｓ　　Ｎａｃｈｒｉｃｈｔｅｎｗ
ｅｓｅｎ、Ｖｏｌ、５８．Ｎｕｍｂｅｒ２／３．１９８
１年、ｐ、１４８〜１６０．に記載されている。複数の
送信器と１つの受信器を備えた母線システムは、マルチ
プレクサと同等であることが明らかにされるべきである
。同様のことが出力側にも類似して適用される。

通常のスイッチ処理は、第６図乃至第１４図に示された
非常に簡易化された例によって記載される。

この簡易化された例において、バッファＰＳは最初はす
べて空であるＣ−１４のメモリブロックを有する。メモ
リ制御ユニットＳｖはそのメモリの表のような表現によ
って示される。メモリ制御ユニットＳｖの中心はリスト
メモリＬＬであり、それはバッファＰＳのＣメモリブロ
ックそれぞれに対して１つの位置を有する。この位置は
関連したメモリブロックと同一のアドレスを有し、別の
メモリブロックのアドレスを受けることができる。最初
は（第６図）、リストメモリＬＬは空である。メモリ制
御ユニットＳｖはさらに、未使用のメモリブロックのア
ドレスを記憶するためのメモリＥＰＰを含む。

そのメモリブロックはＦＩＦＯ（ｆ’１ｒｓｔ−ｉｎ−
ｆ’ｆｒｓｔ−ｏｕｔ）の原理で作動し、最初にランダ
ムなシーケンスでバッファＰＳのすべてのメモリブロッ
クのアドレスを含有する。０ＰＰＩ　、０ＦＰｉ　、０
ＦＦ１Ｂが示された出力ＦＩＦＯも、最初は空である。

実際、“空”の位置は通常通りある種類のデータを含む
。これは空であるように示す値であり得るが、もはや有
効ではないような先の使用からの値でもあり得る。後者
の場合、この値がこれ以上必要とされないであろうとい
うことを確実にするためにステップを踏まねばならない
。本実施例のメモリ制御ユニットＳ■はさらに、カウン
トメモリＣＣの位置Ｃを含み、それはリストメモリＬＬ
によってアドレスされることができる。カウントメモリ
ＣＣは、バッファＰＳの関連したメモリブロックの内容
がなお出力されねばならないような出カニニットがいく
つあるかを示す。

カウントメモリＣＣのすべての位置の内容は最初はゼロ
である。

各入力ライン１１およびＩｋ上に１つのセルが到着する
。この例ではセルがさらに到着することはない。それぞ
れの逐次から並列への変換器を共に備えた２つの人カニ
ニットＩＰＩおよびＩＰｋのシンクロナイザは、各セル
を等しい長さの５つのブロックに変換する。第１のブロ
ック５ＯＣＩ　、５ＯＣｋはセル開始（５ｔａｒｔ−ｏ
ｒ−ｅｅｌ　ｌ　）のラベルであるＳＯＣから始まる。

最後のブロック　ＥＯＣＩ　、ＥＯＣｋはセル終了（ｅ
ｎｄ−ｏｆ’−ｅｅｌ　ｌ　）のラベルであるＥＯＣを
含む。ラベルＥＯＣは最後のブロック内の不定の箇所、
すなわち外部から到着するセルが実際に終わったところ
に存在する。シンクロナイザはブロックを満杯にするた
めにブランクを加える。第１、第２乃至第４のブロック
のそれぞれＩ　Ｄｉ。

２０１．３０１およびＩＤｋ、　２Ｄｋ、　３Ｄｋおよ
びＥＯＣラベルまでの第５のブロックの部分の残りの部
分はセルのデータを含む。

人カニニットは周期的にマルチプレクサＭＸによって質
問される。入カニニットＩＰＩおよびＩＰｋ内のユニッ
トＺＡＥは、情報が提示されるＳＯｃラベルによってど
れが通過されねばならないかを認識する。メモリＥＦＦ
からは、アドレス７が未使用のメモリブロックのアドレ
スとして入力レジスタＩｒ？１に転送され、そして第１
のブロック　ＳＯＣ１がメモリブロック７内のバッファ
ＰＳ内に記憶される。

同時に、ＳＯＣラベルはパス選定ブロックＷに、そして
メモリ制御ユニットＳｖに進行する。

横切られる各スイッチ−回路網ステージに対してＳＯＣ
ラベルは、ステージが横切られる順番で、このステージ
内の選択されるための出力上の情報を含む。各評価の後
、次のステージに対して効果的であるＳＯＣラベル内の
パス情報のその部分が、シフトすることによって正確な
位置にもたらされる。パス情報は以下のようであり得る
。“任意の出力を選択せよ”或いは“予め定められた出
力のグループ内の任意の出力を選択せよ”或いは“特定
の予め定められた出力を選択せよ”である。

ＳＯＣラベル内のパス情報を介して、ターミナルユニッ
トはスイッチ回路網の演算モードを決定する。

示された例には、出力ラインｉが明記されている。出力
ＦＩＦＯ０ＦＰｉにおいて、アドレス７は出カニニット
ＯＰｉによって出力されるためのセルの開始アドレスと
して認められる。カウントメモリにおいて、“１”は位
置７内で認められる。これは第７図に示された状態であ
る。

バッファＰＳ内に伝送されるべき次のブロックは、入力
ＩＰｋからのブロック　ＳＯＣｋである。メモリＥＰＰ
は、このブロックがメモリブロック８内のバッファ内に
記憶されるべきものであるということを示す。パス選定
ブロックＷは、ＳＯＣレベルから、セルが出力ライン０
１と出力ラインＯ１の両者に出力されるべきものである
ということを決定する。

この多重出力能力は、ここに記載されたスイッチ素子の
特別な性質である。これは本発明によるスイッチ回路網
およびスイッチ−回路網モジュールの構造とは無関係で
ある。それ故にアドレス８は出力ＦＩＦＯ０ＦＰＩと出
力ＦＩＦＯ０ＰＦｉの両者に記憶され、出力ＦＩＦＯ０
ＦＰｉは７の後ろの第２の位置にある。ブロック　５ｏ
ｃｋ自身はメモリブロック８内のバッファＰＳ内に記憶
され、カウントメモリｃｃでは“２″が位置８の中へ入
力される。“８″は入力レジスタＩＲｋ内に記憶される
。これは第８図に示された状態である。

次に、ブロックＩＤ１が次の未使用のメモリブロック内
のバッファＰＳ内に記憶される。カウントメモリＣＣで
は“１″が位置２の中に入力され、リストメモリでは“
２”が位置７に入力される。アドレス７は一時的に、こ
のセルの先行するブロックがその下に記憶されたアドレ
スとしてｌｌ？１内に記憶される。同様の方法で、入カ
ニニットＩＰＩおよびＩＰｋからの他のブロックが記憶
される。

第９図に示された入力の端部において、■１がら受信さ
れたセルのブロックはメモリブロックに７．２．３．４
．６の順で記憶され、Ｉｋから受信されたセルのブロッ
クはメモリブロックに８．１．５．９．１３の順で記憶
される。メモリＥＦＦはバッファＰＳ内のたった４つの
未使用のメモリブロックを示す。リストメモリＬＬは上
述のアドレスシーケンスを含む。それは特定の文字、こ
こでは“Ｅ″、を持ち、連結アドレスの代わりにそれぞ
れの最後のブロックへ入力される。

完結した入力に続くセルの出力は、第１０図乃至第１４
図によって記載されている。出力は出カニニットから開
始され、出カニニットは最後まで周期的に付勢される。

出力ＦＩＦＯＯＩ’Ｐ１は、その第１のブロックがメモ
リブロック８内のバッファ内に記憶されているセルが出
力ライン０１を介して出力されるものであることを示す
。第１θ図によると、アドレス８は出力レジスタＯＲＩ
へ転送され、バッファＰＳ１　リストメモリＬＬ、カウ
ントメモリＣＣへ供給される、また第１のブロックはＰ
Ｓから出力され、連結アドレス“１”はＬＬからＯＲ１
へ転送され、カウントメモリは２°から“１°へ減少さ
れる。

第１１図はＯＰｉから開始される次の出力を示している
。開始アドレス７はＯＦＦ　ｉからＯＲｉへ転送され、
ＰＳ、ＬＬ、ＣＣへ供給される。第１のブロックはＰＳ
から出力され、連結アドレス２はＯＲｉへ転送され、Ｃ
Ｃは“１”から“０”へ減少される。この“０″はＰＳ
内のブロック７の内容はもはや必要とされないことを示
している。このブロックは解放され、そのメモリは未使
用のメモリブロックのアドレスを記憶するためのメモリ
ＥＦＦに戻される。

第１２図は、１つのセルが０１および０１それぞれに出
力されたときに結果として生じる状態を示す。

セルの終りは、セルの終りを検出するためのユニットＺ
ＥＩおよびＺＥｉの両者により、また出力レジスタＯＲ
ＩおよびＯＲｔの内容の助けによって、検出される。図
示されていないユニットは疑似ブロックを伝送させる。

しかしＯＦＦ　ｉは、別のセルが出カニニットＯＰｉか
ら伝送されねばならないこと、およびこのセルの第１の
ブロックはメモリブロック８内のＰＳ内に記憶されるこ
とを示す。セルの出力は第１３図の状態から開始され、
第１４図の状態で終了する。

したがってすべてのブロックが出力され、バッファＰＳ
およびリストメモリＬＬは空になり、カウントメモリＣ
Ｃのすべての位置は“０”を有し、メモリ　ＥＦＦはた
とえ異なった順番でも再度ＰＳのすべてのメモリブロッ
クのアドレスを含み、そして疑似ブロックはすべての出
力ラインへ伝送される。

実際には、入力および出力は記載されたようにちょうど
良いときに必ずしも分離される必要はなく、むしろ同時
に生じることができる。バッファＰＳは二重ポートＲＡ
Ｍとして設計されるので、入力および出力は互いに独立
してアクセスすることができる。これは特に、最後のブ
ロックが書き込まれれる前にセルの第１のブロックが読
み出されることができることを意味している。これはセ
ルの遅延およびバッファＰＳの留保時間を最小にする。

【図面の簡単な説明】

第１図は本発明によるスイッチ回路網の構成を示し、第
２図は第１図のスイッチ回路網の別の構成図で、演算モ
ードを示し、第３図は本発明によるスイッチ−回路網モ
ジュールを示し、第４図は第３図のスイッチ−回路網モ
ジュールの詳細をさらに示し、第５図はスイッチ素子の
構造を示し、第６図乃至第１４図はセルがバッファに書
き込まれそこから読み取られる進行を示す。

Claims (6)

【特許請求の範囲】
1. （１）セルを受信するための入力と、セルを伝送するた
   めの出力と、任意の入力で受信したセルを任意の出力へ
   転送するための手段と、セルを緩衝するためのメモリと
   を有するスイッチとを具備し、スイッチ回路網を通して
   各セルを通過する間に、スイッチ回路網の第１の部分内
   を横切るスイッチの出力がセルの行先とは無関係に選択
   され、その一方スイッチ回路網の第２の部分内を横切る
   スイッチの出力はセルの行先によって選択されるような
   スイッチ回路網であり、 スイッチがスイッチ素子の２重或いは多重ステージ配置
   であるスイッチ−回路網モジュールであり、各スイッチ
   素子が２つ以上の入力と、２つ以上の出力と、任意の入
   力で受信したセルを任意の出力へ伝送するための手段と
   、セルを緩衝するためのメモリとを有し、スイッチ−回
   路網モジュールの第１のステージのスイッチ素子の各入
   力がスイッチ−回路網モジュールの入力の１つに接続さ
   れ、スイッチ−回路網モジュールの最後のステージのス
   イッチ素子の各出力がスイッチ−回路網モジュールの出
   力の１つに接続され、ステージの間で、先行するステー
   ジのスイッチ素子の出力が引続くステージのスイッチ素
   子の入力に、１つのパスがスイッチ−回路網モジュール
   のあらゆる入力からスイッチ−回路網モジュールのあら
   ゆる出力へと向かうことができるような方法で接続され
   、そして、スイッチ−回路網モジュールが前記１つのパ
   スが可能であるのと全く同一の数のステージを有すると
   いう特徴を有する、ＡＴＭシステム用スイッチ回路網。
2. （２）各スイッチ−回路網モジュールＳＭがスイッチ素
   子の２つのステージ配置であり、第１のステージのあら
   ゆるスイッチ素子は第２のステージのあらゆるスイッチ
   素子に接続されているという特徴を有する、請求項１記
   載のスイッチ回路網。
3. （３）スイッチ−回路網モジュールの第１のステージの
   スイッチ素子の２つ以上の出力のグループが、スイッチ
   −回路網モジュールの第２のステージのスイッチ素子の
   ２つ以上の入力のグループに接続されているという特徴
   を有する請求項２記載のスイッチ回路網。
4. （４）セルを受信するための複数の入力と、セルを伝送
   するための複数の出力と、任意の入力で受信したセルを
   任意の出力へ転送するための手段とを有するスイッチ−
   回路網モジュールであり、それがスイッチ素子の２重或
   いは多重ステージ配置であり、各スイッチ素子が２つ以
   上の入力と、２つ以上の出力と、任意の入力で受信した
   セルを任意の出力へ伝送するための手段と、セルを緩衝
   するためのメモリとを有し、スイッチ−回路網モジュー
   ルの第１のステージのスイッチ素子の各入力がスイッチ
   −回路網モジュールの入力の１つに接続され、スイッチ
   −回路網モジュールの最後のステージのスイッチ素子の
   各出力がスイッチ−回路網モジュールの出力の１つに接
   続され、ステージの間で、先行するステージのスイッチ
   素子の出力が引続くステージのスイッチ素子の入力に１
   つのパスがスイッチ−回路網モジュールのあらゆる入力
   からスイッチ−回路網モジュールのあらゆる出力へと向
   かうことができるような方法で接続され、そして、スイ
   ッチ−回路網モジュールが前記１つのパスが可能である
   のと全く同一の数のステージを有するという特徴を有す
   る、請求項１記載のスイッチ回路網用スイッチ−回路網
   モジュール。
5. （５）スイッチ素子の２つのステージ配置であり、各ス
   イッチ素子が２つ以上の入力と、２つ以上の出力と、任
   意の入力で受信したセルを任意の出力へ転送するための
   手段と、セルを緩衝するためのメモリとを有し、第１の
   ステージのスイッチ素子の各入力がスイッチ−回路網モ
   ジュールの入力の１つに接続され、第２のステージのス
   イッチ素子の各出力がスイッチ−回路網モジュールの出
   力の１つに接続され、第１のステージのあらゆるスイッ
   チ素子が第２のステージのあらゆるスイッチ素子に接続
   されるという特徴を有する、請求項４記載のスイッチ−
   回路網モジュール。
6. （６）先行するステージのスイッチ素子の２つ以上の出
   力のグループが、引続くステージのスイッチ素子の２つ
   以上の入力のグループに接続されるという特徴を有する
   、請求項４或いは５記載のスイッチ−回路網モジュール
   。