JP2618327B2 - 広帯域入力バッファａｔｍスイッチ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、一般には広帯域通信スイッチングに関し、
詳細には、新規な入力バッファスイッチを用いた高速AT
Mパケットスイッチングに関する。

背景技術 広帯域多重化およびスイッチング技術の多くの論文中
で、Huiによって1989年３月に発表された論文「広帯域
通信におけるネットワーク、輸送、およびスイッチング
統合」、IEEEネットワーク、40−51頁に良い記事が紹介
されている。この記事中に、STMおよびATM技術の全般的
な説明図が記載されている。それはに、同様にスイッチ
ングおよび多重化フォーマットのタイプを選択する場合
に考慮すべき２、３の基準について触れられている。

一般に、広帯域パケット交換システムにおいて、スイ
ッチ・コアは、周辺機器間で広帯域相互接続を提供す
る。多くのスイッチ・コア・アーキテクチャ間では、入
力バッファスイッチ、出力バッファスイッチおよび共有
メモリスイッチが一般的である。

入出力バッファスイッチ中には、入出力のいずれかに
位置する各チャネルに対するメモリ・バッファ、および
空間スイッチ（クロスポイントアレイスイッチ、自己ル
ーチング回路スイッチ、その他）があり、これによって
スイッチングを行う。入力バッファスイッチにおいて
は、各セル期間に対し、一つのセルが各バッファから読
み出され、空間スイッチを通してセルのヘッダで定義さ
れる出力にスイッチングされる。一方、出力バッファス
イッチにおいては、セルは、空間スイッチを通してスイ
ッチングされ、その後バッファ出力される。入出力バッ
ファ構造における共通の困難性は、ATMまたはATM/STMハ
イブリッド環境において、どのようにして大きい帯域幅
システムを制御するか、どのようにして入力や出力の競
合を処理するか、およびどのようにして送信中の多重信
号を処理するかという問題である。

出力バッファ空間スイッチにおけるように、出力での
待ち行列は、入力バッファ構造に対してその性能を改善
する。これは、Karol等による論文「空間分割パケット
・スイッチにおける入力対出力待ち行列」、IEEEの通信
トランザクション、Vol.COM−35、No.12、1987年12月、
1347−1356頁に示される。この論文において報告される
ように、Ｎ×Ｎ非ブロッキング空間分割パケットスイッ
チ上の入力対出力の比較によって、入力待ち行列より出
力待ち行列においてよりよい性能を有することが分かっ
た。

共通メモリスイッチ・コアは、非常に単純な制御概念
であり、より小さいメモリサイズで、上述の構造のいず
れよりいっそう魅力的なように見え、一般に非ブロック
イングである。入出力バッファスイッチと異なって、共
通メモリスイッチのメモリは、すべての入出力ポートに
よって共有される。メモリ中のどのセル・ロケーション
も、入出力ポートのどこからでもアクセスできる。一般
に、そのようなスイッチは、読み出し、書込みのため
に、セル・バッファのメモリロケーションに／から直接
に入出力ポートを指示できる。このダイナミック割当て
および非ブロックイングアクセス能力のために、この共
通メモリスイッチ・アーキテクチャを、共通バッファメ
モリ・スイッチと呼ぶ。1986年７月29日にServelによっ
て特許された米国特許No.4、603、416は、共通メモリス
イッチの基本について開示する。

入出力バッファスイッチにおいて、分離されたメモリ
が各チャネルで使用されるところでは、このスイッチの
ブロッキング仕様を満足させるために十分なメモリが各
チャネルに対して供給されなければならない。一方、共
通メモリは、低トラフィックチャネルに対しては大きい
量のメモリを備える必要はなく、したがって、同じブロ
ッキング仕様を満たすためにはかなり少ない全メモリで
足りる。共通メモリスイッチに対する制御は、それへの
エントリがその出力に宛先が付けられたセルにポインタ
があるところでは、各出力ポートに対してFIFOのように
単純である。

上述の構造に対する提案された種々の拡張において、
共通メモリスイッチに対する拡張に対する１つのポピュ
ラーなアプローチは、Sakurai等の論文「共有バッファ
メモリ・スイッチを有する大規模なATM多段スイッチン
グネットワーク」、IEEE通信雑誌、1991年１月、90−96
頁に記述される。それによると、多段に配列された複数
のユニット共通メモリスイッチ・モジュールのマトリッ
クスが示唆される。たとえば、各ユニットモジュール
は、小数のポート（たとえば、32）を処理し、マトリッ
クス中でこのシステムは、数100ポートに増加できる。

しかしながら、マトリクスは、簡単に管理できない新
しいブロッキングの問題を生じる。ユニットモジュール
を拡張することによって、設計がより困難なメモリ配列
が必要になる。一方、従来の拡張技術においては、入力
バッファ構造は、典型的にコントローラの複雑さおよび
スイッチングの制限によって限定される（たとえば、一
度に２つの同じソースからの２つのパケットは不可）。
出力バッファは、複数のソースからのデータを処理する
ために大きな入力帯域幅を要求する。

Obaraは、1991年３月28日のElectronics Letters,Vo
l.27,No.7,555−557頁でｋ×ｋ共通メモリバッファ入力
ポートを用いてｎ×ｎスイッチのｋ入力ポートを管理し
たときの改善について述べている。それによると、スイ
ッチ効率は90％以上に改良され、ｎ×ｎ共通スイッチン
グシステムの特性に非常に近い特性が得られている。IC
C−87、Vol.1,1987年６月、373−377頁においてGohara
等はメディア統合に対する新たな分布スイッチングシス
テムアーキテクチャについて、特に、加入者処理モジュ
ール、トランク処理モジュール、中央処理モジュールを
含むアーキテクチャについて論じている。1989年１月11
日に公開されたヨーロッパ公開特許EP A0298,793におい
て、Serval等は公知の入力バッファATMスイッチについ
て述べている。

本発明は、大きい入力バッファスイッチに関する上記
の問題を解決することを試みる。

したがって、本発明の目的は、ATMスイッチング用の
改善された入力バッファスイッチを提供することであ
る。

本発明の他の目的は、グループ入力ポートとして使用
される共通メモリバッファユニットを含む高速広帯域ス
イッチングシステムを空間スイッチおよびタイムスロッ
ト使用スケジューリング用のコントローラに提供するこ
とである。

さらに、本発明の他の目的は、共通メモリスイッチ装
置が空間スイッチへの入力ポートとして使用されるとき
に、上記の制御装置の変形を提供することである。

発明の開示 簡単に述べると、本発明は、各セルのヘッダに従っ
て、タイムスロット中で複数の入力ポートと複数の出力
ポート間のATMセル中に構成されるデータをスイッチン
グするATMスイッチングシステムに関する。

このATMスイッチングシステムは、複数の共通メモリ
・バッファモジュールおよびその複数の共通メモリ・バ
ッファモジュールに接続された空間スイッチ手段を含
む。各バッファモジュールは、入力ポートのグループを
供給し、共通メモリ・バッファモジュール手段は、入力
ポートのグループからのデータセルをストアする。各共
通メモリ・バッファモジュール手段は、さらに、バッフ
ァ管理手段を含み、共通バッファメモリ手段中にストア
されるセルを管理する。

本発明によれば、本発明のATMスイッチングシステム
は、さらに、タイムスロット使用手段を含み、このタイ
ムスロット使用手段は複数の共通メモリバッファモジュ
ールに接続され、入力ポート使用配列メモリ、出力ポー
ト使用配列メモリおよびタイムスロット使用配列メモリ
を含み、これらは、それぞれ各入力ポート、各出力ポー
トおよび接続パスの各グループの将来のタイムスロット
の使用を示す。

本発明のATMスイッチングシステムは、さらに、回転
ウィンドウ優先エンコーダ手段を含み、この回転ウィン
ドウ優先エンコーダ手段は、入力ポートのグループのバ
ッファメモリ手段中にストアされたセルのヘッダに従っ
て選択された１以上の出力ポート間の接続パスに対する
将来のタイムスロット中でより早く共通に使用できるタ
イムスロットを決定する。

リスト制御手段は、ATMスイッチシステムに含まれ、
タイムスロット使用手段、複数のメモリバッファモジュ
ールおよび空間スイッチ手段に接続される。このリスト
制御手段は入力ポートのグループの各セット、選択され
た出力ポートおよび接続パスについての情報と共に、も
っとも早く共通に使用されるタイムスロットをストアす
るリスト制御メモリ手段と、各セルのヘッダに従って、
各次の現在のタイムスロットで、入力ポートのグループ
と選択された出力ポート間で接続を行う空間スイッチ手
段を構成する構成シーケンサ手段とを含む。

図面の簡単な説明 図１は、従来の４×４入力バッファスイッチのブロッ
ク図である。

図２は、従来の４×４共通メモリスイッチのブロック
図である。

図３は、本発明の一実施例の入力ポートがグループ化
された入力バッファスイッチのブロック図である。

図４および図５は、図３に示されたスイッチに対する
メモリ要求と平均セル遅延との関係を示す図である。

図６は、本発明の他の実施例によるタイムスロット使
用スケジューラを使用した入力バッファスイッチ・シス
テムの詳細ブロック図である。

図７は、さらに、本発明の他の実施例による多重信号
特性を使用したスケジューラの概略図である。

図８は、本発明のさらに他の実施例によるグループ入
力を有するスイッチのスケジューラを示す概略図であ
る。

図９は、公知のジャンクタ空間スイッチの概略図であ
る。

図10は、図９の256ポートのジャンクタ空間スイッチ
を支持するために使用されるタイムスロット使用論理を
示す図である。

図11は、本発明のさらに他の実施例によるジャンクタ
空間スイッチを供給する入力バッファスイッチに応用さ
れるタイムスロット使用プレスケジューラの概念図であ
る。

実施例 図１および図２において、それぞれ公知の４×４入力
バッファスイッチおよび公知の共通メモリスイッチが示
される。

図１において、このスイッチは、各ポートに対し４つ
の入力ポート10およびバッファメモリ14を有する入力バ
ッファ手段12を含む。４×４空間スイッチ16（たとえ
ば、クロスポイント配列）は、４つの出力ポート18への
スイッチング機能を有し、スイッチ制御装置20は入力バ
ッファ手段および空間スイッチを整合させる。

図２に示される４×４共通メモリ・スイッチにおい
て、単一メモリ・バッファ26は、４つの入力ポートおよ
び４つの出力ポートに接続され、コントローラ28はシス
テムを整合する。マルチプレクサ（MUX）およびデマル
チプレクサ（DEMUX）が図２に示されているが、このス
イッチ・アーキテクチャは必ずしも必須のものではな
い。このスイッチが大きい帯域幅、すなわち多くのポー
トを必要とするとき、この入力バッファスイッチ用のコ
ントローラは複雑になり、共通メモリ・アーキテクチャ
のバッファメモリの相互接続が困難になる。

本発明は、入力バッファスイッチの解決案を提示する
ことによって、大きなスイッチを構築することを提案す
る。この解決案は、いくつかの入力ポートによってメモ
リ・バッファを共用し、出力接続リストを処理する。こ
れらによって、メモリ要求がより少なくなり、高トラフ
ィック期間中の特性が改善され、システムのよりよいブ
ロッキング特性が得られる。

図３は、本発明の一実施例の、入力ポートのグループ
が各チャネルに対する個々のメモリを有するのでなく共
通メモリを共有する入力バッファスイッチを示す。この
アーキテクチャにおける共通メモリは、単一ポート入力
バッファ構造のスイッチと比較して、この全体のスイッ
チにとって２つのメリットがある。

第１に、共通メモリを共有しているＮポートのメモリ
要求は、各ポートに対して独立のメモリを使用している
システムよりかなり低い。第２に、空間スイッチのデー
タソースとして、セルは、もはや直接に特定の入力ポー
トと関連しておらず、より良い統計的なスイッチの使用
を提供する。

言い替えると、メモリ中のセルは、そのグループのど
れかの出力上に出力され、通常、公知の入力バッファア
ーキテクチャと関連するブロッキング問題を減少させ
る。２つのポートのように非常に少ないポートがグルー
プ化されたときは、メモリと使用上の改良は明らかであ
る。共通メモリを共有するポート数が増加すると、メモ
リおよび使用の利点はそれほど重要でなくなる。一緒に
グループされたポート数はある程度無関係であり、この
例では、たとえば、好ましい実装密度を反映するととも
に適当なメモリおよび使用の利点を提供するために、８
つのポートが選択される。

また、図３において、64×64のグループ入力バッファ
空間スイッチが示され、それは、８ポートのカード30
（共通メモリ・バッファモジュール）、64のポートの空
間スイッチ32、およびスイッチ・スケジューラ34を含ん
でいる。各ポート・カード30は、８つのポートを処理す
る共通メモリ装置である。各ポート・カード30は、共通
メモリ・バッファ36およびそのコントローラ／バッファ
・ポインタマネージャ38を含む。もし必要ならば、８つ
のポートの各々に対しデマルチプレクサ40およびマルチ
プレクサ42を含む。空間スイッチ32は、システムコント
ローラ34が空間スイッチおよび入力バッファグループに
マッチさせるように設計されている限り、どのようなタ
イプでもよい。

この共通メモリ・バッファモジュールは、この点で上
述の共通メモリ・システムと同一である。それは、セル
をストアすることができ、それらを外部コントローラま
たは空間スイッチなしでスイッチングができる。単に少
ないポート（たとえば、２〜８ポート）が必要なとき
は、一つの共通メモリ・バッファモジュールで十分であ
り、空間スイッチは必要でない。この場合、共通メモリ
モジュールは、完全なおよび機能的なATMスイッチであ
る。しかしながら、このスイッチが８つのポートを越え
た場合は、追加の共通メモリモジュール、空間スイッ
チ、スケジューラが、大容量システムの要求を満足させ
るために供給される。拡張さられたシステムにおいて
は、各共通メモリ・バッファモジュールは、入力バッフ
ァ空間スイッチへの入力バッファグループとなる。各共
通メモリ・バッファモジュールはこのメモリ、入力ポー
ト、同じグループの出力ポートを管理する。しかしなが
ら、各入力バッファグループは、もはや独立に動作する
ことはできない。システム全体のコントローラ／スケジ
ューラは、空間スイッチを介してスイッチングを整合し
なければならない。

図４は、典型的な64ポートの入力バッファスイッチに
対する全メモリ要求、２チャネル、４チャネルおよび８
チャネルグループを使用する入力バッファスイッチ、64
ポートの共通メモリスイッチを示す。非バッファグルー
プ上のピーク・メモリ要求は、バースト状のチャネルデ
マンドにより影響される。同様に、図５は、スイッチデ
マンドが増加するにつれて同様のスイッチを介して増加
する平均のセル遅延を示す。これらの例から分かるよう
に、グループ化された入力バッファスイッチの動作は、
メモリがすべてのチャネルで共有される共通のメモリ設
計のそれに非常によく似ている。そこでは、セル遅延は
出力競合にのみ依存し、内部ブロッキングには依存しな
い。いくつかのタイプの空間スイッチのシミュレーショ
ン（たとえば、クロスポイント、３ステージのジャンク
タスイッチ、バッチャ・バンヨン（Batcher−banyon）
スイッチ）の結果、それぞれ同様の利点が示される。

さらに実施例の理解を助けるために、まず、下記の公
知の共通メモリスイッチの出力待ち行列コントローラを
説明する。出力待ち行列コントローラに対する基本要求
は、以下のように定義される。セルの次のシーケンス
は、出力ポート（１、２、３、４）へ行く入力ポート
（Ａ、Ｂ、Ｃ、Ｄ）に到着するものと仮定する。ここで
A1はＡに到着した第１のセルを表わし、A3は、Ａに到着
した第３のセルを表わし、以下同様である。

A1は ４ へ行く B1は ３ へ行く C1は ２ へ行く D1は １ へ行く A2は ３ へ行く B2は ３ へ行く C2は ２ へ行く D2は ２ へ行く A3は １ へ行く B3は １ へ行く C3は ４ へ行く D3は ３ へ行く もしこれらの項目が出力待ち行列に直接置かれたとし
たら、それらは共通メモリ構造中にあり、この待ち行列
は以下のように現れる：タイムスロット 1 2 3 4 Ｎ D1 C1 B1 A1 Ｎ＋１ A3 C2 A2 C3 Ｎ＋２ B3 D2 B2 Ｎ＋３ D3 共通メモリスイッチにおいて、このセルは、リストさ
れるように、何等の困難なくポート１〜４上の出力とな
る。しかしながら、入力バッファスイッチに対しては、
入力ソースは一つのタイムスロット中の空間スイッチに
１以上のセルを提供することができないという基本的な
制限がある。タイムスロットＮ＋１およびＮ＋２はこの
ルールに反する。明らかに、項目は、入力バッファスイ
ッチの出力待ち行列に直接置かれることはできない。

もし、出力待ち行列が、待ち行列の代わりにリストと
して視覚化され、この項目が同じソースが以前に同じ行
（タイムスロット）に置かれた位置に置かれないように
限定する回路が用いられれば、次に述べる通りになる。タイムスロット 1 2 3 4 Ｎ D1 C1 B1 A1 Ｎ＋１ B3 C2 A2 Ｎ＋２ A3 D2 B2 C3 Ｎ＋３ D3 その結果、各入力がタイムスロット当たり１度だけ使
用されるところで解決される。スイッチは前と同程度に
効率的であるが、アイドル期間は移動する。さらに、A3
およびB3は順に反転される。これは、効率を維持し、特
定のソースから特定の宛先へセルの再要求を必要としな
い。というのは、タイムスロットＮ＋１中の入力ポート
Ａ、ＢおよびＣは、すでに割り当てられ、Ｄポートのみ
がタイムスロットＮ＋１中の出力ポート４に割り当てら
れるからである。もしタイムスロットＮ＋１が使用され
る前に、いつでも、セルは、出力ポート４に対する入力
ポートＤに到着し、その後メンテナンスに関するセル順
序の必要条件に反することなく、タイムスロットＮ＋１
中に置かれる。

この実行ルールは、非常に単純であるが、スイッチが
大きくなるにつれ、その適用は、特に速度要求に関して
は、明確でなくなる。たとえば、256の最大値待ち行列
の長さを有する64×64入力バッファスイッチのコントロ
ーラの場合、この上にと同じ形態における配列は64×25
6となる。

ここで、各・は、このデータソースのポート番号を表
わす６ビット値である。この配列に項目を置くために、
開始時に256位置の所望の出力待ち行列中で垂直にサー
チし、同時に、６ビットソース値が使用されていなかっ
た開始時に水平列の検査が行われた。このような方法で
は、コントローラは、シーケンシャルにサーチするには
非常に遅くかつ必要な比較器の数は非常に大きなものと
なった。

本発明は、大型で、広帯域幅入力バッファスイッチに
関する上述の問題を取り除くために、リスト機能とサー
チ機能を分離することによって実現している。

図６は、本発明の一実施例の64×64ポート入力バッフ
ァスイッチを示す。空間スイッチ60（たとえば、64×64
クロスポイント配列）および、入力バッファ手段62は、
ポート数以外は、図１と同様の構成および機能性を有す
る。

入力ポートに到着したセルは、他のもの（たとえば、
ペイロード・データ）の間で、情報の宛先を有するヘッ
ダを含む。各セルはこのスイッチに到着すると、入力バ
ッファ手段62によって処理され、入力バッファ手段中の
バッファメモリ64にストアされる。そこで、このセル
は、空間スイッチ配列を介して将来のタイムスロットが
一つ以上の要求された出力ポートに送られるのを待つ。
同時に、この入力ポート番号の指示に従って、セルのヘ
ッダから取り出された宛先情報は、タイムスロット使用
手段66を通過する。入力ポート番号、宛先情報に従っ
て、タイムスロット使用手段からの結果は、タイムスロ
ットが将来の使用に対してストアされたリスト制御手段
68を通過する。適当な時間で、接続情報はリスト制御手
段68から読み出される。セル・ポインタは、入力バッフ
ァ手段62に送られ、そこでこのセルはバッファメモリお
よびから読み出され、空間スイッチ60を通して出リンク
上に送られる。同時に、リスト制御手段68は、セルに必
要とされるルーチングの指示を空間スイッチ60に供給す
る。この機能は、空間スイッチが自己ルーチングである
ならば必要でない。

図６に示すように、上述のスケジューラは、２つの主
要な機能ブロックを有する。タイムスロット使用手段66
とリスト制御手段68である。特に、タイムスロット使用
手段66は、入力ポート番号についての情報を入力行セレ
クタ70に送り、要求された出力ポート数についての情報
を出力行セレクタ72へ送る。行セレクタは、それぞれ入
力ポート使用配列メモリ74および出力ポート使用配列メ
モリ76のビットマップメモリが指示された行を選択す
る。入力ポート使用配列メモリ74および出力ポート使用
配列メモリ76はそれぞれ入力ポートと出力ポートの使用
状態を表わす。使用配列メモリ（ビットマップ・メモ
リ）の各行は、入出力ポートに対する状態情報を含み、
そこでは、行中の各ビットは将来のタイムスロット中の
そのポートの状態を表す。いずれかの配列から行が選択
されると、ポートの状態がアクセスされる。

アクセスされた行中のセットビットは、そのポートを
含む接続が対応するタイムスロットに対するリスト制御
手段68のリスト制御メモリ手段77中にリストされたこと
を示す。入力ポート使用配列メモリ74からの行および出
力ポート使用配列メモリ76からの行が選択されると、論
理演算装置78は選択された行の垂直面中の対応ビットと
OR論理を行う。論理演算装置78は、ゲートあるいは単に
２つの配列のワイヤドOR出力であってもよい。タイムス
ロット使用状態表示器80は、この論理和装置78の結果を
示し、この２つの入出力ポートが使用できる将来のタイ
ムスロットを表示する。タイムスロットに対する表示器
80中のセットビットは、入力ポートまたは出力ポートの
いずれか、あるいはその両方がタイムスロットの間ビジ
ーであることを示す。表示器80は図において記号で示さ
れるが、それは実際にはOR機能の結果であり、回転ウィ
ンドウ優先エンコーダ82によって使用されるデータであ
る。

循環システムタイムスロットカウンタ84は、回転ウィ
ンドウ優先エンコーダ82に使用される現在のタイムスロ
ット番号を発生する。このエンコーダは、入力ポートも
出力ポートもビジー（この例では論理「０」）でない第
１のタイムスロットを現在のタイムスロットの直後のタ
イムスロットの初めに位置づける。回転ウィンドウ優先
エンコーダ82の出力は、入出力ポートに共通なもっとも
早いアイドルタイムスロットを表すバイナリ数である。
入出力ポートインジケータと共に回転ウィンドウ優先エ
ンコーダの出力は、リスト制御メモリ手段77にストアす
るために、指示されたタイムスロットが到着するまでラ
イン86を介してリスト制御手段68に送られる。各システ
ムタイムスロットカウンタ84の歩進毎に、構成シーケン
サ88は、リスト制御メモリ手段77からのタイムスロット
の接続情報を読み出し、セル転送に対するシステムの必
要な要素を準備する。

たとえば、さらに図６において、入力ポート２上の着
信セルのヘッダは、このセルが出力ポート50に対して方
向づけられているということを示すことができる。入力
バッファ手段は着信セルのヘッダから出力ポート50につ
いての情報を発生し、パス90上に信号を送り、タイムス
ロット使用コントローラ手段66が入力ポート使用配列メ
モリ74中の行２および出力ポート使用配列メモリ76中の
行50を選択するようにする。これらの各行は、たとえ
ば、図に示されたエントリを有する。ビットマップ・メ
モリ中のエントリは、１または０のいずれかであり、タ
イムスロットがすでに他のセルに割当てられたかどうか
を示す。

論理演算装置78はこれらのエントリのOR論理を演算
し、その結果タイムスロット使用指示80になる。現在の
タイムスロット番号としてスロット253を示しているパ
ス92上の情報は、システムタイムスロットカウンタ84か
ら回転ウィンドウ優先エンコーダ82に供給される。現在
のタイムスロットの後の次のタイムスロット（スロット
254）で始まり、現在のタイムスロットの前のタイムス
ロット番号（スロット252）のところで終わるので、入
力および出力ポートの両方が「ビジーでない」状態で使
用されている初期のタイムスロットに対し、回転ウィン
ドウ優先エンコーダ82はタイムスロット使用状態表示器
80を検索する。すなわち、タイムスロット使用状態表示
器80の検索は、循環状（ラップ・アラウンド）に、すな
わち、スロット255に次にスロット０が来るような順序
で実行される。この例の回転ウィンドウ優先エンコーダ
82の結果は、タイムスロット番号３（現在のタイムスロ
ットから６タイムスロット）は、入出力ポートの間の接
続が最も早いことを示す。

入力ポート２および出力ポート50のインジケータと同
様に、タイムスロット３の指示は、タイムスロット３の
特定の接続ロケーションにおいて、情報が将来の使用の
ためにリスト制御メモリ手段77にストアされているリス
ト制御手段68を通過する。同時に、入力ポート２、タイ
ムスロット３を表わす状態ビット、および出力ポート5
0、タイムスロット３を表わす状態ビットは、そのタイ
ムスロット中で何も再使用されないようにビジーにセッ
トされる。６タイムスロットの後に、システムタイムス
ロットカウンタ84が３であるとき、構成シーケンサ88
は、入力ポート２および出力ポート50の間のパスを準備
し、出力50に対してセルを送出することを入力ポート２
に知らせる。タイムスロット３の終わりで、接続リスト
が構成シーケンサ88に読出されたとき、タイムスロット
使用配列メモリ74および76中のタイムスロットに対応す
るエントリは「非ビジー」にリセットされ、タイムスロ
ット３に対するリスト項目はリスト制御手段68から削除
される。

したがって、この実施例においては、リスト機能とサ
ーチ機能は分離される。リスト制御手段68は、標準のRA
Mデバイスから構成され、一方、タイムスロット使用手
段66は、高速で回転ウィンドウ・サーチおよびビットの
行リセットを行うための付加回路を有する特別の内容ア
ドレス可能なメモリである。リスト制御メモリ手段77中
の接続リストは、たとえば、従来通り16k×６であり、
タイムスロットサーチに対する特別の機能を有しないで
もよい。64ロケーションの各グループは、１セル期間に
関する64の出力の各々に対しソース識別子を供給する。
タイムスロット使用手段66およびリスト制御手段68は共
に、入出力ペアの間で転送されるセルに対しFIFO特性を
有するスケジューラを形成するが、ソースまたは宛先ブ
ロッキングを避けるために必要なセルを再編する。しか
しながら、ATM仮想接続はネットワークを介してあらか
じめ定義されたパスを有し、またはこの再編が所定の入
力ポートと所定の出力ポート間のセルの順序を変更しな
いので、ユーザに見えるセルの再編はない。

64のポートおよび256タイムスロットは、この実施例
においては任意に選ばれた。ポート・サイズは、実際に
は、システム中の物理的ポート番号に反映され、タイム
スロット番号は技術的可能性およびスループットおよび
ブロッキングのシステム要求に従って選択される。付加
レジスタは、プロセスをパイプラインするために加えら
れ、ポート・カウントおよび／またはあらかじめ使用で
きるタイムスロット番号を拡張するためにいくつかのデ
バイスを連結することが考えられる。

図７は本発明の他の修正された実施例を示す。ATMセ
ルにおいては、宛先インジケータは、それが通過するス
イッチのポート番号と直接の関係を有しない値である。
しかしながら、このスイッチは、宛先インジケータを翻
訳し、転送されるべき出力に従ってセルを待ち行列に登
録する手段を有する。

出力に従った待ち行列は、スイッチの設計によって種
々の方法がある。共通メモリスイッチにおいて、セル・
ポインタは、それが転送されるべき各出力に対する出力
待ち行列中に置かれる。入力バッファシステムは、同じ
技術（異なって実行される）を使用できるが、空間スイ
ッチへの入力帯域幅は、スイッチのブロッキングファク
タを加えるために重要なものである。単独または配列中
のクロスポイントスイッチは、多重信号制御が可能であ
る。多重信号セルは、入力バッファから一つのセル期間
においてすべての意図された出力へ転送できる。これに
よって、スイッチ効率を最大にする。入力バッファ手段
からスケジューラへのは、上述のように、宛先指示であ
る。

図７に示される実施例においては、マッパの概念が示
され、宛先インジケータはマッパ100に加えられ、この
マッパ100は宛先インジケータによって表わされたビッ
トを各出力に供給する。この多重信号マップは、出力ポ
ート使用配列メモリ102の宛先選択に加えられる。上述
のように、各選択された行の各データビットは、列デー
タに寄与する。この65行（１入力および64出力）は、こ
の解決に寄与するように選択される。出力ポート使用配
列メモリ102の複数行の選択を行うことによって、一つ
の入力およびすべての選択出力が同じタイムスロットで
使用されるタイムスロットマップとして機能する。

図８は、本発明の他の実施例を示し、図３に示される
実施例のように入力ポートは、一連の共通メモリを使用
することによってグループ化される。図６のタイムスロ
ットの使用概念はこのシステムのスケジューラにも適用
される。共通メモリ中のどのセルも、そのグループの出
力、すなわち、蓄積プールおよび出力ソースプールに表
わすことができる。従って、図８において、入力ポート
使用配列メモリ120は、共通メモリ・ポートカードを出
力帯域幅（この実施例においてはｎ＝８）のｎ倍の単一
ポートとして見ることができる。もし、このセルがシー
ケンシャルにそのグループの出力ポートに割当てられる
ならば、その後その入力バッファ・グループの使用は、
２進数で表すことができる。たとえば、マトリックスの
列中の４ビット数は、８つの出力がグループ化された入
力バッファに対して蓄積された割り当てカウントを表わ
す。ここで、０（２進数0000）は出力が割り当てられて
いないことを示し、８（２進数10000）は出力が割り当
てられたことを示す。

このカウントの高次ビットのみについて、ポート・カ
ード中の出力チャネルが使用されているかどうか、すな
わち、ビット３＝０か否かが調べられ、その後、８未満
のチャネルが割り当てられる。８つの入力のこのグルー
ピングは図に示すようにコントローラを変える。このコ
ントローラは、８つのチャネルを認識し、その各々は空
間スイッチに８つのチャネルを有する。選択されたソー
スは、使用カウントから高次ビットに寄与し、選択され
た宛先はその要素を駆動する。この結果、図６と同様
に、タイムスロット番号を供給するためにエンコードさ
れる256×１配列124が得られる。グループの出力が使用
されるとき、そのグループおよびタイムスロットのカウ
ントが歩進される。図３において、各ポート・カードは
８つのポートおよび共通メモリを有し、そこでデータは
出力リンク上に送出されるのを待つ。ルーチング情報
は、セルから抽出され、バッファ・マネージャ88に供給
される。このマネージャは、それぞれの出力ポートへ転
送されるべきデータにポインタのリストを保持すること
によってRAMを管理する。

図９、図10および図11は本発明のさらに他の実施例を
示す。もし空間スイッチが非ブロッキングブロック（ク
ロスポイントまたは自己ルーチング空間配列）である場
合は、スケジューリングがなされたときは、ブロッキン
グについて考慮する必要はない。しかしながら、図９に
示される３ステージ接続スイッチのようなブロッキング
・スイッチにおいて、パスがスケジューリング時に空間
スイッチを介して使用されるということを確認する必要
がある。

本発明の他の実施例において、タイムスロット使用の
概念は、ジャンクタ空間スイッチを介して選択的に使用
される。コントローラは、選択された入出力ポート間の
少くともひとつ可能なパスが存在するか否かのみを決定
し、もしそうならば、それを識別する。

図９の示すように、８×８クロスポイントを使用した
64×64システムにおいて、入力および出力間に８つの可
能なパスがある。すなわち、８つの中心ステージのクロ
スポイントの一つがこの接続を行うために使用される。
中心ステージのアイドル入力は、前のステージのそれぞ
れの出力が同じくアイドルであることを意味する。同様
に、中心ステージのアイドル出力は、次のステージにお
けるそれぞれの入力が同じくアイドルであること意味す
る。空間スイッチの入出力上に使用できる帯域幅が存在
すると仮定すると、決定されるべきことは、その接続が
このスイッチの中心ステージを介して行うことができる
かどうかである。

図10は、空間スイッチを介して使用される接続パスを
見つけるために必要な論理の例を示す。各タイムスロッ
トに対して、８つの列の各々が、センタ・ステージクロ
スポイントの入出力の状態を供給する。たとえば、第３
行第５列は、入力クロスポイント３と中心クロスポイン
ト５間の接続パスを表わし、同様に、第７行第５桁は、
中心クロスポイント５と出力クロスポイント７間のパス
を表わす。ソースおよび宛先ポートに接続されたクロス
ポイントは、この配列の２つの行を選択するために使用
される。各列は、各タイムスロット毎に、それぞれクロ
スポイントへ／から８つのパスの状態を供給する。も
し、宛先クロスポイントへの同じクロスポイントの対応
する出力が同じくアイドルである間、ソースクロスポイ
ントから中心ステージクロスポイントへのパスがアイド
ルを示す場合は、そのタイムスロットに対して、アイド
ルが示され、エンコーダ手段を使用してセンタークロス
ポイントが識別される。

図11は、64×64入力バッファスイッチ（入力ポートの
グルーピングがない場合）に適用されるジャンクタ空間
スイッチの使用配列を示す。入出力使用配列は上述され
たものと同じである。各タイムスロットのOR機能は、２
つでなく３つの入力を有する。この入出力使用配列を有
するタイムスロット使用配列メモリを含む結果、入力か
ら出力への接続およびジャンクタ空間スイッチを介した
ルートを保障する。

図６の実施例のように入力ポートが共通メモリのグル
ープを使用してグループ化されることは同じく可能であ
る。放送は、図７に示されたのと同様の方法で、ジャン
クタスイッチ使用マップによって実行される。

フロントページの続き (72)発明者 アンダーソン・ケイス・ダグラス カナダ国，ケイ２ビー ６エム６，オン タリオ，ネピーン，オークレイ アベニ ュー 14 (56)参考文献 Ｈ．ＯＢＡＲＡ”ＯＰＴＩＭＵＭ Ａ ＲＣＨＩＴＥＣＴＵＲＥ ＦＯＲ ＩＮ ＰＵＴ ＱＵＥＵＩＮＧ ＡＴＭ ＳＷ ＩＴＣＨＥＳ”ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ Ｖｏｌ．27 Ｎｏ. ７（28 Ｍａｒｃｈ 1991）Ｐ．555− 557

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】入力ポートのグループを与え、入力ポート
   のグループからのデータのセルをストアする共通バッフ
   ァメモリ手段と、共通バッファメモリ手段にストアする
   ためにセルを管理するバッファ・マネージャ手段とを含
   む複数の共通メモリ・バッファモジュールおよび前記の
   複数の共通メモリ・バッファモジュールに接続されたジ
   ャンクタ空間スイッチ手段を有し、各セルのヘッダに従
   ってタイムスロット中の複数の入力ポートおよび複数の
   出力ポート間でATMセル中で構成されるデータをスイッ
   チングするATMスイッチングシステムにおいて： 前記複数の共通メモリ・バッファモジュールに接続さ
   れ、各入力ポート、各出力ポートおよび接続パスの各グ
   ループの全ての将来のタイムスロットの使用を示す入力
   ポート使用配列メモリ、出力ポート使用配列メモリおよ
   びタイムスロット使用配列メモリ、および入力ポートの
   グループと前記入力ポートのグループのバッファメモリ
   手段中にストアされたセルのヘッダに従って選択された
   １以上の出力ポート間の接続パスに対して前記将来のタ
   イムスロット間で最も早く共通に使用されるタイムスロ
   ットを決定するための回転ウィンドウ優先エンコーダ手
   段とを含むタイムスロット使用手段と； タイムスロット使用手段、複数の共通メモリ・バッファ
   モジュールおよび空間スイッチ手段に接続され、入力ポ
   ート、選択された出力ポートおよび接続パスのグループ
   の各セットについての情報と共に前記もっとも早く共通
   に使用されるタイムスロットをストアするリスト制御メ
   モリ手段と、各セルのヘッダに従って、各次の現在のタ
   イムスロットで、入力ポートと選択された出力ポートの
   グループ間で接続を行う空間スイッチ手段を構成する構
   成シーケンサ手段とを含むリスト制御手段と； を備えたことを特徴とするATMスイッチングシステム。
2. 【請求項２】請求項１のATMスイッチングシステムにお
   いて： 前記入力ポート使用配列メモリは、そのメモリロケーシ
   ョンが、入力ポートの前記グループの所定のタイムスロ
   ット番号に割当てられるメモリであり、各メモリロケー
   ション中のビットが、各タイムスロットにおける各グル
   ープの入力ポートのすべてまたはいくつかが使用されて
   いるか否かを表示し； 前記出力ポート使用配列メモリは、そのメモリロケーシ
   ョンが前記出力ポートのタイムスロットの前記所定番号
   に割当てられるメモリであり、各メモリロケーション中
   のビットが、各タイムスロットにおける前記出力ポート
   が使用されているか否かを表示することを特徴とするAT
   Mスイッチングシステム。
3. 【請求項３】請求項２のATMスイッチングシステムにお
   いて： 前記タイムスロット使用手段は、さらに、前記入力ポー
   トおよび出力ポート使用配列メモリ間の論理演算を行う
   論理手段を含み、前記入力ポートおよび出力ポートの前
   記グループの各セットに対して共通に使用されるタイム
   スロットの表示を発生することを特徴とするATMスイッ
   チングシステム。
4. 【請求項４】請求項３のATMスイッチングシステムにお
   いて： 前記回転ウィンドウ優先エンコーダ手段は、前記現在の
   タイムスロットに関する前記表示中のもっとも早い共通
   タイムスロットに対し循環状にサーチを行うことを特徴
   とするATMスイッチングシステム。
5. 【請求項５】請求項４のATMスイッチングシステムにお
   いて： 前記タイムスロット使用手段は、さらに、入力行セレク
   タ手段および出力行セレクタ手段を含み、各セルのヘッ
   ダに従って、入力ポートおよびその要求された出力ポー
   トの前記グループに割当てられた前記メモリ中のメモリ
   ロケーションを選択することを特徴とするATMスイッチ
   ングシステム。