JPH10327175A - スイッチ及びスイッチング方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速なスイッチングを行うことができるスイ
ッチを、ソフトウエア処理ではなくハードウエアを用い
て実現する。 【解決手段】 ＮＩＵ５０₁の有する制御部１１０は、
受信したデータに含まれる宛先情報１２を抽出し、テー
ブル１０に基づいてこの宛先情報１２と転送先情報１３
とを対応させて転送先の回線を判断する。次に、受信し
たデータをバス９１を介してバッファ領域８１に転送す
る。このデータはバッファ領域８１に一時的に記憶され
る。その後制御部１１０は、送信すべきデータがバッフ
ァ領域８１内に存在する旨をバッファ領域８１内におけ
るデータのアドレスを示すポインタと共にキュー６₁₃に
書き込む。ＮＩＵ５０₃はキュー６₁₃〜６₄₃の状況を適
宜チェックし、送信すべきデータが存在する場合にはポ
インタに基づいてそのデータをバッファ領域８１から適
当なタイミングで読み出し、回線３ａに送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報通信システ
ムにおいて各回線間でデータを送受信する際に用いられ
るスイッチに関するものである。

【０００２】

【従来の技術】情報通信システム、特に、イーサネット
（登録商標）やＡＴＭ−ＬＡＮ等に代表されるＬＡＮ
（Local Area Network）においては、各端末間で伝送路
を共有するタイプのものが主流となっているが、ＬＡＮ
を介して送受信されるデータ量の増大やＬＡＮに接続さ
れる端末数の増加に伴い、全ての端末で伝送路を共有す
るタイプのＬＡＮでは十分な伝送容量を得ることが困難
になってきている。このような事情から、上記不都合を
解消しつつ各端末が伝送路の送信可能帯域を全帯域にわ
たって使用できるようにするため、近年、ＬＡＮスイッ
チが使われ始めている。

【０００３】

【発明が解決しようとする課題】しかし、従来のＬＡＮ
スイッチでは、伝送路上のデータのスイッチングをプロ
セッサを使用したソフトウエア処理で実現していたた
め、処理能力の向上を図ることが困難であるという問題
があった。例えば、伝送路自身の性能からすれば本来送
信可能な帯域であるにもかかわらず、スイッチ装置内の
ボトルネックにより送信可能な帯域が制限されるという
不都合が起こり得る。

【０００４】本発明はこのような問題を解決するために
なされたものであり、高速なスイッチングを行うことが
できるスイッチを、ソフトウエア処理ではなくハードウ
エアを用いて実現することを目的とするものである。

【０００５】

【課題を解決するための手段】この発明のうち請求項１
に係るスイッチは、データの送信元である第１の回線か
ら受信したデータに基づいて、データの送信先である第
２の回線を認識する第１のユニットと、第１及び第２の
回線の間で共有され、第１の回線から受けたデータを記
憶するためのバッファ領域と、バッファ領域内における
データのアドレスと、データの送信元及び送信先とを示
す情報を格納するレジスタと、情報に基づいてバッファ
領域から読み出したデータを第２の回線へ送信する第２
のユニットとを備えるものである。

【０００６】また、この発明のうち請求項２に係るスイ
ッチは請求項１記載のスイッチであって、バッファ領域
は、第１のバスによって第１及び第２のユニットのそれ
ぞれに接続された第１のメモリ領域内に形成され、レジ
スタは、第１のバスとは異なる第２のバスによって第１
及び第２のユニットのそれぞれに接続された、第１のメ
モリ領域とは異なる第２のメモリ領域内に形成されるこ
とを特徴とするものである。

【０００７】また、この発明のうち請求項３に係るスイ
ッチは請求項２記載のスイッチであって、第２のメモリ
領域は第１及び第２のユニットにおいて区分して設けら
れ、情報は第１及び第２のユニットをシリアルに接続す
る信号線を伝わって回送されることを特徴とするもので
ある。

【０００８】また、この発明のうち請求項４に係るスイ
ッチは請求項３記載のスイッチであって、送信元は複数
存在し、第２のユニットにおいて区分して設けられた第
２のメモリ領域内に形成されたレジスタは、情報を送信
元毎に保持することを特徴とするものである。

【０００９】また、この発明のうち請求項５に係るスイ
ッチは請求項４記載のスイッチであって、第２のユニッ
ト及び第２の回線は対となって複数存在し、信号線は複
数の第２のユニットの間をシリアルに接続し、一の第２
のユニットは、他の第２のユニットが対応する第２の回
線が送信先であることを示す情報を受けた場合、当該情
報を信号線へと伝達することを特徴とするものである。

【００１０】また、この発明のうち請求項６に係るスイ
ッチは請求項３記載のスイッチであって、第２のメモリ
領域には、宛先情報及び転送先情報が対応関係を維持し
つつ格納されたテーブルも格納されることを特徴とする
ものである。

【００１１】また、この発明のうち請求項７に係るスイ
ッチは請求項１〜６のいずれか一つに記載のスイッチで
あって、データは固定長であることを特徴とするもので
ある。

【００１２】また、この発明のうち請求項８に係るスイ
ッチは請求項１〜６のいずれか一つに記載のスイッチで
あって、データは、適当な大きさに分割されてバッファ
領域内に格納され、分割されたデータのそれぞれはチェ
ーン状に管理されることを特徴とするものである。

【００１３】また、この発明のうち請求項９に係るスイ
ッチング方法は、（ａ）データの送信元である第１の回
線からデータを受信し、データに基づいてデータの送信
先である第２の回線を認識する工程と、（ｂ）データ
を、第１及び第２の回線の間で共有されるバッファ領域
に転送する工程と、（ｃ）バッファ領域内におけるデー
タのアドレスと、データの送信元及び送信先とを示す情
報をレジスタに格納する工程と、（ｄ）情報に基づいて
バッファ領域からデータを読み出し、第２の回線へ送信
する工程とを備えるものである。

【００１４】

【発明の実施の形態】

実施の形態１．図１は、本発明の実施の形態１に係るス
イッチの構成を示すブロック図である。ここでは、４回
線×４回線のスイッチング処理を行うスイッチを示し
た。Network Interface Unit（以下「ＮＩＵ」と表記す
る。）５０₁〜５０₄は、回線１ａ〜４ａ，１ｂ〜４ｂに
よって、図１には表れない端末とそれぞれ接続されてお
り、回線１ｂ〜４ｂを介して各端末からデータが入力さ
れる一方、回線１ａ〜４ａを介して各端末へとデータを
送信する。また、ＮＩＵ５０₁〜５０₄はバス９１によっ
てメモリ７１とそれぞれ接続されている。即ち、メモリ
７１は全てのＮＩＵ間で共有された格好となっている。

【００１５】図２は、ＮＩＵ５０₁の具体的な構成を示
すブロック図である。バス９１及び回線１ａ，１ｂは制
御部１１０にそれぞれ接続されている。また、バス１５
によって制御部１１０と接続されたテーブル１０には、
宛先情報１２と転送先情報１３とが対応関係を維持しつ
つ格納されている。例えば宛先情報ｎは転送先情報ｋに
対応している。なお、ＮＩＵ５０₂〜５０₄も基本的には
ＮＩＵ５０₁と同様の構成を成す。

【００１６】図３は、メモリ７１の具体的な構成を示す
ブロック図である。メモリ７１内にはバッファ領域８１
及びキュー６₁₁〜６₄₄（図３では一般的に「６_ij」とし
て単独で表す。）が形成されている。バッファ領域８１
は、送信すべきデータ１４ａ〜１４ｃを一時的に記憶す
るための領域である。一方、キュー６_ijは、バッファ領
域８１内におけるデータ１４ａ〜１４ｃのアドレスを示
すポインタを、データ長等の他の情報と共に格納するた
めのレジスタである。ここでキュー６_ijはデータの送信
元及び送信先に対応して個別に設けられている。即ちキ
ュー６_ijには、回線ｉから回線ｊへデータを送信する場
合における上記ポインタ等が格納される。例えば、回線
１から回線２へデータを送信する場合にはキュー６₁₂に
上記ポインタ等が格納される。

【００１７】以下、図１〜図３に基づいて、回線１ｂか
ら回線３ａへとデータを送信する場合を例にとって動作
を説明する。送信すべきデータは、図１には表れない端
末から回線１ｂを介してＮＩＵ５０₁の有する制御部１
１０へと入力される。制御部１１０は、データに含まれ
る宛先情報１２を抽出し、テーブル１０に基づいてこの
宛先情報１２と転送先情報１３とを対応させて送信先の
回線を判断する。次に制御部１１０は、送信すべきデー
タをバス９１を介してバッファ領域８１に転送する。こ
のデータはバッファ領域８１に一時的に記憶される。バ
ッファ領域８１へのデータの転送が完了した後、制御部
１１０は、送信すべきデータがバッファ領域８１内に存
在する旨を、バッファ領域８１内におけるデータのアド
レスを示すポインタと共にキュー６₁₃に書き込む。ここ
では回線１ｂから回線３ａへのデータの送信を想定して
いるためキュー６₁₃に書き込むが、データの送信先が回
線１ａの場合にはキュー６₁₁に、回線２ａの場合にはキ
ュー６₁₂に、回線４ａの場合にはキュー６₁₄にそれぞれ
書き込むこととなる。ＮＩＵ５０₃はキュー６₁₃〜６₄₃
の状況を適宜チェックし、送信すべきデータが存在する
場合には上記ポインタに基づいてそのデータをバッファ
領域８１から適当なタイミングで読み出し、回線３ａに
送信する。

【００１８】このように本実施の形態１に係るスイッチ
によれば、ハードウエアを用いてスイッチを実現するこ
とができ、また、全てのＮＩＵ５０₁〜５０₄間でバッフ
ァ領域８１を共有するため、各ＮＩＵ間でデータをコピ
ーする必要がなく、スイッチングの高速化を図ることが
できる。さらに、各回線に対応して個別にキュー６₁₁〜
６₄₄を設けたため、データの送信先のみならず送信元も
把握することができ、これは特にＬＡＮにおいて実益が
ある。

【００１９】実施の形態２．図４は、本発明の実施の形
態２に係るスイッチの構成を示すブロック図である。本
実施の形態２に係るスイッチは、以下の点において実施
の形態１に係るスイッチと相違する。

【００２０】まず第１の相違点は、実施の形態１ではバ
ッファ領域８１とキュー６₁₁〜６₄₄とが同一のメモリ７
１内に形成されていたのに対し、本実施の形態２に係る
スイッチではバッファ領域８２とキュー６₁₁〜６₄₄とが
別のメモリ内に個別に形成されている点である。即ち、
本実施の形態２に係るスイッチにおいては、送信すべき
データを一時的に記憶しておくためのバッファ領域８２
はバス９２を介してＮＩＵ５１₁〜５１₄にそれぞれ接続
され、一方、キュー６₁₁〜６₄₄が形成されるメモリ７２
はバス９３を介してＮＩＵ５１₁〜５１₄にそれぞれ接続
される。

【００２１】次に第２の相違点は、バッファ領域８２及
びメモリ７２を、バス９２，９３を介してＮＩＵ５１₁
〜５１₄にそれぞれ接続した結果、各ＮＩＵの有する制
御部の外部端子数が増加している点である。図５は、Ｎ
ＩＵ５１₁の具体的な構成を示すブロック図である。制
御部１１１には回線１ａ，１ｂ及びバス１５，９２のほ
かにバス９３が接続されている。従って、図２と図５と
を比較すると、本実施の形態２における制御部１１１の
方が、実施の形態１における制御部１１０よりもバス９
３の分だけ外部端子数が増加していることが分かる。こ
れは、ＮＩＵ５１₂〜５１₄の有する各制御部についても
同様である。

【００２２】図６は、バッファ領域８２に記憶されたデ
ータ１４ａ〜１４ｃと、メモリ７２内に形成されたキュ
ー６_ijとの関係を示すブロック図である。上述のごとく
バッファ領域８２とメモリ７２とは個別に形成される
が、実施の形態１の場合と同様に、キュー６_ijには、バ
ッファ領域８２内におけるデータ１４ａ〜１４ｃのアド
レスを示すポインタが、データ長等の他の情報と共に格
納される。

【００２３】以下、図４〜図６に基づいて、回線１ｂか
ら回線３ａへとデータを送信する場合を例にとり、主に
実施の形態１と異なる点を中心として動作を説明する。
送信すべきデータは、図４には表れない端末から回線１
ｂを介して制御部１１１へ入力され、制御部１１１はデ
ータから抽出した宛先情報１２に基づいて転送先の回線
を判断する。次に制御部１１１は、送信すべきデータを
バス９２を介してバッファ領域８２に転送する。バッフ
ァ領域８２へのデータの転送が完了した後、制御部１１
１は、送信すべきデータがバッファ領域８２内に存在す
る旨を、バッファ領域８２内におけるデータのアドレス
を示すポインタと共に、バス９３を介してキュー６₁₃に
書き込む。ＮＩＵ５１₃はキュー６₁₃〜６₄₃の状況を適
宜チェックし、送信すべきデータが存在する場合には上
記ポインタに基づいてそのデータをバッファ領域８２か
ら適当なタイミングで読み出し、回線３ａに送信する。

【００２４】このように本実施の形態２に係るスイッチ
によれば、バッファ領域８２及びバス９２を、メモリ７
２及びバス９３とは別個に備えたため、バッファ領域８
２とメモリ７２との間における速度の差や、バス９２と
バス９３との間における転送能力の差に起因して生じる
ボトルネックを緩和することができ、さらに高速なスイ
ッチングを実現することができる。また、バス９２とバ
ス９３とは物理的に別個のものであるため、適用するシ
ステムに合わせてそれぞれ最適なバス幅を採用すること
ができる。

【００２５】実施の形態３．実施の形態２では、バッフ
ァ領域８２及びメモリ７２を、バス９２，９３を介して
ＮＩＵ５１₁〜５１₄にそれぞれ接続した結果、実施の形
態１に係るスイッチと比較して各ＮＩＵの有する制御部
に設けるべき外部端子数が増加することとなったが、コ
スト面等の事情から外部端子数を削減することができれ
ばさらに望ましい。

【００２６】図７は、本発明の実施の形態３に係るスイ
ッチの構成を示すブロック図であり、図８は、ＮＩＵ５
２₁の具体的な構成を示すブロック図である。なお、Ｎ
ＩＵ５２₂〜５２₄の構成も基本的にはＮＩＵ５２₁の構
成と同様である。本実施の形態３に係るスイッチは、以
下の点において実施の形態２に係るスイッチと相違す
る。即ち、実施の形態２ではキュー６₁₁〜６₄₄が形成さ
れるメモリ７２は、バス９３を介してＮＩＵ５１₁〜５
１₄にそれぞれ接続されていたのに対し、本実施の形態
３に係るスイッチではキュー６₁₁〜６₄₄が形成されるメ
モリ７３は各ＮＩＵ内にそれぞれ配置され、キュー６₁₁
〜６₄₄は各ＮＩＵによって個別に管理される点である。
また、送信すべきデータがバッファ領域８２内に存在す
る旨の情報やバッファ領域８２内におけるデータのアド
レスに関する情報は、シリアルな信号線１６₁₂〜１６₄₁
を介して各ＮＩＵ間で回送される点においても相違す
る。

【００２７】以下、図７及び図８に基づいて、回線１ｂ
から回線３ａへとデータを送信する場合を例にとり、主
に実施の形態２と異なる点を中心として動作を説明す
る。送信すべきデータは回線１ｂを介して制御部１１２
へ入力され、制御部１１２はデータから抽出した宛先情
報１２に基づいて送信先の回線を判断する。次に制御部
１１２は、送信すべきデータをバス９２を介してバッフ
ァ領域８２に転送する。

【００２８】バッファ領域８２へのデータの転送が完了
した後、制御部１１２は、送信すべきデータがバッファ
領域８２内に存在する旨を、バッファ領域８２内におけ
るデータのアドレスを示すポインタと共に、信号線１６
₁₂を介してＮＩＵ５２₂へと回送する。ＮＩＵ５２₂は、
回送されてきた情報に基づいて、データの送信先が回線
２ａであるか否かを判断する。データの送信先が回線２
ａであると判断した場合には、その情報を送信元の回線
に応じてキュー６₁₂〜６₄₂のいずれか一つに格納する。
一方、データの送信先が回線２ａでないと判断した場合
は、その情報を信号線１６₂₃を介してさらにＮＩＵ５２
₃へと回送する。この例ではデータの送信先が回線３ａ
である場合を想定しているため、情報はＮＩＵ５２₃へ
回送される。

【００２９】ＮＩＵ５２₃においてもＮＩＵ５２₂と同様
の処理が施されるが、この例ではデータの送信元が回線
１ｂ、送信先が回線３ａであることを想定しているた
め、回送されてきた情報はバス１７を介してキュー６₁₃
（図７，８には表れない。）に格納される。

【００３０】ＮＩＵ５２₃の有する制御部１１２はキュ
ー６₁₃〜６₄₃の状況を適宜チェックし、送信すべきデー
タが存在する場合には回送されてきた情報に含まれるポ
インタに基づいてそのデータをバッファ８２から適当な
タイミングで読み出し、回線３ａに送信する。

【００３１】このように本実施の形態３に係るスイッチ
によれば、送信すべきデータがバッファ領域８２内に存
在する旨等に関する情報を、バス形式ではなくシリアル
な信号線１６₁₂〜１６₄₁によって各ＮＩＵ間で回送する
構成とした。そのため、データのビット数等に応じて多
数の外部端子を必要とするバス９３を各ＮＩＵの有する
制御部に接続する必要がないため、実施の形態２に係る
スイッチと比較すると制御部に設けるべき外部端子数を
削減でき、スイッチの低コスト化を実現することができ
る。

【００３２】また、本実施の形態３に係るスイッチにお
いては、キュー６₁₁〜６₄₄が形成されるメモリ７３は、
各ＮＩＵが個別に備えるバス１７を介してそれぞれの制
御部と接続される。従って、キュー６₁₁〜６₄₄が形成さ
れるメモリ７２を、全てのＮＩＵ間で共有されるバス９
３を介して各ＮＩＵに接続する実施の形態２と比較する
と、バス９３に関するボトルネックを回避することがで
きる。

【００３３】実施の形態４．実施の形態３ではテーブル
１０とメモリ７３とを別々に構成したが、これらを一つ
のメモリ内にまとめて構成することもできる。

【００３４】図９は、本実施の形態４に係るスイッチの
構成を示すブロック図である。基本的には実施の形態３
に係るスイッチと同様に構成されるが、ＮＩＵの具体的
な構成が相違するため、この部分のみを抜き出して示し
た。特に図９においてはＮＩＵ５３₁の構成のみを示し
たが、他のＮＩＵ５３₂〜５３₄もこれと同様の構成を成
す。

【００３５】図９に示すように、バス１８を介して制御
部１１２に接続されたメモリ７４内には、テーブル１０
とキュー６₁₁〜６₄₁とが形成されている。即ち、実施の
形態３ではテーブル１０とメモリ７３とが別々に構成さ
れていたのに対し、本実施の形態４では、これらを一つ
のメモリ７４内にまとめて構成し、メモリ７４と制御部
１１２とを一つのバス１８によって接続した。

【００３６】図１０は、バッファ領域８２に記憶された
データ１４ａ〜１４ｃと、メモリ７４内に形成されたキ
ュー６_ijとの関係を示すブロック図である。バッファ領
域８２とメモリ７４とは個別に形成されるが、本実施の
形態４においても実施の形態１の場合と同様に、キュー
６_ijには、バッファ領域８２内におけるデータ１４ａ〜
１４ｃのアドレスを示すポインタが、データ長等の他の
情報と共に格納される。

【００３７】このように本実施の形態４に係るスイッチ
によれば、キュー６₁₁〜６₄₁とテーブル１０とを一つの
メモリ７４内にまとめて構成したので、実施の形態３に
示した場合のようにキュー６₁₁〜６₄₁とテーブル１０と
を別々に構成し、それぞれをバス１７，１５によって制
御部１１２と接続する場合と比較すると、制御部１１２
に設けるべき外部端子数をバス１７の分だけさらに削減
することができる。これにより、必要となるメモリの削
減や最適化が可能となり、さらなる低コスト化を実現す
ることができる。

【００３８】実施の形態５．本実施の形態５は、実施の
形態１に係るスイッチをＡＴＭ−ＬＡＮ（Asynchronous
Transfer Mode ＬＡＮ）に適用するものである。

【００３９】図１１は、ＩＴＵ−Ｔの勧告Ｉ．４３２等
で規定されたＡＴＭセル１９のフォーマットを示す図で
ある。ＡＴＭ−ＬＡＮにおいては、５３バイト固定長の
ＡＴＭセル１９が送受信の単位となり、スイッチングも
これを単位として行われる。また、ＡＴＭ−ＬＡＮにお
いては、５バイトのへッダ中のＶＰＩ（仮想パス識別
子）／ＶＣＩ（仮想チャネル識別子）が図２に示す宛先
情報１２に相当する。従って、制御部１１０は、回線１
ｂから入力されたＡＴＭセル１９からＶＰＩ／ＶＣＩを
抽出し、テーブル１０を検索することによって得られた
転送先情報１３に基づいて送信先の回線を判断する。

【００４０】図１２は、メモリ７１の具体的な構成を示
すブロック図である。送信されるＡＴＭセル１９ａ〜１
９ｃはメモリ７１内に形成されたバッファ領域８１に一
時的に記憶され、キュー６_ijにはＡＴＭセル１９ａ〜１
９ｃのバッファ領域８１内におけるアドレスを指すポイ
ンタが他の情報と共に格納される。なお、図１２に示す
ように、送受信されるデータの単位が５３バイト固定長
であるため、バッファ領域８１内のＡＴＭセル１９ａ〜
１９ｃは全て同じサイズとなる。

【００４１】このように、実施の形態１に係るスイッチ
はＡＴＭ−ＬＡＮにも適用することができ、これによ
り、ＡＴＭ−ＬＡＮ用の高速なスイッチをハードウエア
を用いて構成することができる。また、バッファ領域８
１内のＡＴＭセル１９ａ〜１９ｃが全て同じサイズであ
るため、バッファ領域８１へのデータの格納方式の最適
化を図ることができ、キュー６_ijに格納すべき情報から
もデータ長を削除することができる。

【００４２】なお、以上は実施の形態１に係るスイッチ
をＡＴＭ−ＬＡＮに適用する例を示したが、これに限ら
ず実施の形態２〜４に係るスイッチをＡＴＭ−ＬＡＮに
適用することが可能であることはいうまでもない。

【００４３】実施の形態６．本実施の形態６は、実施の
形態１に係るスイッチをイーサネットに適用するもので
ある。

【００４４】図１３は、ＩＥＥＥ８０２．３等で規定さ
れたイーサネット用フレーム２０のフォーマットを示す
図である。イーサネットにおいては、６４〜１５１８バ
イトという可変長のフレーム２０が送受信の単位とな
り、スイッチングもこれを単位として行われる。また、
イーサネットにおいては、Destination IP Addressが図
２に示す宛先情報１２に相当する。従って、制御部１１
０は、回線１ｂから入力されたイーサネット用フレーム
２０からDestination IP Addressを抽出し、テーブル１
０を検索することによって得られた転送先情報１３に基
づいて送信先の回線を判断する。

【００４５】図１４は、メモリ７１の具体的な構成を示
すブロック図である。上述のごとくイーサネットにおい
ては、送受信されるデータの単位は可変長のフレームで
あるが、この最大値に合わせてバッファ領域８１を使用
することはメモリ７１の使用効率の面で好ましくない。
そこで、図１４に示すように各フレームは適当な大きさ
に分割されてチェーン状に管理される。即ち、フレーム
の長さに応じてフレーム２０ａ₁，２０ａ₂，２０ｂ，２
０ｃ₁〜２０ｃ₃に分割され、バッファ領域８１に記憶さ
れる。そして、キュー６_ijにはフレームの先頭を指すポ
インタが、フレーム長等の他の情報と共に格納される。

【００４６】このように、実施の形態１に係るスイッチ
はイーサネットにも適用することができ、これにより、
イーサネット用の高速なスイッチをハードウエアを用い
て構成することができる。

【００４７】また、送受信される単位が可変長であると
いうイーサネットの性質に対応するために、フレームを
適当な大きさに分割し、これらをチェーン状に管理する
ことで、バッファ領域８１へのデータの格納方式の最適
化を図ることができる。

【００４８】なお、以上は実施の形態１に係るスイッチ
をイーサネットに適用する例を示したが、これに限らず
実施の形態２〜４に係るスイッチをイーサネットに適用
することが可能であることはいうまでもない。

【００４９】

【発明の効果】この発明のうち請求項１に係るものによ
れば、ハードウエアを用いてスイッチを構成することが
できる。また、第１及び第２の回線の間でバッファ領域
を共有するため、第１及び第２のユニットの間でデータ
をコピーする必要がなく、スイッチングの高速化を図る
ことができる。さらに、レジスタにはデータの送信元及
び送信先を示す情報が格納されるため、データの送信先
のみならず送信元も把握することができる。

【００５０】また、この発明のうち請求項２に係るもの
によれば、第１のメモリ領域と第２のメモリ領域とを別
個に備え、かつ、これらを第１及び第２のバスによって
第１及び第２のユニットにそれぞれ接続するため、第１
及び第２のメモリ領域の間における速度の差や、第１及
び第２のバスの間における転送能力の差に起因して生じ
るボトルネックを緩和することができる。また、第１及
び第２のバスは物理的に別個のものであるため、適用す
るシステムに合わせてそれぞれ最適なバス幅を採用する
ことができる。

【００５１】また、この発明のうち請求項３に係るもの
によれば、バッファ領域内におけるデータのアドレス等
に関する情報は、シリアルな信号線によって各ユニット
の間で回送されるため、第１及び第２のユニットにそれ
ぞれ設けるべき外部端子数を削減することができる。

【００５２】さらに、第１及び第２のユニットと第２の
メモリ領域との間は、それぞれ個別のバス及び信号線に
よって接続されることとなるため、第１及び第２のユニ
ットの間で第２のメモリ領域を共有して単一のバスでこ
れらを接続する場合と比較すると、当該単一のバスに関
するボトルネックを回避することができる。

【００５３】また、この発明のうち請求項４に係るもの
によれば、送信元が複数存在した場合に、第２のユニッ
トは情報の送信元を判断することができる。

【００５４】また、この発明のうち請求項５に係るもの
によれば、送信先となり得る第２の回線が複数存在する
場合に、実際に送信先となる一つに対応する第２のユニ
ットへと情報を回送することができ、当該第２のユニッ
トにおけるレジスタにおいて、請求項４の効果を得るこ
とができる。

【００５５】また、この発明のうち請求項６に係るもの
によれば、レジスタとテーブルとを第２のメモリ領域内
にまとめて構成したので、第１及び第２の制御部にそれ
ぞれ設けるべき外部端子数をさらに削減することができ
る。

【００５６】また、この発明のうち請求項７に係るもの
によれば、送信されるべきデータが固定長であるため、
バッファ領域へのデータの格納方式の最適化を図ること
ができ、特に、ＡＴＭ−ＬＡＮへの適用が可能となる。

【００５７】また、この発明のうち請求項８に係るもの
によれば、送信されるべき各々のデータのデータ長が異
なる場合であっても、バッファ領域へのデータの格納方
式の最適化を図ることができ、特に、イーサネットへの
適用が可能となる。

【００５８】また、この発明のうち請求項９に係るもの
によれば、第１及び第２の回線の間で共有されるバッフ
ァ領域を介してデータのスイッチングを行うため、第１
及び第２のユニットの間でデータをコピーする必要がな
く、スイッチングの高速化を図ることができる。また、
データの送信元及び送信先を示す情報をレジスタに格納
する工程を備えるため、データの送信先のみならず送信
元も把握することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係るスイッチの構成
を示すブロック図である。

【図２】 ＮＩＵ５０₁の具体的な構成を示すブロック
図である。

【図３】 メモリ７１の具体的な構成を示すブロック図
である。

【図４】 本発明の実施の形態２に係るスイッチの構成
を示すブロック図である。

【図５】 ＮＩＵ５１₁の具体的な構成を示すブロック
図である。

【図６】 バッファ領域８２に記憶されたデータ１４ａ
〜１４ｃと、メモリ７２内に形成されたキュー６_ijとの
関係を示すブロック図である。

【図７】 本発明の実施の形態３に係るスイッチの構成
を示すブロック図である。

【図８】 ＮＩＵ５２₁の具体的な構成を示すブロック
図である。

【図９】 本実施の形態４に係るスイッチの構成を示す
ブロック図である。

【図１０】 バッファ領域８２に記憶されたデータ１４
ａ〜１４ｃと、メモリ７４内に形成されたキュー６_ijと
の関係を示すブロック図である。

【図１１】 ＡＴＭセル１９のフォーマットを示す図で
ある。

【図１２】 メモリ７１の具体的な構成を示すブロック
図である。

【図１３】 イーサネット用フレーム２０のフォーマッ
トを示す図である。

【図１４】 メモリ７１の具体的な構成を示すブロック
図である。

【符号の説明】

１ａ〜４ａ，１ｂ〜４ｂ 回線、５０₁〜５０₄，５１₁
〜５１₄，５２₁〜５２₄ＮＩＵ、６₁₁〜６₄₄ キュー、
７１〜７４ メモリ、８１，８２ バッファ領域、９１
〜９３，１５，１７，１８ バス、１６₁₂，１６₂₃，１
６₃₄，１６₄₁信号線、１２ 宛先情報、１３ 転送先情
報、１１０〜１１２ 制御部、１９，１９ａ〜１９ｃ
ＡＴＭセル、２０，２０ａ₁，２０ａ₂，２０ｂ，２０ｃ
₁〜２０ｃ₃ フレーム。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 データの送信元である第１の回線から受
   信した前記データに基づいて、前記データの送信先であ
   る第２の回線を認識する第１のユニットと、 前記第１及び第２の回線の間で共有され、前記第１の回
   線から受けた前記データを記憶するためのバッファ領域
   と、 前記バッファ領域内における前記データのアドレスと、
   前記データの前記送信元及び前記送信先とを示す情報を
   格納するレジスタと、 前記情報に基づいて前記バッファ領域から読み出した前
   記データを前記第２の回線へ送信する第２のユニットと
   を備えるスイッチ。
2. 【請求項２】 前記バッファ領域は、第１のバスによっ
   て前記第１及び第２のユニットのそれぞれに接続された
   第１のメモリ領域内に形成され、 前記レジスタは、前記第１のバスとは異なる第２のバス
   によって前記第１及び第２のユニットのそれぞれに接続
   された、前記第１のメモリ領域とは異なる第２のメモリ
   領域内に形成される、請求項１記載のスイッチ。
3. 【請求項３】 前記第２のメモリ領域は前記第１及び第
   ２のユニットにおいて区分して設けられ、 前記情報は前記第１及び第２のユニットをシリアルに接
   続する信号線を伝わって回送される、請求項２記載のス
   イッチ。
4. 【請求項４】 前記送信元は複数存在し、 前記第２のユニットにおいて区分して設けられた前記第
   ２のメモリ領域内に形成された前記レジスタは、前記情
   報を前記送信元毎に保持する、請求項３記載のスイッ
   チ。
5. 【請求項５】 前記第２のユニット及び前記第２の回線
   は対となって複数存在し、 前記信号線は複数の前記第２のユニットの間をシリアル
   に接続し、 一の前記第２のユニットは、他の前記第２のユニットが
   対応する前記第２の回線が送信先であることを示す前記
   情報を受けた場合、当該情報を前記信号線へと伝達す
   る、請求項４記載のスイッチ。
6. 【請求項６】 前記第２のメモリ領域には、宛先情報及
   び転送先情報が対応関係を維持しつつ格納されたテーブ
   ルも格納される、請求項３記載のスイッチ。
7. 【請求項７】 前記データは固定長であることを特徴と
   する、請求項１〜６のいずれか一つに記載のスイッチ。
8. 【請求項８】 前記データは、適当な大きさに分割され
   て前記バッファ領域内に格納され、 分割された前記データのそれぞれはチェーン状に管理さ
   れる、請求項１〜６のいずれか一つに記載のスイッチ。
9. 【請求項９】 （ａ）データの送信元である第１の回線
   から前記データを受信し、前記データに基づいて前記デ
   ータの送信先である第２の回線を認識する工程と、 （ｂ）前記データを、前記第１及び第２の回線の間で共
   有されるバッファ領域に転送する工程と、 （ｃ）前記バッファ領域内における前記データのアドレ
   スと、前記データの前記送信元及び前記送信先とを示す
   情報をレジスタに格納する工程と、 （ｄ）前記情報に基づいて前記バッファ領域から前記デ
   ータを読み出し、前記第２の回線へ送信する工程とを備
   えるスイッチング方法。