JP2964958B2 - Ａｔｍスイッチ - Google Patents
ＡｔｍスイッチInfo
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- JP2964958B2 JP2964958B2 JP23785996A JP23785996A JP2964958B2 JP 2964958 B2 JP2964958 B2 JP 2964958B2 JP 23785996 A JP23785996 A JP 23785996A JP 23785996 A JP23785996 A JP 23785996A JP 2964958 B2 JP2964958 B2 JP 2964958B2
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Description
【０００１】
【発明の属する技術分野】本発明は、非同期転送モ−ド
（ＡＴＭ）通信方法に用いられるＡＴＭスイッチに関
し、特に共有バッファ型ＡＴＭスイッチのメモリアドレ
ス管理に関するものである。
（ＡＴＭ）通信方法に用いられるＡＴＭスイッチに関
し、特に共有バッファ型ＡＴＭスイッチのメモリアドレ
ス管理に関するものである。
【０００２】
【従来の技術】従来のＡＴＭスイッチについて下記の公
知文献に基づいて説明する。 （１）特開平０３−第００１６３３号公報説明ペ−ジ
Ｐ３ １４行〜Ｐ４ ２行、図面 第１図、第２図 （２）小崎他“共通バッファ形ＡＴＭスイッチのスイッ
チング制御に関する検討”、信学技報SSE92-127 、pp.1
3-18、1993説明ペ−ジ Ｐ１４ ３１行〜４３行、図面
図１ （３）Kenneth J. Schultz et al, “CAM-Based Single
-Chip Shared Buffer ATM Swich",ICC'94,pp.1190-119
5,1994説明ペ−ジ Ｐ１１９０〜Ｐ１１９１ ３節、図
面 Fig.2
知文献に基づいて説明する。 （１）特開平０３−第００１６３３号公報説明ペ−ジ
Ｐ３ １４行〜Ｐ４ ２行、図面 第１図、第２図 （２）小崎他“共通バッファ形ＡＴＭスイッチのスイッ
チング制御に関する検討”、信学技報SSE92-127 、pp.1
3-18、1993説明ペ−ジ Ｐ１４ ３１行〜４３行、図面
図１ （３）Kenneth J. Schultz et al, “CAM-Based Single
-Chip Shared Buffer ATM Swich",ICC'94,pp.1190-119
5,1994説明ペ−ジ Ｐ１１９０〜Ｐ１１９１ ３節、図
面 Fig.2
【０００３】ＡＴＭスイッチでは、一般にセルを蓄積す
るためのセルバッファメモリを持っており、このセルバ
ッファメモリの配置によりいくつかの型式のＡＴＭスイ
ッチが提案されている。その中で、スイッチの全ての出
力ポ−トが単一のメモリ上で論理的な出力キュ−（ＦＩ
ＦＯ）を構成して、メモリ空間を出力ポ−ト間で共有し
て利用する、共有バッファ型ＡＴＭスイッチがある（文
献（２））。
るためのセルバッファメモリを持っており、このセルバ
ッファメモリの配置によりいくつかの型式のＡＴＭスイ
ッチが提案されている。その中で、スイッチの全ての出
力ポ−トが単一のメモリ上で論理的な出力キュ−（ＦＩ
ＦＯ）を構成して、メモリ空間を出力ポ−ト間で共有し
て利用する、共有バッファ型ＡＴＭスイッチがある（文
献（２））。
【０００４】共有バッファ型ＡＴＭスイッチは、メモリ
のアドレス空間を論理的に分割してＦＩＦＯキュ−を複
数構成したものであり、それぞれのＦＩＦＯキュ−の最
大長は、全てのＦＩＦＯキュ−長の合計がメモリのアド
レス空間を超えない範囲で融通し合うことができ、メモ
リを効果的に使用することができる。さらに、ＦＩＦＯ
キュ−をもっと細かい単位、例えば出力ポ−トをさらに
複数のサ−ビスクラスに分割した単位で構成し、サ−ビ
スクラス間での出力優先制御を行う場合も、メモリを効
果的に使用することができる。
のアドレス空間を論理的に分割してＦＩＦＯキュ−を複
数構成したものであり、それぞれのＦＩＦＯキュ−の最
大長は、全てのＦＩＦＯキュ−長の合計がメモリのアド
レス空間を超えない範囲で融通し合うことができ、メモ
リを効果的に使用することができる。さらに、ＦＩＦＯ
キュ−をもっと細かい単位、例えば出力ポ−トをさらに
複数のサ−ビスクラスに分割した単位で構成し、サ−ビ
スクラス間での出力優先制御を行う場合も、メモリを効
果的に使用することができる。
【０００５】一般に共有バッファ型ＡＴＭスイッチは図
５に示すように、各入力ポ−トのセル８１をセル多重す
るセル多重部１０と、セル多重されたセルデ−タ８４を
蓄積するセルバッファメモリ１１と、セルバッファメモ
リ１１を制御するメモリ制御部９と、セルバッファメモ
リ１１からのセルデ−タ８７を出力ポ−ト毎のセル８８
に分離するセル分離部８とで構成される。また、クロッ
ク８２、セルクロック８３がセル多重部１０、メモリ制
御部９、セル分離部８に与えられる。
５に示すように、各入力ポ−トのセル８１をセル多重す
るセル多重部１０と、セル多重されたセルデ−タ８４を
蓄積するセルバッファメモリ１１と、セルバッファメモ
リ１１を制御するメモリ制御部９と、セルバッファメモ
リ１１からのセルデ−タ８７を出力ポ−ト毎のセル８８
に分離するセル分離部８とで構成される。また、クロッ
ク８２、セルクロック８３がセル多重部１０、メモリ制
御部９、セル分離部８に与えられる。
【０００６】メモリ制御部９は、セル多重部１０からの
出力制御信号８５に基づいて、セルバッファメモリのア
ドレス空間上に論理的なＦＩＦＯキュ−を構築するアド
レス管理部である。論理的なＦＩＦＯキュ−を構成する
方法としては、ＦＩＦＯを構成するメモリアドレスのチ
ェ−ン（出力順序）をリンクドリスト形式（ポインタで
次のデ−タ格納アドレスを示す）で表現する方法と、ア
ドレスデ−タそのものを個別のＦＩＦＯメモリに蓄積す
る方法と、セルバッファメモリのアドレス空間と同規模
のＣＡＭ（連想メモリ）を用いる方法などがある（文献
（１）、（３））。
出力制御信号８５に基づいて、セルバッファメモリのア
ドレス空間上に論理的なＦＩＦＯキュ−を構築するアド
レス管理部である。論理的なＦＩＦＯキュ−を構成する
方法としては、ＦＩＦＯを構成するメモリアドレスのチ
ェ−ン（出力順序）をリンクドリスト形式（ポインタで
次のデ−タ格納アドレスを示す）で表現する方法と、ア
ドレスデ−タそのものを個別のＦＩＦＯメモリに蓄積す
る方法と、セルバッファメモリのアドレス空間と同規模
のＣＡＭ（連想メモリ）を用いる方法などがある（文献
（１）、（３））。
【０００７】この中で、ＣＡＭを用いたメモリ制御部９
の構成例のブロック図を図６に、メモリ制御部９の代表
信号のタイミングチャートを図７に示す。ＣＡＭを用い
る方法では、ＣＡＭのデータ領域に使用／未使用を示す
ビットと、ＦＩＦＯを識別する番号と、ＦＩＦＯ内の順
序を示すシーケンス番号とを格納するようにする（文献
（１）、（３））。
の構成例のブロック図を図６に、メモリ制御部９の代表
信号のタイミングチャートを図７に示す。ＣＡＭを用い
る方法では、ＣＡＭのデータ領域に使用／未使用を示す
ビットと、ＦＩＦＯを識別する番号と、ＦＩＦＯ内の順
序を示すシーケンス番号とを格納するようにする（文献
（１）、（３））。
【０００８】まずセルデ−タ８４の格納（書き込み）時
（図７のセルバッファメモリＷ／Ｒ制御信号９５をＷに
する時）は、ＣＡＭ１３の未使用アドレスを検索してア
ドレスを得（図７のＣＡＭ制御信号９２のＳ＝Searchの
領域及びセルバッファメモリWrite/Readアドレス９４の
ＷＡ）、そのアドレスが示すセルバッファメモリ１１に
セルデ−タ８４を格納すると共に、ＣＡＭ１３のデータ
領域に使用ビット、ＦＩＦＯ番号とシ−ケンス番号とを
格納する（図７のＣＡＭ制御信号９２のＵ＝Updateの領
域）。
（図７のセルバッファメモリＷ／Ｒ制御信号９５をＷに
する時）は、ＣＡＭ１３の未使用アドレスを検索してア
ドレスを得（図７のＣＡＭ制御信号９２のＳ＝Searchの
領域及びセルバッファメモリWrite/Readアドレス９４の
ＷＡ）、そのアドレスが示すセルバッファメモリ１１に
セルデ−タ８４を格納すると共に、ＣＡＭ１３のデータ
領域に使用ビット、ＦＩＦＯ番号とシ−ケンス番号とを
格納する（図７のＣＡＭ制御信号９２のＵ＝Updateの領
域）。
【０００９】ＣＡＭ制御回路部１２は、ＦＩＦＯ毎にシ
−ケンス番号の先頭と末尾を管理しており、セルデ−タ
８７をセルバッファメモリ１１から読み出す場合は、使
用ビット、ＦＩＦＯ番号と先頭シ−ケンス番号をＣＡＭ
デ−タ９１として与え、ＣＡＭ１３を検索して該当する
アドレスを求める（図７のＣＡＭ制御信号９２のＳ=Sea
rch の領域及びセルバッファメモリWrite/Readアドレス
９４のＲＡ。アドレス９４はラッチ回路１４を介してセ
ルバッファメモリ１１に与えられる。また、読み出した
後にアドレス９３として戻され、ＣＡＭのデ−タを未使
用に書き換える（図７のＣＡＭ制御信号９２のＵ＝Upda
teの領域）。
−ケンス番号の先頭と末尾を管理しており、セルデ−タ
８７をセルバッファメモリ１１から読み出す場合は、使
用ビット、ＦＩＦＯ番号と先頭シ−ケンス番号をＣＡＭ
デ−タ９１として与え、ＣＡＭ１３を検索して該当する
アドレスを求める（図７のＣＡＭ制御信号９２のＳ=Sea
rch の領域及びセルバッファメモリWrite/Readアドレス
９４のＲＡ。アドレス９４はラッチ回路１４を介してセ
ルバッファメモリ１１に与えられる。また、読み出した
後にアドレス９３として戻され、ＣＡＭのデ−タを未使
用に書き換える（図７のＣＡＭ制御信号９２のＵ＝Upda
teの領域）。
【００１０】以上のように、セルバッファメモリ１１へ
の書き込み、読み出し時それぞれにおいて、ＣＡＭ１３
に対して２回のアクセス（１回の検索と１回の更新）、
１セルに対して合計４回のアクセスを行う必要がある。
の書き込み、読み出し時それぞれにおいて、ＣＡＭ１３
に対して２回のアクセス（１回の検索と１回の更新）、
１セルに対して合計４回のアクセスを行う必要がある。
【００１１】なお、メモリ制御部としてＣＡＭを用いる
方法は、ＣＡＭに書き込む内容、例えばＦＩＦＯ番号な
どを書き換えることにより、比較的簡単に出力ポ−ト数
やサ−ビスクラス数を変更できるため、非常に有利な実
現手段である。また、空きアドレスが使用／未使用ビッ
トのみで表現できるため、リンクドリスト形式などでは
必要とされる空きアドレス格納用ＦＩＦＯ（リンクドリ
スト形式メモリ）が不要であるなどのメリットもある
（文献（３））。
方法は、ＣＡＭに書き込む内容、例えばＦＩＦＯ番号な
どを書き換えることにより、比較的簡単に出力ポ−ト数
やサ−ビスクラス数を変更できるため、非常に有利な実
現手段である。また、空きアドレスが使用／未使用ビッ
トのみで表現できるため、リンクドリスト形式などでは
必要とされる空きアドレス格納用ＦＩＦＯ（リンクドリ
スト形式メモリ）が不要であるなどのメリットもある
（文献（３））。
【００１２】
【発明が解決しようとする課題】上述した従来の共有型
バッファ型ＡＴＭスイッチのＣＡＭを用いたメモリ管理
技術における問題点は、実現可能なＡＴＭスイッチのス
ル−プット（最大処理速度）が、個別のＦＩＦＯなどの
他のメモリ管理方法に比べて低くなることである。その
理由は、セルバッファメモリへの書き込み時と、読み出
し時それぞれにおいて、アドレス検索をするためのＣＡ
Ｍのサ−チやＣＡＭの更新が必要であるため、１セルの
処理において最低４回のＣＡＭアクセスが必要であり、
このアクセス回数×アクセスタイム（ＣＡＭサ−チ時
間、書き込み読み出し時間）よりも短い時間のセルは処
理できないからであり、一般にＣＡＭのサ−チ時間はＲ
ＡＭのアクセスタイムよりも長いからである。
バッファ型ＡＴＭスイッチのＣＡＭを用いたメモリ管理
技術における問題点は、実現可能なＡＴＭスイッチのス
ル−プット（最大処理速度）が、個別のＦＩＦＯなどの
他のメモリ管理方法に比べて低くなることである。その
理由は、セルバッファメモリへの書き込み時と、読み出
し時それぞれにおいて、アドレス検索をするためのＣＡ
Ｍのサ−チやＣＡＭの更新が必要であるため、１セルの
処理において最低４回のＣＡＭアクセスが必要であり、
このアクセス回数×アクセスタイム（ＣＡＭサ−チ時
間、書き込み読み出し時間）よりも短い時間のセルは処
理できないからであり、一般にＣＡＭのサ−チ時間はＲ
ＡＭのアクセスタイムよりも長いからである。
【００１３】従って、本発明の目的は、共有バッファ型
ＡＴＭスイッチのメモリ制御部にＣＡＭを用いた構成に
おいて、スル−プット（最大処理速度）の高いＡＴＭス
イッチを提供することにある。
ＡＴＭスイッチのメモリ制御部にＣＡＭを用いた構成に
おいて、スル−プット（最大処理速度）の高いＡＴＭス
イッチを提供することにある。
【００１４】
【課題を解決するための手段】本発明においては、上記
目的を達成するために、複数の入出力ポ−トを有し、各
入力ポ−トからのＡＴＭセルを多重化し、多重化された
セルデ−タを各入出力ポ−トに共通の第１の記憶手段に
蓄積し、この第１の記憶手段から上記蓄積されたセルデ
−タを読み出し各出力ポ−ト毎に分離するようにしたＡ
ＴＭスイッチにおいて、上記第１の記憶手段のアドレス
の使用状態と、書き込まれたセルデ−タの出力ポ−ト番
号と、出力ポ−ト毎の読み出し順序を示すシ−ケンス番
号とを記憶する２個の第２の記憶手段と、上記２個の第
２の記憶手段の各記憶内容を照合することにより上記第
１の記憶手段の空きアドレスを検索し、同時に各出力ポ
−トからのセルデ−タ格納アドレスを検索し、上記第１
の記憶手段へのセルデ−タ書き込み読み出し制御を行う
制御手段とを備え、上記制御手段は、一方の第２記憶手
段の記憶内容を照合することにより上記第１の記憶手段
の空きアドレスを検索し、同時に他方の第２の記憶手段
の記憶内容を照合することにより各出力ポ−トからのセ
ルデ−タ格納アドレスを検索し、上記第１の記憶手段へ
のセルデ−タ書き込み読み出し制御を行うことを特徴と
する。
目的を達成するために、複数の入出力ポ−トを有し、各
入力ポ−トからのＡＴＭセルを多重化し、多重化された
セルデ−タを各入出力ポ−トに共通の第１の記憶手段に
蓄積し、この第１の記憶手段から上記蓄積されたセルデ
−タを読み出し各出力ポ−ト毎に分離するようにしたＡ
ＴＭスイッチにおいて、上記第１の記憶手段のアドレス
の使用状態と、書き込まれたセルデ−タの出力ポ−ト番
号と、出力ポ−ト毎の読み出し順序を示すシ−ケンス番
号とを記憶する２個の第２の記憶手段と、上記２個の第
２の記憶手段の各記憶内容を照合することにより上記第
１の記憶手段の空きアドレスを検索し、同時に各出力ポ
−トからのセルデ−タ格納アドレスを検索し、上記第１
の記憶手段へのセルデ−タ書き込み読み出し制御を行う
制御手段とを備え、上記制御手段は、一方の第２記憶手
段の記憶内容を照合することにより上記第１の記憶手段
の空きアドレスを検索し、同時に他方の第２の記憶手段
の記憶内容を照合することにより各出力ポ−トからのセ
ルデ−タ格納アドレスを検索し、上記第１の記憶手段へ
のセルデ−タ書き込み読み出し制御を行うことを特徴と
する。
【００１５】本発明においては、上記目的を達成するた
めに、複数の入出力ポ−トを有し、各入力ポ−トからの
ＡＴＭセルを多重化し、多重化されたセルデ−タを各入
出力ポ−トに共通の第１の記憶手段に蓄積し、この第１
の記憶手段から上記蓄積されたセルデ−タを読み出し各
出力ポ−ト毎に分離するようにしたＡＴＭスイッチにお
いて、上記第１の記憶手段のアドレスの使用状態と、書
き込まれたセルデ−タの出力ポ−ト番号と、出力ポ−ト
毎の読み出し順序を示すシ−ケンス番号とを記憶する複
数の第２の記憶手段と、上記複数の第２の記憶手段の各
記憶内容を照合することにより上記第１の記憶手段の空
きアドレスを検索し、同時に各出力ポ−トからのセルデ
−タ格納アドレスを検索し、上記第１の記憶手段へのセ
ルデ−タ書き込み読み出し制御を行う制御手段とを備
え、上記第２の記憶手段を複数のサ−ビスクラス毎に設
け、上記制御手段は、異なるサ−ビスクラスのセルデ−
タが上記第１の記憶手段に同時に入出力されるときは、
それぞれの第２の記憶手段を同時に検索して空きアドレ
ス及びセルデ−タ格納アドレスを得、同一のサ−ビスク
ラスのセルデ−タが上記第１の記憶手段に入出力される
ときは、セルデ−タ格納アドレスを検索した後、これを
空きアドレスとして再利用することを特徴とする。ま
た、上記サ−ビスクラス毎の上記第２の記憶手段のサイ
ズを可変にしてもよい。
めに、複数の入出力ポ−トを有し、各入力ポ−トからの
ＡＴＭセルを多重化し、多重化されたセルデ−タを各入
出力ポ−トに共通の第１の記憶手段に蓄積し、この第１
の記憶手段から上記蓄積されたセルデ−タを読み出し各
出力ポ−ト毎に分離するようにしたＡＴＭスイッチにお
いて、上記第１の記憶手段のアドレスの使用状態と、書
き込まれたセルデ−タの出力ポ−ト番号と、出力ポ−ト
毎の読み出し順序を示すシ−ケンス番号とを記憶する複
数の第２の記憶手段と、上記複数の第２の記憶手段の各
記憶内容を照合することにより上記第１の記憶手段の空
きアドレスを検索し、同時に各出力ポ−トからのセルデ
−タ格納アドレスを検索し、上記第１の記憶手段へのセ
ルデ−タ書き込み読み出し制御を行う制御手段とを備
え、上記第２の記憶手段を複数のサ−ビスクラス毎に設
け、上記制御手段は、異なるサ−ビスクラスのセルデ−
タが上記第１の記憶手段に同時に入出力されるときは、
それぞれの第２の記憶手段を同時に検索して空きアドレ
ス及びセルデ−タ格納アドレスを得、同一のサ−ビスク
ラスのセルデ−タが上記第１の記憶手段に入出力される
ときは、セルデ−タ格納アドレスを検索した後、これを
空きアドレスとして再利用することを特徴とする。ま
た、上記サ−ビスクラス毎の上記第２の記憶手段のサイ
ズを可変にしてもよい。
【００１６】さらに、複数のセルデ−タを単位とするブ
ロックアドレスを上記第１の記憶手段に定義して、この
ブロックアドレスを上記第２の記憶手段のアドレスに対
応させるようにしてもよい。
ロックアドレスを上記第１の記憶手段に定義して、この
ブロックアドレスを上記第２の記憶手段のアドレスに対
応させるようにしてもよい。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の第１の実施の形態によるメ
モリ制御部９のブロック図、図２は動作を示すタイミン
グチャ−トであり、図１の代表的な各信号を示してい
る。尚、図１図２においては図５〜図７及び互いに対応
する部分には同一符号を付けて重複する説明を省略す
る。
て説明する。図１は本発明の第１の実施の形態によるメ
モリ制御部９のブロック図、図２は動作を示すタイミン
グチャ−トであり、図１の代表的な各信号を示してい
る。尚、図１図２においては図５〜図７及び互いに対応
する部分には同一符号を付けて重複する説明を省略す
る。
【００１８】図１においては、ＣＡＭとしてRead用ＣＡ
Ｍ13a とWrite 用ＣＡＭ13ｂとの２個を設けており、こ
れに伴ってラッチ回路14a,14及b び各信号91a 〜93a,91
b 〜93b が設けられ、さらに選択回路１５が設けられて
いる。
Ｍ13a とWrite 用ＣＡＭ13ｂとの２個を設けており、こ
れに伴ってラッチ回路14a,14及b び各信号91a 〜93a,91
b 〜93b が設けられ、さらに選択回路１５が設けられて
いる。
【００１９】次に上記構成による動作について説明す
る。図１におけるRead用ＣＡＭ13a とWrite 用ＣＡＭ13
ｂのデ−タ領域には、使用／未使用を示すビットと、出
力ポ−ト番号などのようなＦＩＦＯを識別する番号と、
それぞれのＦＩＦＯ内での格納順序を示すシ−ケンス番
号とを格納するようにする。基本的にRead用ＣＡＭ13a
とWrite 用ＣＡＭ13ｂの内容は同じ内容が書き込まれ
る。また、ＣＡＭ制御部１２には、それぞれのＦＩＦＯ
の先頭シ−ケンス番号、最後尾シ−ケンス番号を記憶し
ておく。
る。図１におけるRead用ＣＡＭ13a とWrite 用ＣＡＭ13
ｂのデ−タ領域には、使用／未使用を示すビットと、出
力ポ−ト番号などのようなＦＩＦＯを識別する番号と、
それぞれのＦＩＦＯ内での格納順序を示すシ−ケンス番
号とを格納するようにする。基本的にRead用ＣＡＭ13a
とWrite 用ＣＡＭ13ｂの内容は同じ内容が書き込まれ
る。また、ＣＡＭ制御部１２には、それぞれのＦＩＦＯ
の先頭シ−ケンス番号、最後尾シ−ケンス番号を記憶し
ておく。
【００２０】まずセルデ−タ８４が入力されると、セル
バッファメモリ１１にこれを格納（書き込み）しなけれ
ばならない。このとき、ＣＡＭ制御回路１２はセルデ−
タ８４の出力先すなわち格納すべきＦＩＦＯ番号を出力
制御信号８５から得る。さらに、ＣＡＭ制御回路１２は
Write 制御用ＣＡＭ13ｂに対して、ＣＡＭ内の未使用ア
ドレスを検索する指示を出す。これは、ＣＡＭデ−タ91
b 中の使用／未使用ビットのみ０（０は未使用を表す）
として、他のビットを全てマスクして検索することで実
現する。こうして得られたアドレス93b は、ラッチ回路
14b でラッチされると共に、ＣＡＭ制御回路１２に戻さ
れる。
バッファメモリ１１にこれを格納（書き込み）しなけれ
ばならない。このとき、ＣＡＭ制御回路１２はセルデ−
タ８４の出力先すなわち格納すべきＦＩＦＯ番号を出力
制御信号８５から得る。さらに、ＣＡＭ制御回路１２は
Write 制御用ＣＡＭ13ｂに対して、ＣＡＭ内の未使用ア
ドレスを検索する指示を出す。これは、ＣＡＭデ−タ91
b 中の使用／未使用ビットのみ０（０は未使用を表す）
として、他のビットを全てマスクして検索することで実
現する。こうして得られたアドレス93b は、ラッチ回路
14b でラッチされると共に、ＣＡＭ制御回路１２に戻さ
れる。
【００２１】次のクロック８２で、ＣＡＭ制御回路１２
はセルバッファメモリ１１のＷ制御信号９５をWrite 制
御にして選択回路１５をＷＡ（Write Addres）93b を出
力するように切替え、これをセルバッファメモリ１１の
書き込みアドレス９４として与える。セルバッファメモ
リ１１は該当のアドレスにセルデ−タ８４を書き込む。
このとき同時に、ＣＡＭ制御回路１２はWrite 用ＣＡＭ
13ｂとRead用ＣＡＭ13a の双方の該当するアドレスに、
ＦＩＦＯ番号と最後尾シ−ケンス番号に１を加えた値を
書き込む。またＣＡＭ制御回路１２は該当するＦＩＦＯ
の最後尾シ−ケンス番号が１進んだことを記憶してお
く。
はセルバッファメモリ１１のＷ制御信号９５をWrite 制
御にして選択回路１５をＷＡ（Write Addres）93b を出
力するように切替え、これをセルバッファメモリ１１の
書き込みアドレス９４として与える。セルバッファメモ
リ１１は該当のアドレスにセルデ−タ８４を書き込む。
このとき同時に、ＣＡＭ制御回路１２はWrite 用ＣＡＭ
13ｂとRead用ＣＡＭ13a の双方の該当するアドレスに、
ＦＩＦＯ番号と最後尾シ−ケンス番号に１を加えた値を
書き込む。またＣＡＭ制御回路１２は該当するＦＩＦＯ
の最後尾シ−ケンス番号が１進んだことを記憶してお
く。
【００２２】また、セルバッファメモリ１１からセルデ
−タ８７を読み出すための準備操作を、上記書き込み操
作と並行して行う。読み出しは、ＣＡＭ制御回路１２が
指定したＦＩＦＯから行う。ＣＡＭ制御回路１２はＦＩ
ＦＯを決められた順に巡回して指定する。まず、ＣＡＭ
制御回路１２が指定したＦＩＦＯ番号とそれが記憶して
いる最後尾シ−ケンス番号と使用／未使用ビット＝１
（１は使用を表す）をＣＡＭデ−タ91a としてRead用Ｃ
ＡＭ13a を検索する。こうして得られたアドレス93a
は、ラッチ回路14a でラッチされると共に、ＣＡＭ制御
回路１２に戻される。
−タ８７を読み出すための準備操作を、上記書き込み操
作と並行して行う。読み出しは、ＣＡＭ制御回路１２が
指定したＦＩＦＯから行う。ＣＡＭ制御回路１２はＦＩ
ＦＯを決められた順に巡回して指定する。まず、ＣＡＭ
制御回路１２が指定したＦＩＦＯ番号とそれが記憶して
いる最後尾シ−ケンス番号と使用／未使用ビット＝１
（１は使用を表す）をＣＡＭデ−タ91a としてRead用Ｃ
ＡＭ13a を検索する。こうして得られたアドレス93a
は、ラッチ回路14a でラッチされると共に、ＣＡＭ制御
回路１２に戻される。
【００２３】次のクロック８２でラッチされたＲＡ（Re
ad Address）93a はＣＡＭ制御回路１２からのＷ／Ｒ制
御信号９５がRead制御を指示したときに、選択回路１５
で選択されてセルバッファメモリ１１のアドレス９４と
して与えられる。セルバッファメモリ１１はこのアドレ
ス９４にあるセルデ−タ８７を読み出して出力する。さ
らに次のクロック８２で、Read用ＣＡＭ13a とWrite 用
ＣＡＭ13ｂ双方の該当アドレスに、使用／未使用ビット
=0を書き込み、更新する。すなわち、図２でWrite 用Ｃ
ＡＭ制御信号92b とRead用ＣＡＭ制御信号92a でのＵ
（Update）では、Write 用ＣＡＭ13a とRead用ＣＡＭ13
b の両方を同時に更新する。
ad Address）93a はＣＡＭ制御回路１２からのＷ／Ｒ制
御信号９５がRead制御を指示したときに、選択回路１５
で選択されてセルバッファメモリ１１のアドレス９４と
して与えられる。セルバッファメモリ１１はこのアドレ
ス９４にあるセルデ−タ８７を読み出して出力する。さ
らに次のクロック８２で、Read用ＣＡＭ13a とWrite 用
ＣＡＭ13ｂ双方の該当アドレスに、使用／未使用ビット
=0を書き込み、更新する。すなわち、図２でWrite 用Ｃ
ＡＭ制御信号92b とRead用ＣＡＭ制御信号92a でのＵ
（Update）では、Write 用ＣＡＭ13a とRead用ＣＡＭ13
b の両方を同時に更新する。
【００２４】以上のように、ＣＡＭを２面用意して同時
に検索を行うことにより、検索回数を減らすことがで
き、セルバッファメモリへの１セル書き込みと、セルバ
ッファメモリからの１セル読み出しの操作を３回のアク
セスで実現できる。
に検索を行うことにより、検索回数を減らすことがで
き、セルバッファメモリへの１セル書き込みと、セルバ
ッファメモリからの１セル読み出しの操作を３回のアク
セスで実現できる。
【００２５】図３は本発明の第２の実施例の形態のメモ
リ制御部９のブロック図である。また、図４はメモリ制
御部９の代表的な信号のタイミングチャ−トである。図
３においては、クラス１〜４用のＣＡＭ13a 〜13d が設
けられ、これに伴ってラッチ回路14a 〜14d 及び各信号
91a 〜93d,91b 〜91d が設けられている。
リ制御部９のブロック図である。また、図４はメモリ制
御部９の代表的な信号のタイミングチャ−トである。図
３においては、クラス１〜４用のＣＡＭ13a 〜13d が設
けられ、これに伴ってラッチ回路14a 〜14d 及び各信号
91a 〜93d,91b 〜91d が設けられている。
【００２６】次に上記構成による動作について説明す
る。図３におけるクラス１〜４用のＣＡＭ13a 〜ＣＡＭ
13d のデ−タ領域には、使用／未使用を示すビットと、
出力ポ−ト番号などのようなＦＩＦＯを識別する番号
と、それぞれのＦＩＦＯ内での格納順序を示すシ−ケン
ス番号を格納するようにする。クラス１〜クラス４は、
出力ポ−ト毎のＦＩＦＯをサ−ビスクラス単位に分割
し、読み出し時に優先制御を行うことにより、遅延に関
する複数の品質クラスを実現するものである。なお、４
クラスは一例であり、クラス数には制限はない。一般的
な優先制御の例としては、低優先クラスのＦＩＦＯは、
それよりも高優先クラスのＦＩＦＯにセルが蓄積されて
いない状態で初めて読み出すことができるといったもの
である。
る。図３におけるクラス１〜４用のＣＡＭ13a 〜ＣＡＭ
13d のデ−タ領域には、使用／未使用を示すビットと、
出力ポ−ト番号などのようなＦＩＦＯを識別する番号
と、それぞれのＦＩＦＯ内での格納順序を示すシ−ケン
ス番号を格納するようにする。クラス１〜クラス４は、
出力ポ−ト毎のＦＩＦＯをサ−ビスクラス単位に分割
し、読み出し時に優先制御を行うことにより、遅延に関
する複数の品質クラスを実現するものである。なお、４
クラスは一例であり、クラス数には制限はない。一般的
な優先制御の例としては、低優先クラスのＦＩＦＯは、
それよりも高優先クラスのＦＩＦＯにセルが蓄積されて
いない状態で初めて読み出すことができるといったもの
である。
【００２７】これらのＣＡＭ13a 〜ＣＡＭ13d のアドレ
スは、セルバッファメモリ１１のアドレスを重なること
無く分割したものとする。但し、ＣＡＭ13a 〜ＣＡＭ13
d のそれぞれのアドレス空間は固定的であっても、設定
変更可能であっても良い。そして、アドレスが一致しな
いように分割しているということは、それぞれが独立に
動作して良いことを意味する。但し、その場合はクラス
間でセルバッファメモリ１１のアドレス空間を融通し合
うことはできない。
スは、セルバッファメモリ１１のアドレスを重なること
無く分割したものとする。但し、ＣＡＭ13a 〜ＣＡＭ13
d のそれぞれのアドレス空間は固定的であっても、設定
変更可能であっても良い。そして、アドレスが一致しな
いように分割しているということは、それぞれが独立に
動作して良いことを意味する。但し、その場合はクラス
間でセルバッファメモリ１１のアドレス空間を融通し合
うことはできない。
【００２８】ＣＡＭ制御部１２には、それぞれのクラス
のそれぞれのＦＩＦＯの先頭シ−ケンス番号、最後尾シ
−ケンス番号を記憶しておく。まずセルデ−タ８４が入
力されると、セルバッファメモリ１１にこれを格納（書
き込み）しなければならない。このとき、ＣＡＭ制御回
路１２はセルデ−タ８４の出力先すなわち格納すべきク
ラス番号とＦＩＦＯ番号を出力制御信号８５から得る。
さらに、ＣＡＭ制御回路１２は該当するクラス番号のＣ
ＡＭ（例えば13b ）に対して、そのＣＡＭ内の未使用ア
ドレスを検索する指示を出す。これは、ＣＡＭデ−タ91
b 中の使用／未使用ビットのみ０（０は未使用を表す）
として、他のビットを全てマスクして検索することで実
現する。
のそれぞれのＦＩＦＯの先頭シ−ケンス番号、最後尾シ
−ケンス番号を記憶しておく。まずセルデ−タ８４が入
力されると、セルバッファメモリ１１にこれを格納（書
き込み）しなければならない。このとき、ＣＡＭ制御回
路１２はセルデ−タ８４の出力先すなわち格納すべきク
ラス番号とＦＩＦＯ番号を出力制御信号８５から得る。
さらに、ＣＡＭ制御回路１２は該当するクラス番号のＣ
ＡＭ（例えば13b ）に対して、そのＣＡＭ内の未使用ア
ドレスを検索する指示を出す。これは、ＣＡＭデ−タ91
b 中の使用／未使用ビットのみ０（０は未使用を表す）
として、他のビットを全てマスクして検索することで実
現する。
【００２９】こうして得られたアドレス93b は、ラッチ
回路14b で次のクロックでラッチされると共に、ＣＡＭ
制御回路１２に戻される。そして、同時に該当するＣＡ
Ｍのアドレスに、使用／未使用ビット=1とＦＩＦＯ番号
と最後尾シ−ケンス番号に１を加えた値を書き込む。ま
たＣＡＭ制御回路１２は該当するクラス番号のＦＩＦＯ
の最後尾シ−ケンス番号が１進んだことを記憶してお
く。ラッチされたアドレス93b は、セルバッファメモリ
の書き込みサイクルまで保持される。ライトサイクル
で、ＣＡＭ制御回路１２はセルバッファメモリ１１のＷ
制御信号９５をWrite 制御にして、選択回路１５をＷＡ
（Write Addres）93bを出力するように切替え、これを
セルバッファメモリ１１の書き込みアドレス94として与
える。セルバッファメモリ１１は該当のアドレスにセル
デ−タを書き込む。
回路14b で次のクロックでラッチされると共に、ＣＡＭ
制御回路１２に戻される。そして、同時に該当するＣＡ
Ｍのアドレスに、使用／未使用ビット=1とＦＩＦＯ番号
と最後尾シ−ケンス番号に１を加えた値を書き込む。ま
たＣＡＭ制御回路１２は該当するクラス番号のＦＩＦＯ
の最後尾シ−ケンス番号が１進んだことを記憶してお
く。ラッチされたアドレス93b は、セルバッファメモリ
の書き込みサイクルまで保持される。ライトサイクル
で、ＣＡＭ制御回路１２はセルバッファメモリ１１のＷ
制御信号９５をWrite 制御にして、選択回路１５をＷＡ
（Write Addres）93bを出力するように切替え、これを
セルバッファメモリ１１の書き込みアドレス94として与
える。セルバッファメモリ１１は該当のアドレスにセル
デ−タを書き込む。
【００３０】また、セルバッファメモリ１１からセルデ
−タ８７を読み出すための準備操作を、上記書き込み操
作と並行して行う。読み出しは、ＣＡＭ制御回路１２が
指定したクラス番号のＦＩＦＯから行う。ＣＡＭ制御回
路１２は出力ポ−トを決められた順に巡回し、該当出力
ポ−トのクラス１〜４のそれぞれのＦＩＦＯ間で優先制
御を行い、一つのクラス番号とＦＩＦＯ番号を指定す
る。ＣＡＭ制御回路１２は、各ＦＩＦＯの最後尾シ−ケ
ンス番号と先頭シ−ケンス番号との差を計算してＦＩＦ
Ｏ内の蓄積セル数を求め、優先制御を行う。
−タ８７を読み出すための準備操作を、上記書き込み操
作と並行して行う。読み出しは、ＣＡＭ制御回路１２が
指定したクラス番号のＦＩＦＯから行う。ＣＡＭ制御回
路１２は出力ポ−トを決められた順に巡回し、該当出力
ポ−トのクラス１〜４のそれぞれのＦＩＦＯ間で優先制
御を行い、一つのクラス番号とＦＩＦＯ番号を指定す
る。ＣＡＭ制御回路１２は、各ＦＩＦＯの最後尾シ−ケ
ンス番号と先頭シ−ケンス番号との差を計算してＦＩＦ
Ｏ内の蓄積セル数を求め、優先制御を行う。
【００３１】まず、ＣＡＭ制御回路１２が指定したクラ
ス（例えばクラス１）のＦＩＦＯ番号とそれが記憶して
いる最後尾シ−ケンス番号と使用／未使用ビット＝１
（１は使用を表す）を、該当するクラス１のＣＡＭデ−
タ91a としてクラス１用ＣＡＭ13a を検索する。こうし
て得られたアドレス93a は、ラッチ回路14a でラッチさ
れると共に、ＣＡＭ制御回路１２に戻される。
ス（例えばクラス１）のＦＩＦＯ番号とそれが記憶して
いる最後尾シ−ケンス番号と使用／未使用ビット＝１
（１は使用を表す）を、該当するクラス１のＣＡＭデ−
タ91a としてクラス１用ＣＡＭ13a を検索する。こうし
て得られたアドレス93a は、ラッチ回路14a でラッチさ
れると共に、ＣＡＭ制御回路１２に戻される。
【００３２】次のクロックでラッチされたＲＡ（Read A
ddress）93a はＣＡＭ制御回路１２からのＷ／Ｒ制御信
号９５がRead制御を指示したときに、選択回路１５で選
択されてセルバッファメモリ１１のアドレス９４として
与えられる。セルバッファメモリ１１はこのアドレス９
４にあるセルデ−タ８７を読み出して出力する。それと
同時に、クラス１用ＣＡＭ13a の該当アドレスに、使用
／未使用ビット＝０を書き込み、更新する。
ddress）93a はＣＡＭ制御回路１２からのＷ／Ｒ制御信
号９５がRead制御を指示したときに、選択回路１５で選
択されてセルバッファメモリ１１のアドレス９４として
与えられる。セルバッファメモリ１１はこのアドレス９
４にあるセルデ−タ８７を読み出して出力する。それと
同時に、クラス１用ＣＡＭ13a の該当アドレスに、使用
／未使用ビット＝０を書き込み、更新する。
【００３３】以上は読み出しクラスと書き込みクラスと
が異なる場合の手順を示しているが、読み出しクラスと
書き込みクラスとが同じ場合には、先に述べた書き込み
のためのＣＡＭの検索を省略し、読み出しのために検索
したアドレスをそのまま次の書き込みアドレスとして与
える。例えばクラス３のＦＩＦＯからの読み出しを行っ
た時に、クラス３のセルが入力された場合、読み出し操
作においてクラス３用ＣＡＭ13c を先頭シ−ケンス番号
で検索して得られたアドレス93c を、書き込みをするセ
ルのためのアドレスに割り当てる。該当アドレスはセル
バッファメモリ１１のライトサイクルまで保持し、その
間にＣＡＭ13c の該当アドレスは、新たなセルデ−タ84
のＦＩＦＯ番号と最後尾シ−ケンス番号に１を加えた値
を書き込み、更新する。ＣＡＭ制御回路１２は、読み出
したＦＩＦＯの先頭シ−ケンス番号に１を加えた値を記
憶すると共に、書き込んだＦＩＦＯの最後尾シ−ケンス
番号に１を加えた値を記憶しておく。
が異なる場合の手順を示しているが、読み出しクラスと
書き込みクラスとが同じ場合には、先に述べた書き込み
のためのＣＡＭの検索を省略し、読み出しのために検索
したアドレスをそのまま次の書き込みアドレスとして与
える。例えばクラス３のＦＩＦＯからの読み出しを行っ
た時に、クラス３のセルが入力された場合、読み出し操
作においてクラス３用ＣＡＭ13c を先頭シ−ケンス番号
で検索して得られたアドレス93c を、書き込みをするセ
ルのためのアドレスに割り当てる。該当アドレスはセル
バッファメモリ１１のライトサイクルまで保持し、その
間にＣＡＭ13c の該当アドレスは、新たなセルデ−タ84
のＦＩＦＯ番号と最後尾シ−ケンス番号に１を加えた値
を書き込み、更新する。ＣＡＭ制御回路１２は、読み出
したＦＩＦＯの先頭シ−ケンス番号に１を加えた値を記
憶すると共に、書き込んだＦＩＦＯの最後尾シ−ケンス
番号に１を加えた値を記憶しておく。
【００３４】以上のように、アドレス空間が一致しない
複数のＣＡＭを用意にて、独立に検索、更新を行うとと
もに、読み出しと書き込みが同時に発生したアドレス空
間では、読み出しアドレスを書き込みアドレスとして再
利用することにより、書き込みと読み出しの操作を同時
に行って、ＣＡＭの検索回数を減らすことができ、セル
バッファメモリの１セル書き込みと、セルバッファメモ
リからの１セル読み出しの操作を２回のアクセスで実現
できる。
複数のＣＡＭを用意にて、独立に検索、更新を行うとと
もに、読み出しと書き込みが同時に発生したアドレス空
間では、読み出しアドレスを書き込みアドレスとして再
利用することにより、書き込みと読み出しの操作を同時
に行って、ＣＡＭの検索回数を減らすことができ、セル
バッファメモリの１セル書き込みと、セルバッファメモ
リからの１セル読み出しの操作を２回のアクセスで実現
できる。
【００３５】
【発明の効果】本発明による第１の効果は、共有バッフ
ァ型ＡＴＭスイッチにおけるアドレス検索時間を短縮す
ることができ、これにより、ＡＴＭスイッチのスル−プ
ット（最大処理速度）を高速にすることができる。具体
的には実施の形態に示すように、従来のＣＡＭを用いた
実現方法の３／２倍から２倍のスル−プットを持つスイ
ッチが実現可能である。
ァ型ＡＴＭスイッチにおけるアドレス検索時間を短縮す
ることができ、これにより、ＡＴＭスイッチのスル−プ
ット（最大処理速度）を高速にすることができる。具体
的には実施の形態に示すように、従来のＣＡＭを用いた
実現方法の３／２倍から２倍のスル−プットを持つスイ
ッチが実現可能である。
【００３６】また、アドレスを管理する第２の記憶手段
を２個設け、書き込みアドレスと読み出しアドレスを同
時に検索することにより、検索回数を減らすことができ
る。
を２個設け、書き込みアドレスと読み出しアドレスを同
時に検索することにより、検索回数を減らすことができ
る。
【００３７】さらにアドレスが重複しないようにアドレ
ス空間を分割して第２の記憶手段を複数個設け、異なる
アドレス空間での読み出しと書き込み処理を並列化する
とともに、同一のアドレス空間への読み出しと書き込み
が発生した場合に、読み出しアドレスを書き込みアドレ
スに再利用することにより、検索回数を減らすことがで
きる。
ス空間を分割して第２の記憶手段を複数個設け、異なる
アドレス空間での読み出しと書き込み処理を並列化する
とともに、同一のアドレス空間への読み出しと書き込み
が発生した場合に、読み出しアドレスを書き込みアドレ
スに再利用することにより、検索回数を減らすことがで
きる。
【図１】本発明の第１の実施の形態によるＡＴＭスイッ
チのメモリ制御回路を示すブロック図である。
チのメモリ制御回路を示すブロック図である。
【図２】第１の実施の形態の動作を示すタイミングチャ
−トである。
−トである。
【図３】本発明の第２の実施の形態によるＡＴＭスイッ
チのメモリ制御回路を示すブロック図である。
チのメモリ制御回路を示すブロック図である。
【図４】第２の実施の形態の動作を示すタイミングチャ
−トである。
−トである。
【図５】従来の一般的な共有バッファ型ＡＴＭスイッチ
のブロック図である。
のブロック図である。
【図６】従来のＡＴＭスイッチのメモリ制御回路のブロ
ック図である。
ック図である。
【図７】従来のメモリ制御回路の動作を示すタイミング
チャ−トである。
チャ−トである。
８ セル分離部 ９ メモリ制御部 １０ セル多重部 １１ セルバッファメモリ １２ ＣＡＭ制御回路 １３ａ〜１３ｄ ＣＡＭ １５ 選択回路 ８１ 入力セル ８４ 入力セルデ−タ ８５ 出力制御信号 ８６ メモリ制御信号 ８７ 出力セルデ−タ ８８ 出力セル ９１ａ〜９１ｄ ＣＭデ−タ ９２ａ〜９２ｄ ＣＡＭ制御信号 ９３ａ〜９３ｄ アドレス ９４ アドレス ９５ セルバッファメモリＷ／Ｒ制御信号
Claims (4)
- 【請求項１】 複数の入出力ポ−トを有し、各入力ポ−
トからのＡＴＭセルを多重化し、多重化されたセルデ−
タを各入出力ポ−トに共通の第１の記憶手段に蓄積し、
この第１の記憶手段から上記蓄積されたセルデ−タを読
み出し各出力ポ−ト毎に分離するようにしたＡＴＭスイ
ッチにおいて、 上記第１の記憶手段のアドレスの使用状態と、書き込ま
れたセルデ−タの出力ポ−ト番号と、出力ポ−ト毎の読
み出し順序を示すシ−ケンス番号とを記憶する２個の第
２の記憶手段と、 上記２個の第２の記憶手段の各記憶内容を照合すること
により上記第１の記憶手段の空きアドレスを検索し、同
時に各出力ポ−トからのセルデ−タ格納アドレスを検索
し、上記第１の記憶手段へのセルデ−タ書き込み読み出
し制御を行う制御手段とを備え、 上記制御手段は、一方の第２記憶手段の記憶内容を照合
することにより上記第１の記憶手段の空きアドレスを検
索し、同時に他方の第２の記憶手段の記憶内容を照合す
ることにより各出力ポ−トからのセルデ−タ格納アドレ
スを検索し、上記第１の記憶手段へのセルデ−タ書き込
み読み出し制御を行うことを特徴とするＡＴＭスイッ
チ。 - 【請求項２】 複数の入出力ポ−トを有し、各入力ポ−
トからのＡＴＭセルを多重化し、多重化されたセルデ−
タを各入出力ポ−トに共通の第１の記憶手段に蓄積し、
この第１の記憶手段から上記蓄積されたセルデ−タを読
み出し各出力ポ−ト毎に分離するようにしたＡＴＭスイ
ッチにおいて、 上記第１の記憶手段のアドレスの使用状態と、書き込ま
れたセルデ−タの出力ポ−ト番号と、出力ポ−ト毎の読
み出し順序を示すシ−ケンス番号とを記憶する複数の第
２の記憶手段と、 上記複数の第２の記憶手段の各記憶内容を照合すること
により上記第１の記憶手段の空きアドレスを検索し、同
時に各出力ポ−トからのセルデ−タ格納アドレスを検索
し、上記第１の記憶手段へのセルデ−タ書き込み読み出
し制御を行う制御手段とを備え、 上記第２の記憶手段を複数のサ−ビスクラス毎に設け、
上記制御手段は、異なるサ−ビスクラスのセルデ−タが
上記第１の記憶手段に同時に入出力されるときは、それ
ぞれの第２の記憶手段を同時に検索して空きアドレス及
びセルデ−タ格納アドレスを得、同一のサ−ビスクラス
のセルデ−タが上記第１の記憶手段に入出力されるとき
は、セルデ−タ格納アドレスを検索した後、これを空き
アドレスとして再利用することを特徴とするＡＴＭスイ
ッチ。 - 【請求項３】 上記サ−ビスクラス毎の上記第２の記憶
手段のサイズが可変である請求項２記載のＡＴＭスイッ
チ。 - 【請求項４】 複数のセルデ−タを単位とするブロック
アドレスを上記第１の記憶手段に定義して、このブロッ
クアドレスを上記第２の記憶手段のアドレスに対応させ
ることを特徴とする請求項１又は２記載のＡＴＭスイッ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23785996A JP2964958B2 (ja) | 1996-09-09 | 1996-09-09 | Ａｔｍスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23785996A JP2964958B2 (ja) | 1996-09-09 | 1996-09-09 | Ａｔｍスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084351A JPH1084351A (ja) | 1998-03-31 |
| JP2964958B2 true JP2964958B2 (ja) | 1999-10-18 |
Family
ID=17021480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23785996A Expired - Lifetime JP2964958B2 (ja) | 1996-09-09 | 1996-09-09 | Ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964958B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352855B1 (ko) * | 1999-12-27 | 2002-09-16 | 엘지전자 주식회사 | 통신 시스템의 에이에이엘2를 이용한 에이티엠 셀송신장치 |
-
1996
- 1996-09-09 JP JP23785996A patent/JP2964958B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1084351A (ja) | 1998-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990713 |