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JPH02237160A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH02237160A
JPH02237160A JP1056331A JP5633189A JPH02237160A JP H02237160 A JPH02237160 A JP H02237160A JP 1056331 A JP1056331 A JP 1056331A JP 5633189 A JP5633189 A JP 5633189A JP H02237160 A JPH02237160 A JP H02237160A
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JP
Japan
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region
impurity concentration
channel
substrate
channel region
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JP1056331A
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JPH0734475B2 (ja
Inventor
Masayuki Yoshida
正之 吉田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to EP90104525A priority patent/EP0387722B1/en
Priority to DE69015666T priority patent/DE69015666T2/de
Priority to KR1019900003221A priority patent/KR930008536B1/ko
Priority to US07/491,470 priority patent/US5031008A/en
Publication of JPH02237160A publication Critical patent/JPH02237160A/ja
Publication of JPH0734475B2 publication Critical patent/JPH0734475B2/ja
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    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
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    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、異なる不純物濃度の領域によりトランジス
タのチャネル領域が形成された半導体装置に関する。
（従来の技術） 従来から知られている一般的なＭＯＳ型トランジスタの
構造としては、例えば第６図に示すようなものがある。
第６図はＮチャネルのＭＯＳ型トランジスタの構造を示
す断面図である。
第６図において、トランジスタはＰ型の半導体基板１に
形成されており、そのゲート電極３が基板１上にゲート
酸化１１５を介してＮ型の多結晶シリコンで形成され、
このゲート電極３をはさむように基板１中にドレイン領
域７及びソース領域が対向して形成されている。
このような構造において、しきい値電圧を０．６ｖ〜０
．８Ｖ程度の比較的深い値に設定するためには、基板１
のＰ型不純物濃度をかなり高くする必要がある。このこ
とは、ゲート電極ｆｆ３Ｎ型＾ 不純物が導入された多結晶シリコンを用いた場合には、
ゲーｈｍ極３と基板１との仕事関数差が大きくなるため
、基板１の不純物濃度を高めてチャネル領域１１の表面
を反転させにくくする必要があるからである。
一方、素子の微細化にともないゲート酸化膜３を薄膜化
した場合に、深いしきい値電圧を得るためには、基板の
不純物濃度を高濃度にしていかなければならない。これ
は、素子を微細化した場合であってもしきい値電圧を浅
くすると、リーク電流の増加を招くために、しきい値電
圧をあまり浅くできないことによる。したがって、素子
の微細化にともなって、基板の不純物濃度は増加するこ
とになる。
このように、基板の不純物濃度が高くなると、キャリア
の移動度の低下を招くことになる。これは、基板の不純
物濃度が高くなると、基板に対する垂直方向の電界が増
加することによるキャリアの表面散乱と、不純物増加に
よる不純物散乱とが関与するためである。また、基板の
不純濃度が高くなると、基板バイアス印加時にしきい値
電圧が深い値に変化する変化量（バックバイアス効果）
が増大する。これらにより、素子の特性が低下すること
になる。
一方、ゲート電極３を高融点金属あるいはそのシリサイ
ド、またはアンドープ（不純物が導入されていない）多
結晶シリコンで形成した場合には、ゲート電極３と基板
１との仕事関数差が小さくなるため、深いしきい値電圧
を得る場合であっても基板の不純物濃度を低くすること
が可能である。
しかしながら、このような場合には、ドレイン領域７及
びソース領域９からチャネル領域１１へ空乏層が伸びや
すくなる。このため、ドレイン領域７及びソース領域９
から伸びた空乏層が接すると、ドレイン領域７とソー・
ス領域９間が短絡して、バンチスルー現象を引き起こす
ことになる。また、伸びた空乏層が接しない場合であっ
ても、ヂャネル領域１１へ広がると、短チャネル効果を
引き起こすことになる。
そこで、このようなバンチスルー現象や短チャネル効果
を抑制する構造として、Ｐポケット構造と呼ばれる構造
が、文献ｒ　Ｉ　Ｅ　ＤＭ８　２　　ＴｅｃｈＤｉｇｅ
ｓｔ（１９８２）　，　ＰＰ　７１８　〜７２１，Ｓｏ
ｌｋｉ　Ｏｇｕｒａ，　ｅｔａ１．」等により知られて
いる。
第７図は、Ｐポケット構造を有するＮチャネルのＭＯＳ
型トランジスタの構造断面図である。
第７図において、Ｐ型の不純物を高濃度に導入したＰポ
ケット領域１３は、Ｓｉ０２の側壁１５を形成する技術
を用いてドレイン領域７とソース領域９間における側壁
１５下の深い位置に形成されている。このＰポケット領
域１３により、ドレイン領域７及びソース領域９からの
空乏層の伸びを抑えるようにして、パンチスルーを防止
するようにしている。
このような構造にあって、Ｐポケット領域１３はＰ型高
濃度領域で高抵抗となるため、側壁１５の直下に形成す
ると、駆動力が低下し、又チャネル領域に高電界が生じ
てホットエレクトロンが発生することになる。このため
、Ｐポケット領域１３は、チャネル領域の表面付近より
も深い位置に形成しなければならない。
（発明が解決しようとする課題） 上記したように、ＭＯＳ型トランジスタにおいて、ゲー
ト電極をＮ型不純物が導入された多結晶シリコンで形成
した場合に、ある程度深いしきい値電圧を得ようとする
と、基板の不純物濃度を高くしなければならない。しか
しながら、基板の不純物濃度を高くすると、キャリア移
動度の低下やバックバイアス効果が大きくなる。このた
め、高速動作が困難になるとともに、電流駆動能力の低
下を招いていた。
一方、ゲート電極を不純物が導入されていないアンドー
プの多結晶シリコン、あるいは高融点金属またはそのシ
リサイドで形成した場合には、基板の不純物濃度を低Ｉ
ｓ度にしても、ある程度の深いしきい値電圧を得ること
が可能となる。
しかしながら、基板を低濃度にするとにより、パンチス
ルー現象や短チャネル効果を招き、［７きい値電圧の低
下を招いていた。
そこで、このような不具合を改善するものとして、Ｐポ
ケット構造と呼ばれる構造が知られているが、このよう
な構造にあっても、基板におけるチャネル領域表面の不
純物濃度を低濃度にすることは困難であった。
このように、上記したいずれの場合にあっても、高速動
作を可能にするとともに電流駆動能力を向上させ、かつ
バンチスルー現象や短チャネル効果を抑制することは極
めて困難であった。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、バンチスルー現象や短チャ
ネル効果を招くことなく、高速動作、高電流駆動能力を
可能とした半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、ＦＥＴ（電界
効果トランジスタ）のチャネル領域が複数の異なる不純
物濃度で形成され、不純物濃度が高いチャネル領域のし
きい値は不純物度が低いチャネル領域のしきい値に比べ
て浅いことを要旨とする。
（作用） 上記構造において、この発明は、不純物濃度が高いチャ
ネル領域にあっては、ドレイン領域及びソース領域の空
乏層の伸びを抑制するとともに、低しきい値及び低抵抗
化を図っている。一方、不純物濃度が低いチャネル領域
にあっては、高しきい値及びキャリア移動度の低下を防
止している。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る半導体装置の構造を
示す断面図である。同図に示す実施例は、この発明をＮ
チャネルのＭＯＳ型トランジスタに適用したものである
。
第１図において、Ｎチャネルのトランジスタは、Ｐ型の
単結晶シリコン基板２１上に形成されており、そのゲー
ト電極２３がゲート絶縁膜２５を介して基板２１上に形
成され、ソース領域２７及びドレイン領域２９がゲート
電極２３をはさみ込むように基板２１中に対向するよう
に形成されている。
ゲート電極２３は、その中央領域がアンドーブの多結晶
シリコンからなるアンドーブ多結晶シリコンゲート２３
ａと、中央領域をはさみ込むゲートｉ極２３の側部は、
Ｎ型の不純物が導入された多結晶シリコンからなるＮ型
多結晶シリコンゲート２３ｂで形成されている。
ソース領域２７及びドレイン領域２９は、それぞれの下
部領域及びＮ型多結晶シリコンゲート２３ｂ下のソース
領域２７及びドレイン領域２９の側部領域に、基板２１
と同導電型で基板２１の不純物濃度よりも濃いＰ型不純
物領域３１が形成されてる。また、ソース領域２７及び
ドレイン領域２９には、バッシベーション膜としてのＳ
ｉ０２膜３３に開口されたコンタク１・ホールを介して
Ａ愛の配線３５が接続されている。なお、このように形
成されたトランジスタは、フィールド酸化膜３７からな
る素子分離領域により他の素子と分離されている。
次に、第１図に示した構造のトランジスタの製造方法の
一実施例を第２図（ａ）乃至同図（ｄ）に示す工程断面
図を用いて説明する。
まず、不純物濃度が３Ｘ１０”ａｍ−’程度のＰ型の単
結晶シリコン基板２１上に、トランジスタを形成しよう
とする領域を囲むように、素子分離領域となる６０００
人程度のフィールド酸化膜３７を形成する。つづいて、
このフィールド酸化膜３７で囲まれた基板２１上に厚さ
１００人程度のゲー１・酸化膜２５を形成した後、全面
に厚さ２０００Ａ程度のアンドープの多結晶シリコン膜
（図示せず）をＣＶＤ法により形成する。続いて、この
多結晶シリコン膜上にレジスト材を塗布した後、バター
ニングしてゲー１・電極形成部予定領域外を除去したレ
ジストパターン４１を形成する。このレジストパターン
４１をマスクとして、多結晶シリコン膜を反応性イオン
エッチング（ＲＩＥ）法によりエッチング処理し、アン
ドーブの多結晶シリコンからなるゲーｚｔ極２３を形成
する（第２図（ａ））。
次に、酸素プラズマ処理によりレジストパターン４１を
後退させて、ゲート電極２３の両側部を露出させる。こ
のような状態において、後退させたレジストパターン４
３をマスクにして、Ａｓイオンを加速エネルギー２０Ｋ
ｅＶ，濃度５×１０”ａｍ−２程度の条件下で注入拡散
する。これにより、露出された多結晶シリコン膜にＮ型
の不純物であるＡｓが導入され、アンドーブ多結晶シリ
コンゲート２３ａとＮ型多結晶シリコンゲート２３ｂと
からなるゲート電極２３が形成される。また、このゲー
ト電極２３の両側基板２１中に、Ｎ型の拡散層からなる
ソース領域２７及びドレイン領域２９が形成される（第
２図（ｂ））。
次に、Ｐ型の不純物となるＢイオンを加速エネルギー１
００ＫｅＶ，濃度Ｉ　Ｘ　１　０　ｌ２ｃ　ｍ−２程度
の比較的高エネルギー高濃度の条件下で注入した後、レ
ジストパターン４３を除去し６００℃程度の温度でラン
ブアニール処理を行なう。この時に、Ｂイオンを比較的
高エネルギーで注入するので、Ｂイオンの射程距離は、
約３０００人程度と比較的深くなる。これにより、Ｎ型
多結晶シリコンゲ＝ｌ−２３ｂ下のチャネル領域となる
基板２１表面と、ソース領域２７及びドレイン領域２９
の下部に、基板２１の不純物濃度よりも濃いＰ型不純物
領域３１を形成する（第２図（Ｃ））。
次に、全面にパッシベーション膜となるＳｔＯ２膜３３
を形成する。続いて、ソース領域２７及びドレイン領域
２９上に対応したＳｉ０２膜３３を選択的に除去し、コ
ンタクトホールを開口形成する。ひき続いて、コンタク
トホールにＡＩの配線３５をソース領域２７及びドレイ
ン領域２９に接続されるように形成する。これにより、
第１図に示すＮチャネルのＭＯＳトランジスタが形成さ
れる（第２図（ｄ））。
次に、この発明の他の実施例について説明する。
第３図はこの発明の他の実施例に係る半導体装置となる
Ｎチャネルのトランジスタの構造を示す断面図である。
この実施例の特徴とするところは、前記実施例のゲート
電極の中央領域がアンドープの多結晶シリコンで形成さ
れていたのに対して、ゲート電極の中央領域をモリブデ
ンシリサイドで形成したことにある。
次に、この構造のトランジスタの製造方法の一実施例を
、第４図（ａ）乃至同図（ｄ）に示す工程断面を参照し
て説明する。
まず、不純物濃度が３Ｘ１０”ｃｍ−３程度のＰ型の単
結晶シリコン基板５３に、トランジスタを形成しようと
する領域を囲むように、シリコン窒化膜からなるフィー
ルド酸化膜５３を形成する。
つづいて、このフィールド酸化膜５３で囲まれた基板５
１上に厚さ１００人程度のゲート酸化膜５５を形成した
後、全面に厚さ５０００人程度のモリブデンシリサイド
（図示せず）及びこのモリブデンシリサイドの上にシリ
コン酸化膜（図示せず）を堆積形成する。続いて、バタ
ーニングされたレジスト材（図示せず）をマスクとして
、シリコン酸化膜及びモリブデンシリサイドを反応性イ
オンエッチング（Ｒ　Ｉ　Ｅ）法により順次エッチン処
理する。これにより、上部にシリコン酸化膜５７が形成
されたモリブデンシリサイドからなるゲート電極のモリ
ブデンシリサイドゲート５９ａを形成する。ひき続いて
、Ｂイオンを加速エネルギー８ＯＫｅＶで濃度８Ｘ１０
”Ｃｍ−２程度、加速エネルギー３０ＫｅＶで濃度８×
１０目ｃｍ−２程度の条件下で注入する。その後、６０
０℃程度の温度でランブアニール処理を行なう。これに
より、モリブデンシリサイドゲート５９ａをはさみ込む
ように基板５１中に、基板５１の不純物濃度よりも濃い
Ｐ型不純物領域６１を形成する（第４図（ａ））。
次に、Ｎ型の不純物となるヒ素をドープした多結晶シリ
コンを全面に３　０　０　０Ａ程度の厚さに堆積する。
その後、堆積された多結晶シリコンを反応性イオンエッ
チング（Ｒ　Ｉ　Ｅ）法によりエッチバックする。これ
により、モリブデンシリサイドゲート５９ａの側壁に、
Ｎ型の多結晶シリコンからなるＮ型多結晶シリコンゲー
ト５９ｂが形成される（第４図（ｂ））。
次に、モリブデンシリサイドゲート５９ａとＮ型多結晶
シリコンゲート５９ｂをマスクとして、Ａｓイオンを加
速エネルギー３０ＫｅＶ．濃度５Ｘ　１　０　”ｃ　ｍ
’の条件下でイオン注入する。その後、ランプアニール
処理を行ない、Ｎ型のソース領域６３及びドレイン領域
６５をＰ型不純物領域６１中に形成する。（第４図（Ｃ
））。
次に、バッシベーション膜となるＳｉ０２１１ｉ６７を
形成した後、ソース領域６３及びドレイン領域６５に対
応したＳｉ０２膜６７を選択的に除去し、コンタクトホ
ールを開口形成する。続いて、コンタクトホールにＡ髪
の配線６９をソース領域６３及びドレイン領域６５に接
続されるように形成する。これにより、第３図に示すＮ
チャネルのＭＯＳ｝ランジスタが形成される（第４図（
ｄ））上記した２つの実施例において、チャネル領域の
不純物濃度に対するトランジスタのしきい値電圧の関係
は、第５図に示すようになる。第５図から明らかなよう
に、しきい値電圧は、ゲート電極が不純物を含んでいる
か否かにより、その仕事関数差分だけ変動することにな
る。すなわち、不純物を含むゲート電極のしきい値電圧
は、含まないゲート電極に比べて同等のチャネル領域の
不純物濃度に対してかなり浅く抑えられている。このこ
とから、上記に示した実施例のトランジスタにあっては
、アンドープ多結晶シリコンゲート２３ａ及びモリブデ
ンシリサイドゲート５９ａ下の領域のしきい値電圧は約
０．７Ｖ程度、Ｎ型多結晶シリコンゲート２３ｂ，２９
ｂ下の領域のしきい値電圧は約０，４■程度が得られた
。したがって、チャネル領域におけるソース領域及びド
レイン領域に隣接する領域に、チャネル領域における中
央部のしきい値電圧よりも低いしきい値電圧であって、
かつ不純物濃度が高い領域が形成される。
このような構造のトランジスタにあって、その電流駆動
能力は、第７図に示したモリブデンシリサイドゲートを
用いたトランジスタとほぼ同程度の値が得られ、第６図
に示したような従来のＮ型多結晶シリコンゲートのトラ
ンジスタに比べて、約２０％程度高くなっている。また
、バックバイアス効果も約２０％程度小さくすることが
できた。
電流駆動能力の増大は、基板の不純物濃度の低下による
基板の垂直方向電界によるキャリア移動度の増大による
と考えられる。このことは、素子の微細化が進み、基板
の不純物濃度を上げなければならないような場合には、
クーロン散乱によるキャリア移動度の変動が加わるので
、電流駆動能力の差はより一層顕著なものとなる。
一方、上記実施例におけるトランジスタにあって、短チ
ャネル効果は、第７図に示したモリブデンシリサイドに
よりゲート電極を形成したトランジスタに比べて改善さ
れている。第７図に示したｌ・ランジスタは、そのチャ
ネル長が０．７μｍまでしか正常動作しなかったのに比
べて、上記実施例のトランジスタにあっては、そのチャ
ネル長が０．５μｍまで正常に動作することが可能にな
っている。このことは、トランジスタの微細化が進めら
れた場合であっても、第１図及び第３図に示すＰ型不純
物領域３１．６１の不純物濃度を上げることにより、パ
ンチスルー現象を抑制することができるようになる。
また、このような構造のゲート電極は、Ｎ型多結晶シリ
コンゲートがアンドーブ他結晶シリコンゲートあるいは
シリサイドゲートに対して自己整合的に形成することが
可能となり、優れた制御性、再現性が得られ、上述した
ような効果が確実に得られる。
さらに、このような構造のトランジスタは、第２図ある
いは第４図に示したように、工程数の増加を招くことな
く製造することが可能なため、コストの上昇を抑えるこ
とができる。
なお、この発明は、上記実施例に限定されることはなく
、例えばＰチャネルのトランジスタにあっても、基板、
ソース、ドレイン領域、多結晶シリコンゲートに導入さ
れる不純物のタイプ及びチャネル領域に形成される不純
物領域の極性を逆導電型とすることにより、同様に実施
することができる。
さらに、ゲート電極の中央領域をアンドープ多結晶シリ
コンあるいはモリブデンシリサイドにより形成したが、
Ｎ型多結晶シリコンとＰ型多結晶シリコンの中間の仕事
関数を有するものであれば、同様の効果を得ることは可
能である。
また、第２図に示した実施例にあっては、アンドーブ多
結晶シリコンゲート２３ａとＮ型多結晶シリコンゲート
２３ｂの接合抵抗やこれらのゲートの配線とのコンタク
ト抵抗を低減するために、これらのゲート上に高融点シ
リサイド等を張り付けるようにしても良い。このように
、ゲート電極の上部に他の物質が存在するような場合で
あっても、ゲート電極の仕事関数はゲート酸化膜側によ
って決められるため、上述したような構造にあっても、
同様の効果を得ることができる。
［発明の効果］ 以上説明したように、この発明によれば、不純物濃度が
それぞれ異なる領域によってチャネル領域を形成し、不
純物濃度が高いチャネル領域のしきい値を低いチャネル
領域に比べて浅くしたので、不純物濃度が高いチャネル
領域により空乏層の伸びを抑制できるとともに、この領
域の低抵抗化を図り不純物濃度が低いチャネル領域によ
りキャリア移動度の低下及びバックバイアス効果の増大
を防止することが可能となる。
この結果、パンチスルー現象や短チャネル効果といった
信頼性の低下を招くことなく、高速動作、高電流駆動能
力を可能にすることができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係る半導体装置の構造を
示す断面図、第２図は第１図に示す装置の製造方法を示
す工程断面図、第３図はこの発明の他の実施例に係る半
導体装置の構造を示す断面図、第４図は第３図に示す装
置の製造方法を示す工程断面図、第５図は第１図及び第
３図に示す装置の特性を示す図、第６図及び第７図はＭ
ＯＳ型トランジスタの従来構造を示す断面図である。 ２１．５１・・・単結晶シリコン基板 ２３ａ・・・アンドーブ多結晶シリコンゲート２３ｂ．
５９ｂ・・・Ｎ型多結晶シリコンゲート３１．６１・・
・Ｐ型不純物領域

Claims (2)

    【特許請求の範囲】
  1. （１）ＦＥＴ（電界効果トランジスタ）のチャネル領域
    が複数の異なる不純物濃度で形成され、不純物濃度が高
    いチャネル領域のしきい値は不純物度が低いチャネル領
    域のしきい値に比べて浅いことを特徴とする半導体装置
    。
  2. （２）前記不純物濃度が高いチャネル領域は、その上部
    のゲート電極がトランジスタと同一導電型の不純物を含
    む半導体膜からなり、前記不純物濃度が低いチャネル領
    域はその上部のゲート電極が不純物を含まない半導体膜
    あるいは金属あるいは金属シリサイドからなることを特
    徴とする請求項１記載の半導体装置。
JP1056331A 1989-03-10 1989-03-10 半導体装置 Expired - Fee Related JPH0734475B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1056331A JPH0734475B2 (ja) 1989-03-10 1989-03-10 半導体装置
EP90104525A EP0387722B1 (en) 1989-03-10 1990-03-09 MOSFET transistor with a non uniform threshold voltage in the channel region
DE69015666T DE69015666T2 (de) 1989-03-10 1990-03-09 MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
KR1019900003221A KR930008536B1 (ko) 1989-03-10 1990-03-10 반도체장치
US07/491,470 US5031008A (en) 1989-03-10 1990-03-12 MOSFET transistor

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