JPH11224945A

JPH11224945A - 半導体装置

Info

Publication number: JPH11224945A
Application number: JP10024907A
Authority: JP
Inventors: Yuichi Kitamura; 裕一北村
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1998-02-05
Filing date: 1998-02-05
Publication date: 1999-08-17

Abstract

(57)【要約】【課題】高い耐圧と高い動作速度とを兼備する半導体
装置を提供する。【解決手段】同導電型のソース領域１３およびドレイ
ン領域１４が形成された半導体基板の表面に、一部（図
中１６に相当する部分）が他の部分よりも厚膜に形成さ
れた酸化膜１６、１７を介してゲート電極１８が形成さ
れており、ソース領域とドレイン領域との間のドレイン
領域に接する領域に、ドレイン領域よりも不純物濃度の
低い前記導電型の拡散層１５ａ、１５ｂが形成されてお
り、酸化膜の拡散層とゲート電極との間に介在する部分
が厚膜の部分を含み、拡散層が、不純物濃度の異なる２
以上の領域を有する半導体装置とした。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、高耐圧ＭＯＳ（me
tal oxide semiconductor）トランジスタとして使用さ
れる半導体装置に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタは、半導体基板表面
に絶縁膜を介してゲート電極を形成し、このゲート電極
に電圧を印加することにより半導体表面にチャンネルを
誘発させるものである。従来から、このＭＯＳトランジ
スタの耐圧を向上させる様々な工夫がなされている。そ
のような工夫の一つとして、耐圧低下の原因の一つであ
るドレイン領域の表面近傍での電界集中を低減するた
め、ドレイン領域に隣接した領域に、ドレイン領域より
も低濃度の不純物拡散層を設けることが提案されてい
る。この従来のＭＯＳトランジスタの構造を、ｐ型基板
を使用したｎチャンネルトランジスタを例に、図１７の
断面図を用いて説明する。ｐ型半導体基板５１の一主面
に沿ってｐ型ウェル５２が形成されており、このｐ型ウ
ェル５２内にはｎ型不純物を拡散させることによってソ
ース領域５３とドレイン領域５４が形成されている。更
に、ウェル５２には、ドレイン領域５４に隣接する領域
にｎ型の拡散層５５が形成されている。このようにソー
ス領域、ドレイン領域、拡散層などが形成された基板表
面に、酸化膜５６、５７を介してゲート電極５８が形成
され、ＭＯＳトランジスタが構成されている。このよう
な半導体装置においては、ドレイン電圧印加時に生じる
電界集中を、拡散層５５の空乏化によって緩和すること
ができる。

【０００３】

【発明が解決しようとする課題】ＭＯＳトランジスタに
おいては、チャンネル領域が拡散層５５表面に形成され
るため、チャンネルのオン抵抗は拡散層５５部分の抵抗
によって決まる。上記のような従来のＭＯＳトランジス
タにおいては、一般に、拡散層５５の長さを大きくする
ほど、また拡散層５５の不純物濃度を低くするほど、高
耐圧を達成することができる。しかし、拡散層の長さの
増大や不純物濃度の低下は、拡散層の抵抗の増大、ひい
てはチャンネルのオン抵抗の増大を招いてトランジスタ
の動作速度を低下させる傾向があるため、高耐圧と高速
動作とを両立させることは困難であった。

【０００４】本発明は、高耐圧であり、且つ、動作速度
の速い半導体装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、同導電型のソース領域とド
レイン領域とが形成された半導体基板の表面に、一部が
他の部分よりも厚膜に形成された酸化膜を介してゲート
電極が形成されており、前記ソース領域と前記ドレイン
領域との間の前記ドレイン領域に接する領域に、前記ド
レイン領域よりも不純物濃度の低い前記導電型の拡散層
が形成されており、前記酸化膜の前記拡散層と前記ゲー
ト電極との間に介在する部分が厚膜の部分を含み、前記
拡散層が不純物濃度の異なる２以上の領域を有すること
を特徴とする。また、前記半導体装置においては、前記
拡散層が、前記ソース領域側の端部を含む領域と、この
領域よりも不純物濃度の高い領域とを有することが好ま
しい。

【０００６】このような構成にしたことにより、拡散層
において、不純物濃度の低い領域を形成することによっ
て高耐圧特性を確保しながら、その他の領域の不純物濃
度を比較的高く調整することによりチャンネルのオン抵
抗の低減を図ることができるため、高耐圧と高速動作と
を兼備した半導体装置とすることができる。

【０００７】

【発明の実施の形態】（第１の実施の形態）図１〜図４
は、本発明の半導体装置の構造の例を示す断面図であ
る。半導体基板１１に形成されたｐ型ウェル１２に、ｎ
型のソース領域１３およびドレイン領域１４が形成され
ている。通常、ウェルの表面不純物濃度は１０¹⁵〜１０
¹⁶ｃｍ ^-3程度、拡散深さは３〜２０μｍ程度であり、ソ
ース領域およびドレイン領域の表面不純物濃度は１０¹⁹
〜１０²⁰ｃｍ^-3程度、拡散深さは０．２〜１．５μｍ程
度である。

【０００８】このドレイン領域１４および基板１１表面
に接する領域に、ドレイン領域よりも不純物濃度の低い
ｎ型拡散層１５が形成されており、この拡散層１５は不
純物濃度の異なる２以上の領域、好ましくは２〜３程度
の領域で構成される。これらの領域のうち、ソース領域
側の端部を含む領域の不純物濃度は、耐圧の向上のため
比較的低く、好ましくは表面濃度１０¹⁶〜１０¹⁷ｃｍ^-3
程度に調整される。これに対して他の領域の不純物濃度
は、チャンネルのオン抵抗の低減を図るため、ドレイン
領域の不純物濃度よりも低い範囲内で、できるだけ高濃
度であることが好ましい。拡散層は、例えば、図１（不
純物濃度１５ａ＞１５ｂ）や図２（不純物濃度１５ａ＞
１５ｂ＞１５ｃ）に示すように、不純物濃度がドレイン
領域側からソース領域側に向かう方向（拡散層の長さ方
向）に段階的または連続的に低下するように形成され
る。また、チャンネルは基板表面に形成されるため、図
３に示すように、ドレイン領域近傍に形成される高不純
物濃度領域１５ａが、基板の浅い領域にのみ存在するよ
うな形態であっても、図１に示す例と同様の効果を得る
ことができる。また、図４に示すように拡散層をソース
領域側にも形成し、左右対称な構造を有する半導体装置
としてもよい。なお、拡散層の長さは２〜６μｍ程度、
拡散深さは０．３〜２μｍ程度が適当である。

【０００９】更に、上記のようにソース領域１３、ドレ
イン領域１４、拡散層１５などが形成された基板１１表
面に酸化膜１６、１７を介してゲート電極１８が形成さ
れ、半導体装置が構成される。耐圧低下の原因の一つで
あるドレイン領域表面近傍での電界集中は、ドレイン領
域の近傍にゲート電極が存在することにより生じるもの
である。よって、ドレイン領域とゲート電極とを十分に
絶縁して耐圧向上を確実に図るため、ゲート電極下に形
成される酸化膜のうち、ドレイン領域および拡散層の少
なくとも一部の上方にあたる部分の膜厚を大きく、好ま
しくは５００〜８００ｎｍとする。また、ゲート電極を
ドレイン領域および拡散層の上方を避けて形成すること
によっても、ゲート電極とドレイン領域との間を十分に
絶縁することができる。

【００１０】図５〜図９は、図１に示す半導体装置の製
造方法の一例を説明する工程図である。以下、これらの
図面を用いて、本発明の半導体装置の製造方法について
説明する。

【００１１】まず、ｐ型またはｎ型のシリコン基板１１
に、ホウ素などのｐ型不純物をイオン注入してｐ型ウェ
ル１２を形成する。このウェル１２表面に、熱酸化によ
り膜厚３０ｎｍ程度の酸化膜３０を成長させ、更に、減
圧ＣＶＤにより膜厚１２０ｎｍ程度のシリコン窒化膜３
１を成長させる。このシリコン窒化膜３１をドライエッ
チングによりパターン形成し、後の酸化工程（図８に示
す工程）で厚膜の酸化膜を形成したい部分の窒化膜を除
去する（図５）。

【００１２】不純物のイオン注入によりｎ型拡散層（図
１の１５ａおよび１５ｂ）を形成する（図６および図
７）。このイオン注入を多段階に分割して行うことによ
って、拡散層に不純物濃度の異なる複数の領域を形成す
る。

【００１３】まず、拡散層における高濃度領域（図１の
１５ａ）となる部分のみに不純物イオンが注入されるよ
うにレジスト３２ａをパターン形成した後、ｎ型不純物
イオンを注入する（図６）。この第１のイオン注入は、
例えば、リンイオンを用いて、加速電圧を５０ｋｅＶ、
ドーズ量を５×１０¹²ｃｍ^-2程度として行う。次に、レ
ジスト３２ａを除去し、拡散層を形成する領域の全域
（図１の１５ａおよび１５ｂ）にｎ型不純物イオンを注
入する（図７）。この第２のイオン注入は、例えば、リ
ンイオンを用いて、加速電圧を５０ｋｅＶ、ドーズ量を
２×１０¹²ｃｍ^-2程度として行う。なお、第１のイオン
注入と第２のイオン注入を行う順序は、特に限定するも
のではない。

【００１４】また、ｎ型拡散層の別の形成方法として、
低濃度領域（図１の１５ｂ）となる部分のみにｐ型不純
物をイオン注入する工程と、拡散層形成領域の全域にｎ
型不純物をイオン注入する工程とを行う方法が挙げられ
る。この場合、部分的に注入されるｐ型不純物濃度は、
全域に注入されるｎ型不純物濃度よりも低くする必要が
あり、例えば、ｐ型不純物のイオン注入を加速電圧を５
０ｋｅＶ、ドーズ量を３×１０¹²ｃｍ^-2として行い、ｎ
型不純物のイオン注入を加速電圧を５０ｋｅＶ、ドーズ
量を６×１０¹²ｃｍ^-2として行う。また、上記の両工程
を行う順序は特に限定するものではないが、ｐ型不純物
の注入を先に、ｎ型不純物の注入を後に行うことが、拡
散層表面付近の不純物分布の安定性に優れるため好まし
い。

【００１５】上記のような２段階のイオン注入によっ
て、互いに不純物濃度の異なる２つの領域からなる拡散
層が形成される。また、拡散層を更に多数の領域で構成
する場合は、上記と同様のレジスト形成工程とイオン注
入工程とを必要な回数だけ繰り返せばよい。

【００１６】拡散層へのすべてのイオン注入が終了した
後、熱酸化によって酸化膜の厚膜部１６を形成する。こ
のとき、先に形成したシリコン窒化膜３１がマスクとな
るため拡散層の上方のみを酸化することができる。酸化
膜の厚膜部１６の厚さは、５００〜８００ｎｍ程度が適
当である。熱酸化の後、シリコン窒化膜３１を除去する
（図８）。

【００１７】ゲート酸化膜１７となる部分を残して酸化
膜３０を除去し、このゲート酸化膜１７上に、例えばＣ
ＶＤ法によって堆積した多結晶シリコンをパターニング
してゲート電極１８を形成する。ゲート電極は、その平
面形状が棒状であってもリング状であってもよい。更
に、ｎ型不純物のイオンを注入してソース領域１３およ
びドレイン領域１４を形成する（図９）。このイオン注
入は、例えば、加速電圧５０ｋｅＶ、ドーズ量５×１０
¹⁵ｃｍ^-2で行う。その他、パッシベーション膜や金属配
線などの必要部材を形成して、本発明の半導体装置が製
造される。

【００１８】上記のような本発明の半導体装置の特性
を、同等サイズの従来の半導体装置（図１７に示す構造
を有する半導体装置）と比較すると、耐圧を同等とした
場合チャンネルのオン抵抗は約３０％低く、チャンネル
のオン抵抗を同等とした場合耐圧は約２０％高かった。
このように、本発明の半導体装置は、高耐圧特性を維持
しながら、チャンネルのオン抵抗を低下させることがで
きる。

【００１９】なお、この実施形態ではｎチャンネルトラ
ンジスタについて説明しているが、ウェルをｎ型、ソー
ス領域、ドレイン領域および拡散層をｐ型とすれば、ｐ
チャンネルトランジスタとすることができる。

【００２０】（第２の実施の形態）本発明の半導体装置
の構造は、ＣＭＯＳ（complementary MOS）トランジス
タに応用することもできる。図１０は、このようなＣＭ
ＯＳトランジスタの構造の一例を示す断面図であり、左
側がｎチャンネル領域、右側がｐチャンネル領域であ
る。図１０に示すように、このＣＭＯＳトランジスタ
は、同一基板内に形成されたｎ型ウェルとｐ型ウェル
に、ｐチャンネルＭＯＳトランジスタ（ｐＭＯＳ）とｎ
チャンネルＭＯＳトランジスタ（ｎＭＯＳ）が各々形成
されており、このｐＭＯＳおよびｎＭＯＳは各々第１の
実施形態で説明したものと同様の構造を有する。また、
その製造方法については、第１の実施形態で説明したも
のと同様の製造プロセスを、両チャンネル領域において
各々適用すればよい。

【００２１】図１１〜図１６は、図１０に示すＣＭＯＳ
トランジスタの製造方法の好ましい一例を説明する工程
図である。なお、図１１〜図１６においては、両チャン
ネル領域のトランジスタ部のみを示している。

【００２２】まず、ｐ型またはｎ型のシリコン基板１１
１の所定の領域（ｎチャンネル領域となる部分）に、ホ
ウ素などのｐ型不純物をイオン注入してｐ型ウェル１１
２を形成する。また、基板１１１の他の所定の領域（ｐ
チャンネル領域となる部分）には、リンやヒ素などのｎ
型不純物をイオン注入し、ｎ型ウェル１２２を形成す
る。このウェル１１２、１２２表面に、熱酸化により膜
厚３０ｎｍ程度の酸化膜１３０を成長させ、更に、減圧
ＣＶＤにより膜厚１２０ｎｍ程度のシリコン窒化膜１３
１を成長させる。このシリコン窒化膜１３１をドライエ
ッチングによりパターン形成し、後の酸化工程（図１５
に示す工程）で厚膜の酸化膜を形成したい部分の窒化膜
を除去する（図１１）。

【００２３】不純物イオン注入により、ｎチャンネル部
にはｎ型拡散層（図１０の１１５ａおおよび１１５ｂ）
を、ｐチャンネル部にはｐ型拡散層（図１０の１２５ａ
および１２５ｂ）を各々形成する。まず、ｎ型拡散層に
おける低濃度領域（図１０の１１５ｂ）となる部分と、
ｐ型拡散層における高濃度領域（図１０の１２５ａ）と
に不純物イオンが注入されるように、レジスト１３２ａ
をパターン形成した後、ｐ型不純物イオンを注入する
（図１２）。この第１のイオン注入は、例えば、ホウ素
イオンを用いて加速電圧を５０ｋｅＶ、ドーズ量を３×
１０¹²ｃｍ^-2程度として行う。次に、レジスト１３２ａ
を除去した後、不純物が、ｐ型拡散層の形成領域の全域
（図１０の１２５ａおよび１２５ｂ）に注入され、且
つ、ｎ型拡散層の形成領域には注入されないように、レ
ジスト１３２ｂをパターン形成した後、２回目のｐ型不
純物イオンの注入を行う（図１３）。この第２のイオン
注入は、例えば、ホウ素イオンを用いて加速電圧を５０
ｋｅＶ、ドーズ量を５×１０¹²ｃｍ^-2程度として行う。
更に、レジスト１３２ｂを除去した後、不純物が、ｎ型
拡散層の形成領域の全域（図１０の１１５ａおよび１１
５ｂ）に注入され、且つ、ｐ型拡散層の形成領域には注
入されないように、レジスト１３２ｃをパターン形成し
た後に、ｎ型不純物イオンの注入を行う（図１５）。こ
の第３のイオン注入で注入するｎ型不純物イオンの量
は、第１のｐ型不純物イオン注入（図１２の工程）で注
入したｐ型不純物イオン量より多くする必要がある。例
えば、第１のｐ型不純物イオン注入を前述の条件で行っ
た場合、この第３のイオン注入は、リンイオンを加速電
圧５０ｋｅＶ、ドーズ量６×１０¹²ｃｍ^-2で注入するの
が適当である。

【００２４】上記のような３段階のイオン注入により、
ｎ型拡散層においては、拡散層中にｐ型不純物を部分的
に注入することによって低濃度領域（図１０の１１５
ｂ）が形成され、ｐ型拡散層においては、ｐ型不純物が
部分的に重複して注入されることによって高濃度領域
（図１０の１２５ａ）が形成され、両拡散層に不純物濃
度の異なる２つの領域が各々形成される。なお、上記の
第１〜第３のイオン注入を行う順序は、特に限定される
ものではない。

【００２５】また、拡散層の形成方法として、上記例と
は逆に、ｎ型拡散層においてｎ型不純物を部分的に重複
して注入することによって高不純物濃度領域を形成し、
ｐ型拡散層において拡散層中にｎ型不純物を部分的に注
入することによって低不純物濃度領域を形成する方法を
採ることもできる。

【００２６】但し、上記の例のように、拡散層の形成方
法として、拡散層とは逆の導電型不純物を部分的に注入
する方法を採用する場合、ｐ型不純物の注入を先に、ｎ
型不純物の注入を後に行うことが好ましい。ｐ型不純物
は、ｎ型不純物に比べて酸化膜に吸収されやすいため、
ｐ型不純物の注入を後に行うと、形成された拡散層の表
面付近の不純物分布が不安定となるおそれがあるからで
ある。

【００２７】もちろん、ｎ型拡散層とｐ型拡散層の両方
を、拡散層と同導電型の不純物イオンを部分的に重複す
るように注入して形成する方法を採ることもできる。

【００２８】拡散層へのすべてのイオン注入が終了した
後、熱酸化によって両拡散層の上方に酸化膜の厚膜部１
１６、１２６を形成する。酸化膜の厚膜部１１６、１２
６の膜厚は５００〜８００ｎｍ程度が適当である。この
熱酸化後、シリコン窒化膜１３１を除去する（図１
５）。

【００２９】ゲート酸化膜１１７、１２７となる部分を
残して酸化膜１３０を除去し、ゲート酸化膜１１７、１
２７上に、例えばＣＶＤ法によって堆積した多結晶シリ
コンをパターニングしてゲート電極１１８、１２８を形
成する。更に、ｎチャンネル部においてはｎ型不純物
を、ｐチャンネル部においてはｐ型不純物を各々イオン
注入し、ソース領域１１３、１２３およびドレイン領域
１１４、１２４を形成する（図１６）。このイオン注入
は、例えば、加速電圧５０ｋｅＶ、ドーズ量５×１０¹⁵
ｃｍ^-2で行う。更に、パッシベーション膜や金属配線な
どの必要部材を形成して、本発明の半導体装置が製造さ
れる。

【００３０】上記のＣＭＯＳトランジスタの特性を、同
等サイズの従来のＣＭＯＳトランジスタ（両チャンネル
領域におけるＭＯＳトランジスタ部が、各々図１７に示
す構造を有するＣＭＯＳトランジスタ）と比較すると、
耐圧を同等とした場合チャンネルのオン抵抗は約３０％
低く、チャンネルのオン抵抗を同等とした場合耐圧は約
２０％高かった。このように、本発明の半導体装置は、
高耐圧特性を維持しながら、チャンネルのオン抵抗を低
下させることができる。

【００３１】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、同導電型のソース領域とドレイン領域とが
形成された半導体基板の表面に、一部が他の部分よりも
厚膜に形成された酸化膜を介してゲート電極が形成され
ており、前記ソース領域と前記ドレイン領域との間の前
記ドレイン領域に接する領域に、前記ドレイン領域より
も不純物濃度の低い前記導電型の拡散層が形成されてお
り、前記酸化膜の前記拡散層と前記ゲート電極との間に
介在する部分が厚膜の部分を含み、前記拡散層が不純物
濃度の異なる２以上の領域を有することとしたことによ
り、高耐圧特性を維持しつつ、チャンネルのオン抵抗を
低下させて動作速度を向上させることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る半導体装置の一例の断
面図である。

【図２】第１の実施形態に係る半導体装置の一例の断
面図である。

【図３】第１の実施形態に係る半導体装置の一例の断
面図である。

【図４】第１の実施形態に係る半導体装置の一例の断
面図である。

【図５】図１に示す半導体装置の製造方法を説明する
工程断面図である。

【図６】図１に示す半導体装置の製造方法を説明する
工程断面図である。

【図７】図１に示す半導体装置の製造方法を説明する
工程断面図である。

【図８】図１に示す半導体装置の製造方法を説明する
工程断面図である。

【図９】図１に示す半導体装置の製造方法を説明する
工程断面図である。

【図１０】第２の実施形態に係る半導体装置の一例の
断面図である。

【図１１】図１０に示す半導体装置の製造方法を説明
する工程断面図である。

【図１２】図１０に示す半導体装置の製造方法を説明
する工程断面図である。

【図１３】図１０に示す半導体装置の製造方法を説明
する工程断面図である。

【図１４】図１０に示す半導体装置の製造方法を説明
する工程断面図である。

【図１５】図１０に示す半導体装置の製造方法を説明
する工程断面図である。

【図１６】図１０に示す半導体装置の製造方法を説明
する工程断面図である。

【図１７】従来の半導体装置の断面図である。

【符号の説明】

１１、５１シリコン基板１２、５２ウェル１３、５３ソース領域１４、５４ドレイン領域１５ａ、１５ｂ、１５ｃ、５５拡散層１６、１７、５６、５７酸化膜１８、５８ゲート電極３０酸化膜３１シリコン窒化膜３２ａ、３２ｂレジスト１１１シリコン基板１１２ｐ型ウェル１１３ｎ型ソース領域１１４ｎ型ドレイン領域１１５ａ、１１５ｂｎ型拡散層１１６酸化膜（ｎチャンネル側）１１７ゲート酸化膜（ｎチャンネル側）１１８ゲート電極（ｎチャンネル側）１２２ｎ型ウェル１２３ｐ型ソース領域１２４ｐ型ドレイン領域１２５ａ、１２５ｂｐ型拡散層１２６酸化膜（ｐチャンネル側）１２７ゲート酸化膜（ｐチャンネル側）１２８ゲート電極（ｐチャンネル側）１３０酸化膜１３１シリコン窒化膜１３２ａ、１３２ｂ、１３２ｃレジスト

Claims

【特許請求の範囲】

【請求項１】同導電型のソース領域とドレイン領域と
が形成された半導体基板の表面に、一部が他の部分より
も厚膜に形成された酸化膜を介してゲート電極が形成さ
れており、前記ソース領域と前記ドレイン領域との間の
前記ドレイン領域に接する領域に、前記ドレイン領域よ
りも不純物濃度の低い前記導電型の拡散層が形成されて
おり、前記酸化膜の前記拡散層と前記ゲート電極との間
に介在する部分が厚膜の部分を含み、前記拡散層が不純
物濃度の異なる２以上の領域を有することを特徴とする
半導体装置。
【請求項２】前記拡散層が、前記ソース領域側の端部
を含む領域と、この領域よりも不純物濃度の高い領域と
を有する請求項１に記載の半導体装置。