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KR970003898B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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KR970003898B1
KR970003898B1 KR1019930004401A KR930004401A KR970003898B1 KR 970003898 B1 KR970003898 B1 KR 970003898B1 KR 1019930004401 A KR1019930004401 A KR 1019930004401A KR 930004401 A KR930004401 A KR 930004401A KR 970003898 B1 KR970003898 B1 KR 970003898B1
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고이찌로 야마다
오사무 사이또
마사노리 오다까
노부오 단바
가쯔미 오기우에
아쯔시 히라이시
아쯔오 와따나베
미쯔루 히라오
아끼라 후까미
마사유끼 오오하야시
다다시 구라모또
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가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

요약 없음

Description

반도체 집적 회로 장치의 제조 방법
제1도는 본 발명의 실시예 1에 의한 바이폴라 CMOS LSI를 도시한 평면도.
제2도는 제1도의 X-X선에 따른 단면도.
제3도~제8도는 제1도 및 제2도에 도시한 바이폴라 CMOS LSI의 제조방법을 공정순으로 설명하기 위한 단면도.
제9도는 본 발명의 실시예 2에 의한 바이폴라 CMOS LSI를 도시한 단면도.
제10도는 본 발명의 실시예3에 의한 바이폴라 CMOS LSI를 도시한 단면도.
제11도는 본 발명의 실시예 4에 의한 바이폴라 CMOS LSI를 도시한 단면도.
제12도는 본 발명의 변형예를 도시한 단면도.
제13도는 본 발명의 실시예 5인 바이폴라 CMOS LSI의 주요부 단면도.
제14도는 본 발명의 실시예 5의 효과를 설명하기 위한 도면.
제15도~제24도는 본 발명의 실시예 5의 바이폴라 CMOS LSI의 각 제조 공정마다 도시한 주요부 단면도.
본 발명은 반도체 집적 회로 장치의 제조방법에 관한 것으로, 특히, 바이폴라 트랜지스터와 MISFET를 동일 기판상에 혼재시킨 반도체 집적 회로 장치 (바이롤린 CMOS LSI)에 적용하여 유효한 기술에 관한 것이다.
종래, 바이폴라 트랜지스터와 상보형 MISFET를 동일 기판상에 형성한 바이폴라 CMOS LSI를 제조하는 경우에는 제조공정이 복잡하게 되는 것을 피하기 위해, 바이폴라 트랜지스터는 CMOS 기술을 이용하는 것에 의해 가능한한 간단한 공정으로 형성되어 있다.
이 바이폴라 CMOS LSI에 대해서는 예를들면, IEDM 1985, Technical Digest pp. 423~426에 있어서 거론되어 있다. 이 바이폴라 CMOS LSI의 제조방법은 다음과 같다. 즉, p-형 반도체 기판중에 n+형 매입층 및 p+형 매입층을 형성한 후, 이 반도체 기판상에 에피텍셜층을 형성한다. 다음에, 이 에피택셜층중에 상기 n+형 및 p+형 매입층에 대응하여 각각 n웰 및 p웰을 형성한다. 다음에, 이 에피택셜층의 표면에 필드 절연막을 선택적으로 형성한 후, 이 필드 절연막으로 둘러싸인 활성 영역 표면에 절연막을 형성한다. 다음에, 일층째의 다결정 실리콘막에 의해 MISFET의 게이트 전극을 형성한 후, 바이폴라 트랜지스터의 진성베이스 영역을 이온 주입에 의해 형성한다. 다음에, n채널 및 p채널 MISFET의 소오스영역 및 드레인 영역을 이온 주입에 의해 형성한다. 이들 n채널 및 p채널 MISFET는 핫 일렉트론에 의한 특성 변동을 방지하기 위해, 통상, 소위 LDD(Lighty Doped Drain) 구조로 한다. 따라서, 이들 소오스 영역 및 드레인 영역은 먼저 상기 게이트 전극을 마스크로 하여 저불순물 농도의 이온 주입을 실행한 후, 이 게이트 전극의 측면에 절연물으로 이루어지는 측벽을 형성하고, 그후 이 측벽을 마스크로 하여 고불순물 농도의 이온 주입을 실행하는 것에 의해 형성한다. 상기 p채널 MISFET의 소오스 영역 및 드레인 영역의 형성을 위한 이온 주입시에는 소정의 마스크를 사용하여 바이폴라 트랜지스터의 그라프트(graft) 베이스 영역도 형성한다.
다음에, 활성 영역상에 형성된 상기 절연막의 일부를 에칭에 의해 제거한 후, 전면에 이층째의 다결정 실리콘막을 형성한다. 다음에, 이 다결정 실리콘막에 예를들면, 비소를 도프한 후, 이 다결정 실리콘막을 패터닝하여 형성해야 할 이미터 영역에 대응하는 부분만을 남긴다. 다음에, 이 상태에서 어닐을 실행하는 것에 의해, 상기 다결정 실리콘막중의 비소를 에피텍셜층중에 확산시켜, 상기 진성 베이스 영역중에 이미터 영역을 형성한다. 이 이미터 영역상의 다결정 실리콘막을 그대로 남겨져서 이미터 전극으로서 사용된다. 다음에, 전면에 패시베이션용의 절연막을 형성하고, 이 절연막에 콘택트 홀을 형성한후, 전면에 알루미늄막을 형성한다. 다음에, 이 알루미늄막을 패터닝하여, 바이폴라 트랜지스터의 이미터, 베이스 및 컬렉터용의 알루미늄 전극 및 MISFET의 소오스 영역 및 드레인 영역용의 알루미늄 전극을 형성한다.
상기 바이폴라 CMOS LSI에 있어서, 바이폴라 트랜지스터를 고속화하기 위해서는 이미터 영역 및 베이스 영역의 접합 길이를 얕게 할 필요가 있다. 그러나, 베이스 영역의 접합 깊이를 얕게 하면, 베이스저항이 크게 되어 버린다는 문제가 있다. 이것은 진성 베이스 영역의 층저항이 크게 되는 것, 이미터 영역과 그라프트 베이스 영역의 거리는 마스크 맞춤 여유를 취할 필요가 있기 때문에 좁게할 수 없는것 등에 의한다.
한편, 예를 들면, IEDM 1985, Technical Digest pp. 34~37에 있어서 거론되어 있는 바와 같이, 초고속 바이폴라 LSI의 분야에서는 상술한 문제를 해결하기 위해, 자기 정합 기술을 사용하는 것에 의해, 상기 바이폴라 트랜지스터의 고속화가 도모된다. 이 자기 정합기술을 사용한 바이폴라 트랜지스터에 있어서는 p+형의 다결정 실리콘막으로 이루어지는 베이스 인출 전극이 이 베이스 인출 전극으로부터의 p형 불순물의 확산에 의해 형성된 그라프트 베이스 영역에 접속되어 있다. 상기 베이스 인출 전극의 측면 및 위면에는 절연막이 형성되고, 이 절연막을 거쳐서 n+형 다결정 실리콘막으로 이루어지는 다결정 실리콘 이미터 전극이 형성되어 있다.
이미터 영역은 이 다결정 실리콘 이미터 전극으로부터의 n형 불순물의 확산에 의해 형성되어 있다. 이 경우, 상기 베이스 인출 전극과 상기 다결정 실리콘 이미터 전극은 상기 절연막에 의해 자기 정합적으로 분리된 구조로 되어 있으므로, 이미터 영역과 그라프트 베이스 영역의 거리를 충분히 좁게 할 수 있고, 이것에 의해 베이스 저항의 저감을 도모할 수 있다.
그러나, 상술한 종래의 바이폴라 CMOS LSI는 제조 공정이 복잡하다고 하는 문제가 있다. 또한, 상술한 자기 정합 기술에 의한 바이폴라 트랜지스터를 CMOS와 함께 동일 기판상에 형성하는 경우, 이들 제조 프로세스를 단순히 조합시키는 것만으로는 제조공정이 현저하게 증가하여 버린다는 문제가 있었다.
본 발명의 목적은 바이폴라 트랜지스터와 MISFET를 갖는 반도체 집적 회로 장치의 제조 공정의 간략화를 도모할 수 있는 기술을 제조하는 것이다.
상기 목적을 달성하기 위해, 본 발명에 따르면, (a) 반도체 기판의 주면상으로 연장하는 다결정 실리콘막을 형성하기 위해 상기 반도체 기판의 주면상에 다결정 실리콘을 퇴적하는 공정, (b) 상기 반도체 기판의 주면의 제1선택 표면 영역상에 제1도전형의 제1다결정 실리콘 부분을 형성하고, 상기 반도체 기판의 주면의 제2선택 표면 영역상으로 연장하는 상기 다결정 실리콘막중에 상기 제1도전형과 다른 도전형의 제2도전형의 제2불순물을 도입하는 것에 의해, 상기 제2선택 표면 영역상에 제2도 전형의 제2다결정 실리콘 부분을 형성하는 공정, (c) 상기 제2다결정 실리콘 부분에 접촉하지 않도록 상기 제1다결정 실리콘 부분상에 제1금속 실리사이드층을 선택적으로 형성하고, 상기 제1다결정 실리콘 부분에 접촉하지 않도록 상기 제2다결정 실리콘 부분상에 제2금속 실리사이드층을 선택적으로 형성하는 공정, (d) 상기 공정 (c) 후에 상기 제1 및 제2금속 실리사이드층을 덮도록 상기 반도체 기판의 주면상에 화학 기상 퇴적법에 의한 막을 형성하는 공정을 포함하고, 상기 제1다결정 실리콘 부분이 제1활성 소자의 전극으로서 사용되고, 상기 제2다결정 실리콘 부분이 제2활성 소자의 전극으로서 사용되는 것을 특징으로 반도체 집적 회로 장치의 제조방법이 마련된다.
이하, 본 발명의 실시예를 도면에 따라 구체적으로 설명한다.
또한, 실시예를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것에는 동일한 부호를 붙이고, 그의 반복 설명은 생략한다.
[실시예 1]
제1도는 본 발명의 실시예 1에 의한 바이폴라 CMOS LSI를 도시한 평면도이고, 제2도는 제1도의 X-X선을 따른 단면도이다.
제1도 및 제2도에 도시한 바와 같이, 실시예 1에 의한 바이폴라 CMOS LSI에 있어서는 예를들면, p-형 실리콘 기판과 같은 반도체 기판(1) 중에 예를들면, n+형의 매입층(2a), (2b) 및 예를들면 p+형의 매입층(3a), (3b)가 마련되어 있다. 이들 매입층(2a), (2b)의 최대 불순물 농도는 예를들면, 1×1019/cm3이고, 매입층(3a), (3b)의 최대 불순물 농도는 예를들면, 1×1017/cm3이다. 또한, 상기 반도체 기판(1)상에는 예를들면 실리콘층과 같은 에피텍셜층(4)가 마련되어 있다. 또한, 이 에피텍셜층(4)의 성장전의 반도체 기판(1)의 표면을 제2도에 일점 쇄선으로 나타낸다. 이 에피텍셜층(4) 중에는 예를들면, n웰(5a), (5b) 및 p웰 (6a), (6b)가 각각 상기 매입층(2a), (2b) 및 매입층(3a), (3b)에 대응하여 마련되어 있다. 이들 n웰(5a), (5b)의 평균 불순물 농도 및 깊이는 각각 예를들면, 1×1016/cm3및 1.0μm이고, p웰(6a), (6b)의 평균 불순물 농도 및 깊이도 마찬가지로 각각 예를들면, 1×1016/cm3및 1.0μm이다.
상기 에피텍셜층(4)의 표면에는 예를들면, 막두께 0.5μm의 SiO2막과 같은 필드 절연막(7)이 선택적으로 마련되고, 이것에 의해 소자 분리가 실행된다. 이 필드 절연막(7)상으로 연장하는 베이스 인출 전극(8)이 마련되어 있다. 이 베이스 인출 전극(8)은 예를들면, 막두께 0.1μm의 p+형의 다결정 실리콘막(9), 그 위에 마련된 고융점 금속 실리사이드(10)으로 이루어진다. 이 고융점 금속 실리사이드막(10)으로서는 텅스텐 실리사이드(WSi2)막, 몰리브덴 실리사이드(MoSi2)막 탄탈 실리사이드(TaSi2)막, 티탄 실리사이드(SiSi2)막, 백금 실리사이드(PtSi2)막 등을 사용할 수 있다. 이 고융점 금속 실리사이드막(10)으로서는 예를들면, 막두께 0.15μm의 WSi2막을 사용한 경우, 그의 층저항은 약 5Ω/?로 매우 낮다.
상기 베이스 인출 전극(8)은 상기 p+형 다결정 실리콘막(9)로부터의 p형 불순물의 확산에 의해 상기 n웰(5a)중에 형성된 예를들면, p+형의 그라프트 베이스 영역(11)에 접속되어 있다. 이 그라프트 베이스 영역(11)의 깊이는 예를 들면, 0.4μm이다. 상기 베이스 인출 전극(8)의 측면에는 예를들면 SiO2와 같은 절연막으로 이루어지는 측벽(이하, 측벽 스페이서라고 한다)(12)가 마련되고, 또 그 위에는 예를들면, SiO2막과 같은 절연막(13)이 마련되어 있다. 이 측벽(12)의 폭은 예를 들면, 0.3μm이다.
또한, 상기 n웰(5a) 중에는 상기 베이스 인출 전극(8)에 대하여 자기 정합적으로, 더우기 상기 그라프트 베이스 전극(11)과 접속된 상태에서 예를들면, p형의 진성 베이스 영역(14)가 마련되어 있다. 이 진성 베이스 영역(14)의 깊이는 예를들면, 0.3μm이고, 층저항은 예를들면, 약 900Ω/?이다.
(15)는 예를들면, n+형의 다결정 실리콘막으로 이루어지는 다결정 실리콘 이미터 전극이다. 이 다결정 실리콘 이미터 전극(15)에 의해 그 위에 알루미늄 전극을 마련한 경우의 합금 구멍(관통 구멍)을 방지할 수 있으므로, 전극의 신뢰성 향상을 도모할 수 있다. 상기 진성 베이스 영역(14) 중에는 그의 다결정 실리콘 이미터 전극(15)을 구성하는 n+형 가결정 실리콘막으로부터의 n형 불순물의 확산에 의해 형성된 예를들면, n+형의 이미터 영역(16)이 상기 측벽(12)에 대하여 자기 정합적으로 마련되어 있다. 이 이미터 영역(16)의 깊이는 예를들면, 0.2μm이다. 이들 이미터 영역(16), 진성 베이스 영역(14)및 이 진성 베이스 영역(14) 아래쪽의 n웰(5a)로 이루어지는 컬렉터 영역에 의해 npn형 바이폴라 트랜지스터 Q1이 구성되어 있다. 또한, (17)은 상기 매입층(2a)와 접속되어 있는 예를들면, n+형의 컬렉터 인출 영역이다.
상술한 것에서 알 수 있는 바와 같이, 본 실시예에 의하면, 이미터 영역(16)의 주변이 측벽(12)의 폭보다도 작은 간격으로 그라프트 베이스 영역(11)에 의해 둘러싸여진 구조로 덮여 있고 더우기 베이스 인출 전극(8)의 층저항이 매우 낮으므로, 베이스 저항을 매우 낮게 할 수 있다. 예를들면, 상기 이미터 영역(16)의 크기가 1×5μm2인 경우, 상술한 종래의 바이폴라 CMOS LSI에서의 바이폴라 트랜지스터의 베이스 저항은 약500Ω인 것에 대하여, 본 실시예에 의하면, 베이스 저항을 약 130Ω으로 현저하게 저감할 수 있다. 이것에 의해 상기 npn형 바이폴라 트랜지스터 Q1의 고속 동작화를 도모할 수 있다. 또한, 상기 베이스 인출 전극(8)은 다결정 실리콘막(9) 및 고융점 금속 실리사이드막(10)을 전면에 형성한 후에 이들을 패터닝하는 것에 의해 다음에 기술하는 게이트 전극(19), (20)과 동시에 형성된 것이다. 이것에 의해, 그만큼 제조 공정수가 감소하므로, 제조 공정의 간략화를 도모할 수 있다.
한편, 필드 절연막(7)로 둘러싸인 부분에서의 상기 n웰(5b) 및 p웰(6b)의 표면에는 예를들면, 막두께 250Å의 SiO2막과 같은 절연막(18)이 마련되어 있다. 이 절연막(18) 상에는 예를들면, n+형의 다결정 실리콘막(9), 그 위에 마련된 상기 고융점 금속 실리사이드막(10)으로 이루어지는 게이트 전극(19), (20)이 마련되어 있다. 이들 게이트 전극(19), (20)은 상술한 바와 같이 상기 베이스 인출 전극(8)과 동시에 형성된 것이다. 또한, 이들 게이트 전극(19), (20)의 측면 및 위면에는 각각 측벽(12) 및 절연막(13)이 마련되어 있다.
상기 n웰(5b) 중에는 상기 게이트 전극(19)에 대하여 자기 정합적으로 예를 들면, p+형의 소오스 영역(21) 및 드레인 영역(22)가 마련되어 있다. 이들 게이트 전극(19), 소오스 영역(21) 및 드레인 영역(22)에 의해 p채널 MOSFET(MISFET)Q2가 구성되어 있다. 이들 소오스 영역(21) 및 드레인 영역(22)중의 상기 게이트 전극(19)의 끝부의 아래쪽 부분에는 예를들면, p-형의 저불순물 농도부(21a), (22a)가 마련되어 있다. 즉, 이 p채널 MOSFET Q2는 이 저불순물 농도부(22a)에 의해 드레인 영역(22)의 근반의 전개를 완화한, 즉 LDD 구조를 갖는다. 상기 소오스 영역(21) 및 드레인 영역(22) 중의 고불순물 농도부의 깊이 및 평균 불순물 농도는 각각 예를 들면, 0.4μm 및 2×1020/cm3이고, 상기 저불순물 농도부(21a), (22a)의 깊이 및 평균 불순물 농도는 각각 예를 들면, 0.2μm 및 5×1017/cm3이다.
상기 p웰(6b) 중에는 상기 게이트 전극(20)에 대하여 자기 정합적으로 예를 들면, n+형의 소오스 영역(23) 및 드레인 영역(24)가 마련되어 있다. 이들 게이트 전극(20), 소오스 영역(23) 및 드레인 영역(24)에 의해 n채널 MOSFET(MISFET) Q2이 구성되어 있다. 상기 소오스 영역(23) 및 드레인 영역(24)중의 상기 게이트 전극(20)의 끝부의 아래쪽 부분에는 예를들면, n-형의 저불순물 농도부(23a), (24a)가 마련되어 있다. 따라서, n채널 MOSFET Q3상기 p채널 MOSFET Q2및 마찬가지로, 이 저불순물 농도부(24a)에 의해 드레인 영역(24)의 근방의 전계를 완화한 LDD 구조를 갖는다. 상기 소오스 영역(23) 및 드레인 영역(24) 중의 고불순물 농도부의 길이 및 평균 불순물 농도는 각각 예를 들면, 0.4μm 및 2×1020/cm3이고, 상기 저불순물 농도부(23a), (24a)의 깊이 및 평균 불순물 농도는 각각 예를 들면, 0.2μm 및 5×1017/cm3이다. 이 n채널 MOSFET Q3과 상기 p채널 MOSFET Q2에 의해 CMOS(상보형 MISFET)가 구성되어 있다. 또한, 이들 p채널 MOSFET Q2및 n채널 MOSFET Q3은 반드시 상술한 바와 같이, LDD구조로 할 필요는 없다.
또한, 실제로는 상기 npn형 바이폴라 트랜지스터 Q1, p채널 MOSFET Q2및 n채널 MOSFET Q3을 덮도록 패시베이션용의 절연막이 마련되고, 그 절연막상에 예를들면, 알루미늄 배선이 마련되어 있지만, 이들 절연막 및 알루미늄 배선의 도시는 생략하고, 제1도에는 콘택트 홀 C1~C7만을 도시하였다.
또한, 상기 고융점 금속 실리사이드막(19) 대신에 예를들면, W나 M0와 같은 고융점 금속막을 사용하여도 좋다. 또한, 상기 베이스 인출 전극(8) 및 게이트 전극(19), (20)을 고융점 금속 실리사이드막(10)이나 고융점 금속막만에 의해 구성하여도 좋다. 또한, 상기 p채널 MOSFET Q2및 n채널 MOSFET Q3의 스래시홀드 전압의 조절을 위해, 상기 게이트 전극(19), (20)을 구성하는 n+형 다결정 실리콘막(9) 대신에 p+형 다결정 실리콘막을 사용하여도 좋다.
다음에, 상술한 바와 같이 구성된 실시예 1에 의한 바이폴라 CMOS LSI의 제조 방법의 일예에 대하여 설명한다.
제3도에 도시한 바와 같이, 먼저, 이온 주입, 확산 등에 의해 반도체 기판(1) 중에 매입층(2a), (2b), (3a), (3b)를 형성한 후, 이 반도체 기판(1) 위에 예를들면, 에피택셜 성장에 의해 에피택셜층(4)를 형성한다. 다음에, 이 에피택셜층(4) 중에 예를 들면, 각각 n형 불순물 및 p형 불순물을 이온 주입하는 것에 의해 n웰(5a), (5b) 및 p웰(6a), (6b)를 형성한다. 다음에, 예를들면, 선택 산화에 의해 상기 에피택셜층(4)의 표면에 필드 절연막(7)을 형성한다. 다음에, 예를 들면, 인과 같은 n형 불순물의 이온주입, 확산 등에 의해, 상기 n웰(5a) 중에 예를들면, 인과같은 n형 불순물을 선택적으로 이온 주입하는 것에 의해 컬렉터 인출 영역(17)을 형성한다. 다음에, 상기 필드 절연막(7)로 둘러싸인 n웰(5a), (5b) 및 p웰(6a), (6b)의 표면에 예를 들면 열산화에 의해 절연막(18)을 형성한다. 다음에, 상기 n웰(5a)의 표면에 형성된 절연막(18)만을 선택적으로 에칭 제거한다.
다음에, 제4도에 도시한 바와 같이, 예를 들면 CVD(Chemical Vapor Deposition) 법에 의해 μ전면에 다결정 실리콘막(9)를 형성한다. 상기 다결정 실리콘막(9)로서, 다음에 베이스 인출 전극(8)로 되는 부분을 제외하여(예를 들면, 비소 등과 같은) n형 불순물을 사전에 이온 주입 등에 의해 선택적으로 도포한다. 다음에, 예를 들면 CVD법에 의해 전면에 고융점 금속 실리사이드막(10)을 형성한 후, 이 고용점 금속 실리사이드막(10) 위에 소정형성의 포트 레지스트막(25)를 형성한다. 다음에 이 포토레지스트막(25)를 마스크로 하여 상기 다결정 실리콘막(9) 및 고융점 금속 실리사이드막(10) 중에 예를들면, 붕소와 같은 p형 불순물을 이온 주입한다. 이 이온 주입은 예를 들면, 주입 에너지 10keV, 도우즈양 5×1015/cm2의 조건에서 실행한다. 그후, 상기 포토 레지스트막(25)을 제거한다.
상기 p형 불순물(붕소)의 이온 주입은 상기 고융점 금속 실리사이드막(19)을 형성하기 전에 실행하여도 좋다.
다음에, 제5도에 도시한 바와 같이, 상기 고융점 금속 실리사이드막(10) 위에 예를들면, CVD법에 의해 예를들면, 막두께 0.3μm의 절연막(13)을 형성한 후, 이들 절연막(13), 상기 고융점 금속 실리사이드막(10) 및 상기 다결정 실리콘막(9)를 예를 들면, 반응성 이온 에칭(RIE)와 같은 이방성 에칭에 의해 순차패터닝하여, 베이스 인출 전극(8) 및 게이트 전극(19), (20)을 형성한다. 이것에 의해, 이들 베이스 인출 전극(8) 및 게이트 전극(19), (20)을 동시에 형성할 수 있다. 즉 동일한 제조 공정에서 형성된 동일한 도체막(다결정 실리콘막(9)) 및 고융점 금속 실리사이드막(10)에 의해, 베이스 인출 전극(8)및 게이트 전극(19), (20)을 구성할 수 있다. 또한 바이폴라 트랜지스터와 MISFET의 제조 공정에 있어서, 가장 중요한 공정인 이미터 폭W를 결정하는 공정과 게이트 길이 L을 결정하는 공정이 동시에, 1회의 에칭 공정에 의해 실행될 수 있다. 상술한 이유는 상기 베이스 인출 전극(8)을 패터닝하는 공정이 이미터 폭W를 다음 공정에서 형성되는 측벽(12)와 함께 규정하고 있기 때문이다. 상기 측벽에는 예를 들면, CVD법에 의해 전면에 SiO2와 같은 절연막을 형성한 후, RIE에 의해 이 절연막을 기판 표면과 수직 방향으로 이방성 에칭하여 형성되지만, 측벽(12)의 기판과 수평 방향의 길이는 상기 CVD법에 의해 퇴적된 절연막의 막두께로 거의 결정되기 때문이다.
다음에 제6도에 도시한 바와 같이, 게이트 전극(20)을 마스크로 하여 p웰(6b) 중에 예를 들면, 인과 같은 n형 불순물을 예를들면, 주입 에너지 60keV, 도우즈량 1×1013/cm2의 조건에서 선택적으로 이온주입하는 것에 의해 저불순물 농도부(23a), (24a)를 형성한다. 다음에 마찬가지로 하여, 게이트 전극(19)를 마스크로 하여 n웰(5b) 중에 예를들면, 붕소와 같은 p형 불순물을 예를들면, 주입 에너지 30keV, 도우즈량 1×1013/cm2의 조건에서 선택적으로 이온 주입하는 것에 의해 저불순물 농도부(21a), (22a)를 형성한다. 그후, 예를 들면, 900℃에서 10분간 열처리를 실행하는 것에 의해, 상기 베이스 인출전극(8) 중의 p형 불순물을 n웰(5a)중에 확산시켜 그라프트 베이스 전극(11)을 형성함과 동시에, 이온 주입된 상기 불순물의 전기적 활성화를 동시에 실행한다.
다음에, 예를들면, CVD법에 의해 전면에 예를들면, RIE에 의해 이 절연막을 기판 표면과 수직방향으로 이방성 에칭하는 것에 의해, 제7도에 도시한 바와 같이, 상기 베이스 인출 전극(8) 및 게이트 전극(19), (20)의 측면에 측벽(12)를 형성한다. 다음에, 이 측벽(12)를 마스크로 하여 p웰(6b) 중에 예를들면, 비소와 같은 n형 불순물을 예를들면,주입 에너지 80keV, 도우즈량 5×1015/cm2의 조건에서 선택적으로 이온 주입하는 것에 의해, 이 측벽(12)에 대하여 자기 정합적으로 소오스 영역(23) 및 드레인 영역(24)를 형성한다. 다음에, 이 측벽(12)를 마스크로 하여 n웰(5b) 중에 예를들면, 붕소와 같은 p형 불순물을 예를 들면 주입 에너지 30keV, 도우즈량 2×1015/cm2의 조건에서 선택적으로 이온 주입하는 것에 의해, 이 측벽(12)에 대하여 자기 정합적으로 소오스 영역(21) 및 드레인(22)를 형성한다. 다음에 이 측벽(12)를 마스크로 하여 n웰(5a) 중에 예를들면, 붕소와 같은 p형 불순물을 예를들면, 주입 에너지 10keV, 도우즈량 1×1014/cm2의 조건에서 선택적으로 이온 주입하는 것에 의해, 이 측벽(12)에 대하여 자기 정합적으로 진성 베이스 영역(14)를 형성한다.
다음에 제8도에 도시한 바와 같이, 예를들면 CVD법에 의해 전면에 예를 들면, 막두께 0.15μm이 다결정 실리콘막(26)을 형성한 후, 이 다결정 실리콘막(26)에 예를 들면, 비소와 같은 n형 불순물을 예를 들면 주입 에너지 80keV, 도우즈량 1.5×1016/cm2의 조건에서 이온 주입한다.
다음에, 예를 들면 950℃에서 20분간 열처리를 실행하여, 상기 다결정 실리콘막(26) 중의 n형 불순물을 상기 진성 베이스 영역(14) 중에 확산시키는 것에 의해, 제2도에 도시한 바와 같이, 상기 측벽(12)에 대하여 자기 정합적으로 이미터 영역(16)을 형성한다. 다음에, 에칭에 의해 상기 다결정 실리콘막(26)을 페터닝하여 다결정 실리콘 이미터 전극(15)을 형성한다. 이 상태에 있어서의 상기 이미터 전극(16)의 깊이는 예를 들면 0.1μm, 진성 베이스 영역(14)의 깊이는 예를 들면, 0.25μm 그라프트 베이스 영역(11)의 깊이는 예를들면, 0.4μm, p채널 MOSFET Q2의 소오스 영역(21) 및 드레인 영역(22)와 n채널 MOSFET Q3의 소오스 영역(23) 및 드레인 영역(24)의 깊이는 모두 예를들면, 0.4μm이다.
그후, 전면에 패시베이션용의 절연막(도시하지 않음)을 형성한 후, 이 절연막에 콘택트 홀 C1~C7을 형성한다. 다음에, 전면에 예를들면, 알루미늄막을 형성하고, 이 알루미늄막을 에칭에 의해 패터닝하여 소정의 배선(도시하지 않음)을 형성하고, 이것에 의해, 목적으로 하는 바이폴라 CMOS LSI를 완성시킨다.
상술한 제조 방법에 의하며, 베이스 인출 전극(8)과 자기 정합적으로 마련된 이미터 영역(16)을 갖는 고속의 npn형 바이폴라 트랜지스터 Q1과 CMOS를 간단한 제조 공정에서 동일한 반도체 기판(1) 상에 형성할 수 있다.
[실시예 2]
제9도는 본 발명의 실시예 2에 의한 바이폴라 CMOS LSI를 도시한 단면도이다. 또한, 이 실시예 2에 의한 바이폴라 CMOS LSI의 평면도는 제1도와 마찬가지이다.
제9도에 도시한 바와 같이, 실시예 2에 의한 바이폴라 CMOS LSI는 베이스 인출 전극(8) 및 게이트 전극(19), (20)이 각각 p형 및 n형 불순물을 도프한, 층저항이 예를들면, 200Ω/? 및 20Ω/?의 다결정 실리콘막만으로 구성되어 있는 것을 제외하고, 실시예 1에 의한 바이폴라 CMOS LSI와 실질적으로 동일한 구성을 갖는다. 이들 베이스 인출 전극(8) 및 게이트 전극(18), (20)은 동일 제조 공정에서 형성된 동일한 다결정 실리콘막에 불순물 도프를 실행한 후에 패터닝하는 것에 의해, 동시에 형성된 것이다. 이것에 의해, 실시예 1과 마찬가지로 제조공정이 간략화를 도모할 수 있다.
이 실시예 2에 의한 바이폴라 CMOS LSI의 제조 방법은 고융점 금속 실리사이드막(10)을 형성하지 않는 것을 제외하고는 실시예 1에 있어서 기술한 것과 마찬가지이다.
[실시예 3]
제10도는 본 발명의 실시예 3에 의한 바이폴라 CMOS LSI를 도시한 단면도이다. 또한, 이 실시예 3에 의한 바이폴라 CMOS LSI의 평면도는 제1도와 마찬가지이다.
제10도에 도시한 바와 같이, 실시예 3에 의한 바이폴라 CMOS LSI는 베이스 인출 전극(8) 및 게이트 전극(18), (20)이 각각 p형 및 n형 불순물을 도프한, 층저항이 예를들면 200Ω/? 및 20Ω/?의 다결정 실리콘막으로만 구성되어 있는 것 및 이미터 영역(16)이 측벽(12)를 마스크로 하여 실행하는 n형 불순물의 이온 주입 등에 의해 형성되어 있는 것을 제외하고, 실시예 1에 의한 바이폴라 CMOS LSI와 실질적으로 동일한 구성을 갖는다. 이들 베이스 인출 전극(8) 및 게이트 전극(19), (20)은 실시예 2와 마찬가지로, 동일 제조 공정에서 형성된 동일한 다결정 실리콘막에 불순물 도프를 실행한 후에 패터닝하는 것에 의해 동시에 형성된 것이다. 이것에 의해, 실시예 1, 2와 마찬가지로, 제조 공정의 간략화를 도모할 수 있다.
이 실시예 3에 의한 바이폴라 CMOS LSI의 제조 방법은 고융점 금속 실리사이드막(19)을 형성하지 않는 것 및 이미터 영역(16)을 측벽(12)를 마스크로 하여 실행하는 n형 불순물의 이온 주입 등에 의해 형성되는 것을 제외하고, 실시예 1에 있어서 설명한 것과 마찬가지이다.
[실시예 4]
제11도는 본 발명의 실시예 4에 의한 바이폴라 CMOS LSI를 도시한 단면도이다.
제11도에 도시한 바와 같이, 실시예 4에 의한 바이폴라 CMOS LSI에 있어서는 npn형 바이폴라 트랜지스터 Q1이 소위 SICOS(Sidewall Base Contact Structure)라고 하는 구조를 갖고 있다. 즉, 이 SICOS구조의 npn형 바이폴라 트랜지스터 Q1에 있어서는 필드 절연막(7)상에 예를 들면, p+형의 다결정 실리콘막으로 이루어지는 베이스 인출 전극(8a)가 마련되어 있다. 그리고, 그라프트 베이스 영역(11)의 측벽이 베이스 인출 전극(8a)가 접속된 구조를 갖는다. 이것에 의해, 베이스 저항의 저감 및 베이스 영역의 면저 저감을 도모할 수 있다. 또한, 상기 베이스 인출 전극(8a) 위에는 동일 제고 공정에서 형성된 동일한 다결정 실리콘막을 패터닝하는 것에 의해 게이트 전극(19), (20)과 동시에 형성된 베이스인출 전극(8)이 마련되어 있다. 이 베이스 인출 전극(8)에 의해 베이스 저항을 보다 한층 저감할 수 있다. 따라서, 초고속의 npn형 바이폴라 트랜지스터 Q1과 CMOS를 동일 반도체 기판(1)상에 형성할 수 있다. 또한, 상술한 SICOS구조의 npn형 바이폴라 트랜지스터에 대해서는 예를들면, IEDM 1986, Technical Digest pp. 472 ~ 475나 일본 특허 공개공보 소화 56-1556호에 기재되어 있다.
이 실시예 4에 의한 바이폴라 CMOS LSI를 제조하는 경우에는 SICOS 구조에 특징적인 상기 베이스인출 전극(8a)를 예를들면, 상기 일본 특허 공개공보 소화 56-1556호에 기재되어 있는 것과 마찬가지 방법에 의해 사전에 형성한 후, 제3도에 도시한 공정 이후의 공정을 진행하면 좋다.
[실시예 5]
본 발명의 실시예 5는 상술한 바이폴라 CMOS LSI의 실시예 1을 본 발명자가 더욱 검토하여 개량을 실행한 고집적화에 적합한 바이폴라 CMOS LSI의 실시예이다.
실시예 5를 설명하기 전에, 본 발명자가 실시예 1을 개량한 이유를 다음에 설명한다.
본 발명자는 실시예 1에서 설명한 바이폴라 CMOS LSI를 검토한 결과, 고집적화가 진행됨에 따라 p채널 MISFET의 쇼트채널 효과가 현저하게 된다고 하는 사실을 발견하였다. 상기 p채널 MISFET는 n형 게이트 전극으로 형성되어 있으므로, 기판측을 기준으로 하는 기판과 게이트 전극의 일함수차가 작게 된다. 이 일함수차는 -0.2~-0.3[V]이다. 회로상 필요한 p채널 MISFET의 스레시홀드 전압(Vth)는 회로에 따라 다르지만, 약 -0.5[V]이다. p채널 MISFET는 상기 스레시홀드 전압을 얻기 위해, n형 채널 형성 영역에 스레시홀드 전압 조정용의 p형 불순물(B)를 다량으로 도입하고, 채널 형성 영역의 실효적인 불순물 농도를 저하시켜야 한다. 이 때문에, p채널 MISFET는 소오스 영역, 드레인 영역의 각각으로부터 채널 형성 영역측으로 연장하는 공핍 영역이 길게 되므로, 상술한 바와 같이, 쇼트 채널 효과가 현저하게 된다. 그 결과, 바이폴라 CMOS 는 p채널 MISFET의 채널 길이(게이트 길이)방향의 치수의 축소에 한계가 생기므로, 고집적화를 도모할 수 없다고 하는 문제가 생긴다.
상술한 문제점을 해결하기 위해, 상기 실시예 1의 CMOS LIS에 있어서, CMOS LSI의 n채널 MISFET를 n형 게이트 전극으로 구성하고, p채널 MISFET를 p형 게이트 전극으로 구성한다. 상기와 같은 구성으로 하는 것에 의해, 상기 p채널 MISFET는 기판측을 기준으로 하는 기판과 게이트 전극의 일함 수차를 크게 하고, 채널 형성 영역의 불순물 농도를 높여 쇼트 채널 효과를 방지할 수 있으므로, 점유 면적을 축소할 수 있다. 그 결과, 바이폴라 CMOS LSI의 고집적화를 도모할 수 있다.
이하, 본 발명의 실시예 5를 상세히 설명한다.
제13도에 도시한 바와 같이, 바이폴라 CMOS LSI는 단결정실리콘으로 이루어지는 p-형 반도체 기판(100)의 주면상에 적층된 n-형 에피택셜층(200)의 주면에 반도체 소자가 수성되어 있다. CMOS LSI의 p채널 MISFET Qp는 주로 소자간 분리 절연막(800)으로 그의 영역이 규정되어 다른 영역과 전기적으로 분리되어 있다. n채널 MISFET Qn은 주로 소자간 분리 절연막(800) 및 p형 채널 스톱퍼 영역(700)으로 그의 영역이 규정되어 다른 영역과 전기적으로 분리되어 있다. 바이폴라 트랜지스터 Tr은 주로 반도체 기판(100), 소자간 분리절연막(800), p형 채널 스톱퍼 영역(700), p-형 웰 영역(600) 및 p+형 매입 반도체 영역(PBL)(400)으로 형성되는 분리 영역에 의해 그의 영역이 규정되어 다른 영역과 전기적으로 분리되어 있다.
npn형 바이폴라 트랜지스터 Tr은 n형 컬렉터 영역, p형 베이스 영역 및 n형 이미터 영역으로 구성되어 있다.
컬렉터 영역은 n+형 매입 반도체 영역(NBL)(300), n-형 웰 영역(500), n+형 반도체 영역(전위 인상용 컬렉터 영역)(900) 및 n+형 반도체 영역(1700)으로 구성되어 있다. 매입 반도체 영역(300)은 컬렉터 저항을 저감하기 위해 구성되어 있다.
베이스 영역은 웰 영역(500)의 주면부에 마련된 p+형 반도체 영역(그라프트 베이스 영역)(1200) 및 p형 반도체 영역(진성 베이스 영역)(2200)으로 구성되어 있다.
이미터 영역은 n+형 반도체 영역(2300)으로 구성되어 있다.
바이폴라 트랜지스터 Tr의 컬렉터 영역은 반도체 영역(1700)에 컬렉터 인출용 배선(2600)이 접속되어 있다. 배선(2600)은 층간 절연막(1900) 및 (2400)에 형성된 콘택트홀(2500)을 통해서 반도체 영역(1700)에 접속되어 있다. 배선(2600)은 1층째의 배선 형성 공정에서 형성되고, 예를들면, 알루미늄막 또는 첨가물(Cu, Si)가 함유된 알루미늄막으로 형성된다.
베이스 영역은 반도체 영역(1200)에 베이스 인출용 전극(1100C)가 접속되어 있다. 베이스 인출용 전극(1100C)는 부호를 붙이지 않았지만, MISFET Qn및 Qp의 게이트 절연막(1000)에 해당하는 절연막을 제거하여 형성한 콘택트 홀을 통해서 반도체 영역(1200)에 접소되어 있다. 베이스 인출용 전극(1100C)는 다결정 실리콘막상에 고융점 금속 실리사이드(WSi2, MoSi2, TiSi2) 막을 형성한 복합막으로 구성되어 있다. 다결정 실리콘막을 저항값을 저감하기 위한 p형 불순물(B)가 도입(또는 확산)되어 있다. 또한, 베이스 인출용 전극(1100C)는 다결정 실리콘막(p형)의 단층으로 구성하여도 좋다. 베이스 인출용 전극(1100C)는 1층째의 게이트 형성 공정에서 형성되어 있다. 1층째의 게이트 배선 형성 공정은 베이스 인출용 전극(1100C)외에 다음에 기술하는 n채널 MISFET Qn의 게이트 전극(1100A), p채널 MISFET Qp의 게이트 전극(1100B)의 각각을 형성하도록 되어 있다.
이미터 영역인 반도체 영역(2300)은 이미터 인출용 전극(2100)을 개재시켜 이미터 인출용 배선(2600)이 접속되어 있다. 이미터 인출용 전극(2100)은 층간 절연막(1900)에 형성된 콘택트 홀(2000) 및 베이스 인출용 전극(1100C)의 측벽에 형성된 측벽 스페이서(1600)으로 규정된 콘택트 홀(부호는 붙이지 않음)을 통하여 반도체 영역(2300)에 접속되어 있다. 이미터 인출용 전극(2100)은 예를들면, n형 불순물이 도입된 다결정 실리콘막으로 형성한다. 이 이미터 연출용 전극(2100)은 2층째의 게이트 배선 형성 공정에서 형성된다. 본 실시예의 바이폴라 CMOS LSI는 도시하지 않지만, SRAM(Static type Random Acess Memory)를 내장하고 있고, 2층째의 게이트 배선 형성 공정은 이미터 인출용 전극(2100) 외에 상기 SRAM의 메모리 셀의 고저항 부하 소자 및 전원 배선을 형성하도록 되어 있다. 이미터 인출용 배선(2600)은 층간 절연막(2400)에 형성된 콘택트 홀(2500)을 통하여 이미터 인출용 전극(2100)에 접속되어 있다. 이 이미터 인출용 배선(2600)은 1층째의 배선 형성 공정에 형성된다.
CMOS LSI의 n채널 MISFET Qn은 p-형 웰 영역(600)의 주면에 형성되고, 웰 영역(600), 게이트 절연막(1000), 게이트 전극(1100A), 소오스 영역 또는 드레인 영역인 한쌍의 n형 반도체 영역(1400) 및 한쌍의 n+형 반도체 영역(1700)으로 구성되어 있다.
웰 영역(600)은 MISFET Qn의 채널 형성 영역을 구성하도록 되어 있다. 웰 영역(600)은 예를들면, 1016~1017[atoms/cm2]정도의 불순물 농도로 구성되어 있다. 이 웰 영역(600)의 하부에는 그의 저항값을 저감하기 위한 p+형 매입 반도체 영역(400)이 마련되어 있다.
게이트 절연막(1000)은 예를들면, 웰 영역(600)의 주면을 산화하여 형성한 산화 실리콘막을 사용하고, 200Å 정도의 막두께로 형성한다.
게이트 전극(1100A)는 상기 베이스 인출용 전극(1100C)와 동일한 도체막, 막 다결정 실리콘막상에 고융점 금속실리사이드막을 형성한 복합막으로 구성되어 있다. 게이트 전극(1100A)의 다결정 실리콘막은 n형 불순물이 도입(또는 확산)된 n형으로 구성되어 있다.
저불순물 농도의 반도체 영역(1400)은 고불순물 농도의 반도체 영역(1700)의 채널 형성 영역측에 접속되어 있다. 이 저불순물 농도의 반도체 영역(1400)은 소위 LDD구조의 MISFET Qn을 구성한다. 저불순물 농도의 반도체 영역(1400)은 주로 게이트 전극(1100A) 또는 그 상층의 절연막(1300)을 불순물 도입용 마스크로 하고, n형 불순물(예를 들면, P)를 이온 주입으로 도입하는 것에 의해, 구성되어 있다. 저불순물 농도의 반도체 영역(1400)은 게이트 전극(1100A)에 대하여 자기 정합으로 형성되어 있다.
고불순물 농도의 반도체 영역(1700)은 주로 게이트 전극(1100A)의 측벽에 형성된 측벽 스페이서(1600)을 불순물 도입용 마스크로 하고, n형 불순물(예를 들면, As)를 이온 주입으로 도입하는 것에 의해 구성되어 있다. 고불순물 농도의 반도체 영역(1700)은 측벽 스페이서(1600)이 게이트 전극(1100A)에 대하여 자기 정합으로 구성되어 있으므로, 게이트 전극(1100A)에 대하여 자기 정합으로 구성되어 있다.
이 MISFET Qn의 소오스 영역 또는 드레인 영역인 반도체 영역(1700)에는 층간 절연막(1900) 및 (2400)에 형성된 콘택트 홀(2500)을 통하여 배선(2600)이 접속되어 있다. 배선(2600)은 상기 컬렉터 인출용 배선(2600), 이미터 인출용 배선(2600)과 동일 도체막으로 구성되어 있다. CMOS LSI의 p채널 MISFET Qp는 n-형 웰 영역(500)의 주면에 형성되고, 웰 영역(500), 게이트 절연막(1000), 게이트 전극(1100B), 소오스 영역 또는 드레인 영역인 한쌍의 p형 반도체 영역 (1500) 및 한쌍의 p+형 반도체 영역(1800)으로 구성되어 있다.
웰 영역(500)은 MISFET Qp의 채널 형성 영역을 구성하도록 되어 있다. 웰 영역(500)은 예를 들면 1015~1017[atoms/cm2]정도의 불순물 농도로 구성되어 있다. 웰 영역(500)의 하부에는 상기 웰 영역(600)과 마찬가지로, 그의 저항값을 저감하기 위한 n+형 매입 반도체 영역(300)이 마련되어 있다.
게이트 절연막(1000)은 상기 MISFET Qn이 게이트 절연막(1000)과 마찬가지로 동일 제조 공정에서 구성한다.
게이트 전극(1100B)는 상기 베이스 인출용 전극(1100C), 게이트 전극(1100A)와 동일 도체막, 즉 가결정 실리콘막상에 고융점 금속 실리사이드막을 형성한 복합막으로 구성되어 있다. 다결정 실리콘막은 게이트 전극(1100A)의 다결정 실리콘막에 도입되는 불순물과 다른 도전형의 p형 불순물이 도입(또는 확산)되어 p형으로 구성되어 있다.
저불순물 농도의 반도체 영역(1500)은 LDD구조의 MISFET Qp를 구성한다. 저불순물 농도의 반도체 영역(1500)은 상기 저불순물 농도의 반도체 영역(1400)과 마찬가지로 게이트 전극(1100B)에 대하여 자기 정합으로 형성되어 있다. 고불순물 농도의 반도체 영역(1700)은 측벽 스페이서(1600)을 개재시켜 게이트 전극(1100B)에 대하여 자기 정합으로 구성되어 있다.
이 MISFET Qp의 소오스 영역 또는 드레인 영역인 반도체 영역(1800)에는 층간 절연막(1900) 및 (2400)에 형성된 콘택트 홀(2500)을 통하여 배선(2600)이 접속되어 있다.
이와 같이, 구성되는 바이폴라 CMOS LSI는 상술한 바와 같이, CMOS LSI의 n채널 MISFET Qn를 p형 게이트 전극(1100B)로 구성하고 있다. MISFET의 스레시홀드 전압 Vth를 구하는 식은 다음에 나타내지만, 이 식에서 명확한 바와 같이, p채널 MISFET Qp를 p형 게이트 전극(1100B)로 구성하는 것에 의해 채널 형성 영역(웰 영역(500))으로의 스레시홀드 전압 조정용 불순물의 도입량 Qc를 변화시킬 수 있다.
단, ψMS는 기판과 게이트 전극의 일함수, ψF는 기판의 페르미 준위, QSS는 표면 전하 밀도, COX는 게이트 절연막의 용량, QB는 기판 전하, QC는 채널 형성 영역으로의 불순물 도입량이다.
즉, p채널 MISFET QP의 게이트 전극(1100B)를 p형으로 구성한 경우, 상기 식의 제1항의 일함수(웰 영역(500)측을 기준으로 하는 웰 영역(500)과 게이트 전극(1100B)의 일함수차) ψMS가 n형 게이트 전극으로 구성한 그것에 비해서 크게 된다. 구체적으로 일함수 ψMS는 p형 게이트 전극(WSi2/다결정 실리콘막)(1100B)로 구성한 경우에 +1.1[V]로 된다. p형 다결정 실리콘막이 단층인 경우는 +0.9[V], 고융점 금속 실리사이드(WSi2)막의 단층의 경우는 +0.2[V]로 된다. n형 다결정 실리콘막의 경우, 일함수차 ψMS는 -0.3[V]이다. 따라서, 상기 식(1)의 제5항(QC/COX)의 스레시홀드 전압 조정용 불순물의 도입량 QC는 p채널 MISFET QP를 p형 게이트 전극(1100B)로 구성할 경우, n형 게이트 전극으로 구성한 것에 비해 작게 된다. 즉, p채널 MISFET QP는 채널 형성 영역(웰 영역(500))의 불순물 농도를 높일 수 있으므로, 소오스 영역 또는 드레인 영역인 반도체 영역(1500) 또는 (1800)에서 채널 형성 영역측으로 연장하는 공업 영역을 작게 할 수 있다. 이 공업 영역의 연장의 축소화는 제14도(채널 길이와 스레이홀드 전압의 관계를 도식한 도면)에서 도식한 바와 같이, p채널 MISFET QP의 쇼트 채널 효과를 방지할 수 있으므로, p채널 MISFET QP의 채널 길이를 축소하여 그의 점유면적을 축소할 수 있다. 그 결과, 바이폴라 CMOS LSI의 고집적화를 도모할 수 있다.
또한, n채널 MISFET Qn은 n형 게이트 전극(1100A)로 구성되고, 일함수 ψMS가 크므로, 스레이홀드 전압 조정용의 불순물의 도입량 QC가 작고, 결과적으로 쇼트 채널 효과를 방지할 수 있다.
다음에, 상술한 바이폴라 CMOS LSI의 구체적인 제조방법에 대하여 제15도 내지 제24도(각 제조 공정마다 도시한 바이폴라 CMOS LSI의 주요부 단면도)를 사용하여 간단히 설명한다.
먼저, p-형 반도체 기판(100)의 바이폴라 트랜지스터 Tr형성 영역, p 채널 MISFET Qp형성 영역의 각각의 주면부에 n형 불순물을 선택적으로 도입한다. 그후, 상기 반도체 기판(100)의 n채널 MISFET Qn형성 영역, 소자 분리 영역의 각각의 주면부에 p형 불순물을 선택적으로 도입한다.
다음에, n형 불순물, p형 불순물의 각각이 도입된 반도체 기판(100)의 주면상에 n-형 에피택셜층(200)을 성장시킨다. 이 에피택셜층(200)의 성장에 의해, 반도체 기판(100)과 에피택셜층(200) 사이 부분에 n+형 매입 반도체 영역(300), p+형 매입 반도체 영역(400)의 각각이 형성된다.
다음에, 에피택셜층(200)의 바이폴라 트랜지스터 Tr형성 영역, p채널 MISFET Qp형성 영역의 각각의 주면부에 n-형 웰영역(500)을 형성한다. 그후, 상기 에피텍셜층(200)의 n채널 MISFET Qn형성 영역, 소자 분리 영역의 각각의 주면부에 p-형 웰 영역(600)을 형성한다.
다음에, 상기 웰 영역(500) 및 (600)의 반도체 소자 형성 영역간의 주면상에 소자간 분리용 절연막(800)아래의 주면부에는 소자간 분리용 절연막(800)을 형성하는 공정과 실질적으로 동일 제조 공정에서 p형 채널 스톱의 영역(700)을 형성한다.
다음에, 상기 웰 영역(500), (600)의 각각의 주면상에 도시하지 않은 얇은 산화 실리콘막을 형성한다. 이 산화 실리콘막은 불순물의 도입에 기인하는 중금속 오염이나 웰 영역(500), (600)의 각각의 표면의 손상을 저감하기 위해 형성한다.
다음에, 웰 영역(500)의 바이폴라 트랜지스터 Tr의 컬렉터 영역의 형성 영역의 주면부에 선택적으로 n+형 반도체 영역(900)을 형성한다. 반도체 영역(900)은 예를 들면, n형 불순물을 이온 주입으로 도입하는 것에 의해 형성한다.
다음에, 웰 영역(500)의 MISFET Qp형성 영역의 주면부, 웰 영역(600)의 MISFET Qn형성 영역의 주면부의 각각에 선택적으로 스레시홀드 전압 조정을 불순물을 도입한다. 이 스레시홀드 전압 조정용 불순물은 p형 불순물(B)를 사용하고, 이 p형 불순물은 이온 주입에 의해, 상기 도시하지 않은 산화 실리콘막을 통하여 웰 영역(500), (600)의 각각의 주면부에 도입된다.
다음에, 웰 영역(500)의 베이스 영역 형성 영역의 주면부에 베이스 농도 조정용 불순물을 선택적으로 도입한다. 이 베이스 농도 조정용 불순물은 p형 불순물을 사용하고, 이온 주입으로 웰 영역(500)의 주면부에 도입된다.
다음에, 제15도에 도시한 바와 같이, 소자간 분리용 절연막(800) 이외의 영역인 웰 영역(500), 웰 영역(600)의 각각의 주면상에 게이트 절연막(1000)을 형성한다. 게이트 절연막(1000)은 웰 영역(500), (600)의 각각의 주면을 산화하여 형성한 산화 실리콘막을 사용한다.
다음에, 제16도에 도시한 바와 같이, 바이폴라 트랜지스터 Tr의 베이스 영역, 이미터 영역의 각각의 형성 영역의 게이트 절연막(1000)을 선택적으로 제거한다. 게이트 절연막(1000)의 제거는 도시하지 않는 CMOS LSI형성 영역에 있어서, MISFET의 게이트 전극의 한쪽끝을 연장시켜 직접 소오스 영역 또는 드레인 영역에 접속한다(다이렉트 콘택트) 부분의 게이트 절연막(1000)을 제거하는 공정과 동일 제조 공정에서 실행한다.
다음에, 제17도에 도시한 바와 같이, 바이폴라 트랜지스터 Tr, n채널 MISFET Qn, p채널MISFET Qp의 각각의 형성영역을 포함하는 기판 전면에 도체막(1100)을 형성한다. 도체막(1100)은 바이폴라 트랜지스터 Tr의 베이스 영역, 이미터 영역의 각각의 형성 영역에 있어서, 웰 영역(500)에 직접 접속되고, 컬렉터 영역에 있어서, 게이트 절연막(1000)상에 형성된다. 한편, 도체막(1100)은 MISFET Qn, Qp의 각각의 형성영역에 있어서, 게이트 절연막(1000)상에 형성된다. 이 도체막(1100)은 바이폴라 트랜지스터 Tr의 베이스 인출용 전극, MISFET의 게이트 전극의 각각을 형성하도록 되어 있다. 도체막(1100)은 CVD법으로 형성된 불순물이 도입되어 있지않든가 또는 저불순물 농도의 다결정 실리콘막을 사용한다.
다음에, 도체막(1100)의 바이폴라 트랜지스터 Tr의 베이스 영역 및 이미터 영역, p채널 MISFET Qp의 게이트 전극의 각각의 형성 영역의 상부에 불순물 도입용 마스크(2700)을 형성한다. 이 마스크(2700)은 예를들면, CVD법으로 형성한 산화 실리콘막을 사용한다.
다음에, 제18도에 도시한 바와 같이, 상기 마스크(2700)을 사용하여, 그것에서 노출하는 도체막(1100)에 n형 불순물을 도입하고, n형 도체막(1100n)을 형성한다. 이 n형 도체막(1100n)은 n형 게이트 전극을 형성하도록 되어 있다. 도체막(1100)으로의 n형 불순물의 도입은 확산(또는 도입)에 의해 실행한다.
다음에, 제19도에 도시한 바와 같이, 상시 마스크(2700)을 제거한 후, 도체막(1100), (1100n)의 노출하는 표면상에 불순물 도입용 마스크(2800)을 형성한다. 이 마스크(2800)은 주로 불순물의 도입에 기인하는 중금속 오염을 방지하기 위해 형성되고, 도체막(1100), (1100n)의 각각의 표면을 산화한 산화실리콘막으로 형성한다.
다음에, 상기 마스크(2800)의 바이폴라 트래지스터 Tr의 컬렉터 영역, n채널 MISFET Qn의 게이트 전극의 각각의 형성 영역상에 불순물 도입용 마스크(2900)을 형성한다. 이 마스크(2900)은 예를 들면, 포토 레지스막으로 형성한다.
다음에, 상기 마스크(2900)을 사용하고, 거기에서 노출하는 마스크(2800)을 통하여 도체막(1100)에 p형 불순물을 도입하고, p형 도체막(1100p)를 형성한다. p형 도체막(1100p)는 p채널 MISFET Qp의 p형 게이트 전극, 바이폴라 트랜지스터 Tr의 p형 베이스 인출용 전극의 각각을 형성하도록 되어 있다. 또한, 본 실시예는 사전에 p형 도체막(1100p)를 형성한 후에 n형 도체막(1100n)을 형성하여도 좋다.
다음에, 상기 마스크(2900), (2800)의 각각을 순차 제거한 후, 제20도에 도시한 바와 같이, 도체막(1100n), (1100p)의 각각의 상부에 고융점 금속 실리사이드막(1100m)을 형성한다. 고융점 금속 실리사이드막(1100m)은 예를 들면, 스퍼터로 형성한 WSi2를 사용한다. 고융점 금속 살리사이드막(1100m)의 n형 도체막(1100n)과 p형 도체막(1100p)의 경계부분은 각각에 도입된 불순물이 확산될 가능성이 있어 특성상 바람직하지 않으므로, 제거한다.
다음에, 고융점 금속 실리사이드막(1100m)의 상부에 절연막(1300)을 형성한다. 절연막(1300)은 예를 들면, CVD법으로 형성한 산화 실리콘막을 사용한다.
다음에, 상기 절연막(1300), 고융점 금속 실리사이드막(1100m), n형 도체막(1100n), p형 도체막(1100p)의 각각에 순차 소정의 패터닝을 실시하고, 제21도에 도시한 바와 같이, n형 게이트 전극(1100A), p형 게이트 전극(1100), p형 베이스 인출용 전극(1100C)의 각각을 형성한다. 상기 패터닝은 RIE등의 이방성 에칭으로 실행한다. n형 게이트 전극(1100A)는 n채널 MISFET Qn의 게이트 전극을 구성한다. p형 게이트 전극(1100B)는 p채널 MISFET Qp의 게이트 전극을 구성한다. p형 베이스 인출용 전극(1100C)는 바이폴라 트랜지스터 Tr의 베이스 인출용 전극(1100C)는 다결정 실리콘막에 도입된 p형 불순물이 자기 정합적으로 웰영역(500)에 확산되고, 베이스 영역의 일부로 되는 p+형 반도체 영역(1200)을 형성하도록 되어 있다.
이와 같이, 바이폴라 CMOS LSI에 있어서, 기판 전면에 도체막(1100)을 형성하고, 이 도체막(1100)에 선택적으로 n형 불순물, p형 불순물의 각각을 도입하여 n형 도체막(1100n), p형 도체막(1100p)를 형성하고, 그후, 소정의 패터닝을 실시하여, n형 게이트 전극(1100A), p형 게이트 전극(1100B), p형 베이스 인출용 전극(1100C)의 각각을 형성하는 것에 의해, n형 게이트 전극(1100A), p형 게이트 전극(1100B), p형 베이스 인출용 전극(1100C)의 각각을 동일 도체막(1100)을 사용하여 동일 제조 공정에서 형성할 수 있으므로, 제조 공정을 저감할 수 있다. 특히, 본 실시예에는 상기 p형 게이트 전극(1100B), p형 베이스 인출용 전극(1100C)의 각각을 동일 제조 공정에서 형성할 수 있으므로, 바이폴라 CMOS LSI의 제조 공정을 저감할 수 있음과 동시에, 상술한 바와 같이, p채널 MISFET Qp의 쇼트 채널효과를 방지하여 바이폴라 CMOS LSI의 고집적화를 도모할 수 있다.
다음에, 상기 n형 게이트 전극(1100A), p형 게이트 전극(1100B), p형 베이스 인출용 전극(1100C)의 각각의 노출하는 표면이나, 웰 영역(500), (600)의 각각의 노출하는 표면에 절연막(부호는 붙이지 않음)을 형성한다. 이 절연막은 불순물의 도입에 기인하는 중금속 오염이나 손상을 저감할 수 있다.
다음에 주로 게이트 전극(1100A)를 불순물 도입용 마스크로 하여, 선택적으로 n채널 MISFET Qn형성 영역의 웰 영역(600)의 주면부에 n형 불순물(1400n)을 도입한다. n형 불순물(1400n)은 이온 주입으로 도입한다. 그후, 제22도에 도시한 바와 같이, 주로 게이트 전극(1100B)를 불순물 도입용 마스크로하여, 선택적으로 p채널 MISFET Qp의 형성 영역의 웰 영역(500)의 주면부에 p형 불순물(1500p)를 도입한다. p형 불순물(1500p)는 이온 주입으로 도입한다.
다음에, 상기 n형 게이트 전극(1100A), p형 게이트 전극(1100B), p형 베이스 인출용 전극(1100C)의 각각의 측벽에 측벽 스페이서(1600)을 형성한다. 측벽 스페이서(1600)은 기판 전면에 CVD법으로 산화 실리콘막을 형성하고, 그 산화 실리콘막에 RIE등의 이방성 에칭을 실시하는 것에 의해, 형성할 수 있다.
다음에, 주로 상기 측벽 스페이서(1600)을 불순물 도입용 마스크로 하여, n채널 MISFET Qn형성 영역의 웰 영역(600)의 주면부에 n형 불순물을 도입한다. 이 n형 불순물의 도입 및 상기 n형 불순물(1400n)의 도입에 의해, Tr형 반도체 영역(1700) 및 n형 반도체 영역(1400)이 형성되어 n채널 MISFET Qn이 대략 완성한다. 또한, 반도체 영역(1700)을 형성하는 n형 불순물은 바이폴라 트랜지스터 n+의 컬랙터 영역(반도체 영역(800))에도 선택적으로 도입된다.
다음에, 주로 상기 측벽 스페이서(1600)을 불순물 도입용 마스크로 하여, p채널 MISFET Qp형성 영역의 웰 영역(500)의 주면부에 p형 불순물을 도입한다. 이 p형 불순물의 도입 및 상기 p형 불순물(1500p)의 도입에 의해, 제23도에 도시한 바와 같이, p+형 반도체 영역(1800) 및 p형 반도체 영역(1500)이 형성되고, p채널 MISFET Qp가 대략 완성한다.
다음에, 기판 전면을 덮는 층간 절연막(1900)을 형성하고, 층간 절연막(1900)의 바이폴라 트랜지스터 Tr의 이미터 영역의 형성 부분을 제거하여 콘택트 홀(2000)을 형성한다. 이 콘택트 홀(2000)은 베이스 인출용 전극(1100C)의 측벽에 형성된 측벽 스페이서(1600)에 의해 규정되고, 베이스 인출용 전극(1100C)에 대하여 자기 정합으로 형성된다.
다음에, 상기 콘택트 홀(2000)을 통하여 웰 영역(500)의 표면에 접촉하도록, 층간 절연막(1900)의 상부에 이미터 인출용 전극(2100)을 형성한다. 이미터 인출용 전극(2100)은 예를들면, CVD법으로 형성한, 불순물이 도입되어 있지 않든가 또는 저불순물 농도의 다결정 실리콘막을 사용한다.
다음에, 상기 이미터 인출용 전극(2100)을 통하여, 웰 영역(500)의 바폴라 트랜지스터 Tr의 베이스 영역의 형성 부분의 주면부에 p형 불순물을 도입하고, p형 반도체 영역(2200)을 형성한다. 이 p형 불순물의 도입은 이온 주입으로 실행한다.
다음에, 상기 이미터 인출용 전극(2100)에 저항값을 저감하는 n형 불순물을 도입한다. n형 불순물의 도입은 SRAM을 내장하는 경우, SRAM의 메모리 셀을 수성하는 다결정 실리콘막으로 미루어지는 고저항 부하 소자 및 전원 배선의 형성 공정과 동일한 제조 공정으로 실행한다. 이 이미터 인출용 전극(2100)에 도입된 n형 불순물은 베이스 영역을 구성하는 p형 반도체 영역(2200)이 형성된다. 이 이미터 영역의 형성에 의해, npn형 바이폴라 트랜지스터 Tr이 대략 완성한다.
그후, 층간 절연막(2400), 콘택트 홀(2500), 배선(2600)을 순차 형성하는 것에 의해, 상기 제13도에 도시한 바와 같이, 본 실시예의 바이폴라 CMOS LSI를 완성한다.
또한, 본 실시예 5는 pnp형 바이폴라 트랜지스터를 찾는 바이폴라 CMOS LIS에 적용할 수 있다. 이 경우, 바이폴라 트랜지스터의 베이스 인출용 전극과 n채널 MISFET의 게이트 전극을 동일 제조 공정에서 n형에 형성한다. p채널 MISFET의 게이트 전극은 p형으로 구성한다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예 1~5에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
예를 들면, 제7도 및 제8도에 도시한 상기 측벽 스페이서(12)는 불순물을 도프한 다결정 실리콘의 증속 산화 현상을 이용하여 형성하는 것도 가능하다. 즉, 제12도에 도시한 바와 같이, 예를 들면, 붕소와 같은 p형 불순물을 고농도로 도프한 다결정 실리콘막으로 이루어지는 베이스 인출 전극(8) 및 예를 들면, 인과 같은 n형 불순물을 고농도로 도프한 다결정 실리콘막으로 이루어지는 게이트 전극(19), (20)을 형성하고, 그후, 예를들면, 스팀 분위기에 있어서, 800℃에서 30분간 산화하면, 상기 증속 산화현상에 의해, 이들 베이스 인출 전극(8) 및 게이트 전극(19), (20)의 측면 및 위면에 예를 들면, 막두께 1200Å의 SiO2막과 같은 두꺼운 절연막(27)이 형성된다. 한편, 불순물 농도가 낮은 에피택셜층(4)의 표면에 예를들면, 막두께 200Å의 SiO2막과 같은 얇은 절연막(도시하지 않음) 밖에 형성되지 않는다. 따라서, 이 절연막을 200Å 정도 에칭하는 것에 의해, 제12도에 도시한 바와 같이, 베이스 인출 전극(8) 및 게이트 전극(19), (20)의 측면에 상기 측벽(12)의 마찬가지 역할을 하는 절연막(27a)를 형성할 수 있다.
또한, 상기 진성 베이스 영역(14)를 이온 주입에 의해 형성하는 것이 아니라, 제8도에 도시한 다결정 실리콘막(26)에 예를 들면, 비소와 같은 n형 불순물 및 예를 들면, 불소와 같은 p형 불순물을 이온 주입한 후, 열처리를 실행하여 이들 불순물을 다결정 실리콘막(26)에서 n웰(5a) 중으로 확산시키는 것에 의해, 이 진성 베이스 영역(14)를 이미터 영역(16)과 동시에 형성하는 것도 가능하다.
다음에, 이 진성 베이스 영역(14)와 상기 그라프트 베이스 영역(11)의 접속부가 충분히 저저항화되지 않고, 이때문에 베이스 저항의 저감을 충분히 도모할 수 없는 경우가 있다. 이 경우에는 상기 p채널 MISFET Q2의 소오스 영역(21) 및 드레인 영역(22)의 저불순물 농도부(21a), (22a)를 형성하기 위한 이온 주입시에 측벽(12)의 아래쪽에 이온 주입을 실생하는 것에 의해, 이 진성 배이스 영역(14)와 그라프트 베이스 영역(11)의 접속부가 충분히 저저항화되고, 이것에 의해 베이스 저항의 저감을 충분히 도모할 수 있다.
또한, 상기 npn형 바이폴라 트랜지스터 Q1대신에 pnp바이폴라 트랜지스터를 사용하는 것도 물론 가능하다.
본 발명은 바이폴라 CMOS에 의한 고속의 SRAM, 게이트 어레이등의 각종 LSI에 적용할 수 있다. 본 발명의 실시예 1, 2는 특히 고속의 SRAM에 적용하여 바람직한 것이다. 즉, 다결정 실리콘 이미터전극(15)의 형성에 사용한 다결정 실리콘막(26)을 SRAM의 메모리 셀에 사용하는 고저항 부하 소자의 형성에 공용하는 것이 가능하다. 바꾸어 말하며, 2층의 다결정 실리콘막을 갖는 LSI의 경우에는 2층째의 다결정 실리콘막을 다결정 실리콘 이미터 전극(15)의 형성에 사용한 다결정 실리콘막(26)과 공용할 수 있고, 따라서 바이플라 트랜지스터의 형성을 위한 제조 공정의 증가는 거의없다.
본 발명에 의해서 개시된 발명중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
즉, 반도체 집적 회로 장치의 제조 공정의 간략화를 도모할 수 있다.
또한, 반도체 집적 회로 장치를 간단한 제조 공정으로 제조할 수 있다.
또한, 바이폴라 CMOS LSI에 있어서, MISFET의 쇼트 재널 효과를 방지할 수 있으므로, 고집적화를 도모할 수 있다.

Claims (9)

  1. (a)반도체 기판의 주면상으로 연장하는 다결정 실리콘막을 형성하기 위해, 상기 반도체 기판의 주면상에 다결정 실리콘을 퇴적하는 공정, (b)상기 반도체 기판의 주면의 제1선택 표면 영역상으로 연장하는 상기 다결정 실리콘막중에 제1도전형의 제1불순물을 도입하는 것에 의해, 상기 제1선택 표면 영역상에 제1도전형의 제1다결정 실리콘 부분을 형성하고, 상기 반도체 기판의 주면의 제2선택 표면 영역상으로 연장하는 상기 다결정 실리콘막중에, 상기 제1도전형과 다른 도전형의 제2도전형의 제2불순물을 도입하는 것에 의해, 상기 제2선택 표면 영역상에 제2도전형의 제2다결정 실리콘 부분을 형성하는 공정. (c)상기 제2다결정 실리콘 부분에 접촉하지 않도록, 상기 제1다결정 실리콘 부분상에 제1금속 실리사이드층을 선택적으로 형성하고, 상기 제1다결정 실리콘 부분에 접촉하지 않도록, 상기 제2다결정 실리콘 부분상에 제2금속 실리사이드층을 선택적으로 형성하는 공정, (d)상기 공정 (c)후에, 상기 제1 및 제2금속 실리사이드층을 덮도록, 상기 반도체 기판의 표면상에 화학 기상 퇴적법에 의한 막을 형성하는 공정을 포함하며, 상기 제1다결정 실리콘 부분은 제1활성 소자의 전극으로서 사용되고, 상기 제2다결정 실리콘 부분은 제2활성 소자의 전극으로서 사용되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 특허 청구의 범위 제1항에 있어서, 상기 제1금속 실리사이드층과 상기 제2금속 실리사이드층은 서로 떨어져서 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 특허 청구의 범위 제1항에 있어서, 상기 다결정 실리콘은 상기 제1다결정 실리콘 부분이 상기 반도체 기판의 주면에 접촉하고, 또 상기 제2다결정 실리콘 부분이 상기 반도체 기판의 주면상에 마련된 절연막상으로 연장하도록 퇴적되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 특허 청구의 범위 제1항에 있어서, 상기 공정 (c)는 다결정 실리콘막의 전면상에 금속 실리사이드층을 형성하는 공정, 상기 제1다결정 실리콘 부분과 상기 제2다결정 실리콘 부분의 경계부의 상기 금속 실리사이드층을 선택적으로 에칭 제거하는 것에 의해, 상기 제1및 제2금속 실리사이드층을 상기 다결정 실리콘상에 선택적으로 남기는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 특허 청구의 범위 제1항에 있어서, 또 상기 화학 시아 퇴적법에 의한 막과 상기 제1 및 제2금속 실리사이드층과 상기 다결정 실리콘막을 에칭에 의해 패터닝하는 것에 의해, 상기 제1다결정 실리콘 부분 및 상기 제1금속 실리사이드층으로 구성되는 상기 제1활성 소자의 전극을 형성하고, 또 상기 제2다결정 실리콘 부분 및 상기 제2금속 실리사이드층으로 구성되는 상기 제2활성 소자의 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 특허 청구의 범위 제1항에 있어서, 상기 제1 및 제2금속 실리사이드층의 각각은 텅스텐 실리사이드(WSi), 몰리브텐 실리사이드(MoSi), 티탄 실리사이드(TiSi), 백금 실리사이드(PiSi), 탄탈 실리사이드(TaSi)중의 하나인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 특허 청구의 범위 제1항에 있어서, 상기 제1도전형의 제1불순물은 붕소이고, 상기 제2도 전형의 제2불순물은 인인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 특허 청구의 범위 제1항에 있어서, 상기 화학 기상 퇴적법에 의한 막은 절연막이고, 상기 절연막을 형성하는 공정은 화학 기상 퇴적법에 의해 상기 제1및 제2금속 실리사이드층상에 산화 실리콘을 퇴적하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 특허 청구의 범위 제5항에 있어서, 상기 제1활성 소자는 바이폴라 트랜지스터이고, 상기 제2활성 소자는 MISFET이고, 상기 제1활성 소자의 전극은 상기 바이폴라 트랜지스터의 베이스 인출 전극이고, 상기 제2활성 소자의 전극은 상기 MISFET의 게이트 전극인 것을 특징으로 하는 반도체 집적회로 장치의 제조 방법.
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