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JPH02164059A - 半導体デバイスの形成方法 - Google Patents

半導体デバイスの形成方法

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Publication number
JPH02164059A
JPH02164059A JP1270502A JP27050289A JPH02164059A JP H02164059 A JPH02164059 A JP H02164059A JP 1270502 A JP1270502 A JP 1270502A JP 27050289 A JP27050289 A JP 27050289A JP H02164059 A JPH02164059 A JP H02164059A
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forming
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stud
sidewall
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Application number
JP1270502A
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English (en)
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JPH07105457B2 (ja
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Shao-Fu S Chu
シヨウ‐フ・サンフオード・チユ
San-Mei Ku
サン―ミイ・クウ
Russell C Lange
ラツスル・シイー・ランジ
Joseph F Shephard
ジヨセフ・フランシス・シエパード
Paul J Tsang
ポール・ジヤ‐ミン・サング
Wen-Yuan Wang
ウエン―ヤン・ワング
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH02164059A publication Critical patent/JPH02164059A/ja
Publication of JPH07105457B2 publication Critical patent/JPH07105457B2/ja
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    • H01—ELECTRIC ELEMENTS
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S148/009—Bi-MOS

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  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体デバイス及びその製造方法に係り、より
詳細に言えば、反転イメージ（ｒｅｖｅｒｓｅｉｍａｇ
ｅ　）処理を用いて半導体デバイスを製造する時に必要
なアライメント（整列）を自動的に行わせる自動整列方
法に間する。
Ｂ、従来の技術 集積回路用の半導体デバイスを改良するための主要な努
力は、デバイスの寸法を小さくすること及びデバイス間
の間隔を狭くすることと、半導体チップ上のデバイスの
異なったファミリーを効率よく製造することとに向けら
れている。その例として、同じ半導体チップ上にバイポ
ーラ・トランジスタ・デバイスとＣＭＯＳトランジスタ
・デバイスの両・方を含むＢＩＣＭＯ５論理回路を製造
することに大きな努力が払われていることが挙げられる
。そのようなりＩＣＭＯ５論理回路の製造を容易にする
ためには、多くの複雑なステップとか、高価な処理工程
などを必要とせず、効果的に製造することの出来る処理
方法が必要である。加えて、製造された論理回路は、小
さく、そして高密度に配置された高性能デバイスを与え
るものでなければならない。
デバイスの小さな寸法とデバイス間の狭い間隔とを得る
ための１つの公知の半導体の製造方法は、「ロスト・ワ
ックス」処理、または「反転イメージＪ　（ｒｅｖｅｒ
ｓｅ　ｉｍａｇｅ　）処理と呼ばれている方法である。
そのような処理方法においては、スタッド、または突起
物のような保護構造がシリコンのウェハ上に形成される
。そしてドーピング処理、あるいは他の処理がマスクの
ような保護構造を用いて遂行される。このような保護構
造は、処理の最終ステップで除去される。この方法の例
は、米国特許第４５７１８１７号、ヨーロッパ特許出願
ＥＰ第１２８７５１号及び１９８３年のＩＥＤＭのジャ
モト（Ｊ、　Ｊｉｙａｍｏｔｏ　）等のｒＶＬｓ１回路
のための１．０ミクロンのＮ型井戸のＣＭＯ５／バイポ
ーラ技術Ｊ　（Ａ　１．ＯＭｉｃｒｏｎ　Ｎ−Ｗｅｌｌ
　ＣＭＯＳ／ＢｉｐｏｌａｒＴｅｃｈｎｏｌｏｇｙ　ｆ
ｏｒ　ＶＬＳＩ　Ｃ１ｒｃｕｉｔｓ）の第６３頁乃至第
６６頁に記載されている。
Ｂ　Ｉ　ＣＭＯＳデバイスの製造に関するものとして、
米国特許第４２９９０２４号、米国特許第４４７５２７
９号、米国特許第４５０７８４７号、米国特許第４４８
４３８８号、米国特許第４６３７１２５号、米国特許第
４４８６９４２号、１９８３年のＩＥＤＭ刊行物のワル
チク（Ｆ、　Ｗａｌｃｚｙｋ　）等のｒｃＭＯ８とバイ
ポーラを組合せたＶＬＳ　１の処理方法Ｊ　（Ａ　Ｍｅ
ｒｇｅｄ　ＣＭＯ３／Ｂｉｐｏｌａｒ　ＶＬＳＩＰｒｏ
ｃｅｓｓ　）の第５９頁乃至第６２頁、及び１９８４年
のＩＥＤＭのヒクチ（Ｈ，Ｈｉｇｕｃｈｉ　）のｒｃＭ
。
５ＦＥＴと混在され小さくしたバイポーラ・デバイスの
構造と性能Ｊ　（Ｐｅｒｆｏｒｍａｎａｅ　ａｎｄＳｔ
ｒｕｃｔｕｒｅｓ　ｏｆ　Ｓｃａｌｅｄ−Ｉ）ｏｗｎ　
Ｂｉｐｏｌａｒ　ＤｅｖｉｃｅＭｅｒｇｅｄ　ｗｉｔｈ
　ＣＭＯ３ＦＥＴＳ　）の第６８４頁乃至第６８７頁が
ある。
本出願人に係る米国特許第４４１９８０９号はＭＯＳＦ
ＥＴのドレイン領域を形成するために、上述した刊行物
ｔＥ・・ＤＭに記載された「ロスト・ワックス」方法を
使用している。
本出願人に係る米国特許第４５０８５７９号は酸化物の
側壁で形成された絶縁体スタッドを使用した横型デバイ
ス構造を形成する方法を記載している。
本出願人に係る米国特許第４１６０９９１号は密接した
間隔のベース・コンタクトとエミッタ・コンタクトを有
する高性能のバイポーラ・トランジスタの製造方法が記
載されている。
以上のことを要約すると、寸法が小さくて、相互の間隔
が狭いデバイス領域を持つ半導体デバイスを製造する方
法は、従来の技術に大きな貢献を与えてきた。このよう
な処理方法は、特に、異なったデバイスのタイプに経済
的に、且つ効果的に応用することが出来るならば、その
価値は一層増加するであろう。
Ｃ０発明が解決しようとする問題点 本発明の主目的は半導体デバイスの新規な製造方法を提
供することにある。
本発明の他の目的は、寸法が小さく、高密度に配置され
た半導体デバイスを製造する方法を提供することにある
。
本発明の他の目的は、バイポーラ、絶縁ゲート及びＢＩ
ＣＭＯ５論理回路デバイスの製造に対して、経済的かつ
効果的に適用することの出来る方法を提供することにあ
る。
本発明の他の目的は、微少で高密度に配置したデバイス
領域を有する新規な半導体デバイスを提供することにあ
る。
Ｄ０問題点を解決するための手段 本発明に従って、第１の導電型の第１のドープ領域を有
する半導体材料の基体上に半導体デバイスを形成する新
規な方法が与えられ、その方法は、第１のドープ領域上
にスタッドを形成することと、スタッドに隣接した第１
のドープ領域の表面に第２の導電型の第２のドープ領域
を形成するために、スタッドをマスクとして使用するこ
とと、スタッドに絶縁材料の側壁を形成することと、側
壁内に第１のデバイス・コンタクトを形成することと、
第１のデバイス・コンタクト及び第２のデバイス・コン
タクトが側壁によって分離されるように、側壁に隣接し
た第２のドープ領域上に第２のデバイス・コンタクトを
形成することとを含んでいる。
本発明の実施例において、第２のデバイス・コンタクト
を形成するステップは、第１のドープ領域、スタッド及
び側壁の全体を覆って、導電性材料の層を一様に形成す
ることと、その導電性材料の層を形成した後、側壁の高
さと等しい厚さか、または側壁の高さよりも低い厚さに
、その導電性材料の層を平坦化することとを含んでいる
。
本発明の方法は、バイポーラ・トランジスタ、または絶
縁ゲートトランジスタ及び上記の両方のトランジスタを
含む新規なりＩＣＭＯ３）ランジスタを製造するのに効
果的に用いることが出来る。
更に、本発明の方法は、自動的に整列（５ｅｌｆ−ａｌ
　ｉｇｎｍｅｎｔ　）され、密接して配列されたデバイ
ス領域と、本発明の処理に従ったコンタクトとを使用す
る他の任意のタイプの半導体デバイスを製造するのに使
用することが出来る。
Ｅ、実施例 以下に説明する本発明の実施例は、一対のＮチャンネル
及びＰチャンネル・エンハンスメント・モードＣＭＯＳ
デバイス及びＮＰＮバイポーラ・トランジスタを含むＢ
ＩＣＭＯＳデバイスの製造方法に向けられている。然し
ながら、ここに説明されている特定の導電型及びその不
純物濃度は説明の冗長を避けるために１例として示され
たものであることは理解されるべきである。従って、不
純物の導電型を反対導電型とし、その濃度を適当に調節
することによって、異なった濃度のＣＭＯＳトランジス
タ・デバイスとＰＮＰバイポーラ・トランジスタを製造
するために、当業者が容易に本発明を適用することが出
来るのは自明である。
また、本発明はＢ　Ｉ　ＣＭＯＳデバイスの製造に止ま
らず、バイポーラ・デバイスと絶縁ゲート・デバイスと
が混在している半導体デバイスを製造することや、高密
度で高度に整列されたデバイス領域を必要とする他の型
の半導体デバイスの製造にも利用することが出来る。
第１図を参照すると、Ｐ型シリコンの単結晶材料のウェ
ハ、即ち基体１０が示されており、この基体１０は、＜
１００＞結晶軸方向と、１０乃至２０オーム／　ｃ　ｍ
の範囲の抵抗率を持っていることが望ましい、Ｎ＋サブ
コレクタ領域１２は、例えば約１Ｘ１０”乃至１ｘ１０
２０原子／Ｃｍ３の範囲の濃度の砒素（Ａｓ）イオンを
注入する通常のイオン注入処理によって形成される０代
案として、Ｎ＋サブコレクタ領域１２は、通常の拡散処
理によって形成することが出来る。
第２図において、Ｐ−エピタキシャル層１４は、例えば
通常の低圧のシリコン・エピタキシャル処理を使用して
、ｎ＋サブコレクタ層１２上に成長される。Ｐ−エピタ
キシャル層１４は約０．６乃至１．５ミクロンの範囲の
厚さに形成されるのが望ましい。
次に第３図を参照すると、一対のＮ導電型井戸領域１４
Ａ、１４Ｃが、そのままに残されたｐ　−領域１４Ｂと
結合するように層１４中に形成されている。領域１４Ａ
及び１４Ｃは、例えば標準的なホトリソグラフのマスク
処理技術を使用することによって、領域１４Ｂを除いて
砒素（Ａｓ）イオン、または燐（Ｐ）イオンを選択的に
イオン注入することによって形成される。領域１４Ａ及
び１４Ｃは、通常のドーパント・ドライブイン処理を使
用して形成することも出来る。
第４図を参照すると、４つの深い隔離領域１６．１８．
２０．２２が井戸１４Ａ、１４Ｂ、１４Ｃの横方向の境
界に形成されている０図示の実施例においては、深い隔
離領域１６．１８．２０．２２は、夫々丁字形にされて
おり、層１２を貫通して下方に延びる深いトレンチ部分
（Ｔ字の基部）と、デバイスの表面にあり、且つ隣接井
戸中に一部突出し浅い丁字形の頭部分とで構成されてい
る。
隣接した深い隔１！１１１領域１６．１８は、井戸１４
Ａ中に後刻形成されるトランジスタ・デバイスを、他の
トランジスタと電気的に絶縁するために用いられる。同
様に、隣接した深い隔離領域１８．２０と、２０．２２
とは、井戸１４Ｂ及び１４Ｃ中に、後で行われる処理に
よって形成されるトランジスタを他のトランジスタと電
気的に絶縁するために用いられる。浅い隔離領域２４が
、井戸１４Ｃ中で且つ隔離領域２０の丁字形の頭部分か
ら横方向に離隔して形成され、この領域は、後で行われ
る処理によって形成されるバイポーラ・トランジスタの
各素子ｔ−絶絶縁るために用いられる。隔離領域２４は
、深い隔離領域２０の頭部分から、例えば約１乃至１０
ミクロンの距離Ｄ１だけ離れて、井戸１４Ｃ中に設けら
れている。
浅い隔離領域２４及びＴ字型の深い隔離領域１６．１８
．２０．２２は、例えば通常の酸化物蝕刻隔１ｌｌ（ｒ
ｅｃｅｓｓｅｄ　ｏｘｉｄｅ　！５ｏｌａｔｉｏｎ−Ｒ
ＯＩ　）処理、または浅いトレンチ隔離（ｓｈａｌｌｏ
ｗ　ｔｒｅｎｅｈｉｓｏｌａｔｉｏｎ　）処理を用いて
形成することが出来る。
深い隔離領域、即ち隔離トレンチ領域１６．１８．２０
．２２の１字形の頭部分を形成した後に、例えば二酸化
シリコン（Ｓｉｎ２）または多結晶シリコンを満す通常
の深いトレンチ隔離方法によって、深いトレンチ部分が
形成される。浅い隔離領域及び深い隔離領域を形成する
上述の方法は、当業者には公知であり、深いトレンチ領
域を最初に形成したければ、上述の工程を逆にすること
が出来る。
第５図を参照すると、隔離領域２０．２４の間にあり、
且つ井戸１４Ｇの上表面からサブコレクタ層１２の方へ
下方に延びているＮ＋サブコレクタ貫通領域２８が形成
されいる。サブコレクタ貫通領域２８は、例えば隔離領
域２０．２４の間の井戸１４ＣにＰＯＣｌ３′ｅ拡散す
る通常の処理によって形成される。この拡散処理は湿っ
た酸素雰囲気中で加熱酸化させる通常の酸化処理によっ
て行われる。この拡散処理は、サブコレクタ貫通領域２
８を完成するために燐ドーパントを下方にドライブし、
そして、同時にデバイスの表面上に酸化層３４を形成す
る。酸化層３４は、例えば約１００乃至５００オングス
トロームの厚さに形成されるが、サブコレクタ貫通領域
２８の表面の所では、より厚く形成されるのが望ましい
。
第５図を参照して説明を続けると、ＭＯＳ）−ランジス
タが形成される井戸１４Ａ、１４Ｂの表面の導電度は、
ＭＯＳ）ランジスタの所望の閾値電圧Ｖ、を与えるよう
に調節される。井戸１４Ａ中に形成されるＰチャンネル
ＭＯ５ＦＥＴに対して、Ｍ　ＯＳ　）ランジスタがエン
ハンスメント型か、またはデプレッション型かに応じて
、例えば、硼素イオンか、燐イオン、またはそれら両方
のイオンが、井戸の表面に選択的に浅くイオン注入され
、これにより、約１乃至１０ｘ１０１２原子／ｃｍ３の
ドーズで領域３０を形成する。井戸１４Ｂ中に形成され
るＮチャンネルＭＯ５ＦＥＴに対して、硼素イオンが、
井戸の表面に選択的に浅くイオン注入され、これにより
、約１乃至５×１０１２／ｃｍ３のドーズで領域３２を
形成する。
第６図を参照して説明すると、導電性材料の層３６が層
３４の上に形成される０本発明の目的に適している層３
６の導電性材料は、多結晶シリコン、硅化物（金属硅化
物被覆を持つ多結晶シリコンを含む）のような高温度に
耐え、且つ高い導電度の導体、例えば珪化タングステン
（ＷＳｉ２）のような耐火性材料である。本発明の実施
例において、多結晶シリコン層３６は、通常の化学的蒸
着（ｃＶＤ）処理によって形成された厚さが約２０００
乃至６０００オングストロームの範囲にある真性（ドー
プされていない）の多結晶シリコン（ポリシリコン）で
ある。
多結晶シリコン層３６を形成した後、井戸１４Ａ、１４
Ｂ、１４Ｃｔ−覆う層３６の領域３７Ａ。
３７Ｇは、砒素（Ａｓ　）イオン、または燐（Ｐ）イオ
ンの通常の選択的イオン注入を用いてＮ十濃度にドープ
される。同様に、井戸１４Ｂの上の層３６の領域３７Ｂ
は、通常の選択的イオン注入を用いてＰ十濃度にドープ
される。この工程を簡単化したい場合、密閉式（ｉｎ　
５ｉｔｕ　）でドープすることによって、多結晶シリコ
ン層３６は、２Ｘ１０２０原子／ｃｍ３よりも大きい値
のＮ十濃度に形成される。
多結晶シリコン層３６を形成した後に、二酸化シリコン
（Ｓ１０□）の付加的な！３８を通常のＣＶＤ処理によ
って形成することが出来る。この付加的な層３８を設け
る場合、二酸化シリコン層３８は約１００乃至５００オ
ングストロームの厚さにするのが望ましく、この層は、
以下に説明するスタッドの外郭の画定を容易にする機能
と、その後形成される窒化物の層４０と層３６との間の
内部歪みを緩和する機能とを持っている。窒化物の層４
０は、例えば通常のＣＶＤ処理によって約１０００乃至
２０００オングストロームの厚さに形成される。
層３４．３６．３８．４０を形成した後に、通常のホト
リソグラフ処理を用いて、ホトレジストのマスク領域４
２．４４．４６が形成される。マスク領域４２．４４は
、井戸１４Ａ、１４Ｂの領域の中心部に置かれ、これら
の領域には、その後の処理で完成されるＣＭＯＳトラン
ジスタのゲートが形成される。マスク領域４６は、井戸
１４Ｃの領域の中心部（即ち、隔離領域２２のエツジと
、隔離領域２４のエツジの中間部）に置かれ、この領域
には、その後の処理で完成されるバイポーラ・トランジ
スタのエミッタが形成される。
第７図を参照して説明を続けると、ホトレジストのマス
ク領域４２．４４．４６で被われている層３６．３８．
４０以外の部分は、下層の酸化層３４を露出させるため
に、良好な選択性と適当な異方性とを持つ処理、例えば
反応イオン蝕刻処理（ＲＩＥ）によって除去される。適
当なＲＩＢ処理の蝕刻材料として、窒化シリコン層４０
を除去するためにはＣＦ４（四フッ化炭素）＋０゜（酸
素）が用いられ、酸化シリコン層３８を除去するために
はＣＦ４＋Ｈ２（水Ｎ）が用いられ、そして、多結晶シ
リコン層３６を除去するためにはｃ　Ｉ　２　（塩素）
＋Ａｒ（アルゴン）、またはＣＦ４＋０２である。
次に、ホトレジストのマスク領域４２．４４．４６は、
井戸領域１４Ａ、１４Ｂ、１４Ｃ上のスタッド４８．５
０．５２の外郭を画定するために、酸化プラズマによっ
て剥離される。スタッド４８．５０．５２中に残留した
層の部分は、上述したようなり３６にドーピングを施す
ことによって、夫々Ｎ＋、Ｐ十、Ｎ＋にドープされてい
る。若し、層３６が上述したような代案に従って、密閉
式でＮ＋にドープされたとすれば、これらの同じ部分は
Ｎ十にドープされている。
第８図を参照して更に説明すると、スタッド４８．５０
．５２の領域以外の外側の酸化層３４は、例えば四フッ
化炭素（ｃＦ４）のプラズマ蝕刻、または希釈されたフ
ッ化水素酸の蝕刻によって除去される。サブコレクタ貫
通領域２８の上の層３８の厚さの方が、デバイス表面上
にある厚さよりも厚いので、層の保護部分６０は、上述
した蝕刻処理の後でも残留している。酸化層３４を除去
した後、井戸１４Ｂの表面をマスクするためのホトリソ
グラフの保護マスク６１が、隔離領域１８と２４の間の
デバイスの表面上に形成される０次に、通常の硼素の全
体的イオン注入が、ｌＸ１０１２ｍ子／ａｍ３乃至１ｘ
ｉｏ１３原子／ｃｍ３（７）と−ズで遂行される。この
硼素イオン注入は、スタッド４８の下の部分を除く井戸
１４Ａの表面領域を、Ｐ型に低濃度にドープされたドレ
イン（ｌｉｇｈｔｌｙｄｏｐｅｄ　ｄｒａｉｎ−Ｌ　Ｄ
　Ｄ　）領域５４Ａ、５４Ｂに変換し、且つスタッド５
２の下の部分を除く井戸１４Ｃの表面領域を、Ｐ型の内
部／外部ベースの包囲領域５８に変換する。
次に、第９図を参照して説明すると、ホトリソグラフ用
の一対の保護マスク６３．６５が井戸１４Ａ、１４Ｃ上
に形成される。次に、通常の全体的な砒素イオン注入が
１乃至１０×１０１３原子／Ｃｍ３のドーズで遂行され
る。このイオン注入はスタッド５０の下の部分を除く井
戸１４Ｂの領域を、Ｎ型のＬＤＤ領域５６Ａ、５６Ｂに
変換する。ホトリソグラフのマスクが除去された結果の
デバイスが第１０図に示されている。
第１１図を参照して説明すると、上述したＬＤＤ領域及
びベース包囲領域を形成するためのイオン注入を行った
後、スタッド４８．５０．５２の夫々の側壁を形成する
ように、二酸化シリコンの側壁６２が設けられる。説明
を簡単化するために、スタッド４８に形成されている１
ｌｌｌＪ壁６２は、記号Ａを付し、スタッド５０に形成
されている側壁は記号Ｃを付し、そしてスタッド５２に
形成されている側壁は、記号Ｅを付しである。第１１図
に示した構造の平面図を示す第１１Ａ図を参照すると、
スタッド４８．５０は完全に２つに分離されており、夫
々の領域には、後で施される処理によって完成される０
ＭＯ５）ランジスタの活動領域が形成される。従って、
ＬＤＤ領域５４Ａ、５４Ｂ。
５６Ａ、５８Ｂは、夫々のスタッド４８．５０によって
間隔を開けられ電気的に隔離された領域を構成している
。然しながら、スタッド５２は、そのＩｖＲ壁６２Ｅに
よって包囲されており、その領域中には、後の処理によ
って完成されるバイポーラ・トランジスタの活動領域が
形成される。包囲領域５８は、スタッド５２を取り囲ん
だ１個の電気的領域を構成している。
側壁６２は、先ず、例えば約１０００乃至５０００オン
グストロームの範囲の一様な厚さの二酸化シリコン（Ｓ
１０□）層（図示せず）を形成するように通常のＣＶＤ
処理によって形成される。上述のような一様の厚さを持
つ二酸化シリコン層を形成した後、ＣＦ４＋０２のよう
な異方性ＲＩＥ蝕刻材料を用いることによって、垂直の
１ＩＩＩ壁６２を残して、二酸化シリコン層の水平部分
を除去する。。
第１２図を参照して説明を続けると、側壁がスタツド４
８．５０，５２の垂直面を被っているので、少なくとも
スタッドの高さまでか、または、側壁６２の垂直高さの
厚さＤ２まで、金属性硅化物面６４Ａを被着した硅化物
の層６４が、デバイスの表面全体を一様に被って被着さ
れる。硅化物層６４は、例えば通常の低圧ＣＶＤ処理に
よって形成される。
硅化物層６４を形成した後、この層６４は第１３図に示
したデバイスを形成するように、側壁の上面と、スタッ
ドの上面とが等しくなるように平坦化される。この平坦
化処理は、例えばホトレジスト・リフロー及びＲＩＥエ
ッチ・パック処理によるか、または化学的／物理的研磨
処理によって行われる。良好な化学的／物理的研磨処理
は米国時許第３９１１５６２号に示されている。
ホトレジスト・リフロー及びＲＩＥエッチ・パック処理
の例は、１９８７年のＩＥＤＭのフユーズ（Ｆｕｓｅ　
）等による「新しい平坦化処理によるトレンチ隔離技術
の実際Ｊ　（Ａ　Ｐｒａｃｔｉｃａｌ　ＴｒｅｎｃｈＩ
ｓｏｌａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　ｗｉｔｈ　
ａ　ＮｏｖｅｌＰＩａｎａｒＩｚａｔｉｏｎ　Ｐｒｏｃ
ｅｓｓ　）の７３２頁乃至７３４頁に記載されている。
この文献の記載を簡単に説明すると、先ず、二酸化シリ
コンの大きな谷間が第１のホトレジストで充満する処理
が行われる。二酸化シリコンの薄い層がデバイス全体に
スパッタされ、そして、スパッタされた二酸化シリコン
上に被着された第２のホトレジストの平坦化が行われる
。第２のホトレジストは、スパッタされ被着された二酸
化シリコンの表面に対して蝕刻される。
次に、スパッタされ被着された二酸化シリコン、ホトレ
ジストの薄膜及びその下の二酸化シリコン層は、ＣＨＦ
３．０２Ｆ６及び０２のガスによって所望の厚さに蝕刻
される。
層６４の平坦化の後、スタッド５０を取り巻く層６４の
領域６４Ｂは砒素（Ａｓ）で選択的にドープされ、他方
、スタッド４８及び５２を取り巻く層６４の領域６４Ｇ
は、硼素で選択的にドープされる０両方の領域６４Ｂ及
び６４Ｃは約１乃至１０×１０２０原子／ｃｍ３の濃度
でドープされる。これらの両方のドーピングは、ホトリ
ソグラフのマスクを用いた通常のイオン注入処理により
行われる。
第１４図、第１４Ａ図を参照して説明すると、層６４は
、参照記号６６Ａ、６６Ｂ、６８Ａ、８８Ｂ及び７０で
示された５つの独立した領域を形成するために外郭が画
定され、領域７０は、スタッド５２及び側壁６２Ｂを取
り巻く矩形のリングを形成している。導電性の領域６６
Ａ、６６Ｂは、スタッド４８の側壁を挟んで対向して隣
接しており、前者はＬＤＤ注入領域５４Ａを覆い、後者
はＬＤＤ注入領域５４Ｂを覆うように、隔離トレンチ１
８のエツジを越えて突出している。領域６８Ａ、８８Ｂ
はスタッド５０の側壁を挟んで対向して隣接しており、
前者はＬＤＤ注大領域５６Ａを覆うように、隔離トレン
チ１８のエツジｔｒ：越えて突出しており、後者はＬＤ
Ｄ注入領域５６Ｂを覆うように、隔離トレンチ２０のエ
ツジを越えて突出している。導電性の領域７０はスタッ
ド５２の側壁を取り巻くリングを形成し、その左半分（
図面に示された方向で）は、内部／外部のベース包囲領
域５８のエツジから突出しており、右半分は、ベースの
包囲領域の他の側を覆った上隔離′トレンチ２２のエツ
ジを越えて延びている。
第１４図に示したように、導電性の領域６６．６８及び
７０を形成するために、層６４の外郭を画定するととは
、例えばＣＦ４＋Ｈ２のような適当なＲＩＥの蝕刻材料
と、通常のホトリソグラフ用のマスクを使用することに
よって行われる。
第１５図を参照して説明を続けると、領域６６Ａ、６６
Ｂ、６８Ａ、６８Ｂ及び７０の外郭の画定を行った後に
、デバイスの露出した表面上に約１０００乃至５０００
オングストロームの厚さの二酸化シリコンの層７２を形
成するために、このデバイスは加熱酸化処理に差し向け
られる。窒化物で保護されているデバイスの露出表面及
びスタッド４８．５０．５２の表面上には勿論、層７２
は形成されない、更に、上述の加熱酸化処理は、領域６
６Ａ、６６Ｂ、６８Ａ、６８Ｂ及び７０から不純物をデ
バイスの下方にドライブするように第１５図のデバイス
に作用して、ソース、ドレイン領域５４Ａ、５４Ｂ及び
ソース、ドレイン領域５６Ａ、５８Ｂの形成と、外部の
ベース領域５８の形成とを完成させる。
次に、第１６図を参照して説明すると、井戸１４Ｃの上
のスタッド５２は、井戸の表面の露出領域に結合してい
る側壁６２Ｈの部分だけを残して除去される。スタッド
５２は先ず、ＣＦ４１０゜プラズマ蝕刻か、または熱い
燐酸（Ｈ３ＰＯ４）浴によって除去される。比較的薄い
二酸化シリコン層３８は、ＢＨＦ浴に浸漬することによ
って、遥かに厚い層７２及び二酸化シリコンの側壁６２
Ｈに殆ど影響を与えることなく除去される。多結晶シリ
コン層３６は、例えばピロカテキンの蝕刻により除去さ
れ、そして二酸化シリコン層３４はＢＨＦの蝕刻により
除去される。ＢＨＦの蝕刻による二酸化シリコン層３４
を除去するステップは、デバイス面まで蝕刻したり、ま
たは、次に形成されるバイポーラ・トランジスタの性質
に悪影響を与えることがないように、井戸１４Ｇの面で
停止するよう注意深く制御されねばならないことは注意
を払う必要がある。
スタッド５２を除去した後、領域１４Ｃ中の埋め込まれ
たサブコレクタの注入領域７４は、砒素イオン、または
燐イオンの通常のイオン注入によって形成される。領域
１４Ｇ以外の他のデバイスは、多結晶シリコン領域６６
Ａ、６６Ｂ、６８Ａ。
６８Ｂ、７０を覆う層７２と、スタッド４８及び５０と
によってマスクされているので、このイオン注入は、ス
タッド５２を除去することによって側壁６２Ｅ内に開口
したウィンドウを通してのみ作用する。サブコレクタ貫
通領域２８の表面は、そのイオン注入を行うために露出
される。然しながら、サブコレクタ貫通領域２８のドー
パント濃度は、サブコレクタ領域７４の不純物濃度より
も遥かに高いので、サブコレクタ貫通領域２８は殆ど変
化しない。
サブコレクタの注入領域７４を形成した後に、内部のベ
ース領域７５を形成するために、硼素イオンによる通常
の全体的なイオン注入が、１乃至１０×１０１２原子／
ａｍ３の範囲のドーズで遂行される。
内部のベース領域７５を形成した後に、エミッタ領域７
６を形成するために、砒素イオンによる通常の全体的な
イオン注入が、１乃至１０×１０１５原子／Ｃｍ３の範
囲のドーズで遂行される。
代案として、エミッタ領域７６は、以下に説明するよう
に、被着されたエミッタ用の多結晶シリコンから拡散さ
せるか、または、この拡散処理と上述のイオン注入処理
との両方から拡散させることが出来る。埋め込み領域７
４、内部のベース領域７５及びエミッタ領域７６は、上
述の順序とは別の順序で形成することが出来ることは注
意を要する。
上述のイオン注入のステップの各々において、多結晶シ
リコン領域６８Ａ、６６Ｂ、６８Ａ、６８Ｂ、７０を覆
う層７２及びスタッド４８．５０は、硼素イオン及び砒
素イオンが下部のデバイス領域に入るのを防ぐために、
上述した態様でイオン注入阻止マスクとして機能する。
また、上述したように、サブコレクタ貫通領域２８のド
ーパント濃度は十分に高いので、サブコレクタ貫通領域
２８は、これらのイオン注入処理によって影響を受ける
ことはない。
第１７図を参照すると、約１乃至１０×１０２０原子／
ｃｍ３の程度の不純物濃度を持つ砒素が密閉式でドープ
された層８０が、側壁６２Ｅの露出された内面と、エミ
ッタ領域７６との上に形成される０層８０を形成した後
、層８０の導電率を高くするために、第１８図に示した
ように、金属硅化物の層８２が層８０の上に形成される
。この代案として、層８０は、砒素イオンの通常のイオ
ン注入処理によって、約１乃至１０×１０２０ｙＫ子／
ｃｍ３程度の不純物濃度で後刻、ドープされる真性の多
結晶シリコン層であってもよい０層８０は、例えば低圧
ＣＶＤ処理によって形成される０層８２は、例えばチタ
ンのような金属を層８０の上に蒸着、またはスパッタす
ることにより物理的に被着し、その後、合金焼結アニー
ル（ａｌｌａｙｓｉｎｔｅｒｉｎｇ　ａｎｎｅａｌ　）
処理を施して、それを金属硅化物に変換することによっ
て形成される。エミツ夕領域７６を層８０．からの不純
物の拡散によって形成させ、または層８０からの不純物
の拡散によってエミッタ領域の不純物濃度を高めたい場
合には、層８２を形成する前に、エミッタ領域に対して
、約８００℃乃至９５０℃の温度のドーパント・ドライ
ブイン・アニール処理を行う。
第１８図を参照して更に説明を続けると、スタッド４８
．５０の上面の窒化物の頭の層４０は、燐酸（Ｈ３Ｐ０
４）の蝕刻により除去され、第１８図に示されたような
スタッド４８’　、５０’に変化される。
第１９図を参照すると、多結晶シリコン領域６６Ａ、６
６Ｂ、６８Ａ、６８Ｂ、及び７０の表面部分を露出させ
るためのコンタクト孔８４．８６．８８．９０、及び９
２が、通常の蝕刻処理によって作られることが示されて
いる。また、通常の処理によって、金属の接続導体９４
．９６．９８．１００．１０２．１０４．１０６．１０
８及び１１０が作られる。金属コンタクト９４．９８．
１００．１０４及び１１０がコンタクト孔８４．８６．
８８．９０及び９２に設けられる。金属コンタクト９６
及び１０２がスタッド４８’　、５０’中の多結晶シリ
コン層３８の上に設けられる。金属コンタクト１０６は
サブコレクタ貫通領域２８の上を覆うように、隔離領域
２０．２４を覆って広がっており、そして金属コンタク
ト１０８は井戸１４Ｃの金属硅化物層の上を覆っている
。上述した金属接続導体はコンタクト領域に対してオー
ミック・コンタクトを作るものである。
上述した本発明の実施例によって、隔離されたデバイス
井戸１４Ａの領域内にＮチャンネルＭＯ５ＦＥＴと、隔
離されたデバイス井戸１４Ｂの領域内にＰチャンネルＭ
Ｏ５ＦＥＴと、隔離されたデバイス井戸１４Ｃの領域内
に垂直に置かれたＮＰＮバイポーラ・トランジスタとが
形成されることが理解出来た。金属コンタクト９６．９
８及び９４は、第１のＭＯＳＦＥＴの夫々ゲート、ドレ
イン及びソースを形成している。金属コンタクト１０８
．１１０及び１０６は、第２のＭＯＳＦＥＴの夫々ゲー
ト、ドレイン及びソースを形成している。従って、形成
されたＢＩＣＭＯ５論理回路がコストの低い処理工程に
よって製造されることが理解出来る０本発明に従って、
スタッド４８．５０．５２を、多くのデバイス領域のた
めのマスクとして機能させることと、デバイスのコンタ
クト領域６６Ａ、６６Ｂ、６８Ａ、６８Ｂを形成するよ
うに、多結晶シリコン層６４の外郭を画定することとを
組合せることによって、ＣＭＯＳトランジスタとバイポ
ーラ・トランジスタのための導電コンタクトを自動的に
整列させることが出来る。
本発明の反転イメージ処理によって形成されるこれらの
自動整列の特徴は、製造処理の制御を向上し、そして製
造の再現性を向上させる。更に、本発明のこの特徴によ
って、製造されたトランジスタの速度及び信頼性が顕著
に改良される０本発明の他の特徴によって、上述した態
様に従った二酸化シリコンの側壁６２の使用は、非常に
狭い間隔、即ちＮＰＮトランジスタのベース・コンタク
ト及びエミッタ・コンタクト間の間隔と、ＣＭＯＳトラ
ンジスタのゲート・コンタクト及びソース／ドレイン・
コンタクト間の間隔とを０．１乃至０゜５ミクロンのよ
うな狭い距離にすることが出来る。
このことは、半導体デバイスの寸法を小さくすること、
デバイスの密度を高めること、そして集積回路の速度を
早くすることに顕著に寄与する。デバイス・コンタクト
領域６６Ａ、６６Ｂ、６８Ａ。
６８Ｂは外部のドレイン／ソース領域として機能し、そ
してデバイス・コンタクト領域７０Ａ、７０Ｂは外部の
ベース領域として機能することは注意を払う必要がある
。
、以上、本発明によって、Ｂ　Ｉ　ＣＭＯＳ論理回路と
その製造方法が与えられることが理解出来た。
この回路は、反転イメージ処理ステップと自動整列処理
ステップによって、高密度に配列され、且つ高速度で動
作するデバイスを含んでいる。ＢＩＣＭＯ３論理回路を
形成するのに用いられたこの処理方法は、排他的なバイ
ポーラ・デバイス、またはＣＭＯＳデバイスや、本発明
の自動整列技術から利益を受ける他の半導体デバイスを
含めて他の型式の論理回路のデバイスを容易に形成する
ととが出来る。本発明の方法は、高度に集積された論理
回路の製造に特に適している。
Ｆ０発明の効果 本発明の方法は、バイポーラ・トランジスタ、または絶
縁ゲートトランジスタ、または上記の両方のトランジス
タを含む新規なり１０ＭＯ５）ランジスタを製造するの
に効果的に用いることが出来る。更に、本発明の方法は
、自動的に整列され、配列されて並んだデバイス領域と
、本発明のコンタクトとを利用する他の任意のタイプの
半導体デバイスを製造するのに使用することが出来る。
【図面の簡単な説明】
第１図乃至第１９図は半導体構造を示す断面図であって
、本発明に従ってＢＩＣＭＯ５半導体を製造するステッ
プの順序を説明するための図、第１１Ａ図は第１１図に
示した半導体構造の平面図、第１４Ａ図は第１４図に示
した半導体構造の平面図である。 １０・・・・シリコン半導体基体、１２・・・・サブコ
レクタ領域、１４・・・・エピタキシャル層、１６．１
８．２０．２２・・・・深い隔離領域、２４・・・・浅
い隔ｍ領域、３４．３８・・・・二酸化シリコン層、３
６．６６Ａ、６６Ｂ、６８Ａ、６８Ｂ、７０・・・・多
結晶シリコン層、４０・・・・窒化物の層、４２．４４
．４６・・・・ホトレジストのマスク領域、４８．５０
．５２・・・・スタッド、５４Ａ、５４Ｂ、５６Ａ、５
６Ｂ・・・・ソース、ドレイン領域、５８・・・・外部
のベース領域、６１．６３．６５・・・・保護マスク、
７４・・・・サブコレクタの注入領域、７５・・・・内
部のベース領域、７６・・・・エミッタ領域、９４．９
６．９８．１００．１０２．１０４．１０６．１０８．
１１０・・・・スタッド。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） ＦＩＧ、５ ＯＤ ＦＩＧ、１１Ａ ＦＩＧ、１４Ａ

Claims (5)

    【特許請求の範囲】
  1. （１）第１の導電型の第１のドープ領域を有する半導体
    材料の基体上に半導体デバイスを形成する方法において
    、 （ａ）上記第１のドープ領域上にスタッドを形成する工
    程と、 （ｂ）上記スタッドに隣接した上記第１のドープ領域の
    表面に第２の導電型の第２のドープ領域を形成するため
    に、上記スタッドをマスクとして使用する工程と、 （ｃ）上記スタッド上に絶縁材料の側壁を形成する工程
    と、 （ｄ）上記側壁内に第１のデバイス・コンタクトを形成
    する工程と、 （ｅ）上記第１のデバイス・コンタクト及び第２のデバ
    イス・コンタクトが上記側壁によって分離されるように
    、上記側壁に隣接した上記第２のドープ領域上に第２の
    デバイス・コンタクトを形成する工程を含む、 半導体デバイスの形成方法。
  2. （２）第１の導電型の第１のドープ領域を有する半導体
    材料の基体上に半導体デバイスを形成する方法において
    、 （ａ）上記第１のドープ領域の上に絶縁材料の第１の層
    を形成する工程と、 （ｂ）上記第１の層の上に導電材料の第２の層を形成す
    る工程と、 （ｃ）上記第２の層の上に絶縁材料の第３の層を形成す
    る工程と、 （ｄ）上記第１、第２及び第３の層の除去されない部分
    で形成されるスタッドの外郭を画定するために、上記第
    １、第２及び第３の層の一部を除去する工程と、 （ｅ）上記スタッドに隣接した上記第１のドープ領域中
    に第２の導電型の第２のドープ領域を形成するために、
    上記スタッドをマスクとして使用する工程と、 （ｆ）上記スタッドに絶縁材料の側壁を形成する工程と
    、 （ｇ）上記第２のドープ領域、上記スタッド及び上記側
    壁の全体に導電性材料の第４の層を一様に形成する工程
    と、 （ｈ）上記側壁に隣接した上記第２のドープ領域を覆っ
    て第１のデバイス・コンタクトを形成するために、上記
    側壁の高さと同じ大きさか、またはそれよりも小さい厚
    さに上記第４の層を平坦化する工程と、 （ｉ）上記側壁の中に第２のデバイス・コンタクトを形
    成する工程と、 （ｊ）上記第１のデバイス・コンタクト及び第２のデバ
    イス・コンタクトは上記側壁によって絶縁されている工
    程を含む、 半導体デバイスの形成方法。
  3. （３）第１の導電型の第１のドープ領域を有するシリコ
    ン半導体材料の基体上に、密接した間隔で自動的に整列
    されたベース・コンタクト及びエミッタ・コンタクトを
    持つ縦形のバイポーラ・トランジスタを形成する方法に
    おいて、 （ａ）上記第１のドープ領域中にスタッドを形成する工
    程と、 （ｂ）上記スタッドに隣接した上記第１のドープ領域中
    に、第２の導電型の外部のベース領域を形成するために
    、上記スタッドをマスクとして使用する工程と、 （ｃ）上記スタッドの周囲に絶縁材料の側壁を形成する
    工程と、 （ｄ）上記側壁に隣接した上記第２の導電型の外部のベ
    ース領域の上にベース・コンタクトを形成する工程と、 （ｅ）上記第１のドープ領域の一部を露出させるために
    、上記側壁を残して上記スタッドを除去する工程と、 （ｆ）上記第１のドープ領域中に、上記第２の導電型の
    内部のベース領域を形成するために、上記側壁をマスク
    として使用する工程と、 （ｇ）上記第２の導電型の内部ベース領域中に上記第１
    の導電型の第３の領域を形成するために、上記側壁をマ
    スクとして使用する工程と、 （ｈ）上記ベース・コンタクト及び第２のコンタクトが
    上記側壁によって分離されるように、上記第３のドープ
    された領域上に第２のコンタクトを形成する工程を含む
    、 バイポーラ・トランジスタの形成方法。
  4. （４）第１の導電型の第１のドープ領域を有するシリコ
    ン半導体材料の基体上に、密接した間隔で、自動的に整
    列されたゲート・コンタクト、ドレイン・コンタクト及
    びソース・コンタクトを持つ絶縁ゲート・トランジスタ
    を形成する方法において、（ａ）上記第１のドープ領域
    を分離するように、上記第１のドープ領域上にスタッド
    を形成し、上記スタッドは上記第１のドープ領域を覆う
    絶縁材料の第１の層と、上記第１の層を覆う導電性材料
    の第２の層とを含んでいる工程と、 （ｂ）上記スタッドの両側に隣接した上記第１のドープ
    領域に、第２の導電型の第２及び第３のドープ領域を形
    成するために、上記スタッドをマスクとして使用する工
    程と、 （ｃ）上記スタッドに絶縁材料の側壁を形成する工程と
    、 （ｄ）上記側壁内の上記導電性材料の第２の層上にゲー
    ト・コンタクトを形成する工程と、 （ｅ）上記側壁に隣接した上記第２のドープ領域上に第
    ２のコンタクトを形成する工程と、 （ｆ）上記側壁に隣接した上記第３のドープ領域上に第
    ３のコンタクトを形成する工程と、 （ｇ）上記ゲート・コンタクト、第２のコンタクト及び
    第３のコンタクトは上記側壁によって分離されている工
    程を含む、 絶縁ゲート・トランジスタの形成方法。
  5. （５）第１、第２及び第３の隔離されたデバイス領域を
    含み、そして、上記第１のデバイス領域及び上記第２の
    デバイス領域は相互に隣接しており、且つ反対の導電型
    を持つているシリコン半導体材料の基体上に、少なくと
    も１つのバイポーラ・トランジスタと２つのＭＯＳトラ
    ンジスタとを形成させるトランジスタの形成方法におい
    て、 （ａ）第１のスタッド及び第２のスタッドが上記第１の
    デバイス領域及び第２のデバイス領域を分離させるよう
    な態様で、上記第１、第２及び第３のデバイス領域上に
    、夫々第１、第２及び第３のスタッドを形成する工程と
    、 （ｂ）上記第１及び第２のデバイス領域中に、上記第１
    及び第２のスタッドの両側に隣接した第１及び第２のド
    ープ領域を形成し、そして上記第３のデバイス領域中に
    上記第３のスタッドに隣接した外部のベース領域を形成
    するために、スタッドをマスクとして使用する工程と、 （ｃ）上記第１及び第２のドープ領域及び上記外部のベ
    ース領域は、夫々が関連するデバイス領域の導電型と反
    対の導電型である工程と、 （ｄ）上記第１、第２及び第３のスタッドに絶縁性の側
    壁を形成する工程と、 （ｅ）上記シリコン半導体材料の基体、上記スタッド及
    び上記側壁全体を覆つて導電性材料の層を形成する工程
    と、 （ｆ）上記側壁の高さとほぼ等しい大きさか、またはそ
    れよりも小さい大きさに上記導電性材料の層を平坦化し
    、これにより、上記第１及び第２のデバイス領域の夫々
    の中に、上記第１及び第２のドープ領域を覆う相互に離
    隔した第１及び第２のコンタクトと、上記第３のデバイ
    ス領域中に上記外部のベース領域を覆う外部のベース・
    コンタクトとを形成する工程と、 （ｇ）上記第３のデバイス領域の一部を露出させるため
    に、上記第３のスタッドに関連した側壁だけを残して上
    記第３のスタッドを除去する工程と、（ｈ）上記第３の
    デバイス領域の露出した部分に、上記第３のデバイス領
    域の導電型と反対導電型の内部のベース領域を形成する
    ために、上記第３のスタッドの上記側壁及び上記外部の
    ベース・コンタクトをマスクとして使用する工程と、 （ｉ）上記内部のベース領域に、上記第３のデバイス領
    域と同じ導電型の第３のドープ領域を形成するために、
    上記第３のスタッドの上記側壁及び上記外部のベース・
    コンタクトをマスクとして使用する工程を含む、 トランジスタの形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018503976A (ja) * 2014-11-26 2018-02-08 日本テキサス・インスツルメンツ株式会社 ディープトレンチ充填のためのポリサンドイッチ

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223449A (en) * 1989-02-16 1993-06-29 Morris Francis J Method of making an integrated circuit composed of group III-V compound field effect and bipolar semiconductors
US5138420A (en) * 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier
US5234847A (en) * 1990-04-02 1993-08-10 National Semiconductor Corporation Method of fabricating a BiCMOS device having closely spaced contacts
JPH03286562A (ja) * 1990-04-03 1991-12-17 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US5198374A (en) * 1990-04-03 1993-03-30 Oki Electric Industry Co., Ltd. Method of making biCMOS integrated circuit with shallow N-wells
US5102809A (en) * 1990-10-11 1992-04-07 Texas Instruments Incorporated SOI BICMOS process
JP2625602B2 (ja) * 1991-01-18 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路デバイスの製造プロセス
US5202591A (en) * 1991-08-09 1993-04-13 Hughes Aircraft Company Dynamic circuit disguise for microelectronic integrated digital logic circuits
JPH05110003A (ja) * 1991-10-16 1993-04-30 Nec Corp 半導体集積回路装置およびその製造方法
JP3175973B2 (ja) * 1992-04-28 2001-06-11 株式会社東芝 半導体装置およびその製造方法
US5376816A (en) * 1992-06-24 1994-12-27 Nec Corporation Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors
US5407841A (en) * 1992-10-30 1995-04-18 Hughes Aircraft Company CBiCMOS fabrication method using sacrificial gate poly
JPH07169771A (ja) * 1993-12-15 1995-07-04 Nec Corp 半導体装置及びその製造方法
US5376578A (en) * 1993-12-17 1994-12-27 International Business Machines Corporation Method of fabricating a semiconductor device with raised diffusions and isolation
KR0137974B1 (ko) * 1994-01-19 1998-06-15 김주용 반도체 장치 및 그 제조방법
US5604159A (en) 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
KR0120572B1 (ko) * 1994-05-04 1997-10-20 김주용 반도체 소자 및 그 제조방법
KR0131723B1 (ko) * 1994-06-08 1998-04-14 김주용 반도체소자 및 그 제조방법
US5432105A (en) * 1994-09-19 1995-07-11 United Microelectronics Corporation Method for fabricating self-aligned polysilicon contacts on FET source/drain areas
US6445043B1 (en) * 1994-11-30 2002-09-03 Agere Systems Isolated regions in an integrated circuit
JPH08172100A (ja) * 1994-12-16 1996-07-02 Mitsubishi Electric Corp 半導体装置
US5571733A (en) * 1995-05-12 1996-11-05 Micron Technology, Inc. Method of forming CMOS integrated circuitry
KR0155536B1 (ko) * 1995-06-24 1998-10-15 양승택 BiCMOS 소자의 제조방법
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
US5637525A (en) * 1995-10-20 1997-06-10 Micron Technology, Inc. Method of forming a CMOS circuitry
US5718800A (en) * 1995-11-08 1998-02-17 Micron Technology, Inc. Self-aligned N+/P+ doped polysilicon plugged contacts to N+/P+ doped polysilicon gates and to N+/P+ doped source/drain regions
US5731619A (en) * 1996-05-22 1998-03-24 International Business Machines Corporation CMOS structure with FETS having isolated wells with merged depletions and methods of making same
FR2756104B1 (fr) * 1996-11-19 1999-01-29 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos
FR2756103B1 (fr) * 1996-11-19 1999-05-14 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos et d'un condensateur
FR2756100B1 (fr) 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos
FR2756101B1 (fr) * 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Procede de fabrication d'un transistor npn dans une technologie bicmos
US5874328A (en) * 1997-06-30 1999-02-23 Advanced Micro Devices, Inc. Reverse CMOS method for dual isolation semiconductor device
US5937287A (en) 1997-07-22 1999-08-10 Micron Technology, Inc. Fabrication of semiconductor structures by ion implantation
US6177339B1 (en) * 1998-08-27 2001-01-23 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry
US6395623B1 (en) * 1998-08-27 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a contact opening to a conductive line and methods of forming substrate active area source/drain regions
US6331481B1 (en) 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
US6399993B1 (en) 1999-07-07 2002-06-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2001085442A (ja) * 1999-09-09 2001-03-30 Mitsubishi Electric Corp トランジスタを備えた半導体装置
CN1252809C (zh) * 1999-09-17 2006-04-19 因芬尼昂技术股份公司 在浅槽中形成深槽以隔离半导体器件的自对准方法
CN1148788C (zh) * 1999-12-08 2004-05-05 三星电子株式会社 半导体器件中的自对准接触结构及其形成方法
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
SE0103036D0 (sv) * 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
US6492238B1 (en) 2001-06-22 2002-12-10 International Business Machines Corporation Bipolar transistor with raised extrinsic base fabricated in an integrated BiCMOS circuit
US6566208B2 (en) * 2001-07-25 2003-05-20 Chartered Semiconductor Manufacturing Ltd. Method to form elevated source/drain using poly spacer
US6927476B2 (en) 2001-09-25 2005-08-09 Internal Business Machines Corporation Bipolar device having shallow junction raised extrinsic base and method for making the same
JP4531343B2 (ja) * 2003-03-26 2010-08-25 株式会社半導体エネルギー研究所 駆動回路
US6809024B1 (en) 2003-05-09 2004-10-26 International Business Machines Corporation Method to fabricate high-performance NPN transistors in a BiCMOS process
US6777302B1 (en) * 2003-06-04 2004-08-17 International Business Machines Corporation Nitride pedestal for raised extrinsic base HBT process
US6936522B2 (en) * 2003-06-26 2005-08-30 International Business Machines Corporation Selective silicon-on-insulator isolation structure and method
US20050179111A1 (en) * 2004-02-12 2005-08-18 Iwen Chao Semiconductor device with low resistive path barrier
KR101118652B1 (ko) * 2004-12-17 2012-03-07 삼성전자주식회사 씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라접합 트랜지스터 및 그 형성 방법
US7648869B2 (en) * 2006-01-12 2010-01-19 International Business Machines Corporation Method of fabricating semiconductor structures for latch-up suppression
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US7808055B2 (en) * 2007-06-21 2010-10-05 Gigadevice Semiconductor Inc. Methods and apparatus for semiconductor memory devices manufacturable using bulk CMOS process manufacturing
US7812367B2 (en) * 2008-10-15 2010-10-12 Semiconductor Components Industries, Llc Two terminal low capacitance multi-channel ESD device
US8039326B2 (en) * 2009-08-20 2011-10-18 Globalfoundries Inc. Methods for fabricating bulk FinFET devices having deep trench isolation
US8581347B2 (en) * 2010-07-22 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Forming bipolar transistor through fast EPI-growth on polysilicon
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
CN114695113A (zh) * 2020-12-28 2022-07-01 芯恩（青岛）集成电路有限公司 一种BiCMOS器件及其中的异质结双极晶体管制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128656A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体装置
JPS6395664A (ja) * 1986-10-13 1988-04-26 Hitachi Ltd 半導体装置の製造方法
JPS63244768A (ja) * 1987-03-31 1988-10-12 Toshiba Corp バイポーラ―ｃｍｏｓ半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4252579A (en) * 1979-05-07 1981-02-24 International Business Machines Corporation Method for making single electrode U-MOSFET random access memory utilizing reactive ion etching and polycrystalline deposition
US4608589A (en) * 1980-07-08 1986-08-26 International Business Machines Corporation Self-aligned metal structure for integrated circuits
CA1186808A (en) * 1981-11-06 1985-05-07 Sidney I. Soclof Method of fabrication of dielectrically isolated cmos device with an isolated slot
JPS59124141A (ja) * 1982-12-28 1984-07-18 Toshiba Corp 半導体装置の製造方法
US4593459A (en) * 1984-12-28 1986-06-10 Gte Laboratories Incorporated Monolithic integrated circuit structure and method of fabrication
US4808548A (en) * 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
US4686763A (en) * 1985-10-02 1987-08-18 Advanced Micro Devices, Inc. Method of making a planar polysilicon bipolar device
US4755476A (en) * 1985-12-17 1988-07-05 Siemens Aktiengesellschaft Process for the production of self-adjusted bipolar transistor structures having a reduced extrinsic base resistance
IT1189976B (it) * 1986-02-21 1988-02-10 Sgs Microelettronica Spa Processo per la fabbricazione di transistori ad effetto di campo a "gate" isolato con giunzioni a profondita' nulla mediante planarizzazione
JP2537936B2 (ja) * 1986-04-23 1996-09-25 エイ・ティ・アンド・ティ・コーポレーション 半導体デバイスの製作プロセス
JPH0628266B2 (ja) * 1986-07-09 1994-04-13 株式会社日立製作所 半導体装置の製造方法
US4745087A (en) * 1987-01-13 1988-05-17 Advanced Micro Devices, Inc. Method of making fully self-aligned bipolar transistor involving a polysilicon collector contact formed in a slot with an oxide sidewall
US4774204A (en) * 1987-06-02 1988-09-27 Texas Instruments Incorporated Method for forming self-aligned emitters and bases and source/drains in an integrated circuit
US4800171A (en) * 1987-10-02 1989-01-24 Advanced Micro Devices, Inc. Method for making bipolar and CMOS integrated circuit structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128656A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体装置
JPS6395664A (ja) * 1986-10-13 1988-04-26 Hitachi Ltd 半導体装置の製造方法
JPS63244768A (ja) * 1987-03-31 1988-10-12 Toshiba Corp バイポーラ―ｃｍｏｓ半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018503976A (ja) * 2014-11-26 2018-02-08 日本テキサス・インスツルメンツ株式会社 ディープトレンチ充填のためのポリサンドイッチ

Also Published As

Publication number Publication date
DE68922817T2 (de) 1995-11-30
DE68922817D1 (de) 1995-06-29
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CA1300764C (en) 1992-05-12
US5015594A (en) 1991-05-14
JPH07105457B2 (ja) 1995-11-13
EP0366587A2 (en) 1990-05-02
EP0366587A3 (en) 1991-04-17

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