JPH03286562A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体集積回路、特にＥＰＲＯＭ内蔵形Ｂ
ｉ　　ＣＭＯＳ集積回路の構造におけるＰ型エピタキシ
ャル中に形成するＮウェル層の熱処理を減少させた半導
体装置およびその製造方法に関するものである。

（従来の技術） 従来、この種の半導体装置は、ｒＡＳＩＮＧＬＥ−ＰＯ
ＬＹ　−Ｃ門Ｏ５ＰＩＩＯＣＥＳＳ　　ＭＥＲＧＩＮＧ
　　ＡＮＡＬＯＧ　　ＣＡＰＡＣＩＴＯＩＩＳＢＩＰＯ
ＬＡＲＡＮＤ　ＥＰＲＯＭ　ＤＥＶＩＣＥＳＪ　、　１
９８９．　ＳＹＭＰＯ３Ｉ［ＩＭＯＮ　ＶＬＳＩ　ＴＥ
ＣＨＮＯＬＯＧＹ　（シ：／ボジウム　オンブイエルニ
スアイ　テクノロジー）、に開示されるものがある。

第３図（ａ）〜第３図（０）は従来のこの種の半導体装
置の製造方法の工程断面図であり、ＮＰＮ　）ランジス
タ、ＣＭＯ５，ＥＦＲＯＭについて第３図（ａ）〜第３
図（Ｏ）を参照して説明する。

まず、第３図（ａ）に示すように、比抵抗１５Ω、ｅｌ
＋程度のＰ型Ｓｉ基板１を１０００°Ｃ２０分、０□雰
囲気で熱処理し、４５０人程程度５ｉＯｚ膜２を形成す
る。

次いで、フォトリソグラフィ技術により、ＮＰＮ　）ラ
ンジスタ形成領域５とＰＭＯ３形１１領域６以外にレジ
スト３を形成する。

次いで、イオンインプランテーション技術により、Ｓｂ
４を加速電圧４０ＫｅＶ、ドーズ量３Ｘ１０１５ｉｏｎ
ｓ／ｃ＋ｆｌの条件でイオンインプランテーションを行
ない、ＮＰＮ　）ランジスタ形戚６Ｍ　３ｔｉ５とＰＭ
Ｏ３形Ｔｌｉ、領域６のＰ型Ｓｉ基板１内にＳｂ４を導
入する。

次いで、第３図（ｂ）に示すように、レジスト３を除去
し、Ｈｔ雰囲気中で１２００°Ｃ５００分程程度熱処理
を行ない、シート抵抗３０Ω／口、接合深さ４．５ｎ程
度のＮ３埋込層７を形成し、ＳｉＯ□膜２を除去する。

次いで、第３図（ｃ）に示すように、エピタキシャル技
術により、比抵抗２Ω・印、厚さ１２μ程度のＰ型エピ
タキシャル層８を形成する。

次いで、酸化技術により、水革気雰囲気で１０００°Ｃ
５程度度の酸化を行ない、１０００入程度のＳｉＯ□膜
９を形成する。

次いで、フォトリソグラフィ技術により、レジスト１０
をＮＰＮ　）ランジスタ形成領域５、ＰＭＯＳ形成領域
６以外の領域に形成する。

次いで、イオンインプランテーション技術により、Ｐ（
リン）１１を加速電圧１００ＫｅＶ、ドーズ量２　Ｘ　
１０”１ｏｎｓ　／　ｃｔＡ程度イオンインプランテー
ションを行ない、ＮＰＮ　トランジスタ形成領域５とＰ
ＭＯＳ形成領域６のＰ型エピタキシャル層８内にリン１
１を導入する。

次いで、第３図（ｄ）に示すように、レジスト１０を除
去する１次いでＮ２雰囲気で１２００°Ｃ１２００分程
度０熱部理を行なうことにより、シート抵抗８００Ω／
口、接合深さ６１ｎａ程度のＮウェルＮ１２を形成して
、Ｎ゛埋込層と接続する。次いでＳｉＯ□膜９を除去す
る。

次いで、０□雰囲気中で９５０°Ｃ５０分程０の酸化を
行ない、３００人程程度ＳｉＪ膜１３を形成し、ＣＶＤ
技術により５ｉＪ４膜１４を２０００入程度形戒する。

次いで、第３図（ｅ）に示すように、ホトリソエツチン
グ技術により、素子分離領域１５のＳｉ３Ｎ、膜１４を
除去する。

次いで、第３図（ｆ）に示すように、水蒸気雰囲気中で
、１０００°Ｃ２００分程０の酸化を行ない、８０００
入程度の分離酸化膜１６を形成し、５ｉＪａ膜１４を除
去する。

次いで、第３図（のに示すように、フォトリソ技術によ
り、ＥＦＲＯＭのコントロールゲート形成領域１８とＮ
ＰＮ　）ランジスタのコレクタ形成領域１９以外の領域
にレジスト１７を形成する。

次いで、イオンインプランテーション技術により、リン
２０を加速電圧６０ＫｅＶ、ドーズ量ｌ×１０１５ｉｏ
ｎｓ　／　ｃｔ１程度の条件でイオンインプランテーシ
ョンを行ない、コントロールゲート形成領域１８とコレ
クタ形ｔ２領域１９にリン２０を１　人する。

次いで、第３図（ロ）に示すように、レジスト１７を除
去し、Ｎ２雰囲気中で１１００°Ｃ１２０分程００熱処
理を行なうことにより、ρｓ６０Ω／口、接合深さ２ｎ
程度のコントロールゲート２１、ディープコレクタ２２
を形成する。

次いで、第３図（ｉ）に示すように、エンチングにより
５ｉ０２膜１３を除去し、次いで水蒸気雰囲気中で　８
５０°Ｃ３０分程０の酸化を行なうことにより、ゲート
酸化膜２３を３５０入程度形威する。

次いで、フォトリソ技術により、ＮＰＮ　）ランジスタ
のベース形成領域２５以外の領域にレジスト２４を形成
する。

次いでイオンインプランテーション法により、Ｂ（ボロ
ン）２６を加速電圧４ＱＫｅＶ、ドーズ量ＩＸ　１０１
４ｉｏｎｓ　／　ｃｌ程度の条件でイオンインプランテ
ーションを行ない、ＮＰＮ　）ランジスタのヘース形成
領域２５にボロン２６を導入する。

次いで、第３図（ｊ）に示すように、レジスト２４を除
去し、Ｎｔ雰囲気中で１０００°Ｃ３０分程０の熱処理
を行なうことにより、ρ、５００Ω／口、接合深さ０．
８　ｐｎ程度のヘース２７を形成する。

次いで、ＣＶＤ法により、ポリシリコン２８を２０００
人程度形成する。

次いで、ＰＯＣｌ３を用いた熱拡散法により、リンを拡
散し、ρｓ２０Ω／口程度のリンドープのポリシリコン
２８を形成する。

次に、第３図（２）に示すように、フォトリソ・エツチ
ング技術により、ポリシリコン２８を加工し、ＰＭＯ３
形成領域６にＰＭＯＳゲート電極２９を、ＮＭＯ３形威
領球威領域３０ＯＳゲート電極３１を、ＥＰＲＯＭ形成
領域３２にフローティングゲ−Ｉ−３３をそれぞれ形成
する。なお、フローティングゲート３３の点線部は、点
線の左右のゲートが接続していることを示している。

次いで、第３図（ｊ２）に示すように、フォトリソ技術
により、ＮＰＮトランジスタのコレクタ形成領域１９、
エミッタ形成領域３４、ＮＭＯ３形ｒｌｉ、領域３０、
コントロールゲート形成領域１８を除くＥＰＲＯＭ形威
領域形成以外の領域に、レジスト３４ａを形成する。

次いで、イオンインプランテーション法により、＾Ｓ（
ヒ素）３５を加速電圧４０Ｋｅν、ドーズ量１×１０１
ｈｉｏｎｓ／ｃ＋ｆｌ程度イオンインプランテーション
を行ない、レジスト３４でおおわれていない領域にＡｓ
３５を導入する。

次いで、第３図（ホ）に示すように、レジスト３４ａを
除去し、Ｎ２雰囲気で９５０°Ｃ１００分程度の熱処理
を行ない、シート抵抗３５Ω／口、拡散深さ０．３ｐ程
度の拡散層を形成することにより、ＥＰＲＯＭ形成領域
３２にソース３６、ドレイン３７、ＮＭＯ３形成領域３
０にソース３８、ドレイン３９、ＮＰＮトランジスタ形
戒形成５にエミッタ４０、コレクタ４１を形成する。

次いで、第３図（ｎ）に示すように、フォトリソ技術に
より、ＰＭＯ３形成領域６以外の領域にレジスト４２を
形成する。

次いで、イオンインプランテーション法により、ＢＦｚ
４３を加速電圧４０ＫｅＶ、ドーズ量１×１０　”　１
ｏｎｓ　／　ｃｉ程度イオンインプランテーションを行
ない、ＰＭＯ３形威領域６にボロンを導入する。

次いで、第３図（Ｏ）に示すように、レジスト４２を除
去し、Ｎ２雰囲気中で９００’Ｃ２０分程度の熱処理を
行ない、ｐｓ１５０Ω／口、接合深さ０．２５／ＩＩ＋
程度の拡散層を形成することにより、ＰＭＯ３形成領域
６にソース４４、ドレイン４５を形成する。

以上の工程を行なうことにより、ＮＰＮトランジスタ形
威形成５にＮＰＮ　）ランジスタが、またＰＭＯ３形成
領域６にＰＭＯ３が、さらにＮＭＯ３形成領域３０にＮ
ＭＯ３が、ＥＰＲＯＭ形成領域３２にＥＰＲＯＭがそれ
ぞれ形成される。

この時のＮＰＮ　）ランジスタのキャリアプロファイル
は第４図に示すようになっており、ヘース下部ＡからＮ
゛埋埋込層上部束での距離は約５ハである。

（発明が解決しようとする課題） しかしながら、上記従来の半導体装置の製造方法では、
第３図（ｄ）におけるＮウェル層１２の形成での熱処理
によるＮ゛゛込層７の上方拡散が６ｎ程度あり、結果と
して、ＮＰＮ　）ランジスタのヘスからＮ゛゛゛込層の
距離が５　、ｅｍ程度となってしまい、コレクターエミ
ッタ間耐圧が１０〜２０Ｖ程度しか得られない。

さらに、これを高耐圧化するためにＰ型エピタキシャル
層８の厚さを厚くしようとしても、厚くしたＰ型エピタ
キシャル層８にＮウェル層１２を形成するために、熱処
理量が増大し、Ｎ゛゛込層７の上方拡散が増えるため、
耐圧を高くすることがむづかしく、蛍光表示管などのド
ライバにおける４０〜１００Ｖといったコレクターエミ
ッタ間耐圧を得ることができないという欠点があった。

請求項１の発明は前記従来技術が持っている問題点のう
ち、ＮＰＮ　）ランジスタのコレクターエミッタ間耐圧
を高くできないという点について解決した半導体装置を
提供するものである。

また、請求項２の発明は前記従来技術の持っている問題
点のうち、ＮＰＮトランジスタのコレクターエもツタ間
耐圧を高くするためには、Ｎウェル層形成のための熱処
理が増す点について解決した半導体装置の製造方法を提
供するものである。

（課題を解決するための手段） 請求項１の発明は前記問題点を解決するために、半導体
装置において、半導体基板上のバイポーラトランジスタ
形成領域上に形成した第１のＮ型拡散層と、Ｐ型半導体
基板上に形成したＮ型単結晶シリコン層とＰ型単結晶シ
リコン層との２層構造と、Ｐ型単結晶シリコン層におい
てＮ型単結晶シリコン層に接続するように第２のＮＰＮ
拡散層とを形成したものである。

また、請求項２の発明は前記問題点を解決するために、
半導体装置の製造方法において、Ｐ型半導体基板のバイ
ポーラトランジスタ形成領域に第１のＮ型拡散層を形成
するとともに、このバイポーラトランジスタ形成領域の
周囲にＰ型拡散層を形成した後に、Ｐ型基板上にＮ型単
結晶シリコン層とＰ型単結晶シリコン層を順次形成する
工程を導入したものである。

（作　用） 請求項１の発明によれば、以上のように半導体装置を槽
底したので、エピタキシャル層をＮ型単結晶シリコン層
とＰ型単結晶シリコン層の２層構成としているから、エ
ピタキシャル層の全体の厚さを変えることなく、Ｐ型単
結晶シワ３フ形成する第２のＮ型拡散層の深さがＮ型単
結晶シリコン層の厚さ分だけ浅くなり、ＮＰＮ　）ラン
ジスタのベースと第１のＮ型拡散層間の蕗離を大きくで
き、エミッタ・コレクタ間耐圧を向上するように作用す
る。したがって、前記問題点を除去できる。

また、請求項２の発明によれば、半導体装置の製造方法
において、以上のような工程を導入したので、Ｐ型単結
晶シワ３フ 層の深さがＮ型単結晶シリコン層の厚さ分だけ浅くなる
ことによる第２のＮ型拡散層形成の熱処理を減少させる
ことになる。したがって、前記問題点が除去できる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
口）はその一実施例の工程断面図である。

まず、第１図（ａ）に示すように、比抵抗１５Ω−Ｃｍ
程度のＰ型Ｓｉ基板１０１を１０００℃　２０分、０２
雰囲気で熱処理し、４５０人程程度５ｉＯｚ膜１０２を
形成する。

次いで、既知のフォトリソグラフィ技術により、ＮＰＮ
　トランジスタ形成領域１０５とＰＭＯ３形威領域１０
６以外にレジスト１０３を塗布する。

次いで、既知のイオンインプランチーシラン技術により
、５ｂ１０４を加速電圧４０ＫｅＶ、ドーズ量３　Ｘ　
１０Ｉ５ｉｏｎｓ　／　Ｇ１１の条件でイオンインプラ
ンテーションを行ない、ＮＰＮ　）ランジスタ形成領域
１０５とＰＭＯＳ形成領域１０６のＰ型Ｓｉ基板１０１
内に５ｂ１０４を導入する。

次いで、第１図中）に示すように、レジスト１０３を除
去し、Ｎ２雰囲気中で１２００’Ｃ５００分程度の熱処
理を行ない、シート抵抗３０Ω／口、接合深さ４．５ｔ
ｒｍ程度のＮ゛埋込層１０７を形成する。

次いで、第１図（ｃ）に示すように、既知のフォトリソ
グラフィ技術により、ＮＰＮ　ｌ−ランジスタ形成領域
１０５の周囲のアイソレーンヨン領域１０８以外にレジ
スト１０９を形成する。

次いで、既知のイオンインプランテーション技術により
、ボロン（Ｂ）１１０を加速電圧６０Ｋｅｖ、ドーズ量
２　Ｘ　１０１４ｉｏｎｓ　／　ａｉｒ程度の条件でイ
オンインプランテーションを行ない、アイソレーション
領域１０８にボロン１１０を導入する。

次いで、第１図（ｄ）に示すように、レジス）１０９を
除去し、Ｎ２雰囲気中で１０８０°Ｃ　　３０分程度の
熱処理を行ない、シート抵抗３００Ω１０，深さ１、３
μ程度のＰ９埋込層１１１を形成する。次いで、ＳｉＯ
□膜１０２を除去する。

次いで、第１図（ｅ）に示すよ・うに、既知のエピタキ
シャル技術により、比抵抗５Ω口、厚さ８ｎ程度のＮ型
エピタキシャル層１１２、比抵抗２Ω０、厚さ４＃のＰ
型エピタキシャル層１１３を順次形成する。

次いで、水蒸気雰囲気中で１０００°Ｃ５程度度の酸化
を行ない、１０００人程度０ＯｉＯｚ膜１１４を形成す
る。

次いで、第１図（ｆ）に示すように、既知のフォトリソ
グラフィ技術により、ＮＰＮトランジスタ形威形成１０
５およびＰＭＯ３形威領域１０６以外に、レジスト１１
５を形成する。

次いで、既知のイオンインプランテーション技術により
、リン（Ｐ）１１６を加速電圧１００ＫｅＶ、ドーズＩ
　Ｉ　Ｘ　１０’　３ｉｏｎｓ　／　ｃｉｌｌ程度の条
件でイオンインプランテーションを行ない、ＮＰＮ　）
ランジスタ形成領域１０５とＰＭＯＳ形成領域１０６に
リンを導入する。

次いで、第１図（８）に示すように、レジスト１１５を
除去する。次いで、Ｎ２雰囲気で１２００’Ｃ４００分
程度の熱処理を行なうことにより、シート抵抗１５００
Ω／口、深さ４．５ｎ程度のＮウェル層１１７をＰ型エ
ピタキシャル層１１３に形成し、Ｎ型エピタキシャル層
１１２と接続する。

このとき、Ｐ＋埋込層１１１も拡散され、Ｐ型エピタキ
シャル層１１３と接続する。

次いで、ＳｉＯ□１１４を除去する。次いで、０．雰囲
気中で９５０℃　５０分程度の酸化を行ない、３００人
程程度ＳｉＯ□膜１１８を形成し、引き続き、ＣＶＤ技
術により、５ｉ３Ｎｎ膜１１９を２０００人程度形成す
る。

次いで、第１図（ロ）に示すように、従来技術と同様に
第３図（ｅ）以降の工程を行なうことにより、ＮＰＮ　
ｌ−ランジスタ形成領域１０５にＮウェル層１１７に形
成したディープコレクタ１２２、ヘース１２７、コレク
タ１４１、エミッタ１４０を有するＮＰＮ　）ランジス
タを形成する。

また、ＰＭＯ３形ｔｃ　’ＡＭ域１０６には、ＰＭＯＳ
ゲート電極１２９、ソース・ドレイン（図示せず）を有
するＰＭＯ３を形成する。

さらに、ＮＭＯ３形威領域１２０には、酸化膜１２３上
にＮＭＯＳゲート電極１３１を有し、ソース１３８、ド
レイン１３９を有するＮＭＯ３を形成するとともに、Ｅ
ＰＲＯＭ形成領域１２１Ａには、ソース１３６、ドレイ
ン１３７、フローティングゲート１３３、コントロール
ゲート１２１を有するＥＦＲＯＭを形成する。

この時、ＮＰＮ　）ランジスタのキャリア濃度プロファ
イルは、第２図に示すようになっており、ベース下部Ａ
からＮ゛埋込層上部Ｂまでの距離が約８ｐｍである。

（発明の効果） 以上、詳細に説明したように、請求項１の発明によれば
、エピタキシャル層の厚さを変えずにエピタキシャル層
をＰ型エピタキシャル層とＮ型エピタキシャル層の２層
構造としたので、Ｐ型エピタキシャル層中に形成するＮ
ウェル層の深さがＮ型エピタキシャル層の厚さ分だけ浅
くすることができ、ＮＰＮ　トランジスタのベースとＮ
゛埋込層間の距離を大きくとることができ、トランジス
タのコレクタ・エミッタ間耐圧の向上が期待できる。

また、請求項２の発明によれば、バイポーラトランジス
タ形成領域に第１のＮ型拡散層を形成した後にＮ型単結
晶シリコン層とＰ型単結晶シワ３フ 型エピタキシャル層の２層構造のエピタキシャル層を形
成するようにしたので、Ｐ型エピタキシャル層中に形成
するＮウェル層の深さが浅くなり、したがって、Ｎウェ
ル層の熱処理量を減少でき、これにともない、Ｎ”埋込
層の上方拡散量を減少でき、処理工程を簡略にできると
ともに、ＮＰＮ　トランジスタのコレクタ・エミッタ間
耐圧の向上が可能となる半導体装置を製造することがで
きる。

【図面の簡単な説明】

第１図（ａ）ないし第１図Ｑ″Ｉ）はこの発明の半導体
装置の製造方法の一実施例の工程断面図、第２図は同上
実施例の工程中に製造されるＮＰＮ　）ランジスタのキ
ャリア濃度プロファイル、第３図（ａ）ないし第３図（
０）は従来の半導体装置の製造方法の工程断面図、第４
図は従来の製造方法の工程中で製造されるＮＰＮ　）ラ
ンジスタのキャリア濃度のプロファイルである。 １０１・・・Ｐ型Ｓｉ基板、１０５・・・ＮＰＮ　）ラ
ンジスタ形成領域、１０６・・・ＰＭＯＳ形威ｗ４域、
１０７・・・Ｎ゛埋込層、１１１・・・Ｐ９埋込層、１
１２・・・Ｎ型エピタキシャル層、１１３・・・Ｐ型エ
ピタキシャル層、１１７・・・Ｎウェル層、１２０・・
・ＮＭＯＳ形成領域、１２１Ａ・・・ＥＰＲＯＭ形戒領
域形成２１・・・コントロールゲート、１２２・・・デ
ィープコレクタ、１２７・・・ベース、１２９・・・Ｐ
ＭＯＳゲート電極、１３６．１３８・・・ソース、１３
７１３９・・・ドレイン、１４０・・・エミッタ、１４
１・・・コレクタ。

Claims (2)

【特許請求の範囲】
1. （１）（ａ）Ｐ型半導体基板上に形成されたＮ型単結晶
   シリコン層、およびＰ型単結晶シリコン層と、（ｂ）バ
   イポーラトランジスタ形成領域において、上記Ｐ型半導
   体基板と上記Ｎ型単結晶シリコン層間に形成された第１
   のＮ型不純物層と、 （ｃ）この第１のＮ型不純物層を包囲するように、上記
   Ｐ型半導体基板と上記Ｐ型単結晶シリコン層に接するよ
   うに形成されたＰ型不純物拡散層と、（ｄ）上記バイポ
   ーラトランジスタ形成領域において、上記Ｎ型単結晶シ
   リコン層と接するように上記Ｐ型不純物拡散層の内側で
   、かつ上記Ｐ型単結晶シリコン層に形成された第２のＮ
   型不純物層と、 よりなる半導体装置。
2. （２）（ａ）ＥＰＲＯＭとＣＭＯＳおよびバイポーラト
   ランジスタを、同一基板上に形成するためのＰ型半導体
   基板のバイポーラトランジスタ形成領域に第１のＮ型拡
   散層を形成する工程と、 （ｂ）上記バイポーラトランジスタの形成領域の周囲に
   Ｐ型拡散層を形成する工程と、 （ｃ）上記Ｐ型半導体基板上にＮ型単結晶シリコン層お
   よびＰ型単結晶シリコン層を順次形成する工程と、 （ｄ）上記バイポーラトランジスタ形成領域および上記
   ＰＭＯＳ形成領域の上記Ｐ型単結晶シリコン層に、上記
   Ｎ型単結晶シリコン層に接続するように第２のＮ型拡散
   層を形成する工程と、 よりなる半導体装置の製造方法。