KR0155536B1 - BiCMOS 소자의 제조방법 - Google Patents
BiCMOS 소자의 제조방법Info
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Abstract
본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit : 이하, ASIC이라 약칭함)에 적합한 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 3층 구조로 되어 밑에서부터 차례로 p-/n+/n-형 또는 n-/p+/p-형으로 된 기판에 소정의 깊이와 소정의 넓이로 p-웰과 n-웰을 인접하게 형성하되, 웰들의 깊이가 p-/n+/n-형의 기판인 경우에는 제3층인 n-층의 바닥까지의 깊이로, n-/p+/p-형의 기판인 경우에는 제3층인 p-층의 바닥까지의 깊이로 p-웰과 n-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키고, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키는 제2 과정과, 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지스터를 형성시키기 위하여 게이트 영역을 정의하고, 기판의 제3층에 컬렉터/에미터 영역을 형성하는 제3과정 및 상기 제4과정에 의해 게이트 영역이 정의되고 컬렉터/에미터 영역이 형성된 기판에 NMOS 트랜지스터, PMOS 트랜지스터 및 바이폴라 트랜지스터를 형성하되, 사이드 월 스페이서를 이용하여 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 소스/드레인 영역의 면적을 줄여 기생용량을 줄이는 제4과정을 포함하는 데에 있고, 그 효과는 종래의 BiCMOS 소자보다 더 빠른 동작이 가능한 BiCMOS 소자를 제공하여 고속 고집적화와 저전력소비화를 촉진하는 데에 있다.
Description
제1도는 본 발명과 유사한 종래의 소자의 구조도.
제2도는 본 발명의 제조과정을 나타낸 단면도.
제3도는 본 발명에 따라 제조된 BiCMOS 소자의 최종 단면도.
제4도는 본 발명에 따라 제조된 BiCMOS의 레이아우트 (layout).
* 도면의 주요부분에 대한 부호의 설명
1 : 규소기판(silicon substrate)
2,7,9,12,17,24,27,32,33 : 규소산화막(silicon oxide)
3,5 : 포토레지스트(photoresist) 4 : n-웰(n-well)
6 : p-웰(p-well) 8,19,20 : 규소질화막(silicon nitride)
10,11 : 트렌치(trench)
13,25,34 : p+확산층(p+diffusion layer)
14,16 : 폴리실리콘(polysilicon)
15,28,35 : n+확산층(n+diffusion layer)
18,30 : p-확산층(p-diffusion layer)
21,26,37 : n+폴리실리콘층(n+polysilicon layer)
22,23,31,36 : p+폴리실리콘층(p+polysilicon layer)
29 : n-확산층(n-diffusion layer)
본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit : 이하, ASIC이라 약칭함)에 적합한 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 특히 사이드 월 스페이서(side wall spacer)를 이용하여 사진기법의 한계 이하로 소스/드레인을 형성함으로써 기생용량(parasitic capacitance)을 줄일 CMOS 소자의 제조방법에 관한 것이다.
근래의 반도체 기술은 고집적화되어지는 추세이며 그로 인해 발생되는 기생 용량을 가능한 한 많이 줄이기 위한 기술 개발이 진행중이다.
일반적으로, 기생 용량이란 반도체 소자에서 원래의 제작 의도와는 달리 부수적으로 발생되는 용량을 칭하는 것으로 집적화 되어짐에 따라 필연적으로 소스/드레인 면적의 크기에 비례적으로 발생되어지는 것이다.
상술한 바와 같이 기생 용량의 증가를 억제하기 위해 개발되어진 근래의 반도체 소자들에 대하여 첨부한 도면을 참조하여 살펴보면 다음과 같다.
제1도는 종래의 BiCMOS의 소자 구조의 예들이다.
제1도의 (a)는 일본의 NEC사에서 고속 동작용 BiCMOS 소자의 제조방법으로 '94년에 발표한 소자 구조의 단면도로서 바이폴라(bipolar)소자는 베이스 면적을 최소화함으로써 고속 동작이 가능하다.
그런, MOS 소자의 경우는 기존의 소자 구조를 사용하므로 소스/드레인 면적을 사진 기법의 한계 이하로 줄일 수 없다는 한계점을 여전히 가지고 있다는 문제점이 있다.
제1도의 (b)는 일본의 도시바(Toshiba)사에서 발표한 MOS 소자 구조로서 게이트 부분에 얕은 트렌치(trench)를 파고 게이트를 형성하므로 움푹 들어간 채널 구조를 가진다.
그러나, 상기 기술의 소자는 상당한 기생 용량의 감소를 가져 올 것으로 기대되나 소스/드레인 면적을 사진 기법의 한계 이하로 줄일 수 없다는 단점이 있다.
제1도의 (c)는 미국의 ATT사에서 발표한 BiCMOS 소자 구조로서 폴리실리콘 사이드 월 스페이서를 이용하여 소스/드레인을 형성하므로 소스/드레인 면적을 사진 기법의 한계 이하로 줄일 수 있다.
그러나, 에미터 영역이 제조 공정에 의해 정의되므로 에미터 바로 위에서 접촉 형성이 불가능하여 에미터 저항이 증가한다는 문제점이 있다.
이러한 단점은 서브마이크론(submicron) 이하로 내려가면 심각해져서 고속 동작이 불가능하다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 기생용량을 최소화하고, 에미터 위에서 직접 접촉이 가능하도록 하며, 유효 채널 길이를 늘려서 쇼트 채널 효과(short channel effect)를 줄이는 데에 있다.
본 발명에 따른 BiCMOS 소자의 제조방법의 특징은, 3층 구조로 되어 밑에서부터 차례로 p-/n+/n-형 또는 n-/p+/p-형으로 된 기판에 소정의 깊이와 소정의 넓이로 p-웰과 n-웰을 인접하게 형성하되, 웰들의 깊이가, p-/n+/n-형의 기판인 경우에는 제3층인 n-층의 바닥까지의 깊이로, n-/p+/p-형의 기판인 경우에는 제3층인 p-층의 바닥까지의 깊이로 p-웰과 n-웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키고, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지스터를 형성시키기 위하여 게이트 영역을 정의하고, 기판의 제3층에 컬렉터/에미터 영역을 형성하는 제3과정 및 상기 제4과정에 의해 게이트 영역이 정의되고 컬렉터/에미터 영역이 형성된 기판에 NMOS 트랜지스터, PMOS 트랜지스터 및 바이폴라 트랜지스터를 형성하되, 사이드 월 스페이서를 이용하여 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 소스/드레인 영역의 면적을 줄여 기생용량을 줄이는 제4과정을 포함하는 데에 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.
제2도는 본 발명에서 제시한 새로운 BiCMOS 소자의 제조과정을 나타낸 단면도로서, 제2도의 (a)를 참조하면, 먼저 p-/n+/n-형의 실리콘 기판(1) 위에 SiO2막(2)을 약 30nm 정도 성장시킨다.
그런 다음, n-웰(4)을 정의하여 포토레지스트(3)를 도포하고, 그 위에 n형 이온을 도핑하여 n-웰(4)을 만든다.
다음 과정으로 제2도의 (b)를 참조하면, 포토레지스트(3)를 세척하여 제거한 후, 다시 p-웰(6)을 정의하여 포토레지스트(5)를 형성하고, 그 위에 p형 이온을 도핑하여 p-웰(6)을 만든다.
그 다음 과정으로 제2도의 (c)를 참조하면, SiO2막(2)과 포토레지스트(5)를 세척하여 걷어낸 후, 웰이 형성된 기판 위에 SiO2막(7)을 30nm 정도 성장시킨다.
그리고 나서, 그 위에 Si3N4막(8)을, 그위에 SiO2막(9)을 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 각각 300nm와 100nm 정도의 두께로 적층하여 성장시킨다.
그런 다음, 베이스와 컬렉터 사이를 분리시키기 위하여 소정의 폭과 소정의 깊이로 웰보다는 얕게 파서 얕은 트렌지(10)를 만든다.
다음으로, 인접 웰들의 사이를 격리시키기 위하여 웰과 웰 사이의 경계 부위를 3 내지 5㎛ 정도의 깊이와 소정의 폭으로 p-층 부분까지 파서 트렌지(11)를 만든다.
그 다음 과정으로 제2도의 (d)를 참조하면, 적층 구조로 성장된 상기 3층 구조의 SiO2(7)/Si3N4(8)/SiO2(9)막을 제거하고 나서, 전체 기판에 대하여 희생 산화막(12)을 성장시킨다.
그리고 나서, 트렌치(10)의 바닥부분에 붕소(boron)이온을 필드 이온 주입법(field ion implantation method)으로 주입하여 p+(13)를 형성시킨다.
그런 다음, 도핑되지 않은 폴리실리콘(14)을 전체 기판에 도포하여 기판의 표면에 도포됨은 물론, 트렌치(10)와 트렌치(11)까지 메운다.
그 다음 과정으로 제2도의 (e)를 참조하면, 폴리실리콘을 건식식각(dry etching)하여 실리콘 기판의 표면 위에 도포된 폴리실리콘만을 제거하거나, 화학 기계적 연마(chemical mechanical polishing) 방법으로 실리콘 기판의 표면 위에 도포된 폴리실리콘만을 제거하여 트렌치(11)와 트렌치(11) 안에만 폴리실리콘을 메운다.
그리고 나서, 기판 위에 열 산화막(도면에서는 생략됨)을 50nm 정도 성장시킨다.
그런 다음, 상기 열 산화막 위에 소스/드레인 및 베이스 전극을 위한 폴리실리콘막(16)을, 그 위에 SiO2막(17)을 각각 300nm, 100nm 정도의 두께로 적층하여 성장시킨다.
다음으로, 게이트 및 에미터/컬렉터 부분을 정의하고 컬렉터 영역(15) 및 베이스 영역(18)을 각각 n+, p-이온을 주입하여 형성한다. 그 다음, 그 위에 Si3N4막(19)을 도포한다.
그 다음 과정으로 제2도의 (f)를 참조하면, 화학 기계적 연마 방법으로 게이트 및 에미터/컬렉터 부분막 Si3N4막(19)을 남긴다.
NMOS 영역(22)은 n+형으로 주입하고, PMOS 영역(20)과 베이스 영역(21)은 p+형으로 각각 주입한다.
그 다음 과정으로 제2도의 (g)를 참조하면, 에미터/컬렉터 부분의 Si3N4막(19)을 습식식각하여 제거하고 나서 외인성(extrinsic) 베이스 영역(25)의 형성을 쉽게 하기 위하여 완충(buffered) HF 용액에 산화막을 습식식각함으로써 언더-커트(under-cut)를 형성한다.
그리고 나서, 얇은 폴리실리콘막을 30 내지 100nm 정도 도포하고 나서 BF2이온으로 도핑하여 외인성(extrinsic) 베이스 영역(25)을 형성한다.
그런 다음, 상기 폴리실리콘막을 건식식각하여 폴리실리콘 사이드 월 스페이서를 형성한다.
다음으로, 산화막을 100nm 내지 200nm 정도 도포한 후, 건식식각을 하여 산화막 사이드 월 스페이서(24)를 형성함으로써 베이스 전극과 에미터/컬렉터 전극을 분리한다.
그 다음, 에미터/컬렉터의 형성을 위하여 폴리실리콘(26)을 300nm 정도 도포하고 As 이온으로 도핑한다.
그런 후, 보호를 위한 산화막(27)을 100nm 정도 도포한다.
그후, 에미터/컬렉터를 정의하고 열처리함으로써 폴리실리콘 내의 도펀트(dopant)들이 실리콘 기판으로 확산되어 에미터(28)와 외인성 베이스(25)가 형성되어 바이폴라 소자를 완성한다.
그 다음 과정으로 제2도의 (h)를 참조하면, MOS 소자를 형성하기 위하여 NMOS와 PMOS 각각의 게이틀 부분의 Si3N4를 습식식각하여 제거하고 나서, LDD(Lightly Doped Drain)구조를 위하여 NMOS 영역의 앞으로 형성될 소스/드레인 영역의 부근(29)에 n-이온을, PMOS 영역의 앞으로 형성될 소스/드레인 영역의 부근(30)에 p-이온을 각각 주입한다.
그리고 나서, 소스/드레인 영역의 형성을 쉽게 해 주기 위하여 완충(buffered) HF 용액에 산화막을 습식식각함으로써 언더-커트(under-cut)를 형성한다.
그런 다음, 얇은 폴리실리콘을 30 내지 100nm 정도 도포하고 NMOS 영역은 As이온으로, PMOS 영역은 BF2이온으로 도핑하여 소스/드레인을 형성한다.
그 다음, 건식식각하여 폴리실리콘 사이드 월 스페이서를 형성한다. 다음으로, 산화막을 100nm 내지 200nm 정도 도포한 후, 건식식각을 하여 산화막 사이드 월 스페이서(32)를 형성함으로써 게이트 전극과 소스/드레인 전극을 분리한다.
그런 후, 실리콘 기판을 100nm 내지 200nm 정도 식각하여 움푹 들어간 채널 형태를 형성한다.
그리고 나서, 문턱 전압의 조절 및 펀치-스루(punch-through)의 방지를 위하여 NMOS에 p형 이온을, PMOS에 n형 이온을 각각 주입한다.
그런 다음, 850℃에서 게이트 산화막을 6 내지 10nm 정도 성장시킨다.
그 다음, 폴리실리콘을 200 내지 300nm 정도 도포한다.
다음으로, NMOS 영역에 n+이온을, PMOS 영역에 p+이온을 주입하여 게이트를 정의함으로써 CMOS 소자를 완성한다.
본 발명은 그 응용 분야에 따른 소자 성능에 따라서 CMOS 소자제작을 먼저 한 후, 바이폴라 소자 제작을 나중에 하는 것도 가능하다.
그러므로, 상술한 특징을 갖는 본 발명의 효과는 종래의 BiCMOS 소자보다 더 빠른 동작이 가능한 BiCMOS 소자를 제공하여 고속 고집적화와 저전력 소비화를 촉진하는데에 있다.
Claims (7)
1.밑에서부터 차례로 p-/n+/n-형 또는 n-/p+/p-형으로 된 기판에 소정의 깊이와 소정의 넓이로 p-웰과 n-웰을 인접하게 형성하되, 웰들의 깊이가, p-/n+/n-형의 기판인 경우에는 제3층인 n-층의 바닥까지의 깊이로, n-/p+/p-형의 기판인 경우에는 제3층인 p-층의 바닥까지의 깊이로 p-웰과 n-웰을 인접하게 형성하는 제1과정; 상기 웰이 형성된 상기 기판 위에 제1 SiO2막을, 그 위에 Si3N4막을, 그 위에 제2 SiO2막을 각각 소정의 두께로 순서대로 적층하여 성장시키는 제2a 단계와, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키기 위하여 소정의 폭과 소정의 깊이로 파서 얕은 제1 트렌치를 만들되, 상기 웰보다는 얕은 제1 트렌치를 제2b 단계와, 인접 웰 사이를 격리시키기 위하여 웰과 웰 사이의 경계 부위를 소정의 폭과 소정의 깊이로 파서 제2 트렌치를 만들되, 상기 기판의 제1 층의 내부까지의 깊이로 파서 제2 트렌치를 만드는 제2c 단계와, 상기 제2a 단계에서 적층 구조로 성장된 상기 3층 구조의 SiO2/Si3N4/SiO2막을 제거하고 나서, 전체 기판에 대하여 희생 산화막을 성장시키는 제2d 단계와, p-/n+/n-형의 기판인 경우에는 제2 트렌치의 바닥 부분을 p+형으로 도핑하고, n-/p+/p-형의 기판인 경우에는 제2 트렌치의 바닥부분을 n+형으로 도핑하는 제2e 단계와, 그리고 도핑되지 않은 폴리실리콘을 전체 기판에 도포하여 상기 기판의 표면에 도포됨은 물론, 상기 제2b 단계 및 상기 제2c 단계에서 만들어진 제1 트렌치와 제2 트렌치까지 메우는 제2f 단계로 이루어져, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계 부위를 서로 격리시키고, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키는 제2 과정; 상기 기판의 표면 위에 도포된 폴리실리콘만을 제거하여 상기 제1 트렌치와 상기 제2 트렌치 안만을 폴리실리콘으로 메우는 제3a 단계와, 상기 기판 위에 열 산화막을, 그 위에 소스/드레인 및 베이스 전극을 위한 폴리실리콘막을, 그 위에 SiO2막을 각각 소정의 두께로 적층하여 성장시키는 제3b 단계와, 게이틀 및 에미터/컬렉터 부분을 정의하고 컬렉터가 될 영역 및 베이스가 될 영역에 해당 이온을 주입하여 컬렉터 영역 및 베이스 영역을 형성하되, p-/n+/n-형의 기판인 경우에는 컬렉터가 될 영역 및 베이스가 될 영역을 각각 n+, n-이온을 주입하여 컬렉터 영역 및 베이스 영역을 형성하고, n-/p+/p-형의 기판인 경우에는 컬렉터가 될 영역 및 베이스가 될 영역을 각각 p+, n-이온을 주입하여 컬렉터 영역 및 베이스 영역을 형성하는 제3c 단계와, 상기 기판 전체를 Si3N4막으로 도포하고 나서 Si3N4막을 선택적으로 제거하여 게이트 및 에미터/컬렉터 부분만 Si3N4막을 남기는 제3d 단계와, NMOS 영역은 n+형으로 주입하고, PMOS 영역과 베이스 영역은 p+형으로 각가 주입하는 제3e 단계로 이루어져, 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지스터를 형성시키기 위하여 게이트 영역을 정의하고, 기판의 제3층에 컬렉터/에미터 영역을 형성하는 제3과정; 및 상기 제3과정에 의해 게이트 영역이 정의되고 컬렉터/에미터 영역이 형성된 기판에 NMOS 트랜지스터, PMOS 트랜지스터 및 바이폴라 트랜지스터를 형성하되, 사이드 월 스페이서를 이용하여 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 소스/드레인 영역의 면적을 줄여 기생용량을 줄이는 제4과정을 포함하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
제1항에 있어서, 상기 제3a 단계에서 상기 기판의 표면 위에 도포된 상기 폴리실리콘만을 제거할 때, 또는 상기 제3d 단계에서 Si3N4막을 선택적으로 제거할 때, 화학 기계적 연마 방법으로 하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
제1항에 있어서, 상기 제4과정이 상기 기판의 제3층에 바이폴라 트랜지스터를 형성하는 제4a 단계; 및 상기 p-웰과 상기 n-웰에 NMOS와 PMOS를 형성하는 제4b 단계로 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
제1항에 있어서, 상기 제4과정이 상기 p-웰과 상기 n-웰에 NMOS와 PMOS를 형성하는 제4c 단계; 및 상기 기판의 제3층에 바이폴라 트랜지스터를 형성하는 제4d 단계로 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
제1항 내지 제4항중의 어느 한 항에 있어서, 상기 제4a 단계와 상기 제4d 단계가, 상기 에미터/컬렉터 영역에만 남은 상기 Si3N4막을 습식식각하여 제거하고 나서, 외인성 베이스 영역의 형성을 쉽게 하기 위하여 완충 HF 용액에 상기 산화막을 습식식각함으로써 언더-크트를 형성하는 제1 스텝; 얇은 폴리실리콘막을 소정의 두께로 도포하고 나서 BF2이온으로 도핑하여 외인성 베이스 영역을 형성하는 제2스텝; 베이스 전극에서의 기생 용량을 최소화하기 위해 상기 폴리실리콘막을 건식식각하여 폴리실리콘 사이드 월 스페이서를 형성하는 제3스텝; 산화막을 소정의 두께만큼 도포한 후, 건식식각을 하여 산화막 사이드 월 스페이서를 형성함으로써 베이스 전극과 에미터/컬렉터 전극을 분리하는 제4스텝; 에미터/컬렉터의 형성을 위하여 폴리실리콘을 소정의 두께로 도포하고 As 이온으로 도핑하는 제5스텝; 보호 산화막을 소정의 두께로 도포하는 제6스텝; 및 에미터/컬렉터를 정의하고 열처리하여 폴리실리콘 내의 도펀트들이 실리콘 기판으로 확산되어 에미터와 외인성 베이스가 형성되어 바이폴라 소자를 완성하는 제7스텝으로 각가 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조과정.
제1항 내지 제4항중의 어느 한 항에 있어서, 상기 제4b 단계와 상기 제4c 단계가, MOS 소자를 형성하기 위하여 NMOS와 PMOS 각각의 게이트 부분의 Si3N4를 습식식각하여 제거하고 나서, 약하게 도핑된 드레인 구조를 형성하기 위하여 NMOS 영역의 앞으로 형성될 소스/드레인 영역의 부근에 n-이온을, PMOS 영역의 앞으로 형성될 소스/드레인 영역의 부근에 p-이온을 각각 주입하는 제1스텝; 소스/드레인 영역의 형성을 쉽게 해 주기 위하여 완충 HF 용액에 산화막을 습식식각함으로써 언더-커트를 형성하는 제2스텝; 얇은 폴리실리콘막을 소정의 두께로 도포하고 NMOS 영역은 비소 이온으로, PMOS 영역은 BF2이온으로 동시에 도핑하여 p+형 소스/드레인과 n+형 소스/드레인을 동시에 형성하는 제3스텝; 상기 제3스텝에서 도포한 얇은 폴리실리콘막을 건식식각하여 폴리실리콘 사이드 월 스페이서를 형성함으로써 소스/드레인의 면적을 줄일 뿐만 아니라 게이트와 소스/드레인의 영역이 겹치는 부분도 현저히 줄이는 제4스텝; 산화막을 소정의 두께로 도포한 후, 건식식각을 하여 산화막 사이드 월 스페이서를 형성함으로써 게이트 전극과 소스/드레인 전극을 분리하는 제5스텝; 큰 구동 전류 특성을 위하여 상기 실리콘 기판을 소정의 깊이로 식각하여 움푹 들어간 채널 형태를 형성하는 제6스텝; 문턱 전압의 조절 및 펀치-스루의 방지를 위하여 NMOS에 p형 이온을, PMOS에 n형 이온을 각각 주입하는 제7스텝; 소정의 온도에서 게이트 산화막을 소정의 두께로 성장시키는 제8스텝; 폴리실리콘을 소정의 두께로 도포하는 제9스텝; NMOS 영역에 n+이온을, PMOS 영역에 p+이온을 주입하여 게이트를 정의함으로써 NMOS 트랜지스터와 PMOS 트랜지스터를 완성하는 제10스텝으로 각각 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
6항에 있어서, 상기 제6스텝에서 상기 실리콘 기판을 식각하여 움푹 들어간 채널형태를 형성할 때, 100nm 내지 200nm 정도 식각하여 움푹 들어간 채널 형태를 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법.
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