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DE68922817T2 - Halbleiteranordnungen mit eng beabstandeten Gebieten, hergestellt unter Verwendung eines selbstausrichtenden Umkehrbildverfahrens. - Google Patents

Halbleiteranordnungen mit eng beabstandeten Gebieten, hergestellt unter Verwendung eines selbstausrichtenden Umkehrbildverfahrens.

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DE68922817T2
DE68922817T2 DE68922817T DE68922817T DE68922817T2 DE 68922817 T2 DE68922817 T2 DE 68922817T2 DE 68922817 T DE68922817 T DE 68922817T DE 68922817 T DE68922817 T DE 68922817T DE 68922817 T2 DE68922817 T2 DE 68922817T2
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DE
Germany
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DE68922817T
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DE68922817D1 (de
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Shao-Fu Sanford Chu
San-Mei Ku
Russell C Lange
Joseph Francis Shepard
Paul Ja-Min Tsang
Wen-Yuan Wang
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication of DE68922817D1 publication Critical patent/DE68922817D1/de
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Description

  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterbauelemente und Verfahren zur Herstellung derselben und spezieller auf ein selbstjustiertes Verfahren zur Herstellung von Halbleiterbauelementen unter Verwendung eines Umkehrbildprozesses
  • Bei der Entwicklung von Halbleiterbauelementen mit integrierten Schaltkreisen zielten hauptsächliche Anstrengungen auf eine Abnahme der Abmessung und des Abstands der Bauelemente und auf eine effiziente Herstellung verschiedener Familien von Bauelementen auf dem gleichen Halbleiterchip ab. Extensive Anstrengungen wurden zum Beispiel auf die Fertigung einer BICMOS-Logik gerichtet, die sowohl bipolare als auch komplementäre Metall- Oxid-Halbleiterbauelemente auf dem gleichen Halbleiterchip umfaßt. Eine derartige BICMOS-Logik muß, um erfolgreich zu sein, etfizient hergestellt werden können, d.h. es dürfen nicht zu viele komplexe oder kostenintensive Prozeßschritte erforderlich sein. Des weiteren muß der fertiggestellte Logikschaltkreis kleine, dicht gepackte Hochleistungsbauelemente bereitstellen.
  • Ein Verfahren zur Fertigung von Halbleiterbauelementen für die Bereitstellung einer geringeren Bauelementabmessung und eines verminderten Bauelementabstands ist jenes, das als "lost-wax"- oder "Unkehrbild"-Prozeß bekannt ist Bei derartigen Prozessen wird eine schützende Struktur, wie ein Stift oder ein Steg, auf einem Siliciumwafer gebildet Dotierung und/oder verschiedene andere Prozesse werden unter Verwendung der schützenden Struktur als Maske durchgeführt. Die Struktur wird nachfolgend in den letzten Schritten des Prozesses entfernt. Beispiele für ein derartiges Verfahren umfassen: US-A-4 571 817 von Birritella et al.; europäische Patentanmeldung EP-A-0 128 751 von Toshiba; und J. Jiyamoto et al., "A 1.0 Micron N-Well CMOS/Bipolar Technology for VLSI Circuits", IEDM 1983, Seiten 63 bis 66.
  • Die folgenden sind von Interesse, da sie auf die Herstellung von PICMOS-Bauelementen abzielen: US-A-4 299 024 von Piotrowski; US-A-4 475 279 von Gahle; US-A-4 50- 847 von Sullivan; US-A-4 484 388 von Iwasaki; US-A-4 637 125 von Iwasaki et al.; US-A-4 486 942 von Hirao; F. Walczyk, J. Rubinstein, "A Merged CMOS/Bipolar VLSI Process", IEDM 1983, Seiten 59 bis 62; H. Higuchi et al., "Performance and Structures of Scaled-Down Bipolar Devices Merged with CMOSFETS", IEDN 1984, Seiten 684 bis 687.
  • US-A-4 419 809 von Riseman et al., übertragen auf die Anmelderin der vorliegenden Erfindung, verwendet das oben beschriebene "lost-wax"-Verfahren, um das Draingebiet eines MOSFETs zu bilden. Riseman et al. zeigen des weiteren die Verwendung einer Seitenwand-Technologie, um einen Bauelementkanal im Submikrometerbereich zu bilden.
  • US-A-4 508 579 von Goth et al., übertragen auf die Anmelderin der vorliegenden Erfindung, zeigt ein Verfahren zum Bilden lateraler Bauelementstrukturen unter Verwendung isolierender Stifte, die aus Oxidseitenwänden gebildet werden.
  • US-A-4 160 991 von Anantha et al., übertragen auf die Anmelderin der vorliegenden Erfindung, zeigt ein Verfahren zum Bilden von Rochleistungs-Bipolartransistoren mit eng beabstandeten Basis- Emitter-Kontakten.
  • Zusammengefaßt liefert ein Prozeß, der zu Halbleiterbauelementen mit kleineren oder enger beabstandeten Bauelementgebieten führt, einen wesentlichen Beitrag zum Fachwissen. Ein derartiger Prozeß ist von noch größerem Wert, wenn er wirtschaftlich und effizient ausgeführt werden kann, insbesondere mit verschiedenen Bauelementtypen.
  • Die Hauptaufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines neuen und verbesserten Verfahrens zur Herstellung von Halbleiterbauelementen.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein solches Verfahren bereitzustellen, das in der Lage ist, kleine, dicht gepackte Halbleiterbauelemente herzustellen.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein solches Verfahren bereit zustellen, das wirtschaftlich und effizient auf die Herstellung von bipolaren Bauelementen, Bauelementen mit isoliertem Gate und Bauelementen mit BICMOS-Logik anwendbar ist.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung neuer und verbesserter Halbleiterbauelemente mit kleinen, dicht gepackten Bauelementgebieten.
  • Gemäß der vorliegenden Erfindung wird ein neues und verbessertes Verfahren zur Pildung eines Halbleiterbauelements auf einem Körper aus Halbleitermaterial mit einem ersten dotierten Gebiet eines ersten Leitfähigkeitstyps bereitgestellt, das folgende Schritte beinhaltet: Bilden eines Stiftes über dem ersten dotierten Gebiet; Verwenden des Stiftes als Maske, um angrenzend an den Stift ein zweites dotiertes Gebiet eines zweiten Leitfähigkeitstyps in der Oberfläche des ersten dotierten Gebiets zu bilden; Bilden einer Seitenwand aus isolierendem Material auf dem Stift; Bilden eines ersten Bauelementkontaktes innerhalb der Seitenwand; und Bilden eines zweiten Bauelementkontaktes über dem zweiten dotierten Gebiet angrenzend an die Seitenwand derart, daß der erste und der zweite Kontakt durch die Seitenwand getrennt sind.
  • Gemäß der Ausführungsform der vorliegenden Erfindung umfaßt der Schritt der Bildung des zweiten Bauelementkontaktes die Schritte der Bildung einer Schicht aus leitfähigem Material allgemein konform über dem ersten dotierten Gebiet, dem Stift und der Seitenwand und dann der Planarisierung der Schicht aus leitfähigem Material auf eine Höhe, die gleich oder niedriger als jene der Seitenwand ist. Der zweite Kontakt ist somit selbstjustiert zu dem ersten und dem zweiten dotierten Gebiet und dem ersten Bauelementkontakt.
  • Das Verfahren der vorliegenden Erfindung kann bei der Herstellung von neuen und verbesserten Bipolartransistoren, Transistoren mit isoliertem Gate und einer BICMOS-Logik, die beide Typen von Transistoren umfaßt, vorteilhaft eingesetzt werden. Es kann des weiteren zur Herstellung eines beliebigen anderen Typs von Halbleiterbauelement eingesetzt werden, das die selbstjustierten, eng beabstandeten Bauelementgebiete und Kontakte der vorw liegenden Erfindung verwendet.
  • Diese und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden für den Leser aus einer Betrachtung der folgenden detaillierten Beschreibung der Erfindung offensichtlich werden, wenn sie in Verbindung mit den Figuren gelesen wird, in denen:
  • Fig. 1 bis 19 Schnittsansichten beinhalten, die aufeinanderfolgende Prozeßschritte beim Aufbau eines BICMOS-Halbleiterbauelementes gemäß der vorliegenden Erfindung darstellen, wobei die Fig. 11a und 14a Draufsichten der direkt vorhergehenden Schnittansichten sind.
  • Die folgende detaillierte Beschreibung der Erfindung zielt auf einen Prozeß zur Herstellung eines BICMOS-Bauelementes ab, das ein Paar von n- und p-Kanal-CMOS-Bauelementen vom Anreicherungstyp sowie einen npn-Bipolartransistor beinhaltet. Es versteht sich, daß die hierin beschriebenen, speziellen Leitfähigkeitstypen und Konzentrationen ihrem Wesen nach beispielhaft sind. Durch die Umkehrung der Leitfähigkeitstypen und/oder die geeignete Einstellung von Leitfähigkeitskonzentrationen ist es für einen Fachmann offensichtlich, daß die vorliegende Erfindung zur Herstellung von CMOS-Bauelementen mit unterschiedlichen Konzentrationen und/oder eines Bipolartransistors vom pnp-Typ verwendet werden kann. Es versteht sich außerdem, daß die vorliegende Erfindung nicht auf die Herstellung von BICMOS-Bauelementen beschränkt ist, sondern auch bei der Fertigung von separaten bipolaren Bauelementen und Bauelementen mit isoliertem Gate ebenso wie bei der Fertigung von anderen Typen von Halbleiterbauelementen Anwendung findet, die eng beabstandete, hochgenau justierte Bauelementgebiete erfordern.
  • Nun bezugnenmend auf Fig. 1 ist ein Wafer oder ein Substrat 10 aus einkristallinem p-Siliciummaterial vorgesehen, der/das bevorzugt eine kristallografische < 100> -Orientierung und einen spezifischen Widerstand im Bereich von 10 Ohm-Zentimeter bis 20 Ohm-Zentimeter aufweist. in dem Substrat 10 wird ein n&spplus;-Subkollektorgebiet 12 ausgebildet, zum Beispiel durch einen herkömmlichen Prozeß, bei dem Arsen-(As)-Ionen mit einer Konzentration im Dereich von etwa 1x10¹&sup9; Atome/cm³ bis 1x10²&sup0; Atome/cm³ implantiert werden. Alternativ kann ein n&spplus;-Subkollektorgebiet 12 durch herkömmliche Diffusionsprozesse gebildet werden.
  • Nun bezugnehmend auf Fig. 2 wird eine p&supmin;-Epitaxieschicht 14 auf der Schicht 12 zum Beispiel unter Verwendung eines herkömmlichen Silicium-Epitaxieprozesses bei niedriger Temperatur und niedrigem Druck aufgewachsen. Die Schicht 14 wird bevorzugt mit einer Dicke im Bereich von etwa 0,6 Nikrometer bis 1,5 Mikrometer (1 um = 1 Mikrometer = 10³ nm) gebildet.
  • Nun Fig. 3 betrachtend, wird ein Paar von n-Muldengebieten 14A, 14c in der Schicht 14 so gebildet, daß sie ein unverändertes p&supmin;- Muldengebiet 14B begrenzen. Die Gebiete 14A und 14C werden zum Beispiel durch die selektive Implantation von Arsen- oder Phosphor-(P)-Iionen in die Schicht 14 erzeugt, wobei übliche photolithografische Maskierungsprozesse verwendet werden, um das Gebiet 14B abzudecken. Die Gebiete 14A, 14C können unter Verwendung herkömmlicher Prozesse zum Eindiffundieren eines Dotierstoffes fertiggestellt werden. Nun bezugnehmend auf Fig. 4 werden vier tiefe Isolationsgebiete 16, 18, 20, 22 an den lateralen Grenzen der Mulden 14A, 14B, 14C erzeugt. Bei der vorliegenden Ausführungsform ist jedes tiefe Isolationsgebiet 16, 18, 20, 22 allgemein T-förmig, was einen tiefen Graben (T-Basis), der sich vertikal nach unten durch die Schicht 12 hindurch erstreckt, und eine flache T-Kappe an der Oberfläche des Bauelements einschließt, die sich teilweise in die angrenzenden Mulden hinein erstreckt. Die benachbarten tiefen lsolationsgebiete 16, 18 werden dazu verwendet, ein nachfolgend in der Mulde 14A gebildetes Transistorbauelement elektrisch zu isolieren. In ähnlicher Weise werden benachbarte tiefe lsolationsgebiete 18, 20 und 20, 22 dazu verwendet, nachfolgend in den Mulden 14B beziehungsweise 14C gebildete Transistorbauelemente elektrisch zu isolieren. Ein flaches Isolationsgebiet 24, das lateral mit Abstand von der T-Kappe des Isolationsgebiets 20 angeordnet ist, wird an der Oberfläche der Mulde 14C gebildet, um nachfolgend gebildete Elemente eines Bipolartransistors elektrisch zu isolieren. Das lsolationsgebiet 24 ist zum Beispiel mit einem Abstand D1 im Bereich von etwa 1 Mikrometer bis 10 Mikrometer von der Kappe des tiefen 1solationsgebiets 20 angeordnet und erstreckt sich nach unten in die Mulde 14C hinein.
  • Sowohl das flache Isolationsgebiet 24 als auch die T-Kappen der tiefen Isolationsgebiete 16, 18, 20, 22 können zum Beispiel unter Verwendung herkömmlicher Prozesse für eine vertiefte Oxidisolation (ROI) oder eine flache Grabenisolation erzeugt werden. Auf die Bildung der T-Kappen der tiefen Isolationsgebiete 16, 18, 20, 22 folgend werden die tiefen Gräben zum Beispiel durch herkömmliche Verfahren zur Isolation mittels mit SiO&sub2; oder Polysilicium gefüllter, tiefer Gräben erzeugt. Die oben beschriebenen Verfahren zum Bilden flacher und tiefer Isolationsgebiete sind dem Fachmann wohl bekannt und können auf Wunsch umgekehrt werden, um die tiefen Grabengebiete zuerst zu bilden.
  • Nun bezugnehmend auf Fig. 5 wird zwischen den lsolationsgebieten 20, 24 ein n&spplus;-Subkollektor-Durchführungsgebiet 28 gebildet, das sich von der Oberseite der Mulde 14C nach unten bis in die Subkollektorschicht 12 hinein erstreckt. Das Gebiet 28 wird zum Beispiel durch einen herkömmlichen Prozeß zur Diffusion von POCl&sub3; in die Mulde 14C zwischen die Isolationsgebiete 20, 24 hinein erzeugt. Diesem Diffusionsprozeß folgt ein herkömmlicher Oxidationsprozeß, wie eine thermische Oxidation in einer feuchten Sauerstoffumgebung. Dieser Diffusionsprozeß treibt den Phosphor- Dotierstoff nach unten, um das Subkollektor-Durchführungsgebiet 28 fertigzustellen, und bildet eine Oxidschicht 34 auf der Oberfläche des Bauelements. Die Oxidschicht 34 wird zum Eeispiel mit einer Dicke von etwa 100 Ångström bis 500 Ångström (10 Å = 1 nm) gebildet, wobei die Schicht an der Oberfläche des Subkollektor- Durchführungsgebiets 28 merklich dicker ist.
  • Weiterhin bezugnehmend auf Fig. 5 werden die Oberflächenleitfähigkeiten der Mulden 14A, 14B dort, wo MOS-Transistoren zu bilden sind, so eingestellt, daß gewünschte Schwellenspannungen VT für diese Transistoren bereitgestellt werden. Für den zum Beispiel in der Mulde 14A zu bildenden p-Kanal-MOSFET werden in Abhängigkeit davon, ob der Transistor wunschgemäß in einem Anreicherungsbetrieb oder in einem Verarmungsbetrieb arbeiten soll, Bor- oder Phosphorionen oder beide selektiv flach in die Oberfläche der Mulde hinein implantiert, um ein Gebiet 30 mit einer Dosis im Bereich von etwa 1x10¹²/cm² bis 10x10¹²/cm- zu erzeugen. Für den zum Beispiel in der Mulde 14B zu bildenden n-Kanal-MOSFET werden Borionen selektiv flach in die Oberfläche der Mulde hinein mit einer Dosis im Bereich von etwa 1x10¹²/cm² bis 5x10¹²/cm² implantiert.
  • Nun bezugnehmend auf Fig. 6 wird eine Schicht 36 aus leitfähigem Material über der Schicht 34 gebildet. Für die Zwecke der vorliegenden Erfindung umfassen geeignete leitfähige Materialien für die Schicht 36 Hochtemperaturleiter mit hoher Leitfähigkeit, wie leitfähiges Polysilicium, Polycid (das Polysilicium mit einer Metallsilicid-Beschichtung beinhaltet) und hochschmelzende Metalle, wie Wolframsilicid (WSi&sub2;). Bei einer bevorzugten Ausführungsform der Erfindung beinhaltet die Schicht 36 ein eigenleitendes (nicht dotiertes) polykristallines Silicium (Polysilicium), das durch einen herkömmlichen Prozeß einer chemischen Gasphasenabscheidung (CVD) mit einer Dicke im Bereich von etwa 2.000 Ångström bis 6.000 Ångström gebildet wird.
  • Anschließend an die Bildung der Schicht 36 werden Gebiete 37A, 37C der Schicht, die jeweils über den Mulden 14A, 14C liegen, zu n&spplus;-Konzentrationen unter Verwendung einer herkömmlichen selektiven As- oder P-Ionenimplantation dotiert. In ähnlicher Weise wird ein Gebiet 37B der Schicht 36, das über der Mulde 14B liegt, unter Verwendung einer herkömmlichen, selektiven Dorionenimplantation p&spplus;-dotiert. Alternativ kann die Polysiliciumschicht 36, wenn es gewünscht ist, den Herstellungsprozeß zu vereinfachen, in situ zu einer n&spplus;-Konzentration im Bereich von nicht weniger als 2x10²&sup0; Atome/cm³ dotiert werden.
  • Auf die Bildung der Schicht 36 folgend kann eine optionale Schicht 38 aus Siliciumdioxid auf derselben durch einen herkömmlichen CVD-Prozeß erzeugt werden. Bei Verwendung derselben wird die Schicht 38 bevorzugt mit einer Dicke von etwa 100 Ångström bis 500 Ångström gebildet und wirkt dahingehend, daß die unten beschriebene Strukturierung der Stifte erleichtert wird und Zwischenschichtverspannungen zwischen der Schicht 36 und einer nachfolgend erzeugten Nitridschicht 40 gemindert werden. Die Nitridschicht 40 wird zum Beispiel durch einen herkömmlichen CVD- Prozeß mit einer Dicke im Bereich von etwa 1.000 Angström bis 2.000 Ångström gebildet.
  • Im Anschluß an die Bildung der Schichten 34, 36, 38, 40 wird ein herkömmlicher photolithografischer Prozeß zur Bildung von Resistmaskengebieten 42, 44, 46 verwendet. Die Maskengebiete 42, 44 sind jeweils über Gebieten in den Mulden 14A, 148 zentriert, die nachfolgend die Gates von fertiggestellten CMOS-Transistoren bilden. Das Maskengebiet 46 ist über der Oberfläche der Mulde 14C (d.h. der Oberfläche zwischen den Rändern der Isolationsgebiete 22,24) zentriert, einem Gebiet, das nachfolgend den Emitter eines fertiggestellten Bipolartransistors bildet.
  • Nun bezugnehmend auf Fig. 7 werden die Bereiche der Schichten 36, 38 und 40, die nicht durch die Resistmaskengebiete 42, 44, 46 bedeckt sind, über geeignete reaktive Ionenätzprozesse entfernt, d.h. Prozesse mit einer guten Selektivität und Anisotropie, um die darunterliegende Oxidschicht 34 freizulegen. Geeignete RIF-Ätzmittel umfassen: CF&sub4; + O&sub2; zur Entfernung der Siliciumnitridschicht 40; CF&sub4; + H&sub2; zur Entfernung der Siliciumdioxidschicht 38; und Cl&sub2; + Ar oder CF&sub4; + O&sub2; zur Entfernung der Polysiliciumschicht 36. Die Resistmaskengebiete 42, 44, 46 werden dann mit einem Oxidplasma abgelöst, um Stifte 48, 50, 52 jeweils über den Mulden 14A, 14B, 14B zu strukturieren. Bei Durchführung der Dotierung der Schicht 36, wie oben beschrieben, sind die in den Stiften 48, 50, 52 verbleibenden Schichtbereiche n&spplus;-, p&spplus;- beziehungsweise n&spplus;-dotiert. Wenn die Schicht 36 gemäß der oben beschriebenen alternativen Ausführungsform mit einer in-situ-n&spplus;-Dotierung gebildet wurde, sind diese selbigen Bereiche n&spplus;-dotiert.
  • Nun bezugnehmend auf Fig. 8 wird die Oxidschicht 34 außerhalb der Stiftgebiete 48, 50, 52 zum Beispiel durch die Verwendung eines Plasmaätzvorgangs mit Kohlenstofftetrafluorid (CF&sub4;) oder einem Ätzvorgang mit verdünnter, gepufferter Flußsäure entfernt. Da die Schicht 34 an der Oberfläche des Subkollektordurchführungsgebietes 28 dicker als über dem Rest der Bauelementoberfläche war, verbleibt nach dem oben beschriebenen Atzvorgang ein schützender Bereich 60 des Oxids. Auf die Entfernung der Schicht 34 folgend wird eine photolithografische Sperrmaske 61 über der Oberfläche des Bauelements zwischen den lsolationsgebieten 18 und 24 gebildet, um die Oberfläche der Mulde 148 zu maskieren. Dann wird eine herkömmliche, deckende Borionenimplantation mit einer Dosis im Bereich von 1x10¹² Atome/cm³ bis 1x10¹³ Atome/cm³ durchgeführt. Diese Borionenimplantation wandelt das nicht unterhalb des Stiftes 48 liegende Oberflächengebiet der Mulde 14A in leicht p-dotierte Drain(LDD)-Gebiete 54A, 54B und das nicht unterhalb des Stiftes 52 liegende Oberflächengebiet der Mulde 14C in ein p-leitendes Verbindungsgebiet (58) zwischen eigenleitender/störstellenleitender Basis um.
  • Wie in Fig. 9 gezeigt, wird über den Mulden 14A beziehungsweise 14C ein Paar photolithografischer Sperrmasken 63, 65 gebildet. Nachfolgend wird eine herkömmliche, deckende Arsenionenimplantation mit einer Dosis im Bereich von 1x10¹³ Atome/cm² bis 10x10¹³ Atome/cm² durchgeführt. Diese Implantation wandelt das nicht unterhalb des Stiftes 50 liegende Oberflächengebiet der Nulde 14B in n-leitende LDD-Gebiete 56A, 56B um. Das resultierende Bauelement nach Entfernung der photolithografischen Masken ist in Fig. 10 gezeigt.
  • Nun bezugnehmend auf Fig. 11 werden anschließend an die Beendigung der verschiedenen Ionenimplantationen zur Bildung der oben beschriebenen LDD- und Verbindungsgebiete auf den Seiten jedes der Stifte 48, 50, 52 Siliciumdioxidseitenwände 62 gebildet. Zu Zwecken der Erläuterung ist die an dem Stift 48 gebildete Seitenwand 62 mit dem Suffix A bezeichnet, die an dem Stift 50 gebildete Seitenwand ist mit dem Suffix C bezeichnet, und die um den Stift 52 herum gebildete Seitenwand ist mit dem Suffix E markiert. Aus einer Betrachtung der Draufsicht in Fig. 11A ist ersichtlich, daß die Stifte 48, 50 die Bereiche, welche die aktiven Gebiete der nachfolgend gebildeten CMOS-Transistoren bilden, vollständig halbieren. Somit beinhalten die LDD-Gebiete 54A, 54B, 56A, 56B elektrisch separate Gebiete, die durch die Stifte 48 beziehungsweise 50 mit Abstand angeordnet sind. Der Stift 52 liegt hingegen mit seiner Seitenwand 62B vollständig innerhalb des Bereiches, der das aktive Gebiet des nachfolgend gebildeten Bipolartransistors bildet. Der Verbindungsbereich 58 beinhaltet somit ein den Stift 52 umgebendes einheitliches elektrisches Gebiet.
  • Die Seitenwände 62 werden zum Beispiel dadurch erzeugt, daß zuerst ein herkömmlicher CVD-Prozeß zur Bildung einer (nicht gezeigten) konformen Schicht aus SiO&sub2; mit einer Dicke im Bereich von etwa 1.000 Angström bis 5.000 Angström verwendet wird. Auf die Bildung dieser konformen Schicht aus SiO&sub2; folgend wird ein anisotropes RIE-Ätzmittel, wie CF&sub4; + O&sub2;, verwendet, um die horizontalen Bereiche der Schicht zu entfernen, wobei vertikale Seitenwände 62 zurückbleiben.
  • Nun bezugnehmend auf Fig. 12 wird eine Schicht 64 aus Polycid mit einer begleitenden Metallsilicidoberfläche 64A konform über der Oberseite des Bauelements mit einer Dicke D2 von wenigstens der vertikalen Höhe der Seitenwände 62 oder, da die Seitenwände die vertikalen Oberflächen der Stifte 48, 50, 52 bedecken, der Höhe der Stifte aufgebracht. Die Schicht 64 wird zum Beispiel durch einen herkömmlichen Niederdruck-CVD-Prozeß erzeugt.
  • Anschließend an die Bildung der Schicht 64 wird die Schicht auf gleiche Höhe mit den Oberseiten der Seitenwände 62 und Stifte 48, 50, 52 planarisiert, um das in Fig. 13 gezeigte Dauelement zu bilden. Diese Planarisierung wird zum Beispiel durch die Verwendung eines Photoresistaufschmelz- und RIE-Zurückätzprozesses oder durch eine chemisch-mechanische (chem.-mech.) Polierung erreicht. Ein geeigneter chemisch-mechanischer Polierprozeß ist in US-A-3 911 562 von Youmans gezeigt, der hierin durch Verweis aufgenommen wird.
  • Ein exemplarischer Photoresistaufschmelz- und RIE-Zurückätzprozeß ist in der Veröffentlichung "A Practical Trench Isolation Technology with a Novel Planarization Process" von Fuse et al., IEDM 1987, Seiten 732 bis 734 (die hierin durch Verweis aufgenommen wird) gezeigt. Kurz gesagt beschreibt die Veröffentlichung einen Prozeß, bei dem große Vertiefungen in dem SiO&sub2; mit einem ersten Photoresist gefüllt werden. Eine dünne Schicht aus SiO&sub2; wird über dem gesamten Bauelement aufgesputtert, und eine planarisierende Schicht aus einem zweiten Photoresist wird über dem gesputterten SiO&sub2; aufgebracht. Das zweite Photoresist wird bis auf die Oberfläche des durch Sputtern aufgebrachten SiO&sub2; geätzt. Das durch Sputtern aufgebrachte SiO&sub2;, die Resistfilme sowie das darunterliegende SiO&sub2; werden nachfolgend mit einem Gas aus CHF&sub3;, C&sub2;F&sub6; und O&sub2; auf die gewünschte Höhe geätzt.
  • Nach der Planarisierung der Schicht 64 werden die den Stift 50 umgebenden Gebiete 648 der Schicht 64 selektiv mit Arsen (As) dotiert, während die die Stifte 48 und 52 umgebenden Gebiete 64C der Schicht 64 selektiv mit Bor dotiert werden. Beide Gebiete 64B und 64C werden zu einer Konzentration im Bereich von etwa 1x10²&sup0; Atome/cm³ bis 10x10²&sup0; Atome/cm³ dotiert. Beide dieser Dotierungen werden unter Verwendung herkömmlicher Ionenimplantationsprozesse mit einer herkömmlichen photolithografischen Maskierung durchgeführt.
  • Nun bezugnehmend auf die Fig. 14, 14A wird die Schicht 64 strukturiert, um fünf diskrete Gebiete zu bilden, die zu Zwecken der Erläuterung mit den Bezugszeichen 66A, 66B, 68A, 68B und 70 bezeichnet sind, wobei das Gebiet 70 einen rechtwinkligen Ring um den Stift 52 und die Seitenwand 62E bildet. Die Gebiete 66A, 66B grenzen an gegenüberliegende Seitenwände des Stiftes 48 an, wobei das erstere über dem LDD-Implantationsgebiet 54A liegt und sich das letztere von der Kante des lsolationsgrabens 18 aus derart erstreckt, daß es über dem LDD-Implantationsgebiet 54B liegt. Die Gebiete 68A, 68B grenzen an gegenüberliegende Seitenwände des Stiftes 50 an, wobei sich das erstere von einer Kante des Isolationsgrabens 18 aus derart erstreckt, daß es über dem LDD-Implantationsgebiet 56A liegt, und sich das letztere von einer Kante des Isolationsgebiets 20 aus derart erstreckt, daß es über dem LDD-Implantationsgebiet 56B liegt. Das Gebiet 70 bildet einen Ring um die Seitenwände des Stiftes 52 herum, wobei sich die linke Hälfte (wie aus den Fig. ersichtlich) von einer Kante des Isolationsgrabens 24 aus derart erstreckt, daß sie über dem Verbindungsgebiet 58 zwischen eigenleitender und störstellenleitender Basis liegt, und sich die rechte Hälfte von einer Kante des lsolationsgrabens 22 aus derart erstreckt, daß sie über der anderen Seite des Verbindungsgebiets liegt.
  • Die Strukturierung der Schicht 64 zur Bildung der Gebiete 66, 68 und 70, wie in Fig. 14 gezeigt, wird zum Beispiel durch die Verwendung eines geeigneten RIE-Atzmittels, wie CF&sub4; + H&sub2;, in Kombination mit einer herkömmlichen photolithografischen Maskierung erreicht.
  • Nun bezugnehmend auf Fig. 15 wird auf die Strukturierung der Gebiete 66A, 66B, 68A, 68B und 70 folgend das Bauelement einer thermischen Oxidation unterworfen, um eine Schicht 72 aus SiO&sub2; über den freiliegenden Oberflächen dieser Gebiete mit einer Dikke im Bereich von etwa 1.000 Ångström bis 5.000 Ångström zu erzeugen. Die Schicht 72 wird selbstverständlich nicht über den freiliegenden Oberflächen des Bauelementes oder über den Oberseiten der Stifte 48, 50, 52 gebildet, die durch das Nitrid geschützt sind. Dieser zuletzt beschriebene Prozeß der thermischen Oxidation wirkt des weiteren dahingehend auf das Bauelement von Fig. 1 ein, daß Störstellen von den Gebieten 66A, 66B, 68A, 68B und 70 nach unten in das Bauelement eindiffundiert werden, was das Source- und das Drain-Gebiet 54A, 54B, das Source- und das Drain-Gebiet 56A, 56B und das störstellenleitende Basisgebiet 58 vertieft und deren Erzeugung fertigstellt.
  • Nun bezugnehmend auf Fig. 16 wird der Stift 52 über der Mulde 14C entfernt, um die Seitenwand 62E zu belassen, die einen freigelegten Bereich auf der Muldenoberfläche begrenzt. Der Stift 52 wird dadurch entfernt, daß zuerst die Nitridschicht 40 mit einem CF&sub4;/O&sub2;-Plasmaätzvorgang oder einem heißen Bad aus Phosphorsäure (H&sub3;PO&sub4;) geätzt wird. Die relativ dünne Schicht 38 aus Siliciumdioxid wird durch Eintauchen in BHF entfernt, ohne daß die viel dickere Schicht 72 und die Seitenwand 62E aus Siliciumdioxid wesentlich gestört werden. Die Polysiliciumschicht 36 wird zum Beispiel mit einem pyrocathecalen Ätzvorgang entfernt, und die Siliciumdioxidschicht 34 wird mit BHF entfernt. Es ist ersichtlich, daß der Schritt zur Entfernung der Siliciumdioxidschicht 34 durch Atzen mittels Eintauchen in BHF sorgfältig dahingehend gesteuert werden kann, daß er an der Oberfläche der Mulde 14C stoppt, so daß nicht in die Bauelementoberfläche hinein geätzt wird oder die Natur des nachfolgend gebildeten Bipolartransistors auf andere Weise gestört wird.
  • Anschließend an die Entfernung des Stiftes 52 wird ein vergrabenes Subkollektor-Implantationsgebiet 74 in der Mulde 14C durch eine herkömmliche lmplantation mit Arsen- oder Phosphorionen erzeugt. Da der Rest des Bauelements durch die Polysiliciumgebiete 66A, 66B, 68A, 68B, 70, die darüberliegende Schicht 72 und die Stifte 48, 50 maskiert ist, ist diese Implantation lediglich in dem Fenster wirksam, das innerhalb der Seitenwand 62E durch die Entfernung des Stiftes 52 geöffnet wurde. Die Oberfläche der Subkollektordurchführung 28 ist der Implantation ausgesetzt. Die Dotierstoffkonzentration des Subkollektor-Durchführungsgebiets 28 ist jedoch ausreichend größer als jene des Subkollektorgebiets 74, so daß es nicht merklich verändert wird.
  • Der Bildung des vergrabenen Subkollektorgebiets 74 folgend wird eine herkömmliche, deckende lmplantation mit Borionen mit einer Dosis im Bereich von 1x10¹² Atome/cm² bis 10x10¹² Atome/cm² durchgeführt, um ein eigenleitendes Basisgebiet 75 zu erzeugen.
  • Nach der Bildung des eigenleitenden Basisgebiets 75 wird eine herkömmliche, deckende lmplantation mit Arsenionen mit einer Dosis im Bereich von 1x10¹&sup5; Atome/cm² bis 10x10¹&sup5; Atome/cm² durchgeführt, um ein Emittergebiet 76 zu erzeugen. Alternativ kann das Emittergebiet 76 von dem Emitter-Polysilicium, das wie im folgenden beschrieben aufgebracht wird, ausdiffundiert werden, oder es kann aus einer Kombination dieser beiden Prozesse gebildet werden. Es versteht sich, daß das vergrabene Gebiet 74, das eigenleitende Basisgebiet 75 sowie das Emittergebiet 76 in einer austauschbaren Reihenfolge gebildet werden können.
  • Bei jedem der oben beschriebenen lmplantationsschritte fungieren die über den Polysiliciumgebieten 66A, 66B, 68A, 68B, 70 liegende Schicht 72 und die Stifte 48, 50 in der oben beschriebenen Weise als Implantationssperrmasken, um zu verhindern, daß die Bor- und Arsenionen in die darunterliegenden Bauelementgebiete gelangen. Außerdem ist die Dotierstoffkonzentration des Subkollektordurchführungsgebietes 28 in der oben beschriebenen Weise ausreichend hoch, so daß es effektiv ungestört bleibt.
  • Nun bezugnehmend auf Fig 17 wird eine Schicht 80 aus in-situ mit Arsen dotiertem Polysilicium in einer Konzentration im Bereich von etwa 1x10²&sup0; Atome/cm³ bis 10x10²&sup0; Atome/cm³ über der freiliegenden Innenseite der Seitenwand 62E und dem darüberliegenden Emittergebiet 76 gebildet. Im Anschluß an die Bildung der Schicht 80 wird über derselben eine Schicht 82 aus Metallsilicid in der in Fig. 18 gezeigten Weise gebildet, um die Leitfähigkeit der Schicht 80 zu erhöhen. Alternativ kann die Schicht 80 ein eigenleitendes Polysilicium beinhalten, das später durch eine herkömmliche Implantation mit Arsenionen in einer Konzentration im Bereich von etwa 1x10²&sup0; Atome/cm³ bis 10x10²&sup0; Atome/cm³ dotiert wird. Die Schicht 80 wird zum Beispiel durch einen Niederdruck- CVD-Prozeß erzeugt. Die Schicht 82 wird zum Beispiel dadurch erzeugt, daß durch ein physikalisches Aufdampf- oder Sputterverfahren eine dünne Schicht aus Metall, zum Beispiel aus Titan, über der Schicht 80 aufgebracht und diese unter Verwendung eines Temperverfahrens zum Sintern einer Legierung in ein Metallsilicid umgewandelt wird. Wenn es gewünscht ist, aus der Schicht 80 ein Emittergebiet 75 zu bilden oder die Konzentration des Emittergebiets durch Ausdiffusion aus derselben zu erhöhen, wird ein Temperverfahren zur Eindiffusion des Dotierstoffes für den Emitter in einem Temperaturbereich von etwa 800 bis 950 Grad Celsius vor der Erzeugung der Schicht 82 durchgeführt.
  • Mit der Beschreibung der Fig. 18 fortfahrend werden die Nitriddeckschichten 40 auf den Oberseiten der Stifte 48, 50 durch Atzen mit Phosphorsäure (H&sub3;PO&sub4;) entfernt, um so veränderte Stifte 48' beziehungsweise 50' zu belassen.
  • Nun bezugnehmend auf Fig. 19 werden herkömmliche Prozesse verwendet, um Kontaktlöcher 84, 86, 88, 90 und 92 durch die Schicht 72 hindurch zu bilden, um Oberflächenbereiche der Polysiliciumgebiete 66A, 66B, 68A, 68B beziehungsweise 70 freizulegen. Es werden wiederum herkömmliche Prozesse verwendet, um Metallverbindungen 94, 96, 98, 100, 102, 104, 106, 108 und 110 zu erzeugen. Die Metallkontakte 94, 98, 100, 104 und 110 sind in den Kontaktlöchern 84, 86, 88, 90 beziehungsweise 92 angeordnet. Die Netallkontakte 96 und 102 liegen über der Polysiliciumschicht 38 in den Stiften 48' beziehungsweise 50'. Der Metallkontakt 106 überspannt die Isolationsgebiete 20, 24, so daß er über dem Subkollektordurchführungsgebiet 28 liegt, und der Metallkontakt 108 liegt über der Polycidschicht 82 über der Mulde 14C. Jede der oben beschriebenen Metallverbindungen stellt mit dem darunterliegenden, kontaktierten Gebiet einen ohmschen elektrischen Kontakt her.
  • Gemäß der oben beschriebenen Ausführungsform der Erfindung wurde somit ein n-Kanal-MOSFET in dem Gebiet der isolierten Dauelementmulde 14A, ein p-Kanal-MOSFET in dem Gebiet der isolierten Bauelementmulde 14B sowie ein vertikal angeordneter npn-Bipolartransistor in dem Gebiet der isolierten Bauelementmulde 14C gebildet. Die Metallkontakte 96, 98 und 94 bilden Gate, Drain beziehungsweise Source des ersten MOSFETs. Die Metallkontakte 102, 104 und 100 bilden Gate, Drain beziehungsweise Source des ersten MOSFETS und die Metallkontakte 108, 110 und 106 bilden Emitter, Basis beziehungsweise Kollektor des Bipolartransistors. Die so gebildete BICMOS-Logik wird mit einer kosteneffektiven Anzahl von Prozeßschritten gefertigt. Gemäß eines Hauptmerkmals der vorliegenden Erfindung resultiert die Verwendung der Stifte 48, 50, 52 als Masken für die verschiedenen Eauelementgebiete in Kombination mit der Bildung und Strukturierung der Polysiliciumschicht 64 zur Bildung der Bauelementkontaktgebiete 66A, 66B, 68A, 68B und 70A, 70 in selbstjustierten, elektrisch leitfähigen Kontakten für die CMOS- und Bipolartransistoren. Diese selbstausgerichteten Elemente, die gemäß dem Umkehrbildprozeß der vorliegenden Erfindung gebildet werden, stellen eine Verbesserung bei der Prozeßsteuerung und der Reproduzierbarkeit in der Fertigung bereit. Sie ergeben des weiteren signifikante Erhöhungen der Geschwindigkeit und der Zuverlässigkeit der resultierenden Transistoren. Gemäß einem weiteren Hauptmerkmal der vorliegenden Erfindung werden durch die Verwendung der Siliciumdioxid- Seitenwände 62 in der oben beschriebenen Weise sehr geringe Abstände zwischen dem Basis- und dem Emitterkontakt des npn-Transistors und zwischen dem Gate- und dem Source/Drainkontakt der CMOS-Transistoren erreicht, d.h. in der Größenordnung von 0,1 Mikrometer bis 0,5 Mikrometer. Dies bietet die signifikanten Vorteile einer verminderten Abmessung, einer erhöhten Dichte sowie einer beträchtlich erhöhten Geschwindigkeit der integrierten Schaltkreise. Es ist ersichtlich, daß die Bauelementkontaktgebiete 66A, 66B, 68A, 68B als störstellenleitende Drain/Sourcegebiete fungieren und daß die Bauelementkontaktgebiete 70A, 70B als störstellenleitende Basisgebiete fungieren.
  • Somit sind eine BICMOS-Logikschaltung und ein Verfahren zur Bildung derselben bereitgestellt. Die Schaltung umfaßt dicht gepackte Hochgeschwindigkeitsbauelemente, die durch eine Kombination von Umkehrbild- und selbstjustierten Prozeßschritten gebildet werden. Der zur Bildung der BICMOS-Logikschaltung verwendete Prozeß ist ohne weiteres auf die Bildung anderer Typen von Logikschaltungen, einschließlich von nur Bipolar- oder nur CMOS- Bauelementen, und anderer Halbleiterbauelemente anpaßbar, die aus den Selbstjustierungstechniken der vorliegenden Erfindung Nutzen ziehen können. Der Prozeß findet insbesondere bei der Bildung hochintegrierter Logikschaltungen industrielle Anwendung.

Claims (10)

1. Verfahren zur Bildung wenigstens eines Bipolartransistors sowie zweier komplementärer MOS-Feldeffekttransistoren in einem gemeinsamen Halbleiterkörper mit folgenden Schritten:
Bereitstellen eines Halbleiterkörpers (10, 12, 14), der ein erstes, ein zweites und ein drittes elektrisch isoliertes Bauelementgebiet (14A, 14B, 14C) beinhaltet, wobei das erste und das zweite Bauelementgebiet benachbart zueinander und von entgegengesetzten Leitfähigkeitstypen und das erste und das dritte Bauelementgebiet vom gleichen Leitfähigkeitstyp sind;
Erzeugen eines ersten, eines zweiten und eines dritten Stiftes (48, 50, 52) über dem ersten, dem zweiten beziehungsweise dem dritten Bauelementgebiet derart, daß der erste und der zweite Stift das erste und das zweite Bauelementgebiet halbieren, wobei der erste, der zweite und der dritte Stift ein zwischen zwei Isolationsschichten (34, 38/40) geschichtetes, leitfähiges Material (36) enthalten;
Verwenden des ersten, des zweiten und des dritten Stiftes als Masken zur Bildung eines ersten, eines zweiten und eines dritten dotierten Gebietes (54, 54B, 56A, 56B, 58), die an gegenüberliegende Seiten des ersten, des zweiten beziehungsweise des dritten Stiftes jeweils in dem ersten, dem zweiten beziehungsweise dem dritten Bauelementgebiet angrenzen, wobei das erste, das zweite und das dritte dotierte Gebiet jeweils vom entgegengesetzten Leitfähigkeitstyp ist wie sein zugehöriges Bauelementgebiet;
Erzeugen einer ersten, einer zweiten und einer dritten isolierenden Seitenwand an dem ersten, dem zweiten beziehungsweise dem dritten Stift (62A, 62C, 62E); Bilden einer Schicht (64, 64A) aus leitfähigem Material im wesentlichen konform über dem Halbleiterkörper, den Stiften und den Seitenwänden in einer Dicke, die wenigstens gleich der Höhe der Seitenwände ist;
Planarisieren der resultierenden Struktur durch chemischmechanisches Polieren auf eine Höhe, die etwa gleich oder geringfügig geringer als die Höhe der Seitenwände ist; und
Strukturieren der planarisierten Schicht aus leitfähigem Material, um dadurch voneinander beabstandete erste und zweite Kontakte, die in dem ersten beziehungsweise dem zweiten Bauelementgebiet jeweils über dem ersten beziehungsweise dem zweiten dotierten Gebiet liegen, sowie einen störstellenleitenden Basiskontakt zu bilden, der über dem dritten Bauelementgebiet liegt;
wobei es des weiteren folgende Schritte beinhaltet:
Tempern des Halbleitermaterialkörpers, um Dotierstoffe aus der Schicht aus leitfähigem Material und aus den Sourcesowie Drain-Gebieten (54A, 54B, 56A, 56B) in das dritte dotierte Gebiet (58) einzudiffundieren, um dadurch das störstellenleitende Basisgebiet zu vervollständigen;
Entfernen des dritten Stiftes (52) unter Belassen der damit verknüpften dritten Seitenwand (62E), um einen Teil des dritten Bauelementgebietes freizulegen;
Benutzen der dritten Seitenwand als Maske, um durch Ausdiffusion aus einer Feststoff-Dotierstoffquelle als erstes ein eigenleitendes Basisgebiet (75) des zu demjenigen des dritten Bauelementgebiets entgegengesetzten Leitfähigkeitstyps in der Oberfläche des dritten Bauelementgebietes und als zweites ein Emittergebiet (76) des zu demjenigen des eigenleitenden Basisgebiets entgegengesetzten Leitfähigkeitstyps zu erzeugen;
Bilden eines metallischen Kontaktes (80, 82) mit dem Emittergebiet;
Silden von Kontakten (96, 102) mit jeweiligem leitfähigem Material in dem ersten und dem zweiten Stift, um elektrische Kontakte mit der jeweiligen Gate-Elektrode des ersten und des zweiten Transistors mit isoliertem Gate bereit zustellen; und
Vervollständigen der Kontakte zu den restlichen aktiven Gebieten des Bipolar- und der zwei komplementären MOSFET- Transistoren wie üblich.
2. Verfahren nach Anspruch 1, wobei das dritte dotierte Gebiet (58) ein Verbindungsgebiet zur störstellenleitenden Basis bildet.
3. Verfahren nach Anspruch 2, wobei der Schritt des Benutzens der Stifte als Masken zur Bildung des ersten, des zweiten und des dritten Gebietes folgende Schritte beinhaltet:
Maskieren eines ausgewählten der Bauelementgebiete während des Einbringens von Dotierstoffstörstellen in die unmaskierten Bauelementgebiete;
Entfernen der Maske von dem ausgewählten der Bauelementgebiete; und
Maskieren der restlichen zwei Bauelementgebiete während des Einbringens von Dotierstoffstörstellen in das ausgewählte von den Bauelementgebieten.
4. Verfahren nach Anspruch 1, wobei die Schicht (36) aus leitfähigem Material ein dotiertes Polysilicium, ein Polycid oder ein hochschmelzendes Metall beinhaltet.
5. Verfahren nach Anspruch 1, das des weiteren den Schritt der Benutzung der dritten Seitenwand als Maske zur Bildung eines dritten dotierten Gebietes vom gleichen Leitfähigkeitstyp wie demjenigen des dritten Bauelementgebiets in dem eigenleitenden Basisgebiet beinhaltet.
6. Verfahren nach Anspruch 1, wobei der Schritt zur Erzeugung der Stifte folgende Schritte beinhaltet:
Aufbringen einer ersten Schicht (34) aus isolierendem Material, allgemein Aufbringen einer ersten Schicht aus isolierendem Material in etwa konform über dem Halbleiterkörper;
Aufbringen einer zweiten Schicht (36) aus leitfähigem Material über der ersten Schicht;
Aufbringen einer dritten Materialschicht (38/40) über der zweiten Schicht; und
Entfernen von Teilen der ersten, der zweiten und der dritten Schicht, um die Stifte herauszubilden.
7. Verfahren nach Anspruch 6, wobei:
die erste Schicht ein Oxid beinhaltet;
die zweite Schicht ein dotiertes Polysilicium, ein hochschmelzendes Metall oder ein Polycid beinhaltet; und
die dritte Schicht ein Nitrid beinhaltet.
8. Verfahren nach Anspruch 6, das des weiteren den Schritt zum Entfernen der dritten Materialschicht jeweils in dem ersten und dem zweiten Stift beinhaltet, um dadurch eine elektrische Verbindung zu der zweiten Schicht aus leitfähigem Material zu erzeugen.
9. Verfahren nach Anspruch 1, wobei der Schritt zur Erzeugung der Seitenwände folgende Schritte beinhaltet:
Aufbringen einer Schicht aus Isolationsmaterial in etwa konform über dem Halbleiterkörper und dem Stift; und
anisotropes Atzen der Schicht aus Isolationsmaterial, um die Seitenwände zu erzeugen.
10. Verfahren nach Anspruch 1, das des weiteren den Schritt der Benutzung der dritten Seitenwand als Maske zur Erzeugung eines vergrabenen Implantationsgebietes (74) beinhaltet, das sich in dem dritten Bauelementgebiet befindet und den gleichen Leitfähigkeitstyp wie dieses besitzt.
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