JPH0212835A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0212835A JPH0212835A JP63160779A JP16077988A JPH0212835A JP H0212835 A JPH0212835 A JP H0212835A JP 63160779 A JP63160779 A JP 63160779A JP 16077988 A JP16077988 A JP 16077988A JP H0212835 A JPH0212835 A JP H0212835A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
のＭＯＳＦＥＴに関し、特に高融点金属（タングステン
、チタン、タンタル等）あるいは金属シリサイドを持つ
、いわゆるポリサイド・ゲート電極を用いたＬＤＤ構造
のＭＯＳＦＥＴの構造を持つ半導体およびその製造方法
に関する。
、チタン、タンタル等）あるいは金属シリサイドを持つ
、いわゆるポリサイド・ゲート電極を用いたＬＤＤ構造
のＭＯＳＦＥＴの構造を持つ半導体およびその製造方法
に関する。
（従来の技術）
第２図に従来技術による半導体装置の断面図を示す。
第２図のＬＤＤ構造のＮＭＯ６ＦＥＴにおいて、Ｐ型半
導体基板１上に、ゲート酸化膜２を堆積し、該ゲート酸
化膜２上にポリシリコン層３を堆積し、Ａｓイオン注入
を行い、活性化熱処理を行った後、金属シリサイド層４
を形成１７、異方性エツチング法により、ゲート電極構
造を形成する。この後、ＬＤＤ用低用度濃度イオン注入
い拡散層６を形成し、ＣＶＤ法により８１０２層を堆積
し、異方性エツチング法を用いて、ＣＶＤ−８ｉＯ２に
よるゲートｆｆ１ｉｈのサイドウオールスペーサ５を形
成した後、ソース／ドレイン形成用のイオン注入を行っ
ていた。
導体基板１上に、ゲート酸化膜２を堆積し、該ゲート酸
化膜２上にポリシリコン層３を堆積し、Ａｓイオン注入
を行い、活性化熱処理を行った後、金属シリサイド層４
を形成１７、異方性エツチング法により、ゲート電極構
造を形成する。この後、ＬＤＤ用低用度濃度イオン注入
い拡散層６を形成し、ＣＶＤ法により８１０２層を堆積
し、異方性エツチング法を用いて、ＣＶＤ−８ｉＯ２に
よるゲートｆｆ１ｉｈのサイドウオールスペーサ５を形
成した後、ソース／ドレイン形成用のイオン注入を行っ
ていた。
このような構成の従来技術の装置では、以下のような問
題点があった。
題点があった。
（１） ポリシリコン３の層上に、高融点金属シリサ
イド層４を持った積層構造層の場合、その後の熱工程に
よって、金属膜４中からポリシリコン層３中の粒界を通
して金属原子がゲート酸化膜２中に拡散し、ゲート酸化
膜２の耐圧が劣化してしまう。特に、ポリシリコニ７３
の層を薄層化した場合に顕著となるため、素子の微細化
と共に必要となる表面モホロジーの平坦化にとっては大
きなデメリットである。
イド層４を持った積層構造層の場合、その後の熱工程に
よって、金属膜４中からポリシリコン層３中の粒界を通
して金属原子がゲート酸化膜２中に拡散し、ゲート酸化
膜２の耐圧が劣化してしまう。特に、ポリシリコニ７３
の層を薄層化した場合に顕著となるため、素子の微細化
と共に必要となる表面モホロジーの平坦化にとっては大
きなデメリットである。
（２）ＬＤＤ構造はドレイン近傍の電界を緩和し、ＭＯ
ＳＦＥＴの高信頼化を実現するのに有効であるが、サイ
ドウオールスペーサ５材としてＣＶＤ・５ｉ０２を用い
ている従来方法では、Ｎ−０ｎ域上のＣＶＤ−３ｉ０２
層５中にストレスによるホット・エレクトロンがトラッ
プされることにより、ＬＤＤ構造特有の劣化をもたらし
ていた。
ＳＦＥＴの高信頼化を実現するのに有効であるが、サイ
ドウオールスペーサ５材としてＣＶＤ・５ｉ０２を用い
ている従来方法では、Ｎ−０ｎ域上のＣＶＤ−３ｉ０２
層５中にストレスによるホット・エレクトロンがトラッ
プされることにより、ＬＤＤ構造特有の劣化をもたらし
ていた。
（発明が解決１．ようとする問題点）
この発明は、前記のような点に鑑みてなされたもので、
高融点金属あるいは、金属シリサイドを持つポリサイド
ゲート電極を用いた高信頼性のＬＤＤ構造ＭＯ８ＦＥＴ
を持った半導体装置およびその製造方法を提供すること
を目的とする。
高融点金属あるいは、金属シリサイドを持つポリサイド
ゲート電極を用いた高信頼性のＬＤＤ構造ＭＯ８ＦＥＴ
を持った半導体装置およびその製造方法を提供すること
を目的とする。
［発明の構成］
（問題点を解決するだめの手段）
この発明による半導体装置にあっては、ゲート電極とし
て高融点金属あるいは金属シリサイド層を持つポリサイ
ド構造のＬＤＤ構造ＭＯ８ＦＥＴにおいて、まず、素子
分離された半導体基板上の能動素子領域にゲート酸化膜
を介して第１のポリシリコン層を堆積し、このポリシリ
コン膜中に仕事関数安定化のためのＮ型の不純物をドー
ピングし、上記第１のポリシリコン層上に高融点金属あ
るいは金属シリサイド層を堆櫃し、異方性エツチング法
によりゲート電極構造を形成し、低濃度拡散層形成用イ
オン注入を行い、第２のポリシリコン層を堆積し、不純
物をドーピングし、異方性エツチング法により、上記第
１のポリシリコン層、高融点金属あるいは金属シリサイ
ド層の各側面にのみ、第２のポリシリコン膜を残留させ
、ソース／ドレイン形成用のイオン注入を行うことによ
り形成される。
て高融点金属あるいは金属シリサイド層を持つポリサイ
ド構造のＬＤＤ構造ＭＯ８ＦＥＴにおいて、まず、素子
分離された半導体基板上の能動素子領域にゲート酸化膜
を介して第１のポリシリコン層を堆積し、このポリシリ
コン膜中に仕事関数安定化のためのＮ型の不純物をドー
ピングし、上記第１のポリシリコン層上に高融点金属あ
るいは金属シリサイド層を堆櫃し、異方性エツチング法
によりゲート電極構造を形成し、低濃度拡散層形成用イ
オン注入を行い、第２のポリシリコン層を堆積し、不純
物をドーピングし、異方性エツチング法により、上記第
１のポリシリコン層、高融点金属あるいは金属シリサイ
ド層の各側面にのみ、第２のポリシリコン膜を残留させ
、ソース／ドレイン形成用のイオン注入を行うことによ
り形成される。
（作用）
前記半導体装置にあっては、ゲート電極のサイドウオー
ルスペーサにＣｖＤ−８ｉｏ２ではなく、ポリシリコン
を用いて導体層とすることで、ＬＤＤ構造ＭＯ３ＦＥＴ
の低濃度拡散層上のＣｖＤ−８ｉｏ２サイドウオールス
ペーサ中の半導体基板近傍におけるホット・エレクトロ
ンのトラップを防ぐことができ、また、高融点金属ある
いは金属シリサイドのゲート電極部と、ポリシリコン・
ゲート電極部との間に、酸化膜を拡散バリアとして挿入
することにより、高融点金属あるいは、金属シリサイド
の金属原子が製造プロセス中の熱工程によって、ポリシ
リコン中の粒界を通して拡散してゲート酸化膜を劣化さ
せてしまうことを防ぐことかで゛きる。
ルスペーサにＣｖＤ−８ｉｏ２ではなく、ポリシリコン
を用いて導体層とすることで、ＬＤＤ構造ＭＯ３ＦＥＴ
の低濃度拡散層上のＣｖＤ−８ｉｏ２サイドウオールス
ペーサ中の半導体基板近傍におけるホット・エレクトロ
ンのトラップを防ぐことができ、また、高融点金属ある
いは金属シリサイドのゲート電極部と、ポリシリコン・
ゲート電極部との間に、酸化膜を拡散バリアとして挿入
することにより、高融点金属あるいは、金属シリサイド
の金属原子が製造プロセス中の熱工程によって、ポリシ
リコン中の粒界を通して拡散してゲート酸化膜を劣化さ
せてしまうことを防ぐことかで゛きる。
（実施例）
以下、第１図（ａ）乃至第１図（ｅ）の製造工程図を参
照して、この発明の一実施例に係わる半導体装置とその
製造方法を説明する。
照して、この発明の一実施例に係わる半導体装置とその
製造方法を説明する。
第１図（ａ）において、Ｐ型半導体基板１あるいはＰウ
ェル領域形成後に素子分離を行った後、ゲート酸化膜２
を８００°ｃ１１０％ＨＣ，Ｑ （塩酸）で、１００
〜１２０人形成し、しきい値ＶＴＲ制御用Ｂ＋（ホウ素
）イオン注入を行う。
ェル領域形成後に素子分離を行った後、ゲート酸化膜２
を８００°ｃ１１０％ＨＣ，Ｑ （塩酸）で、１００
〜１２０人形成し、しきい値ＶＴＲ制御用Ｂ＋（ホウ素
）イオン注入を行う。
第１図（ｂ）において、第１のポリシリコン層３を１５
００人堆積し、Ａｓ” （ヒ素）イオン注入を３０Ｋ
ｅＶ、５ Ｘ １０１５ｃｍ−２の条件で、仕事関数安
定化のために行う。次に活性化熱処理を兼ねて酸化性雰
囲気でポリシリコン層３を８５０℃で、３００〜５００
人酸化し、高融点金属あるいは金属シリサイド層と、ポ
リシリコン層の間に挿入される酸化膜８を形成した後、
高融点金属あるいは金属シリサイド層のゲート電極とし
て、例えばＴｉＳｉ２による金属シリサイド層４を２０
００人スパッタ堆積する。
００人堆積し、Ａｓ” （ヒ素）イオン注入を３０Ｋ
ｅＶ、５ Ｘ １０１５ｃｍ−２の条件で、仕事関数安
定化のために行う。次に活性化熱処理を兼ねて酸化性雰
囲気でポリシリコン層３を８５０℃で、３００〜５００
人酸化し、高融点金属あるいは金属シリサイド層と、ポ
リシリコン層の間に挿入される酸化膜８を形成した後、
高融点金属あるいは金属シリサイド層のゲート電極とし
て、例えばＴｉＳｉ２による金属シリサイド層４を２０
００人スパッタ堆積する。
第１図（Ｃ）において、異方性エツチング法により、ゲ
ート電極構造を形成する。即ち、まず、金属シリサイド
層４をエツチングし、酸化膜８を除去してから、再度、
ポリシリコン層３をエツチングする。このような２段エ
ツチングを用いると、エツチング・レートの関係から、
１回のエツチングで、金属シリサイド層４、酸化膜８お
よびポリシリコン層３をエツチングした場合よりも、半
導体基板１上の酸化膜２を比較的、傷めることなく酸化
膜２上のこれらの物質をエツチングすることができる。
ート電極構造を形成する。即ち、まず、金属シリサイド
層４をエツチングし、酸化膜８を除去してから、再度、
ポリシリコン層３をエツチングする。このような２段エ
ツチングを用いると、エツチング・レートの関係から、
１回のエツチングで、金属シリサイド層４、酸化膜８お
よびポリシリコン層３をエツチングした場合よりも、半
導体基板１上の酸化膜２を比較的、傷めることなく酸化
膜２上のこれらの物質をエツチングすることができる。
ここで、ＬＤＤＮ−形成用ｐ十 （りん）イオン１０の
注入を４０〜６０ Ｋ ｅ Ｖ、ドーズ量４Ｘ１０１３
〜ｌＸ１０’４て行う。
注入を４０〜６０ Ｋ ｅ Ｖ、ドーズ量４Ｘ１０１３
〜ｌＸ１０’４て行う。
第１図（ｄ）において、第２のポリシリコン層９を１０
００人堆積し、ＰＯＣｇ：＋拡散法ニよす、Ｎ型ドーピ
ングする。
００人堆積し、ＰＯＣｇ：＋拡散法ニよす、Ｎ型ドーピ
ングする。
第１図（ｅ）において、異方性エツチング法を用いて、
ポリシリコン層３、酸化膜８および、金属シリサイド層
４の各側壁にのみ、サイドウオルスペーサとしてのポリ
シリコン層９を残留させる。そして、ソース／ドレイン
７形成用Ａｓ（ヒ素）イオン注入を４０ＫｅＶ、５Ｘ１
０” ｃｒｎ−行うことによって、ＬＤＤ構造ＮＭＯ８
ＦＥＴを形成する。
ポリシリコン層３、酸化膜８および、金属シリサイド層
４の各側壁にのみ、サイドウオルスペーサとしてのポリ
シリコン層９を残留させる。そして、ソース／ドレイン
７形成用Ａｓ（ヒ素）イオン注入を４０ＫｅＶ、５Ｘ１
０” ｃｒｎ−行うことによって、ＬＤＤ構造ＮＭＯ８
ＦＥＴを形成する。
尚、ＬＤＤ構造ＰＭＯ５ＦＥＴの場合ニハ、ソ−ス／ド
レイン形成用イオン注入として、Ｂ（ホウ素）あるいは
、ＢＦ２ （フッ化ホウ素）を用いればよい。また、表
面チャネル型ＰＭＯ３ＦＥＴの場合には、上記第１のポ
リシリコン層堆積後にＰ型不純物をドーピングすればよ
い。
レイン形成用イオン注入として、Ｂ（ホウ素）あるいは
、ＢＦ２ （フッ化ホウ素）を用いればよい。また、表
面チャネル型ＰＭＯ３ＦＥＴの場合には、上記第１のポ
リシリコン層堆積後にＰ型不純物をドーピングすればよ
い。
このような（を成によれば、金属シリサイド層４と、ポ
リシリコン層３の間の酸化膜８が不純物の拡散バリアと
なるため、従来技術で問題となるゲート酸化膜２の耐圧
の劣化は起こらない。また、ＬＤＤＮ−領域上のサイド
ウォールスベ〜す９がポリシリコン層で形成され、これ
が金属シリサイド層および、ポリシリコン層と電気的に
接続され、ゲート電極の一部となり、ＬＤＤ構造特有の
初期劣化を防ぐことができる。
リシリコン層３の間の酸化膜８が不純物の拡散バリアと
なるため、従来技術で問題となるゲート酸化膜２の耐圧
の劣化は起こらない。また、ＬＤＤＮ−領域上のサイド
ウォールスベ〜す９がポリシリコン層で形成され、これ
が金属シリサイド層および、ポリシリコン層と電気的に
接続され、ゲート電極の一部となり、ＬＤＤ構造特有の
初期劣化を防ぐことができる。
［発明の効果］
以上説明したようにこの発明によれば、ゲート？Ｉｉｌ
’ｆｆ構造中の高融点金属あるいは、金属シリサイド層
と、ポリシリコン層の間に必要に応じ、酸化膜が挿入さ
れることにより、製造プロセス中の熱工程によって、金
属シリサイド層中からポリシリコン層中の粒界を通して
の金属原子の拡散を防ぐことができ、ゲート酸化膜の耐
圧の劣化が起こらない。また、低濃度拡散層上のサイド
ウオールスペーサ９がポリシリコン層で形成されている
ので、ゲート電極としての金属シリサイド層と電気的に
接続され、ゲート電極の一部となることから、従来方法
において低濃度拡散層上のサイドウオールスペーサのＣ
ＶＤ−８ｉＯ２層中にストレスによるホット・エレクト
ロンがトラップされることにより起こる、ＬＤＤ構造特
有の初期劣化を防止することができる。
’ｆｆ構造中の高融点金属あるいは、金属シリサイド層
と、ポリシリコン層の間に必要に応じ、酸化膜が挿入さ
れることにより、製造プロセス中の熱工程によって、金
属シリサイド層中からポリシリコン層中の粒界を通して
の金属原子の拡散を防ぐことができ、ゲート酸化膜の耐
圧の劣化が起こらない。また、低濃度拡散層上のサイド
ウオールスペーサ９がポリシリコン層で形成されている
ので、ゲート電極としての金属シリサイド層と電気的に
接続され、ゲート電極の一部となることから、従来方法
において低濃度拡散層上のサイドウオールスペーサのＣ
ＶＤ−８ｉＯ２層中にストレスによるホット・エレクト
ロンがトラップされることにより起こる、ＬＤＤ構造特
有の初期劣化を防止することができる。
以上の様に、こめ発明により、高信頼性のＭＯＳＦＥＴ
を含む半導体装置を実現することができる。
を含む半導体装置を実現することができる。
第１図は、この発明の実施例に係わる半導体装置の製造
方法を工程順に示した断面図で、第２図は、従来の技術
により製造した半導体装置の１折面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
ポリシリコン層、４・・・高融点金属あるいは金属シリ
サイド層、５・・・化学的気相成長法により形成した酸
化層のサイドウオールスペーサ、６・・・低ｌ農度ドレ
イン領域、７・・・高濃度ドレイン領域、８・・・３と
４の間の酸化膜、９・・・ポリシリコン層のサイドウオ
ールスペーサ、１０・・・Ｐ＋りんイオン。
方法を工程順に示した断面図で、第２図は、従来の技術
により製造した半導体装置の１折面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
ポリシリコン層、４・・・高融点金属あるいは金属シリ
サイド層、５・・・化学的気相成長法により形成した酸
化層のサイドウオールスペーサ、６・・・低ｌ農度ドレ
イン領域、７・・・高濃度ドレイン領域、８・・・３と
４の間の酸化膜、９・・・ポリシリコン層のサイドウオ
ールスペーサ、１０・・・Ｐ＋りんイオン。
Claims (4)
- （１）第１導電型の半導体基板と、この半導体基板上に
形成されたゲート絶縁膜としての第１の絶縁膜と、該第
１の絶縁膜上に形成された第１の導電体層と、該第１の
導電体層上に形成されたゲート電極としての第２の導電
体層と、前記第１導電型の半導体基板表面領域に形成さ
れ、高濃度拡散による第１の拡散層と、低濃度拡散によ
る第２の拡散層とを含む第２導電型のソース／ドレイン
拡散層と、前記第１の導電体層、および、第２の導電体
層の各側壁に接し、かつ、底面の一部がゲート絶縁膜を
介して第２の拡散層に対向するように形成された第３の
導電体層によるサイドウォールスペーサとを具備するこ
とを特徴とする半導体装置。 - （２）第１導電型の半導体基板と、この半導体基板上に
形成されたゲート絶縁膜としての第１の絶縁膜と、該第
１の絶縁膜上に形成された第１のゲート電極としての第
１の導電体層と、該第１の導電体層上に形成された第２
の絶縁膜と、該第２の絶縁膜上に形成された第２のゲー
ト電極としての第２の導電体層と、前記第１導電型の半
導体基板表面領域に形成され、高濃度拡散による第１の
拡散層と、低濃度拡散による第２の拡散層とを含む第２
導電体型のソース／ドレイン拡散層と、前記第１の導電
体層、第２の絶縁膜および、第２の導電体層の各側壁に
接するように形成され、第１の導電体層と、第２の導電
体層とを接続する第３の導電体層によるサイドウォール
スペーサとを具備することを特徴とする半導体装置。 - （３）素子分離された第１導電型の半導体基板上に、ゲ
ート絶縁膜を介して、不純物がドーピングされた第１の
ポリシリコン膜を形成し、この第１のポリシリコン膜上
に高融点金属膜あるいは、金属シリサイド膜を堆積する
工程と、異方性エッチングにより、第１のポリシリコン
膜および、高融点金属膜あるいは金属シリサイド膜を含
むゲート電極構造を形成する工程と、半導体基板表面領
域にソース／ドレイン領域より比較的低濃度の該第１導
電型と逆型の不純物をイオン注入する工程と、第２のポ
リシリコン膜を堆積する工程と、この第２のポリシリコ
ン膜に該金属膜あるいは、金属シリサイド膜および、第
１のポリシリコン膜と電気的に接続するための不純物ド
ーピングを行う工程と、異方性エッチングにより、第２
のポリシリコン膜を該ゲート電極構造の側面にだけ残留
させる工程と、ソース／ドレイン形成用のイオン注入工
程とを具備することを特徴とする半導体装置の製造方法
。 - （４）素子分離された第１導電型の半導体基板上に、ゲ
ート絶縁膜を介して、不純物がドーピングされた第１の
ポリシリコン膜を形成し、この第１のポリシリコン膜上
部に、酸化膜を形成する工程と、該酸化膜上に高融点金
属膜あるいは金属シリサイド膜を堆積する工程と、異方
性エッチングにより、第１のポリシリコン膜、酸化膜お
よび高融点金属あるいは金属シリサイド膜を含むゲート
電極構造を形成する工程と、半導体基板表面領域に、ソ
ース／ドレイン領域より比較的低濃度の該第１導電型と
逆型の不純物をイオン注入する工程と、第２のポリシリ
コンを堆積する工程と、この第２のポリシリコン膜に該
金属膜あるいは金属シリサイド膜および、第１のポリシ
リコン膜と電気的に接続するための不純物ドーピングを
行う工程と、異方性エッチングにより、第２のポリシリ
コン膜を該ゲート電極構造の側面にだけ残留させる工程
と、ソース／ドレイン形成用のイオン注入工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160779A JPH0212835A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置およびその製造方法 |
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| KR1019890009306A KR930000713B1 (ko) | 1988-06-30 | 1989-06-30 | 반도체장치와 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160779A JPH0212835A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
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| JPH0212835A true JPH0212835A (ja) | 1990-01-17 |
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ID=15722268
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|---|---|---|---|
| JP63160779A Pending JPH0212835A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置およびその製造方法 |
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