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JPH04269873A - 逆シリサイドｔ型ゲート構造を有するトランジスタ - Google Patents

逆シリサイドｔ型ゲート構造を有するトランジスタ

Info

Publication number
JPH04269873A
JPH04269873A JP3320835A JP32083591A JPH04269873A JP H04269873 A JPH04269873 A JP H04269873A JP 3320835 A JP3320835 A JP 3320835A JP 32083591 A JP32083591 A JP 32083591A JP H04269873 A JPH04269873 A JP H04269873A
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JP
Japan
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gate structure
layer
source
gate
polysilicon
Prior art date
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Pending
Application number
JP3320835A
Other languages
English (en)
Inventor
Min-Liang Chen
ミン−リアン　チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH04269873A publication Critical patent/JPH04269873A/ja
Pending legal-status Critical Current

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    • H10D30/0229—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET forming drain regions and lightly-doped drain [LDD] simultaneously, e.g. using implantation through a T-shaped mask
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【技術分野】この発明は、逆Ｔ型ゲート構造を有する電
界効果トランジスタに関する。
【０００２】
【発明の背景】電界効果トランジスタの必須構成要素は
、ゲート構造と、このゲート構造の対抗面上のソース領
域及びドレイン領域を含む。周知のように、ゲート構造
に印加される電圧は、例えばイオン注入でドープされか
つ形成されたソース領域とドレイン領域間の電流を制御
する。金属酸化物型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）において、ゲートは薄い酸化物層によって電流チャ
ンネルから分離されている。
【０００３】デバイスの大きさが初期のＭＯＳＦＥＴデ
バイスに使用された大きさから縮小したので、初期のデ
バイスでは重要でなかった効果が重要になり、上記した
基本構造は望ましいデバイス特性を得るために変更しな
ければならなかった。例えば、普通のＭＯＳＦＥＴ構造
は、ソース／ドレイン領域に最も接近したゲートの一部
の近くに比較的大きい電界を与えられる。この電界はチ
ャンネルからキャリヤーを引き付け、いくつかのキャリ
ヤーは酸化物において捕捉されるようになる。このよう
な捕捉キャリヤーは、例えばスレショールド電圧におけ
る望ましくない大きな変動に導くことがある。デバイス
の大きさがミクロン以下の大きさに縮小するにつれて、
これらの効果は増す。異なるドーパント濃度を備えた２
つの領域にソース／ドレイン領域を分けることは、いく
つかのこれらの効果の範囲を減少させる。より低いドー
パント濃度の領域は、より高いドーパント濃度の領域よ
りゲート構造の近くに存在する。この構造は、ライトリ
ー・ドープド・ドレインと呼ばれ、頭字語ＬＤＤにより
一般に参照される。
【０００４】現在普通のＬＤＤ構造は、２回のイオン注
入過程、すなわち、弱い１回目の注入と、例えばこの１
回目の注入過程の後に形成されるゲート構造上の酸化物
側壁のために弱いドープ領域に浸透しない、強い２回目
の注入とを用いて典型的に形成される。この構造は、Ｌ
ＤＤ構造を欠いた初期のＭＯＳＦＥＴ構造に関して上述
した効果を緩和する。
【０００５】しかしながら、チャンネル長がほぼ０．６
ミクロンかもっと小さいために、上記の普通のＬＤＤ構
造はまた欠点を表し始める。例えば、酸化物スペーサー
は熱いキャリヤーから反対の効果を受け始め、Ｓ／Ｄ抵
抗は、弱くドープされた領域のため、０．６ミクロンよ
り小さいチャンネル長のチャンネル抵抗に比較して顕著
になる。いくつかの構造が、強くドープされたソース／
ドレイン領域の少なくとも一部にオーバーラップするゲ
ート構造すなわちゲート／ドレインオーバーラップを使
用することにより、普通の構造の欠点の少なくともいく
つかを克服するために提案されてきた。例えば、「国際
電子デバイス大会集，ワシントンＤ．Ｃ．，１９８７年
の３８〜４１ページのイザワ他による記事」を参照。上
述の装置は、ゲート−ドレインオーバーラップドＬＤＤ
の頭字語であるＧＯＬＤと呼ばれていた。その構造は、
ＬＤＤ領域をオーバーラップするゲートポリシリコンの
一部を残すエッチングプロセスを使用することにより形
成される。ゲート／ドレインオーバーラップを達成する
別のアプローチは、「ＶＬＳＩテクノロジー論文集，１
９９０年，３９〜４０ページのチェン他による論文」に
記載されている。このアプローチは、ソース／ドレイン
領域をオーバーラップさせるものとしてゲート構造上の
ポリシリコン側壁を使用した。著者は、絶縁側壁の代わ
りに導電側壁の使用が望ましいゲート／ドレインオーバ
ーラップを得る直接方法だが、シリコン側壁はトランジ
スタゲートに接続されなかった、と述べていた。すなわ
ち、側壁は電気的に浮動しており、容量的にのみトラン
ジスタゲートに接続されている。この構造はゲート／ド
レインオーバーラップを十分に活用できない。
【０００６】最近多くの注目を受けていたゲート／ドレ
インオーバーラップの別のアプローチは、逆Ｔ型ゲート
と呼ばれている。例えば、「国際電子デバイス大会集，
ワシントンＤ．Ｃ．，１９８９年の７６５〜７６８ペー
ジのウェン他による論文及び７６９〜７７２ページのフ
ィースター他による論文」を参照。逆Ｔ型ゲート構造は
、上部より広い導電性の底部を有し、かつ薄い酸化物層
でドレイン領域から分離されているがドレイン領域にオ
ーバーラップするゲート構造を使用することにより、ゲ
ート／ドレインオーバーラップを実現している。第１の
論文は２つの実施態様を記述していた。第１の実施態様
は、模範的なもので、ここで簡単に説明されるであろう
。ゲート酸化物が形成された後、付加的ポリシリコン層
及びもう１つの酸化物層が沈積する。ゲート用のポリシ
リコンが沈積し、ゲートがかたどられる。これらの過程
は、もう１つのポリシリコン層及び誘電体層の沈着によ
り形成される。これらの層は、これらとゲート酸化物層
の間に導電性のポリシリコン層を有する酸化物スペーサ
ーを形成するためにエッチバックされる。導電性のポリ
シリコンは弱くドープされたドレインにオーバーラップ
する。第２の論文は概念的に類似した構造を記述してい
る。
【０００７】上述の方法及び構造はいずれも自己調整さ
れたシリサイドプロセスと両立せず、またゲートにソー
ス／ドレイン橋絡問題を生じさせずに寄生抵抗を減らす
ためのシリサイドを形成できない。
【０００８】
【発明の概要】ゲート構造と、該ゲート構造の対抗面上
のソース／ドレイン領域とを有する半導体デバイスの製
造方法において、前記ゲート構造が、サブストレート上
に酸化物部分とポリシリコン部分とを形成しかつ連続的
にシリコン層及び絶縁体層を沈積することにより作られ
た逆Ｔ型になっていることを特徴とする。酸化物はポリ
シリコン面上にある。次に、エッチバックはゲート構造
の側面にＬ型シリコンスペーサーを形成する。イオン注
入は、ソース／ドレイン領域を形成するために実行され
る。Ｌ型スペーサーは少なくともソース／ドレイン領域
の一部にオーバーラップし、また１回だけの注入が必要
とされる。絶縁体側壁はシリコンスペーサーを覆うよう
に形成される。酸化物は、ゲート構造の上部から除去さ
れ、またコンタクト形成のためにソース／ドレイン領域
から除去される。
【０００９】優先の実施態様において、ゲート構造の上
部及びＬ型スペーサーのシリサイド化は、ソース／ドレ
イン領域のシリサイド化と同様に形成され、その結果Ｌ
型スペーサーはゲートに電気的に接続される。Ｌ型スペ
ーサーを覆う絶縁体は、ソース／ドレイン領域とゲート
構造間の橋絡を防止する。サブストレートと、その上に
配置されたゲート構造と、該ゲート構造の対抗面上のＬ
型シリコンスペーサーと、該Ｌ型シリコンスペーサーと
前記ゲート構造間の酸化物層と、前記Ｌ型スペーサーを
覆う絶縁体側壁と、前記ゲート構造の対抗面上のソース
及びドレイン領域とを有する電界効果トランジスタが記
述される。優先の実施態様において、シリサイド領域は
前記ゲート構造及び前記Ｌ型シリコンスペーサーに電気
的に接続される。
【００１０】
【詳細な説明】
図１は、製造の中間過程におけるＣＭＯＳ集積回路の一
部を示す。１はサブストレート、３はｐ型タブ、５はｎ
型タブ、７はフィールド酸化物、９は薄い酸化物層１１
とポリシリコン層１３とを含むゲート構造、１５は酸化
物層、１７はシリコン層、１９は絶縁体層である。後者
の層は、代表的には、犠牲的なすなわち使い捨てできる
、ドープされた絶縁体すなわちガラスである。
【００１１】上述の構造についてのいくつかの説明は、
当業者がその構造を加工できるようにするであろう。ｎ
型タブ及びｐ型タブは、フィールド酸化物と同様に、あ
りふれた周知技術を使用して形成される。薄い熱酸化物
が成長し、ドープされないポリシリコン層が沈積する。 次に、標準的なリソグラフィック技術が、層をかたどり
かつゲート構造のこの部分を形成するために使用される
。薄い酸化物層１５は、ポリシリコンの露出面上と同様
にサブストレートの露出部分上に成長する。次に、シリ
コン層１７及び使い捨てできるドープされた絶縁体は、
当業者により容易に選択されるであろう技術を使用して
沈積する。使い捨てできるドープされた絶縁体は例えば
ＢＰＳＧ、ＢＰＴＥＯＳ等を使用し得る。これらのドー
プされた絶縁体は、熱酸化物に関して５０：１より大き
な選択度を有する溶液を基礎としたアンモニア過酸化物
及び過酸化水素により容易に除去し得る。適切な割合は
容易に選択されるであろう。
【００１２】アクティブ・スパッター・エッチング（Ｒ
ＳＥ）がＬ型シリコンスペーサーを形成するために使用
され、ウェットエッチが残っている絶縁体を除去するた
めに使用される。フィールド酸化物を無傷に守るために
、ウェットエッチは熱酸化物に関して犠牲的な絶縁体の
ために５０：１より大きな選択度を持つべきである。 望ましいｎ及びｐ型ドープ濃度はイオン注入により形成
される。イオンビームは垂直の矢印で図に示されている
。図示しないが、注入はまた、ゲート構造において予め
ドープされていないポリシリコン層の中に行われる。 弱いドープ領域は領域２５として示され、またより強い
ドープ領域は領域２７として示されている。適切なエネ
ルギー、濃度等は当業者により容易に選択されるであろ
う。でき上がった構造を図２に示す。弱いドープ領域は
、Ｎ−ＬＤＤ及びＰ−ＬＤＤの２つのマスキング過程を
省くためにＬ型スペーサーを介して直接注入される。
【００１３】酸化過程は、Ｌ型シリコンスペーサー２３
の側壁上の酸化物２５とソース／ドレイン領域とを形成
する。窒化物層が沈積し、窒化物側壁スペーサー３１を
形成するためにエッチバックされる。酸化物２５は窒化
物とシリコン間の緩衝材として働く。窒化物がシリコン
上に直接沈積すると、逆効果がある。ソース／ドレイン
領域は一般に行われている方法で焼きなまされる。でき
上がった構造を図３に示す。窒化物スペーサーは、Ｌ型
シリコンスペーサーの端部を通り越して水平方向に伸び
ていることが注目されるはずである。次に、窒化物スペ
ーサーの外側のゲート及びソース／ドレイン領域上に残
った酸化物は、電気的コンタクトが作れるように除去し
得る。
【００１４】優先の実施態様において、チタニウムのよ
うな、シリサイドを形成する金属が次に沈積する。シリ
コン化合物を形成するために一般に行われている技術が
使用され、それから無反応金属を除去する。これらの過
程は、それぞれゲート及びソース／ドレイン領域上にシ
リサイド領域３３及び３５を形成する。時間と温度は、
当業者により容易に選択されるであろう。Ｌ型シリコン
スペーサーは、シリサイドによってゲートに効果的に分
路される、すなわち、Ｌ型シリコンスペーサーとゲート
は、シリサイドによって電気的に直接接続される。シリ
サイドがゲートとＬ型スペーサーとの間の酸化物１７を
橋絡するのに対して、窒化物スペーサーは、ソース／ド
レイン領域とゲート間のいかなる橋絡も防止する。でき
上がった構造を図４に示す。
【００１５】上述のものと類似するデバイスが、シリコ
ンスペーサーに匹敵する寸法を有する窒化物スペーサー
を用いて作られていた。０．４ミクロンのゲートの長さ
を備える２つのタイプのデバイスが比較された。シリコ
ンスペーサーを備えたデバイスは、窒化物スペーサーを
備えたデバイスより１０％多い電流駆動が得られた。こ
れは直流抵抗の減少のためであった。補足された電荷が
シリコンスペーサーデバイスにおけるゲートの下に存在
し、それにより直流抵抗の影響が減少するのに対して、
かなりの数の熱いキャリヤーが窒化物デバイスにおける
ゲート端部の外側で補足された。
【００１６】当業者は、前記の集積回路の製造を完了す
る方法を容易に知るであろう。例えば、絶縁体層は、ソ
ース／ドレイン領域及びゲートへの電気的コンタクトの
ための窓を形成するために、沈積しかつかたどられる。 Ｗ／ＴｉＷのような金属が沈積、エッチバック等される
。しばしば、２つまたはそれ以上のレベルの金属化が存
在する。当業者は、さらに詳細に説明しなくても製造を
完了できるであろう。
【００１７】上述の特別な実施態様の変形が考えられる
。例えば、集積回路はＣＭＯＳ回路でなくとも良く、Ｎ
ＭＯＳまたはＰＭＯＳまたはＢｉＣＭＯＳ集積回路でも
良い。加うるに、絶縁体スペーサーはシリコン窒化物と
同様にシリコン酸化物でも良い。窒化物は、ゲートとソ
ース／ドレイン領域から酸化物を除去するエッチングの
ために酸化物より大きいプロセスマージンを有している
ので、優先して使われる。他の変形も当業者により容易
に考えられるであろう。
【図面の簡単な説明】
【図１】本発明にしたがう製造の中間過程におけるＣＭ
ＯＳ集積回路の一部の断面図を示す。
【図２】本発明にしたがう製造の中間過程におけるＣＭ
ＯＳ集積回路の一部の断面図を示す。
【図３】本発明にしたがう製造の中間過程におけるＣＭ
ＯＳ集積回路の一部の断面図を示す。
【図４】本発明にしたがう製造の中間過程におけるＣＭ
ＯＳ集積回路の一部の断面図を示す。
【符号の説明】
１　　　　　　サブストレート ７　　　　　　フィールド酸化物 ９　　　　　　ゲート構造 １５　　　　　　酸化物層 １７　　　　　　シリコン層 １９　　　　　　絶縁体層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】　　薄い酸化物層（１１）とポリシリコン
    層（１３）から成り、前記薄い酸化物がサブストレート
    （１）と前記ポリシリコン（１３）の間及び該ポリシリ
    コンの表面上にある、ゲート構造（９）を形成する過程
    と、該ゲート構造（９）の対抗面上にソース／ドレイン
    領域を形成する過程とから成り、前記ゲート構造が、薄
    い酸化物層（１１）及びポリシリコン層（１３）を覆っ
    てシリコン層（１７）及び犠牲層（１９）を沈積し、次
    にＬ型スペーサーを形成するために前記シリコン層（１
    ７）及び犠牲層（１９）を選択的に除去することにより
    前記ゲート構造の対抗面上にＬ型スペーサー（２３）を
    形成する過程によって作られた逆Ｔ型ゲートになってい
    ることを特徴とする半導体デバイスの製造方法。
  2. 【請求項２】　　ゲート構造の上部のポリシリコン（１
    ３）及びソース／ドレイン領域（２５、２７）から薄い
    酸化物（１１）を除去する過程を含む請求項１記載の方
    法。
  3. 【請求項３】　　ゲート構造の上部及びソース／ドレイ
    ン領域をシリサイドにする過程を含み、該過程はゲート
    （９）とＬ型スペーサー（２３）を電気的に接続する請
    求項２記載の方法。
  4. 【請求項４】Ｌ型スペーサー（２３）上に絶縁体側壁ス
    ペーサー（３１）を形成する過程を含む請求項３記載の
    方法。
  5. 【請求項５】　　絶縁体側壁がシリコン窒化物のスペー
    サー（３１）を含む請求項４記載の方法。
  6. 【請求項６】　　ソース／ドレイン領域（２５、２７）
    を形成する過程がソース／ドレイン領域（２５、２７）
    を形成するためのイオン注入を含む請求項１記載の方法
    。
  7. 【請求項７】　　サブストレート（１）と、酸化物層（
    １１）及びポリシリコン層から成り、該酸化物層（１１
    ）はサブストレート（１）と前記ポリシリコン（１３）
    の間にある、前記サブストレート上に配置されたゲート
    構造（９）と、該ゲート構造（９）の対抗面上のＬ型シ
    リコンスペーサー（２３）と、該Ｌ型スペーサー８２３
    ）と前記ゲート構造（９）の間の酸化物層（１１）と、
    前記Ｌ型スペーサー（２３）を覆う絶縁体側壁（３１）
    と、前記ゲート構造（９）の対抗面上のソース／ドレイ
    ン領域（２５、２７）と、前記ゲート構造（９）と前記
    Ｌ型シリコンスペーサー（２３）を電気的に接続するシ
    リサイド領域（３３）とから成ることを特徴とする電界
    効果トランジスタ。
  8. 【請求項８】　　ソース及びドレイン領域（２５、２７
    ）上のシリサイド領域（３５）を含む請求項７記載の電
    界効果トランジスタ。
  9. 【請求項９】　　絶縁体側壁（３１）が、シリコン酸化
    物及びシリコン窒化物を含むグループから選択された少
    なくとも１つの材料を含む請求項８記載の電界効果トラ
    ンジスタ。
  10. 【請求項１０】　　絶縁体側壁（３１）がシリコン窒化
    物を本質的に含む請求項９記載の電界効果トランジスタ
    。
JP3320835A 1990-12-07 1991-12-05 逆シリサイドｔ型ゲート構造を有するトランジスタ Pending JPH04269873A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US62478590A 1990-12-07 1990-12-07
US624785 1990-12-07

Publications (1)

Publication Number Publication Date
JPH04269873A true JPH04269873A (ja) 1992-09-25

Family

ID=24503301

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3320835A Pending JPH04269873A (ja) 1990-12-07 1991-12-05 逆シリサイドｔ型ゲート構造を有するトランジスタ

Country Status (4)

Country Link
US (1) US5290720A (ja)
EP (1) EP0490535B1 (ja)
JP (1) JPH04269873A (ja)
DE (1) DE69121535T2 (ja)

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