JPH0697667B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0697667B2 JPH0697667B2 JP58196994A JP19699483A JPH0697667B2 JP H0697667 B2 JPH0697667 B2 JP H0697667B2 JP 58196994 A JP58196994 A JP 58196994A JP 19699483 A JP19699483 A JP 19699483A JP H0697667 B2 JPH0697667 B2 JP H0697667B2
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- Japan
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- semiconductor device
- forming
- gate
- metal
- layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
-
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
本発明は、集積回路等に用いられる電界効果トランジス
タにおけるゲート、ソース、ドレイン部の電極配線形成
方法に関する。
タにおけるゲート、ソース、ドレイン部の電極配線形成
方法に関する。
従来、ゲート配線遅延対策として、リフラクトメタル、
シリサイド、ポリサイド等が開発されているが、同時
に、拡散深さも浅くなるため、ソース、ドレイン領域の
突き抜け（ジャンクションスパイク）も問題になってく
る。そこで、これらの問題を解決する手段として、ソー
ス、ゲート、ドレイン部をシリサイド化する構造が知ら
れている。
シリサイド、ポリサイド等が開発されているが、同時
に、拡散深さも浅くなるため、ソース、ドレイン領域の
突き抜け（ジャンクションスパイク）も問題になってく
る。そこで、これらの問題を解決する手段として、ソー
ス、ゲート、ドレイン部をシリサイド化する構造が知ら
れている。
しかし、上述したシリサイド構造においては、配線用AL
との反応による基板への突き抜けによる信頼性の低下と
いう課題があった。 本発明は、このような課題を解決するもので、その目的
とするところは、ゲート、ソース、ドレイン領域の低抵
抗化と突き抜け防止による高信頼性化を図ることができ
る半導体装置の製造方法を提供することである。
との反応による基板への突き抜けによる信頼性の低下と
いう課題があった。 本発明は、このような課題を解決するもので、その目的
とするところは、ゲート、ソース、ドレイン領域の低抵
抗化と突き抜け防止による高信頼性化を図ることができ
る半導体装置の製造方法を提供することである。
本発明の半導体装置の製造方法は、 ・半導体基板上に、それぞれ分離したゲート電極、ソー
ス領域、ドレイン領域を形成する工程、 ・シリサイド形成可能な金属をデポジションした後、窒
素ガス雰囲気中での第１のアニーリングによりゲート電
極上、ソース領域上、ドレイン領域上にメタルシリサイ
ド層を形成する工程、 ・メタルシリサイド層へ窒素イオンを打ち込む工程およ
び窒素ガス雰囲気中での第２のアニーリングによりメタ
ルシリサイド層上にメタルナイトライド層を形成する工
程、 を有することを特徴とする。
ス領域、ドレイン領域を形成する工程、 ・シリサイド形成可能な金属をデポジションした後、窒
素ガス雰囲気中での第１のアニーリングによりゲート電
極上、ソース領域上、ドレイン領域上にメタルシリサイ
ド層を形成する工程、 ・メタルシリサイド層へ窒素イオンを打ち込む工程およ
び窒素ガス雰囲気中での第２のアニーリングによりメタ
ルシリサイド層上にメタルナイトライド層を形成する工
程、 を有することを特徴とする。
以下、実施例に従って本発明の半導体装置の製造方法に
ついて詳しく説明する。第１図〜第３図は本発明の半導
体装置の製造方法における概略工程を示す略断面図であ
る。また、第４図は参考のために示した従来の方法によ
る半導体装置の略断面図である。 まず、基板１上にLOCOS2により分離したアクティブ領域
を形成する。そして、ドープドポリシリコンゲート３を
形成後、ソース、ドレイン拡散層４を形成する。次に、
CVD法により酸化膜をデポジションした後、RIE（リアク
ティブイオンエッチング）により、ゲート電極にサイド
ウォール５を形成し、ソース、ゲート、ドレイン領域を
分離する。この状態を表したのが第１図である。 続いて、Tiをスパッタ法により約500Åの厚さになるよ
うにデポジションし、580℃×30分N2中でアニーリング
し、Si露出部分のみ、チタンシリサイド６を形成後、熱
硫酸で、SiO2上のチタンのみエッチングすることにより
ソース、ゲート、ドレイン部のみチタンシリサイド６が
形成される。この状態を表したのが第２図である。続い
て、第２図に示すように全面に14N+をイオン打ち込み
（40KeV、８×1015）し、さらに、N2中800℃で30分再ア
ニーリングする。 最初のアニーリングでは完全なチタンシリサイド（TiSi
2）にはなっておらず、セレクティブエッチング後のチ
タンシリサイド６の表面にはメタルリッチ層ができてい
るため、この部分に打ち込まれたＮとTiが反応し、表面
はチタンナイトライド７（TiN）、Si側にTiSi2の２層構
造が形成される。下地拡散層であるTiSi2、TiNは、電気
的にはオーミックであり、低抵抗コンタクトを得ること
ができる。 次に、層間CVD膜８をつけ、コンタクトフォトエッチン
グ後、配線用AL9を形成する。この状態を表したのが第
３図である。TiSi2上のTiNは、配線用AL9とTiSi2とのバ
リア層となり、550℃×60分のシンタリングを行っても
0.2μ厚の拡散層の突き抜けが生じない。また、コンタ
クト抵抗は１μ□で10Ωと低抵抗であった。 なお、この効果はセレクティブエッチング後、N2中で再
アニーリングすることにより、一層顕著となる。結果的
にTiN/TiSi2の２層構造を有するAL配線として、低抵抗
でかつ高信頼性のものが得られる。また、Tiと同様に導
電性窒化膜形成可能なZr、Hfについても同様の効果が認
められた。
ついて詳しく説明する。第１図〜第３図は本発明の半導
体装置の製造方法における概略工程を示す略断面図であ
る。また、第４図は参考のために示した従来の方法によ
る半導体装置の略断面図である。 まず、基板１上にLOCOS2により分離したアクティブ領域
を形成する。そして、ドープドポリシリコンゲート３を
形成後、ソース、ドレイン拡散層４を形成する。次に、
CVD法により酸化膜をデポジションした後、RIE（リアク
ティブイオンエッチング）により、ゲート電極にサイド
ウォール５を形成し、ソース、ゲート、ドレイン領域を
分離する。この状態を表したのが第１図である。 続いて、Tiをスパッタ法により約500Åの厚さになるよ
うにデポジションし、580℃×30分N2中でアニーリング
し、Si露出部分のみ、チタンシリサイド６を形成後、熱
硫酸で、SiO2上のチタンのみエッチングすることにより
ソース、ゲート、ドレイン部のみチタンシリサイド６が
形成される。この状態を表したのが第２図である。続い
て、第２図に示すように全面に14N+をイオン打ち込み
（40KeV、８×1015）し、さらに、N2中800℃で30分再ア
ニーリングする。 最初のアニーリングでは完全なチタンシリサイド（TiSi
2）にはなっておらず、セレクティブエッチング後のチ
タンシリサイド６の表面にはメタルリッチ層ができてい
るため、この部分に打ち込まれたＮとTiが反応し、表面
はチタンナイトライド７（TiN）、Si側にTiSi2の２層構
造が形成される。下地拡散層であるTiSi2、TiNは、電気
的にはオーミックであり、低抵抗コンタクトを得ること
ができる。 次に、層間CVD膜８をつけ、コンタクトフォトエッチン
グ後、配線用AL9を形成する。この状態を表したのが第
３図である。TiSi2上のTiNは、配線用AL9とTiSi2とのバ
リア層となり、550℃×60分のシンタリングを行っても
0.2μ厚の拡散層の突き抜けが生じない。また、コンタ
クト抵抗は１μ□で10Ωと低抵抗であった。 なお、この効果はセレクティブエッチング後、N2中で再
アニーリングすることにより、一層顕著となる。結果的
にTiN/TiSi2の２層構造を有するAL配線として、低抵抗
でかつ高信頼性のものが得られる。また、Tiと同様に導
電性窒化膜形成可能なZr、Hfについても同様の効果が認
められた。
以上述べたように、本発明の半導体装置の製造方法によ
れば、ゲート、ソース、ドレイン領域の低抵抗化が図ら
れると共に、配線用ALとの反応による基板への突き抜け
を防止し半導体装置の一層の信頼性の向上を図ることが
できる。 さらに、窒素イオン打ち込みと窒素ガス雰囲気中での再
アニーリングとによりメタルナイトライド層をより強固
に形成することができるので、耐酸化性の向上とあわせ
て格段に信頼性を向上させることができる。
れば、ゲート、ソース、ドレイン領域の低抵抗化が図ら
れると共に、配線用ALとの反応による基板への突き抜け
を防止し半導体装置の一層の信頼性の向上を図ることが
できる。 さらに、窒素イオン打ち込みと窒素ガス雰囲気中での再
アニーリングとによりメタルナイトライド層をより強固
に形成することができるので、耐酸化性の向上とあわせ
て格段に信頼性を向上させることができる。
第１図〜第３図は本発明の半導体装置の製造方法におけ
る概略工程を示す略断面図である。 第４図は従来の方法による半導体装置の略断面図であ
る。
る概略工程を示す略断面図である。 第４図は従来の方法による半導体装置の略断面図であ
る。
１……基板 ２……LoCoS ３……ドープドポリシリコンゲート ４……拡散層 ５……サイドウォール ６……チタンシリサイド（TiSi2） ７……チタンナイトライド（TiN） ８……層間CVD膜 ９……配線用AL
Claims (1)
- 【請求項１】半導体基板上に、それぞれ分離したゲート
電極、ソース領域、ドレイン領域を形成する工程、シリ
サイド形成可能な金属をデポジションした後、窒素ガス
雰囲気中での第１のアニーリングにより前記ゲート電極
上、前記ソース領域上、前記ドレイン領域上にメタルシ
リサイド層を形成する工程、前記メタルシリサイド層へ
窒素イオンを打ち込む工程および窒素ガス雰囲気中での
第２のアニーリングにより前記メタルシリサイド層上に
メタルナイトライド層を形成する工程を有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196994A JPH0697667B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196994A JPH0697667B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6088476A JPS6088476A (ja) | 1985-05-18 |
| JPH0697667B2 true JPH0697667B2 (ja) | 1994-11-30 |
Family
ID=16367056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196994A Expired - Lifetime JPH0697667B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697667B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6289355A (ja) * | 1985-10-16 | 1987-04-23 | Hitachi Ltd | 半導体装置 |
| JPH0744271B2 (ja) * | 1986-03-04 | 1995-05-15 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH02262371A (ja) * | 1989-04-03 | 1990-10-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR940008936B1 (ko) * | 1990-02-15 | 1994-09-28 | 가부시끼가이샤 도시바 | 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법 |
| JP5075518B2 (ja) * | 2007-07-30 | 2012-11-21 | シャープ株式会社 | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130948A (en) * | 1980-03-18 | 1981-10-14 | Nec Corp | Semiconductor device |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-10-21 JP JP58196994A patent/JPH0697667B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6088476A (ja) | 1985-05-18 |
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