JPS63104476A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、多結晶シリコン
膜、絶縁膜、高融点金属膜を順次重ね合わせた複合膜を
有する半導体集積回路装置に適用して有効な技術に関す
るものである。

〔従来の技術〕

ＭＩＳ［？ＥＴを有する半導体集積回路装置は、動作速
度の高速化を図る傾向にある。この要求に応える技術と
して、特開昭６１−．１３’３９３号公報に記載される
技術が有効である。

この技術は、多結晶シリコン膜、絶縁膜、高融点金属膜
の夫々を順次重ね合わせた複合膜でＭｌ５ＦＥＴのゲー
ト電極を構成している。高融点金属膜は、Ｍｏ、Ｗ等が
使用され、多結晶シリコン膜に比へて、２桁程度小さい
比抵抗値を有している。つまり、信号の伝達速度の高速
化を図ることができる。絶縁膜は、例えば多結晶シリコ
ン膜の表面を酸化して形成した酸化シリコン膜が使用さ
れる。この絶縁膜は、高融点金属膜と多結晶シリコン膜
との反応を防止し、シリサイド化によって複合膜として
の抵抗値が高くなることを防止できる。

〔発明が解決しようとする問題点〕

本発明者は、前述の技術について検討した結果、次の問
題点が生じることを見出した。

前記複合膜の多結晶シリコン膜と高融点金属膜とは、電
気的に接続する（導通を図る）必要がある。

両者の接続は、ゲート電極の一端をフィールド絶縁膜（
素子間分離領域）上部まで引き出し、この部分で中間層
の絶縁膜に接続孔を形成して行われる。

両者の接続をＭ　Ｉ　Ｓ　ＦＥＴ形成領域（アクティブ
領域）内で行うことは、ＭＩＳＦＥＴの電気的特性上好
ましくない。このため、両者の接続に要する面積が増大
するので、半導体集積回路装置の集積度が低下するとい
う問題を生じる。

また、高集積化により、ＭＩＳＦＥＴのゲート電極のゲ
ート長寸法が最小加工寸法或はそれに近い寸法で形成さ
れる場合、両者を接続する接続孔の開口寸法が非常に小
さくなる。接続孔は、開口寸法と、ゲート電極に対する
、製造工程におけるマスク合せ余裕寸法とを考慮して形
成される。このため、両者の接続抵抗値が増大するので
、半導体集積回路装置の動作速度が低下するという問題
を生じる。

本発明の目的は、多結晶シリコン膜、絶縁膜、高融点金
属膜を順次重ね合わせて形成した複合膜を有する半導体
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。

特に、本発明の目的は、多結晶シリコン膜と高融点金属
膜との接続に要する面積を縮小することが可能な技術を
提供することにある。

本発明の他の目的は、前記複合膜を有する半導３一 体集積回路装置において、動作速度の高速化を図ること
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。

半導体集積回路装置において、多結晶シリコン膜、絶縁
膜、高融点金属膜を順次重ね合わせて形成した複合膜の
側部に、前記多結晶シリコン膜、高融点金属膜の夫々を
接続する接続用導電膜を設ける。

〔作　用〕

上記した手段によれば、前記複合膜の多結晶シリコン膜
と高融点金属膜とを接続する面積（基板主面と同一平面
における面積）を特に設ける必要がないので、半導体集
積回路装置の集積度を向上することができる。

また、前記複合膜の延在する長さに対応して両者の接続
面積（基板主面に対して垂直方向における面積）を増加
し１両者の接続抵抗値を低減することができるので、半
導体集積回路装置の動作速度の高速化を図ることができ
る９ 以下、本発明の構成についてｌＭＩＳＦＥＴを有する半
導体集積回路装置に本発明を適用した一実施例とともに
説明する。

なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例■であるＭ　Ｉ　Ｓ　ＦＥＴを有する半
導体集積回路装置を第１図（要部断面図）に示す。

第１図において、１は単結晶シリコンからなるＰ−型の
半導体基板（又はウェル領域）である。ＭＩＳＦＥＴＱ
等の半導体素子形成領域間の半導体基板１の主面には、
フィールド絶縁膜２：Ｐ型チャネルストッパ領域３の夫
々が設けられている。フィールド絶縁膜２、チャネルス
トッパ領域３の夫々は、半導体素子間を電気的に分離す
る分離領域を構成する。

ＭＩ　５ＦＥＴＱは、フィールド絶縁膜２、チャネルス
トッパ領域３の夫々に囲まれた領域内において、半導体
基板ｌの主面に形成されている。つまり、ＭＩＳＦＥＴ
Ｑは、半導体基板１、ゲート絶縁膜４、ケート電極（複
合膜）５、接続用導電膜６、ソース領域若しくはドレイ
ン領域である一対のｎ°型半導体領域７で構成されてい
る。

ゲート絶縁膜４は、例えば、半導体基板１の表面を酸化
して形成した酸化シリコン膜で形成される。

ゲート電極５は、多結晶シリコン膜５Ａ、絶縁膜５Ｂ、
高融点金属膜５Ｃを順次重ね合わせた複合膜で構成され
ている。多結晶シリコン膜５Ａは、ＣＶＤで形成したも
のに、抵抗値を低減する不純物（Ａｓ、Ｐ又はＢ）を導
入している。絶縁膜５Ｂは、例えば、多結晶シリコン膜
５Ａの表面を酸化して形成した酸化シリコン膜、ＣＶＤ
等で形成した酸化シリコン膜を使用する。高融点金属膜
５Ｃは、ＣＶＤ又はスパッタで形成したＭ　ｏ　、　Ｗ
、　Ｔｉ、Ｔａ等を使用する。高融点金属膜５Ｃは、多
結晶シリコン膜５Ａに比べて、２桁程度比抵抗値が小さ
く、ゲート電極５の信号伝達速度の高速化を図ることが
できる。ゲート電極５は、多結晶シリコン膜５Ａ、絶縁
膜５Ｂ、高融点金属膜５Ｃの夫々をＲＩＥ等の異方性エ
ツチングを用い、重ね切りで形成されている。

接続用導電膜６は、ケート電極５の側部に、多結晶シリ
コン膜５Ａ、高融点金属膜５Ｃの夫々と電気的に接続し
て構成されている。接続用導電膜６は、例えば、前記抵
抗値を低減する不純物が導入された多結晶シリコン膜で
構成されている。また、接続用導電膜６は、高融点金属
膜、高融点金属シリサイド（ＭｏＳｉｚ　、ＷＳｉ２．
ＴｉＳｉ２．ＴａＳ〕２）膜で構成してもよい。

接続用導電膜６は、第２図及び第３図（各製造工程毎に
示オＭＩＳＦＥＴの要部断面図）に示すように構成され
る。

まず、第２図に示すように、ゲート絶縁膜４の所定の上
部に、ゲート電極５に形成する。

次に、ゲート電極５を覆う全面に、ＣＶＤで多結晶シリ
コン膜を形成し、この多結晶シリコン膜に抵抗値を低減
する不純物（例えば、Ｐ）を導入する。

次に、前記多結晶シリコン膜にＲＩＥ等の異方性エツチ
ングを施し、第３図に示すように、ゲート電極Ｓの側部
にそれに対して自己整合的に接続用導電膜６を形成する
。

このように、ゲート電極（複合膜）５の側部に接続用導
電膜６を設けることにより、ゲート電極５の一端をフィ
ールド絶縁膜２上に引き出して多結晶シリコン膜５Ａと
高融点金属膜５Ｃとを接続する必要がなくなるので、そ
汎に相当する、半導体基板１の主面と同一平面における
面積を縮小することができる。接続用導電膜６は、２０
００〜５０００［入］程度の非常に薄い膜厚（ゲート電
極５の側面から垂直方向の寸法）で形成することができ
るので、面積の増加には殆んど寄与しない。つまり。

Ｍ　Ｉ　Ｓ　ＦＥＴの面積を縮小することができるので
、半導体集積回路′ＪＡ置の集積度を向上することがで
きる。

また、接続用導電膜６は、ゲート電極５の側部略全域に
形成され、ゲート電極５の延在する長さくゲート幅方向
の長さ）に対応して両者の接続面積（半導体基板１の主
面に対して垂直方向における面積）を増加することがで
きるので、両者の接続抵抗値を低減することができる。

接続用導電膜６と高融点金属膜５Ｃとの界面部分は、多
少、シリサイド化されるが、両者の接続面積がゲート電
極５の長さに対応して増加し接続抵抗値が充分に低減さ
れるので問題はない。つまり、ゲート電極５の多結晶シ
リコン膜５Ａと高融点金属膜５Ｃとの接続抵抗値を低減
することができるので、信号の伝達速度を速くし、半導
体集積回路装置の動作速度の高速化を図ることができる
。

また、接続用導電膜６は、ゲート電極５の側部にそれに
対して自己整合的に形成することができるので、製造工
程におけるマスク合せ余裕寸法をなくし、さらに、Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔの面積を縮小することができる。

また、多結晶シリコン膜５Ａと高融点金属膜５Ｃとを接
続する接続用導電膜６は、エツチング速度差を充分確保
できる材料で形成できるので、ゲート絶縁膜４の損傷等
を防止することができる。

前記ソース領域若しくはドレイン領域である半導体領域
７は、接続用導電膜６をマスクとして用い、ｎ型不純物
をイオン打込みで導入することで形成される。

ＭＩ　５ＦＥＴＱの上部には、層間絶縁膜８を介して配
置１Ａ１０が設けられている。配線１０は１例えば、ア
ルミニウム膜等で形成される。配線１０は、眉間絶縁膜
８に形成された接続孔９を通して、半導体領域７に接続
される。

なお、本発明は、ゲート電極５の高融点金属膜５Ｃ及び
接続用導電膜６を覆うように、数百〜数千［入］程度の
膜厚の絶縁膜を形成してもよい。

この絶縁膜は、ゲート電極５の多結晶シリコン膜５Ａや
接続用導電膜６に導入された不純物のアウトディフュー
ジョンを防止するために形成される。

〔実施例■〕

本実施例Ｈは、Ｍ　Ｉ　Ｓ　ＦＥＴをＬ　Ｄ　Ｄ　（Ｌ
−ｉｇｈｅｌ−ｙ　Ｄ　ｏｐｅｄ　Ｄ　ｒａｉｎ）構造
で構成した、本発明の他の実施例である。

本発明の実施例■であるＭ　Ｉ　Ｓ　ＦＥＴを有する半
導体集積回路装置を第４図（要部断面図）で示す。

第４図に示すように、本実施例■のＭＩＳＩ’ＥＴＱは
、ＬＤＤ構造で構成されている。つまり、ＭＩ　５ＦＥ
ＴＱは、高濃度のｎ°型半導体領域７のチャネル形成領
域側に、低濃度のｎ型半導体領域７Ａを設けている。

半導体領域７は、接続用導電膜６を形成する前に、ゲー
ト電極５をマスクに、ｎ型不純物をイオン打込みで導入
して形成する。すなわち、半導体領域７は接続用導電膜
６の下部に形成され、接続用導電膜６は実質的にゲート
電極を形成するので、半導体領域７はデプレッション型
に形成される。

このように、Ｍ　Ｉ　Ｓ　ＦＥＴの接続用導電膜６の下
部に、ＬＤＤ構造を形成するためのｎ型半導体領域７を
設けることにより、短チヤネル化等、ＬＤＤ構造特有の
効果を得ることができると共に、半導体領域７でソース
、ドレイン領域間の伝達コンダクタンスｇｍを向上する
ことができる。つまり、半導体集積回路装置の動作速度
をより高速化することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば、本発明は、Ｍ　Ｉ　Ｓ　ＮＥＴのゲート電極だ
けでなく、多結晶シリコン膜、絶縁膜、高融点金属膜を
順次重ね合わせた複合膜で形成される配線に適用するこ
とができる。

また、本発明は、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭ、
ＥＰＲＯＭ、ＥＥＰＲＯＭ等の記憶機能を有する半導体
集積回路装置に適用することができる。つまり、記憶機
能は、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極と同一導電層で
ワード線を形成しており、本発明は、このワード線に適
用すると特に有効である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

半導体集積回路装置において、多結晶シリコン膜、絶縁
膜、高融点金属膜を順次重ね合わせて形成した複合膜の
側部に、前記多結晶シリコン膜、高融点金属膜の夫々を
接続する接続用導電膜を設けることにより、前記複合膜
の多結晶シリコン膜と高融点金属膜とを接続する面積（
基板主面と同一平面における面積）を特に設ける必要が
ないので、半導体集積回路装置の集積度を向上すること
ができる。

また、前記複合膜の延在する長さに対応して両者の接続
面積（基板主面に対して垂直方向における面積）を増加
し、両者の接続抵抗値を低減することができるので、半
導体集積回路装置の動作速度の高速化を図ることができ
る。

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＭＩＳＦＥＴを有す
る半導体集積回路装置の要部断面図、第２図及び第３図
は、各製造工程毎に示す前記ＭＩＳＦＥＴの要部断面図
、 第４図は、本発明の実施例１１であるＭＩＳＦＥＴを有
する半導体集積回路装置の要部断面図である。 図中、１・・・半導体基板、４・・・ゲート絶縁膜、５
・・・ゲート電極（複合膜）、５Ａ・・・多結晶シリコ
ン膜。 ５Ｂ・・・絶縁膜、５Ｃ・・・高融点金属膜、６・・・
接続用導電膜、７．７Ａ・・・半導体領域、Ｑ・・・Ｍ
ＩＳＦＥＴである。 Ｎ　？ 棺

Claims (1)

1. 【特許請求の範囲】 １、多結晶シリコン膜、絶縁膜、高融点金属膜を順次重
   ね合わせて形成した複合膜を有する半導体集積回路装置
   において、前記複合膜の側部に、前記多結晶シリコン膜
   、高融点金属膜の夫々を接続する接続用導電膜を設けた
   ことを特徴とする半導体集積回路装置。 ２、前記接続用導電膜は、多結晶シリコン膜、高融点金
   属シリサイド膜等で形成されていることを特徴とする特
   許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記接続用導電膜は、前記複合膜を形成した後、こ
   の複合膜を覆うようにＣＶＤで多結晶シリコン膜を形成
   し、この多結晶シリコン膜にＲＩＥを施して形成される
   ことを特徴とする特許請求の範囲第１項又は第２項に記
   載の半導体集積回路装置。 ４、前記複合膜は、ＭＩＳＦＥＴのゲート電極を構成す
   ることを特徴とする特許請求の範囲第１項乃至第３項に
   記載の夫々の半導体集積回路装置。 ５、前記ＭＩＳＦＥＴは、ＬＤＤ構造で構成されている
   ことを特徴とする特許請求の範囲第４項に記載の半導体
   集積回路装置。