JPH03177027A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03177027A JPH03177027A JP31728089A JP31728089A JPH03177027A JP H03177027 A JPH03177027 A JP H03177027A JP 31728089 A JP31728089 A JP 31728089A JP 31728089 A JP31728089 A JP 31728089A JP H03177027 A JPH03177027 A JP H03177027A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置およびその製造方法に関し、特に
MO5型トランジスタおよびその製造方法に関するもの
である。
MO5型トランジスタおよびその製造方法に関するもの
である。
チタンシリサイド膜金属シリサイド中で最も低い比抵抗
を有し、半導体デバイスの高耐熱配線として有望な材料
である。この材料は特にサリサイドトランジスタへの応
用が注目されている。
を有し、半導体デバイスの高耐熱配線として有望な材料
である。この材料は特にサリサイドトランジスタへの応
用が注目されている。
第3図は従来のチタンサリサイドトランジスタの形成フ
ローを示す断面図である0図において、lは半導体基板
、2はゲート絶縁膜、3は多結晶シリコンゲート電極、
4はシリコン酸化膜で形成された枠、5は拡散層、6は
チタン膜、7はチタンシリサイド膜、8は眉間絶縁膜、
9はコンタクト孔、10は金属配線である。
ローを示す断面図である0図において、lは半導体基板
、2はゲート絶縁膜、3は多結晶シリコンゲート電極、
4はシリコン酸化膜で形成された枠、5は拡散層、6は
チタン膜、7はチタンシリサイド膜、8は眉間絶縁膜、
9はコンタクト孔、10は金属配線である。
次に形成フローを図について説明する。
半導体基板1上にゲート絶縁膜2.多結晶シリコンゲー
ト電極3.シリコン酸化膜の枠4.拡散層5を通常のM
OS型トランジスタと同様の手順で形成する(第3図(
a))。ここで、4は多結晶シリコンゲート電極3を挟
む領域に形成されたシリコン酸化膜であり、ゲート電極
3の形成後に堆積されたシリコン酸化膜を異方性エツチ
ングすることによって作られる。次にスパッタリング法
等を用いて全面に所定の膜厚のチタン(およそ500人
)6を堆積する(第3図〜))。その後、600〜70
0°C程度の温度範囲で窒素雰囲気中(真空中やアルゴ
ン雰囲気が使われる場合もある)の熱処理を行う。この
時チタンがシリコンと接する領域ではチタンのモノシリ
サイドあるいはダイシリサイド7a及び未反応のチタン
7b、チタンナイトライド7Cが形成されるのに対し、
シリコン酸化膜上のチタンは未反応のチタン7bのまま
かあるいはチタンナイトライド7cが形成される(第3
図(C))。この後、適当な溶液(例えばH2SO。
ト電極3.シリコン酸化膜の枠4.拡散層5を通常のM
OS型トランジスタと同様の手順で形成する(第3図(
a))。ここで、4は多結晶シリコンゲート電極3を挟
む領域に形成されたシリコン酸化膜であり、ゲート電極
3の形成後に堆積されたシリコン酸化膜を異方性エツチ
ングすることによって作られる。次にスパッタリング法
等を用いて全面に所定の膜厚のチタン(およそ500人
)6を堆積する(第3図〜))。その後、600〜70
0°C程度の温度範囲で窒素雰囲気中(真空中やアルゴ
ン雰囲気が使われる場合もある)の熱処理を行う。この
時チタンがシリコンと接する領域ではチタンのモノシリ
サイドあるいはダイシリサイド7a及び未反応のチタン
7b、チタンナイトライド7Cが形成されるのに対し、
シリコン酸化膜上のチタンは未反応のチタン7bのまま
かあるいはチタンナイトライド7cが形成される(第3
図(C))。この後、適当な溶液(例えばH2SO。
/ Hz Oを系溶液)で未反応のチタン7bやチタン
ナイトライド7Cを選択的に取り除く (第3図(d)
)、800″C以上の温度で窒素雰囲気中(真空中やア
ルゴン雰囲気が使われる場合もある)の熱処理を行い、
ゲートポリシリコン上及びソース/ドレイン領域上に形
成されたチタンのモノシリサイドを完全なグイシリサイ
ド7にする(第3図(e))以上のようにすることによ
り、ゲートポリシリコン3とソース/ドレイン領域5が
ショートすることなく自己整合的にチタンシリサイド膜
7をゲートポリシリコン3上とソース/ドレイン領域5
上に形成することができる。
ナイトライド7Cを選択的に取り除く (第3図(d)
)、800″C以上の温度で窒素雰囲気中(真空中やア
ルゴン雰囲気が使われる場合もある)の熱処理を行い、
ゲートポリシリコン上及びソース/ドレイン領域上に形
成されたチタンのモノシリサイドを完全なグイシリサイ
ド7にする(第3図(e))以上のようにすることによ
り、ゲートポリシリコン3とソース/ドレイン領域5が
ショートすることなく自己整合的にチタンシリサイド膜
7をゲートポリシリコン3上とソース/ドレイン領域5
上に形成することができる。
次に眉間絶縁膜8がCVD法等によって堆積され、続い
て800〜1000 ”Cの温度で熱処理が行われる。
て800〜1000 ”Cの温度で熱処理が行われる。
この熱処理は堆積された層間膜の膜質を改善するととも
に、眉間絶縁膜を構成しているPSG、BPSG膜等を
リフローし、良好な平坦性を得ることを目的としている
。
に、眉間絶縁膜を構成しているPSG、BPSG膜等を
リフローし、良好な平坦性を得ることを目的としている
。
次に所定の位置にコンタクト孔9を開孔し、金属配線1
0を形成してチタンシリサイドトランジスタが完成する
(第3図(f))。
0を形成してチタンシリサイドトランジスタが完成する
(第3図(f))。
このように従来のチタンサリサイドトランジスタは、以
上のようにトランジスタのゲート電極およびソース/ド
レイン領域がチタンシリサイド膜で覆われているため、
この部分の抵抗を1ケタ以上低減することができた。従
ってより性能の優れたMOS型トランジスタを得ること
ができる。
上のようにトランジスタのゲート電極およびソース/ド
レイン領域がチタンシリサイド膜で覆われているため、
この部分の抵抗を1ケタ以上低減することができた。従
ってより性能の優れたMOS型トランジスタを得ること
ができる。
従来の半導体装置は以上のように製造していたので、チ
タンシリサイド膜形成後の熱処理においてチタンがポリ
シリコン中を拡散していき、ゲート絶縁膜に到達すると
絶縁膜を劣化させ、ゲート耐圧が悪くなるという問題点
があった。
タンシリサイド膜形成後の熱処理においてチタンがポリ
シリコン中を拡散していき、ゲート絶縁膜に到達すると
絶縁膜を劣化させ、ゲート耐圧が悪くなるという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、チタンシリサイド膜等の金属シリサイド膜を
MOSトランジスタのゲート電極に用いてもゲート耐圧
の劣化を招くことのない半導体装置及びその製造方法を
得ることを目的とする。
たもので、チタンシリサイド膜等の金属シリサイド膜を
MOSトランジスタのゲート電極に用いてもゲート耐圧
の劣化を招くことのない半導体装置及びその製造方法を
得ることを目的とする。
この発明に係る半導体装置及びその製造方法では、チタ
ンシリサイド膜形成後、ゲートポリシリコンまた、さら
にはシリコン基板中に窒素イオンまたは酸素イオンを注
入してS iNxまたは5ioy層を形成するようにし
たものである。
ンシリサイド膜形成後、ゲートポリシリコンまた、さら
にはシリコン基板中に窒素イオンまたは酸素イオンを注
入してS iNxまたは5ioy層を形成するようにし
たものである。
この発明における半導体装置及びその製造方法では、チ
タンシリサイド膜形成後、ポリシリコン中に窒素イオン
または酸素イオンを注入してSiNxまたはSiOyJ
iを形成するようにしたため、ポリシリコン中のSiN
xまたはS ioy層がチタンの拡散を抑制し、ゲート
絶縁膜を劣化させることがなくなりゲート耐圧が良好に
なる。
タンシリサイド膜形成後、ポリシリコン中に窒素イオン
または酸素イオンを注入してSiNxまたはSiOyJ
iを形成するようにしたため、ポリシリコン中のSiN
xまたはS ioy層がチタンの拡散を抑制し、ゲート
絶縁膜を劣化させることがなくなりゲート耐圧が良好に
なる。
以下、この発明の一実施例を図について説明する。
第1図において、1は半導体基板、2はゲート絶縁膜、
3は多結晶シリコンゲート電極、4はシリコン酸化膜で
形成された枠、5は拡散層、6はチタン膜、7はチタン
シリサイド膜、8は眉間絶縁膜、9はコンタクト孔、1
0は金属配線である。
3は多結晶シリコンゲート電極、4はシリコン酸化膜で
形成された枠、5は拡散層、6はチタン膜、7はチタン
シリサイド膜、8は眉間絶縁膜、9はコンタクト孔、1
0は金属配線である。
次に形成フローについて説明する。
まず従来のサリサイドトランジスタ形成と同様の手順で
ゲートポリシリコン上、ソース/ドレイン領域上にのみ
チタンシリサイド膜を形成する(第1図(a)〜(e)
)。次に、例えば窒素イオンを100keVでI X
10”〜I X 10”/c1iI程度注入した後(第
1図(f))、眉間絶縁膜8を形成する。
ゲートポリシリコン上、ソース/ドレイン領域上にのみ
チタンシリサイド膜を形成する(第1図(a)〜(e)
)。次に、例えば窒素イオンを100keVでI X
10”〜I X 10”/c1iI程度注入した後(第
1図(f))、眉間絶縁膜8を形成する。
この後、リフローのための熱処理を行うと同時に、さき
ほど注入した窒素とゲートポリシリコンもしくは基板シ
リコンとを反応させてS iNxNx上を形成する。こ
の後、コンタクト孔9を開孔した後、アルミ等の金属配
線10を形成しサリサイドトランジスタが完成する(第
1図(粉)。
ほど注入した窒素とゲートポリシリコンもしくは基板シ
リコンとを反応させてS iNxNx上を形成する。こ
の後、コンタクト孔9を開孔した後、アルミ等の金属配
線10を形成しサリサイドトランジスタが完成する(第
1図(粉)。
ゲートポリシリコン中に形成されたSiNx膜はチタン
シリサイド中のチタンのポリシリコン中の拡散を抑制す
る。第2図はQ、1mm”のゲート電極面積を有するキ
ャパシタのゲート耐圧分布である。
シリサイド中のチタンのポリシリコン中の拡散を抑制す
る。第2図はQ、1mm”のゲート電極面積を有するキ
ャパシタのゲート耐圧分布である。
本発明のように、ゲートポリシリコン中にS iNx膜
を形成した場合(第2図(a))は分布がシャープでI
QMV/cm付近に集中しているが、ゲートポリシリコ
ン中にSiNx膜を形成しない従来法の場合(第2図(
b))は分布がブロードになり、ゲート耐圧が劣化して
いることがわかる。
を形成した場合(第2図(a))は分布がシャープでI
QMV/cm付近に集中しているが、ゲートポリシリコ
ン中にSiNx膜を形成しない従来法の場合(第2図(
b))は分布がブロードになり、ゲート耐圧が劣化して
いることがわかる。
なお、上記実施例では窒素イオンを注入した場合につい
て述べたが、酸素イオンを注入した場合も同様の効果を
奏する。
て述べたが、酸素イオンを注入した場合も同様の効果を
奏する。
また、上記実施例では第2の導isとしてチタンシリサ
イド膜を用いた場合について述べたが、これは他の金属
シリサイド膜であっても良い。
イド膜を用いた場合について述べたが、これは他の金属
シリサイド膜であっても良い。
さらには上記実施例ではソース/ドレイン拡散層を形成
した後、シリサイド膜、SiNx層を形成したが、これ
らの順番はいずれが先でもよく、5iNxiiを形成し
た後、ソース/ドレイン拡散層、シリサイド膜を形成す
る等いずれのプロセス順でも良い。
した後、シリサイド膜、SiNx層を形成したが、これ
らの順番はいずれが先でもよく、5iNxiiを形成し
た後、ソース/ドレイン拡散層、シリサイド膜を形成す
る等いずれのプロセス順でも良い。
以上のように、この発明によればゲートポリシリコンに
SiNxまたはSiOyliを形成するようにしたため
、ポリシリコン中のS iNxまたはSiOy層がチタ
ンの拡散を抑制し、ゲート絶縁膜を劣化させることがな
くなりゲート耐圧が良好になる効果がある。
SiNxまたはSiOyliを形成するようにしたため
、ポリシリコン中のS iNxまたはSiOy層がチタ
ンの拡散を抑制し、ゲート絶縁膜を劣化させることがな
くなりゲート耐圧が良好になる効果がある。
第1図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第2図はこの発明の一実施例およ
び従来例により形成したキャパシタの絶縁破壊強度を示
すヒストグラム図、第3図は従来の半導体装置の製造方
法を示す工程断面図である。 図において、1は半導体基板、2はゲート絶縁膜、3は
多結晶シリコンゲート電極、4はシリコン酸化膜で形成
された枠、5は拡散層、6はチタン膜、7はチタンシリ
サイド膜、8は眉間絶縁膜、9はコンタクト孔、10は
金属配線、11はSiNx膜である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程断面図、第2図はこの発明の一実施例およ
び従来例により形成したキャパシタの絶縁破壊強度を示
すヒストグラム図、第3図は従来の半導体装置の製造方
法を示す工程断面図である。 図において、1は半導体基板、2はゲート絶縁膜、3は
多結晶シリコンゲート電極、4はシリコン酸化膜で形成
された枠、5は拡散層、6はチタン膜、7はチタンシリ
サイド膜、8は眉間絶縁膜、9はコンタクト孔、10は
金属配線、11はSiNx膜である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- (1)自己整合的にゲートポリシリコン電極およびソー
ス/ドレイン上にシリサイド膜を形成したMOS型トラ
ンジスタにおいて、 ゲートポリシリコン中にSiNxまたはSiOy層を形
成したことを特徴とする半導体装置。 - (2)シリコン基板上にゲート絶縁膜、ポリシリコン膜
を順次形成した後、選択的にエッチングする工程と、 ゲートポリシリコンを挟む領域に絶縁膜の枠を形成する
工程と、 自己整合的に金属シリサイド膜をゲートポリシリコン上
およびシリコン基板上に形成する工程と、窒素イオンま
たは酸素イオンを注入法により上記ゲートポリシリコン
中に導入する工程と、熱処理を行って上記ゲートポリシ
リコン中にSiNxまたはSiOy層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31728089A JPH03177027A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31728089A JPH03177027A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03177027A true JPH03177027A (ja) | 1991-08-01 |
Family
ID=18086471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31728089A Pending JPH03177027A (ja) | 1989-12-05 | 1989-12-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03177027A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010066111A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 접촉 구조 형성 방법 |
JP2010529654A (ja) * | 2007-05-31 | 2010-08-26 | フリースケール セミコンダクター インコーポレイテッド | ゲート・ストレッサ及び半導体デバイスを特徴とする半導体デバイスの製造方法 |
-
1989
- 1989-12-05 JP JP31728089A patent/JPH03177027A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010066111A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 접촉 구조 형성 방법 |
JP2010529654A (ja) * | 2007-05-31 | 2010-08-26 | フリースケール セミコンダクター インコーポレイテッド | ゲート・ストレッサ及び半導体デバイスを特徴とする半導体デバイスの製造方法 |
US8587039B2 (en) | 2007-05-31 | 2013-11-19 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device featuring a gate stressor and semiconductor device |
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