JP7013049B2 - トンネル電界効果トランジスタ及びその設計方法 - Google Patents
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Description
本発明は、トンネル現象を利用したトンネル電界効果トランジスタ及びその設計方法に関する。
近年、ＬＳＩの低消費電力化を目指した試みが盛んである。動作電圧の低減は、その試みの一つであるが、従来の回路で用いられているＭＯＳトランジスタでは、物理的な限界から大幅な低電圧化が困難である。
例えば、図１に示すトランジスタの伝達特性に示すように、前記ＭＯＳトランジスタの伝達特性においては、ＯＮ電流の立ち上がり、つまりｓ値（subthreshold値）を６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを実現することができない。なお、図１中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
例えば、図１に示すトランジスタの伝達特性に示すように、前記ＭＯＳトランジスタの伝達特性においては、ＯＮ電流の立ち上がり、つまりｓ値（subthreshold値）を６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを実現することができない。なお、図１中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
そこで、ＬＳＩの低消費電力化のため、前記ＭＯＳトランジスタとは異なる動作原理に基づく低電圧スイッチングデバイスの開発が待望されている。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記ＭＯＳトランジスタとは異なるトンネル効果という原理を用いているため、図１に示すように、ＯＮ電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記ＭＯＳトランジスタとは異なるトンネル効果という原理を用いているため、図１に示すように、ＯＮ電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
ここで、従来の前記トンネル電界効果トランジスタの概略構成を図２を用いて説明する。このトンネル電界効果トランジスタ１００は、ソース領域１０１、チャネル領域１０２及びドレイン領域１０３が形成された半導体層１０４と、半導体層１０４の上面上にゲート絶縁膜１０５ａとゲート電極１０６ａとをこの順で配して形成される第１のゲート部と、ゲート電極１０６ａの側面を被覆するように配される第１の絶縁膜１０７ａと、半導体層１０４を挟んで前記第１のゲート部と対向する半導体層１０４の底面下にゲート絶縁膜１０５ｂとゲート電極１０６ｂとをこの順で配して形成される第２のゲート部と、前記第２のゲート電極１０６ｂを被覆するように配される第２の絶縁膜１０７ｂとを有し、前記第１のゲート部及び前記第２のゲート部によるダブルゲート構造と、ゲート電極１０６ａ，ｂからドレイン領域１０３が遠ざけられたドレインオフセット構造とを持つ。
このような構成からなるトンネル電界効果トランジスタ１００では、ゲート電極１０６ａ，ｂからゲート電圧が印加されると、ソース領域１０１中のキャリアがソース領域１０１とチャネル領域１０２との境界面であるトンネル接合面を通過するトンネル現象が生じ（図２中の矢印参照）、延いては、ドレイン電流を生じさせることができる（前記ダブルゲート構造を有するトンネル電界効果トランジスタについて、例えば、非特許文献１参照。また、前記ドレインオフセット構造を有するトンネル電界効果トランジスタについて、例えば、非特許文献２参照）。
したがって、トンネル電界効果トランジスタ１００では、前記トンネル現象に基づき、前記ゲート電圧を制御することでトランジスタ動作が可能となる。また、低い前記ゲート電圧で急峻なスイッチングが可能であるため、ＬＳＩの低消費電力化を期待できる。
このような構成からなるトンネル電界効果トランジスタ１００では、ゲート電極１０６ａ，ｂからゲート電圧が印加されると、ソース領域１０１中のキャリアがソース領域１０１とチャネル領域１０２との境界面であるトンネル接合面を通過するトンネル現象が生じ（図２中の矢印参照）、延いては、ドレイン電流を生じさせることができる（前記ダブルゲート構造を有するトンネル電界効果トランジスタについて、例えば、非特許文献１参照。また、前記ドレインオフセット構造を有するトンネル電界効果トランジスタについて、例えば、非特許文献２参照）。
したがって、トンネル電界効果トランジスタ１００では、前記トンネル現象に基づき、前記ゲート電圧を制御することでトランジスタ動作が可能となる。また、低い前記ゲート電圧で急峻なスイッチングが可能であるため、ＬＳＩの低消費電力化を期待できる。
しかしながら、トンネル電界効果トランジスタ１００の急峻なスイッチングは、極低電圧及び低電流領域においてのみ実現可能であり、極低電圧領域から前記ゲート電圧を上昇させると、直ぐに急峻さが失われる状況である。
その結果、トンネル電界効果トランジスタ１００では、前記ゲート電圧が０．１Ｖ以下程度の極低電圧領域でしか、前記ＭＯＳトランジスタが持つ前記ドレイン電流のＯＮ／ＯＦＦ比に勝るＯＮ／ＯＦＦ比が得られない。
極低電圧領域での動作では、閾値電圧のバラつきによる歩留まりの悪化が深刻となる問題があることから、トンネル電界効果トランジスタ１００としては、低電圧動作のスコープとなっている０．３Ｖ～０．５Ｖ（絶対値）を含む低電圧領域での前記ゲート電圧で前記ＭＯＳトランジスタが持つ前記ドレイン電流のＯＮ／ＯＦＦ比に勝るＯＮ／ＯＦＦ比を実現することが求められる。
なお、ここでは、ダブルゲート型のトンネル電界効果トランジスタ１００を例として説明をしたが、この他の形式の前記トンネル電界効果トランジスタにおいても、同様の問題を有している。
その結果、トンネル電界効果トランジスタ１００では、前記ゲート電圧が０．１Ｖ以下程度の極低電圧領域でしか、前記ＭＯＳトランジスタが持つ前記ドレイン電流のＯＮ／ＯＦＦ比に勝るＯＮ／ＯＦＦ比が得られない。
極低電圧領域での動作では、閾値電圧のバラつきによる歩留まりの悪化が深刻となる問題があることから、トンネル電界効果トランジスタ１００としては、低電圧動作のスコープとなっている０．３Ｖ～０．５Ｖ（絶対値）を含む低電圧領域での前記ゲート電圧で前記ＭＯＳトランジスタが持つ前記ドレイン電流のＯＮ／ＯＦＦ比に勝るＯＮ／ＯＦＦ比を実現することが求められる。
なお、ここでは、ダブルゲート型のトンネル電界効果トランジスタ１００を例として説明をしたが、この他の形式の前記トンネル電界効果トランジスタにおいても、同様の問題を有している。
K. Boucart et al., IEEE Transaction on Electron Devices 54,1725 (2007)
A. S. Verhulst et al., Appl. Phys. Lett. 91, 053102 (2007)
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、ドレイン電流のＯＮ／ＯＦＦ比特性の向上に資するトンネル電界効果トランジスタ及びその設計方法を提供することを目的とする。
前記課題を解決するため、本発明者らが鋭意検討をしたところ、次の知見が得られた。
従来のトンネル電界効果トランジスタ１００（図２参照）では、ドレイン領域１０３側に向けて延在するソース領域１０１の延在端が、ゲート電極１０６ａ，ｂのドレイン領域１０３側の側面（図中、右側の側面）に対する距離に比べて、ゲート電極１０６ａ，ｂのソース領域１０１側の側面（図中、左側の側面）に対する距離が短く設定される。即ち、前記ゲート部で制御されるチャネル領域１０２の部分が広く、前記キャリアをチャネル領域１０２にトンネルさせる長いトンネルパスが出現し得る。
こうした設定のトンネル電界効果トランジスタ１００のドレイン電流－ゲート電圧特性と、バンド間トンネルによるキャリア生成量とについて説明すると、ドレイン電流－ゲート電圧特性は、図３に示すように、一次ゲート電圧（０．６Ｖ、図中（ａ）で示す）付近でドレイン電流の立ち上がりが確認され、一次ゲート電圧よりも高い二次ゲート電圧（１．４Ｖ、図中（ｂ）で示す）付近で、ＯＮ状態となることが確認される。前記一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布は、図４（ａ）に示す通りであり、トンネル率が低い、長いトンネルパスが発生していることが確認される。また、前記二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布は、図４（ｂ）に示す通りであり、トンネル率が高い、短いトンネルパスが発生していることが確認される。
つまり、トンネル電界効果トランジスタ１００では、前記一次ゲート電圧付近において、トンネル率が低い、長いトンネルパスにより、緩やかなドレイン電流の立ち上がりを見せ、前記二次ゲート電圧付近において、トンネル率が高い、短いトンネルパスにより、ＯＮ状態となる。
なお、図３は、トンネル電界効果トランジスタ１００のドレイン電流－ゲート電圧特性を示す図であり、図４（ａ）は、一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（１）であり、図４（ｂ）は、二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（１）である。
従来のトンネル電界効果トランジスタ１００（図２参照）では、ドレイン領域１０３側に向けて延在するソース領域１０１の延在端が、ゲート電極１０６ａ，ｂのドレイン領域１０３側の側面（図中、右側の側面）に対する距離に比べて、ゲート電極１０６ａ，ｂのソース領域１０１側の側面（図中、左側の側面）に対する距離が短く設定される。即ち、前記ゲート部で制御されるチャネル領域１０２の部分が広く、前記キャリアをチャネル領域１０２にトンネルさせる長いトンネルパスが出現し得る。
こうした設定のトンネル電界効果トランジスタ１００のドレイン電流－ゲート電圧特性と、バンド間トンネルによるキャリア生成量とについて説明すると、ドレイン電流－ゲート電圧特性は、図３に示すように、一次ゲート電圧（０．６Ｖ、図中（ａ）で示す）付近でドレイン電流の立ち上がりが確認され、一次ゲート電圧よりも高い二次ゲート電圧（１．４Ｖ、図中（ｂ）で示す）付近で、ＯＮ状態となることが確認される。前記一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布は、図４（ａ）に示す通りであり、トンネル率が低い、長いトンネルパスが発生していることが確認される。また、前記二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布は、図４（ｂ）に示す通りであり、トンネル率が高い、短いトンネルパスが発生していることが確認される。
つまり、トンネル電界効果トランジスタ１００では、前記一次ゲート電圧付近において、トンネル率が低い、長いトンネルパスにより、緩やかなドレイン電流の立ち上がりを見せ、前記二次ゲート電圧付近において、トンネル率が高い、短いトンネルパスにより、ＯＮ状態となる。
なお、図３は、トンネル電界効果トランジスタ１００のドレイン電流－ゲート電圧特性を示す図であり、図４（ａ）は、一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（１）であり、図４（ｂ）は、二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（１）である。
これに対し、トンネル電界効果トランジスタ１００（図２参照）のドレイン領域１０３側に向けて延在するソース領域１０１の延在端をゲート電極１０６ａ，ｂのドレイン領域１０３側の側面（図中、右側の側面）に近づけていくと、前記ゲート部で制御されるチャネル領域１０２の部分が狭くなり、長いトンネルパスが発生しない状況となる。
すると、これまで前記一次ゲート電圧で発生していたトンネル率の低いトンネルパス（長いトンネルパス）が消失し、前記一次ゲート電圧より高い前記二次ゲート電圧に向けてゲート電圧を上げていくと、突如、トンネル率の高いトンネルパス（短いトンネルパス）が現れ、ドレイン電流が急峻な立ち上がりを見せることとなる。
この様子を図５、図６（ａ），（ｂ）を参照しつつ説明する。なお、図５は、改変されたトンネル電界効果トランジスタのドレイン電流－ゲート電圧特性を示す図であり、図６（ａ）は、一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（２）であり、図６（ｂ）は、二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（２）である。
図５に示すように、前記一次ゲート電圧（０．６Ｖ、図中（ａ）で示す）付近では、ドレイン電流の立ち上がりが確認されず、前記一次ゲート電圧より高い前記二次ゲート電圧に向けてゲート電圧を上げていくと、１Ｖ付近のゲート電圧で急峻な立ち上がりのドレイン電流－ゲート電圧特性が確認される。このドレイン電流の立ち上がりは、図５中に点線で示すトンネル電界効果トランジスタ１００におけるドレイン電流の立ち上がりと比較して、極めて急峻であり、ＯＦＦ電流の発生を大幅に省くことができている。
前記一次ゲート電圧では、図６（ａ）に示すように、トンネル電界効果トランジスタ１００で発生していた長いトンネルパス（図４（ａ）参照）が消失し、前記二次ゲート電圧では、図６（ｂ）に示すように、トンネル率が高い、短いトンネルパスが発生していることが確認される。
このことは、前記ゲート部で制御されるチャネル領域１０２の部分を狭くする、つまり、ソース領域１０１の延在端をゲート電極１０６ａ，ｂのドレイン領域１０３側の側面付近の位置にまで延在させると、トンネル率が低い、長いトンネルパスを発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりが得られ、延いては、ドレイン電流の優れたＯＮ／ＯＦＦ比特性が得られることを意味する。
すると、これまで前記一次ゲート電圧で発生していたトンネル率の低いトンネルパス（長いトンネルパス）が消失し、前記一次ゲート電圧より高い前記二次ゲート電圧に向けてゲート電圧を上げていくと、突如、トンネル率の高いトンネルパス（短いトンネルパス）が現れ、ドレイン電流が急峻な立ち上がりを見せることとなる。
この様子を図５、図６（ａ），（ｂ）を参照しつつ説明する。なお、図５は、改変されたトンネル電界効果トランジスタのドレイン電流－ゲート電圧特性を示す図であり、図６（ａ）は、一次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（２）であり、図６（ｂ）は、二次ゲート電圧におけるバンド間トンネルによるキャリア生成量の空間分布を示す図（２）である。
図５に示すように、前記一次ゲート電圧（０．６Ｖ、図中（ａ）で示す）付近では、ドレイン電流の立ち上がりが確認されず、前記一次ゲート電圧より高い前記二次ゲート電圧に向けてゲート電圧を上げていくと、１Ｖ付近のゲート電圧で急峻な立ち上がりのドレイン電流－ゲート電圧特性が確認される。このドレイン電流の立ち上がりは、図５中に点線で示すトンネル電界効果トランジスタ１００におけるドレイン電流の立ち上がりと比較して、極めて急峻であり、ＯＦＦ電流の発生を大幅に省くことができている。
前記一次ゲート電圧では、図６（ａ）に示すように、トンネル電界効果トランジスタ１００で発生していた長いトンネルパス（図４（ａ）参照）が消失し、前記二次ゲート電圧では、図６（ｂ）に示すように、トンネル率が高い、短いトンネルパスが発生していることが確認される。
このことは、前記ゲート部で制御されるチャネル領域１０２の部分を狭くする、つまり、ソース領域１０１の延在端をゲート電極１０６ａ，ｂのドレイン領域１０３側の側面付近の位置にまで延在させると、トンネル率が低い、長いトンネルパスを発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりが得られ、延いては、ドレイン電流の優れたＯＮ／ＯＦＦ比特性が得られることを意味する。
本発明は、前記知見に基づくものであり、前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
ただし、前記式（２）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示す。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
＜２＞ ＬＴＧが、更に下記式（４）の条件を満たす前記＜１＞に記載のトンネル電界効果トランジスタ。
ただし、前記式（４）中、ＴＯＸは、ゲート絶縁膜の厚みを示し、εＯＸは、ゲート絶縁膜形成材料の比誘電率を示し、εＳＷは、絶縁部形成材料の比誘電率を示し、βは、ソース領域の延在端の位置での電界集中による電界の増幅係数を示す。
＜３＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（３）及び式（５）の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
ただし、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
また、前記式（５）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。
＜４＞ 半導体層の形成材料が、Ｓｉ及びＧｅのいずれかである前記＜１＞から＜３＞のいずれかに記載のトンネル電界効果トランジスタ。
＜５＞ 半導体層の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造、及び、シリコン酸化膜上に前記半導体層と前記ゲート部とがこの順で配されるＳＯＩ構造のいずれかの構造を有する前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタ。
＜６＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
ただし、前記式（２）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示す。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
＜７＞ ＬＴＧが、更に下記式（４）の条件を満たす前記＜６＞に記載のトンネル電界効果トランジスタの設計方法。
ただし、前記式（４）中、ＴＯＸは、ゲート絶縁膜の厚みを示し、εＯＸは、ゲート絶縁膜形成材料の比誘電率を示し、εＳＷは、絶縁部形成材料の比誘電率を示し、βは、ソース領域の延在端の位置での電界集中による電界の増幅係数を示す。
＜８＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（３）及び式（５）の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
ただし、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
また、前記式（５）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。
＜１＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
＜２＞ ＬＴＧが、更に下記式（４）の条件を満たす前記＜１＞に記載のトンネル電界効果トランジスタ。
＜３＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（３）及び式（５）の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式（５）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。
＜４＞ 半導体層の形成材料が、Ｓｉ及びＧｅのいずれかである前記＜１＞から＜３＞のいずれかに記載のトンネル電界効果トランジスタ。
＜５＞ 半導体層の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造、及び、シリコン酸化膜上に前記半導体層と前記ゲート部とがこの順で配されるＳＯＩ構造のいずれかの構造を有する前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタ。
＜６＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
＜７＞ ＬＴＧが、更に下記式（４）の条件を満たす前記＜６＞に記載のトンネル電界効果トランジスタの設計方法。
＜８＞ ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（３）及び式（５）の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式（５）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。
本発明によれば、従来技術における前記諸問題を解決することができ、ドレイン電流のＯＮ／ＯＦＦ比特性の向上に資するトンネル電界効果トランジスタ及びその設計方法を提供することができる。
（トンネル電界効果トランジスタ及びその設計方法）
本発明のトンネル電界効果トランジスタ及びその設計方法について、図面を参照しつつ説明する。
本発明のトンネル電界効果トランジスタ及びその設計方法について、図面を参照しつつ説明する。
＜第１実施形態＞
第１実施形態について、図７を参照しつつ説明する。図７は、第１実施形態に係るトンネル電界効果トランジスタ１０の構成を説明する説明図である。
トンネル電界効果トランジスタ１０は、半導体層４、第１のゲート部、第２のゲート部、絶縁部７ａ，ｂを有する。
第１実施形態について、図７を参照しつつ説明する。図７は、第１実施形態に係るトンネル電界効果トランジスタ１０の構成を説明する説明図である。
トンネル電界効果トランジスタ１０は、半導体層４、第１のゲート部、第２のゲート部、絶縁部７ａ，ｂを有する。
＜半導体層＞
半導体層４は、ソース領域１、ソース領域１に隣接して配され、その境界面をソース領域１中のキャリアをトンネル通過させるトンネル接合面とするチャネル領域２、及び、チャネル領域２に隣接して配され、チャネル領域２からキャリアが輸送されるドレイン領域３で形成される。つまり、半導体層４は、その層内方向において、チャネル領域２を介してソース領域１とドレイン領域３とを対向配置させて形成される。
半導体層４は、ソース領域１、ソース領域１に隣接して配され、その境界面をソース領域１中のキャリアをトンネル通過させるトンネル接合面とするチャネル領域２、及び、チャネル領域２に隣接して配され、チャネル領域２からキャリアが輸送されるドレイン領域３で形成される。つまり、半導体層４は、その層内方向において、チャネル領域２を介してソース領域１とドレイン領域３とを対向配置させて形成される。
前記トンネル接合面は、前記チャネル領域の価電子帯、伝導帯のエネルギーレベルがソース領域１からチャネル領域２にかけて急激に変化するように、ソース領域１及びチャネル領域２を形成することで得られる。より具体的には、ソース領域１とチャネル領域２の界面において、急峻な不純物物質の濃度差を付与すること、前記エネルギーレベル差が大きい材料のヘテロ接合を形成することなどにより得ることができる。
このようなトンネル接合面を有する前記半導体層の形成方法としては、特に制限はなく、例えば、前記半導体層を形成する半導体材料に、異なる不純物物質をイオン注入して、ソース領域１及びドレイン領域３を形成する方法が挙げられる。
前記半導体材料としては、特に制限はなく、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及びこれらの合金（ＳｉＧｅ）が挙げられ、こうした半導体材料で形成される公知の半導体基板を用いることができる。
前記半導体材料としては、特に制限はなく、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及びこれらの合金（ＳｉＧｅ）が挙げられ、こうした半導体材料で形成される公知の半導体基板を用いることができる。
また、前記イオン注入される前記不純物物質としては、ソース領域１及びドレイン領域３において、キャリアを生じさせる材料であれば、特に制限はなく、例えば、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。
また、前記イオン注入方法としては、特に制限はなく、公知のイオン注入方法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体材料の層に対して、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等の原料ガス、固体Ｐ、固体Ａｓ等の原料固体をイオン源として、前記半導体材料の層に対して打ち込むことで実施することができる。
ソース領域１及びドレイン領域３の形成方法としては、前記イオン注入後、前記不純物物質を活性化アニールにより活性化させる方法が挙げられる。
前記活性化アニールの方法としては、特に制限はなく、公知の活性化アニールと同様に実施することができ、例えば、ハロゲンランプを用いて光を照射し、加熱する方法が挙げられる。
この場合、前記半導体材料の層中、ソース領域１及びドレイン領域３以外の部分がチャネル領域２とされる。
また、前記イオン注入方法としては、特に制限はなく、公知のイオン注入方法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体材料の層に対して、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等の原料ガス、固体Ｐ、固体Ａｓ等の原料固体をイオン源として、前記半導体材料の層に対して打ち込むことで実施することができる。
ソース領域１及びドレイン領域３の形成方法としては、前記イオン注入後、前記不純物物質を活性化アニールにより活性化させる方法が挙げられる。
前記活性化アニールの方法としては、特に制限はなく、公知の活性化アニールと同様に実施することができ、例えば、ハロゲンランプを用いて光を照射し、加熱する方法が挙げられる。
この場合、前記半導体材料の層中、ソース領域１及びドレイン領域３以外の部分がチャネル領域２とされる。
また、前記半導体材料としては、Ｓｉ、Ｇｅ、ＳｉＧｅ合金以外に、化合物半導体材料である、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＰ等を用いてもよい。
この場合、単一の化合物半導体で半導体層４を形成してもよく、複数の化合物半導体材料のヘテロ接合により、前記トンネル接合面を有する半導体層４を形成してもよい。
前者の場合、ソース領域１、チャネル領域２及びドレイン領域３を形成する方法としては、Ｓｉ、Ｇｅ、ＳｉＧｅ合金の場合と同様に、前記不純物物質をイオン注入して、ソース領域１及びドレイン領域３を形成し、これ以外の領域をチャネル領域２とする方法が挙げられる。
また、後者の場合、ソース領域１、チャネル領域２及びドレイン領域３を形成する方法としては、例えば、ソース領域１をＩｎＡｓで形成し、ドレイン領域３をＩｎＰで形成し、チャネル領域２をＩｎＧａＡｓで形成して、領域界面におけるエネルギーレベル差が大きいヘテロ接合とし、ソース領域１及びチャネル領域２のヘテロ接合面を前記トンネル接合面とする方法が挙げられる。
なお、前記ヘテロ接合としては、Ｓｉ、Ｇｅ、ＳｉＧｅ合金と、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＰ等との任意の組み合わせで形成してもよい。
この場合、単一の化合物半導体で半導体層４を形成してもよく、複数の化合物半導体材料のヘテロ接合により、前記トンネル接合面を有する半導体層４を形成してもよい。
前者の場合、ソース領域１、チャネル領域２及びドレイン領域３を形成する方法としては、Ｓｉ、Ｇｅ、ＳｉＧｅ合金の場合と同様に、前記不純物物質をイオン注入して、ソース領域１及びドレイン領域３を形成し、これ以外の領域をチャネル領域２とする方法が挙げられる。
また、後者の場合、ソース領域１、チャネル領域２及びドレイン領域３を形成する方法としては、例えば、ソース領域１をＩｎＡｓで形成し、ドレイン領域３をＩｎＰで形成し、チャネル領域２をＩｎＧａＡｓで形成して、領域界面におけるエネルギーレベル差が大きいヘテロ接合とし、ソース領域１及びチャネル領域２のヘテロ接合面を前記トンネル接合面とする方法が挙げられる。
なお、前記ヘテロ接合としては、Ｓｉ、Ｇｅ、ＳｉＧｅ合金と、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＰ等との任意の組み合わせで形成してもよい。
なお、トンネル電界効果トランジスタ１０としては、Ｐ型動作、Ｎ型動作のいずれも実現可能であり、前記Ｐ型動作させる場合は、ソース領域１をＮ型の半導体領域とし、ドレイン領域３をＰ型の半導体領域とし、前記Ｎ型動作させる場合は、ソース領域１をＰ型の半導体領域とし、ドレイン領域３をＮ型の半導体領域とすればよい。
＜ゲート部＞
前記第１のゲート部は、半導体層４上にゲート絶縁膜５ａとゲート電極６ａとをこの順で配して形成され、柱状の構造とされる。
また、前記第２のゲート部は、前記第１のゲート部が配される半導体層４の面を上面として、底面上の対向位置に配され、半導体層４の底面上にゲート絶縁膜５ｂとゲート電極６ｂとをこの順で配して形成され、柱状の構造とされる。
即ち、トンネル電界効果トランジスタ１０は、半導体層４の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造とされる。なお、トンネル電界効果トランジスタ１０は、半導体層４の厚みの中心を通るチャネル方向の線を対象軸とした線対称の構造とされるが、前記第１のゲート部と前記第２のゲート部とで、対称性のない構造としてもよく、後述のＬＴＧの条件についても、前記第１のゲート部と前記第２のゲート部との少なくともいずれかとの関係で、満足するものであればよい。
前記第１のゲート部は、半導体層４上にゲート絶縁膜５ａとゲート電極６ａとをこの順で配して形成され、柱状の構造とされる。
また、前記第２のゲート部は、前記第１のゲート部が配される半導体層４の面を上面として、底面上の対向位置に配され、半導体層４の底面上にゲート絶縁膜５ｂとゲート電極６ｂとをこの順で配して形成され、柱状の構造とされる。
即ち、トンネル電界効果トランジスタ１０は、半導体層４の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造とされる。なお、トンネル電界効果トランジスタ１０は、半導体層４の厚みの中心を通るチャネル方向の線を対象軸とした線対称の構造とされるが、前記第１のゲート部と前記第２のゲート部とで、対称性のない構造としてもよく、後述のＬＴＧの条件についても、前記第１のゲート部と前記第２のゲート部との少なくともいずれかとの関係で、満足するものであればよい。
また、変形例として、トンネル電界効果トランジスタ１０は、前記ダブルゲート構造に代えて、シリコン酸化膜（ＢＯＸ層）上に半導体層４と前記第１のゲート部に相当するゲート部がこの順で配されるＳＯＩ構造で構成されてもよい。
ゲート絶縁膜５ａ，ｂの形成方法としては、特に制限はなく、ＡＬＤ（Atomic Layer Deposition）法、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法が挙げられる。
ゲート絶縁膜５ａ，ｂの形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
ゲート絶縁膜５ａ，ｂの形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
ゲート電極６ａ，ｂの形成方法としては、特に制限はなく、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ａｌ、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、Ａｌ、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
－絶縁部－
絶縁部７ａは、ゲート電極６ａの側面を覆うように配され、絶縁部７ｂは、ゲート電極６ｂの側面を覆うように配される。なお、本例では、絶縁部７ａ，ｂが、前記第１のゲート部又は前記第２のゲート部の側面を覆うように配される。
絶縁部７ａ，ｂの形成方法としては、特に制限はなく、ＡＬＤ法、スパッタリング法、ＣＶＤ法が挙げられる。
絶縁部７ａ，ｂの形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２等が挙げられる。
なお、絶縁部７ａ，ｂは、外部との絶縁性を確保するための絶縁性サイドウォール、層間絶縁膜に相当し、これら公知の部材と同様に形成することができる。
絶縁部７ａは、ゲート電極６ａの側面を覆うように配され、絶縁部７ｂは、ゲート電極６ｂの側面を覆うように配される。なお、本例では、絶縁部７ａ，ｂが、前記第１のゲート部又は前記第２のゲート部の側面を覆うように配される。
絶縁部７ａ，ｂの形成方法としては、特に制限はなく、ＡＬＤ法、スパッタリング法、ＣＶＤ法が挙げられる。
絶縁部７ａ，ｂの形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２等が挙げられる。
なお、絶縁部７ａ，ｂは、外部との絶縁性を確保するための絶縁性サイドウォール、層間絶縁膜に相当し、これら公知の部材と同様に形成することができる。
－構造－
トンネル電界効果トランジスタ１０としては、ゲート絶縁膜５ａ側の面である前記第１のゲート部の底面下にソース領域１の一部が配され、前記底面とこのソース領域１の一部とが接する構造とされる。即ち、前記第１のゲート部とソース領域１とが離間されず、接する構造とされる。
また、前記第２のゲート部とソース領域１との関係も、前記線対称の構造から前記第１のゲート部とソース領域１との関係と同様とされる。
トンネル電界効果トランジスタ１０としては、ゲート絶縁膜５ａ側の面である前記第１のゲート部の底面下にソース領域１の一部が配され、前記底面とこのソース領域１の一部とが接する構造とされる。即ち、前記第１のゲート部とソース領域１とが離間されず、接する構造とされる。
また、前記第２のゲート部とソース領域１との関係も、前記線対称の構造から前記第１のゲート部とソース領域１との関係と同様とされる。
また、トンネル電界効果トランジスタ１０は、半導体層４中にゲート電極６ａ，ｂとドレイン領域３とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造とされる。つまり、ゲート電極６ａ（ゲート電極６ｂ）に最も近いゲート電極６ａ（ゲート電極６ｂ）の側面（図７中右側の側面）位置をドレイン側基準位置として、前記ドレイン側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向する半導体層４の位置と、ドレイン領域３との間の最短距離であるＬＯＦＦを、後述のＬＴＧとの関係で、ソース領域１とドレイン領域３とを結ぶトンネルパスの形成により、前記キャリアがソース領域１－ドレイン領域３間を移動する直接トンネルを規制するドレインオフセット長として設定することで、前記ドレインオフセット構造が得られる。
－位置関係－
トンネル電界効果トランジスタ１０では、前記第１のゲート部（前記第２のゲート）で制御されるチャネル領域２の部分を狭くする、つまり、ソース領域１の延在端をゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面付近の位置にまで延在させると、トンネル率が低い、長いトンネルパスを発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりが得られ、延いては、ドレイン電流の優れたＯＮ／ＯＦＦ比特性が得られることを原理として設計される。
そのため、ソース領域１の前記延在端とゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面との位置関係が本発明における技術の核となる。
以下では、この位置関係について詳細に説明を加える。
トンネル電界効果トランジスタ１０では、前記第１のゲート部（前記第２のゲート）で制御されるチャネル領域２の部分を狭くする、つまり、ソース領域１の延在端をゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面付近の位置にまで延在させると、トンネル率が低い、長いトンネルパスを発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりが得られ、延いては、ドレイン電流の優れたＯＮ／ＯＦＦ比特性が得られることを原理として設計される。
そのため、ソース領域１の前記延在端とゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面との位置関係が本発明における技術の核となる。
以下では、この位置関係について詳細に説明を加える。
－－ＬＴＧの上限－－
先ず、ソース領域１の前記延在端がゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面付近にあれば、前記原理を適用できることが明白であることから、逆にソース領域１の前記延在端とゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面とがどの程度離れていても前記原理を適用できるかとの観点から説明を行う。
先ず、ソース領域１の前記延在端がゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面付近にあれば、前記原理を適用できることが明白であることから、逆にソース領域１の前記延在端とゲート電極６ａ（ゲート電極６ｂ）のドレイン領域３側の側面とがどの程度離れていても前記原理を適用できるかとの観点から説明を行う。
トンネル電界効果トランジスタ１０では、ソース領域１－ドレイン領域３間のチャネル方向と平行な方向のゲート電極６ａ（ゲート電極６ｂ）の幅であるゲート長をＬＧとし、ソース領域１に最も近いゲート電極６ａ（ゲート電極６ｂ）の側面（図７中、左側の側面）位置をソース側基準位置として、前記ソース側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向するソース領域１中の位置から前記チャネル方向と平行な方向でドレイン領域３に向けて延在させた分のソース領域１の延在距離をＬＯＶとしたとき、下記式（１）で表され、ドレイン領域３に最も近いゲート電極６ａ（ゲート電極６ｂ）の側面（図７中、右側の側面）位置を前記ドレイン側基準位置として、ドレイン領域３に向けて最も延在させたソース領域１の前記延在端の位置と、前記ドレイン側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向する半導体層４中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすように設計される。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、ソース領域１とドレイン領域３とを結ぶトンネルパスの形成により、前記キャリアがソース領域１－ドレイン領域３間を移動する直接トンネルを規制するソース領域１－ドレイン領域３間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。
なお、前記式（３）の条件は、前記ドレインオフセット構造として、ソース領域１とドレイン領域３とを結ぶトンネルパスの形成により、前記キャリアがソース領域１－ドレイン領域３間を移動する直接トンネルを規制するためにドレインオフセット長ＬＯＦＦが満たすべき条件である、ＬＯＦＦ＞Ｌｄｉｒｅｃｔ－ＬＴＧの条件から導かれる。
また、前記式（３）中のＬｄｉｒｅｃｔとしては、材料固有の値を持つことが知られており、公知の情報から設定される。例えば、ソース領域１及びチャネル領域２の形成材料がＳｉの場合は、３０ｎｍ程度とされる。
また、前記式（３）中のＬｄｉｒｅｃｔとしては、材料固有の値を持つことが知られており、公知の情報から設定される。例えば、ソース領域１及びチャネル領域２の形成材料がＳｉの場合は、３０ｎｍ程度とされる。
以下、前記式（２）の条件を採用する理由について説明する。
また、以下では、前記ドレイン側基準位置（ゼロ）を基準としてドレイン領域３からソース領域１に向かう前記チャネル方向と平行な方向のＬＴＧの値を正の値（上限側）とし、ソース領域１からドレイン領域３に向かう前記チャネル方向と平行な方向のＬＴＧの値を負の値（下限側）として説明する。
ＬＴＧを正の値として大きな値を設定し、従来のトンネル電界効果トランジスタ１００（図２参照）の構成に近づけていくと、トンネル率が低い、長いトンネルパスの発生を抑制することができなくなり、ドレイン電流のＯＮ／ＯＦＦ比向上の効果が失われる。
先ず、ＯＮ／ＯＦＦ比向上の効果を議論するため、トンネル電界効果トランジスタ１０のＯＮ状態について説明する。
トンネル電界効果トランジスタ１０では、図８中の矢印で示すように、高いゲート電圧が掛かり、ソース領域１の前記延在端近傍における空乏化が進むと、ゲート電圧によるトンネル距離の変化が緩やかになり、結果としてドレイン電流の増大が鈍ってくる。なお、図８は、ゲート電圧が高くなるにつれてドレイン電流の増大が鈍ることを示す説明図である。
トンネル電界効果トランジスタ１０では、図９に示すように、十分高いゲート電圧が掛かると、ソース領域１の前記延在端近傍におけるキャリア濃度が真性キャリア濃度まで空乏化し、トンネル先となる蓄積層２’が前記延在端まで伸びる。この状態をＯＮ状態と定義する。なお、図９は、ＯＮ状態を説明するためのソース領域－チャネル領域の部分拡大図である。
ＯＮ状態では、最短のトンネル距離がチャネル領域２の厚み方向と略同一の方向で決まり、その距離は、ソース領域１の上端側の空乏層幅Ｗｄｅｐ程度となる。
また、ＯＮ状態では、前記最短のトンネル距離が空乏層幅Ｗｄｅｐから大きく変化しなくなるため、図８に示すようにゲート電圧上昇に対するドレイン電流の増大が小さくなる。
また、以下では、前記ドレイン側基準位置（ゼロ）を基準としてドレイン領域３からソース領域１に向かう前記チャネル方向と平行な方向のＬＴＧの値を正の値（上限側）とし、ソース領域１からドレイン領域３に向かう前記チャネル方向と平行な方向のＬＴＧの値を負の値（下限側）として説明する。
ＬＴＧを正の値として大きな値を設定し、従来のトンネル電界効果トランジスタ１００（図２参照）の構成に近づけていくと、トンネル率が低い、長いトンネルパスの発生を抑制することができなくなり、ドレイン電流のＯＮ／ＯＦＦ比向上の効果が失われる。
先ず、ＯＮ／ＯＦＦ比向上の効果を議論するため、トンネル電界効果トランジスタ１０のＯＮ状態について説明する。
トンネル電界効果トランジスタ１０では、図８中の矢印で示すように、高いゲート電圧が掛かり、ソース領域１の前記延在端近傍における空乏化が進むと、ゲート電圧によるトンネル距離の変化が緩やかになり、結果としてドレイン電流の増大が鈍ってくる。なお、図８は、ゲート電圧が高くなるにつれてドレイン電流の増大が鈍ることを示す説明図である。
トンネル電界効果トランジスタ１０では、図９に示すように、十分高いゲート電圧が掛かると、ソース領域１の前記延在端近傍におけるキャリア濃度が真性キャリア濃度まで空乏化し、トンネル先となる蓄積層２’が前記延在端まで伸びる。この状態をＯＮ状態と定義する。なお、図９は、ＯＮ状態を説明するためのソース領域－チャネル領域の部分拡大図である。
ＯＮ状態では、最短のトンネル距離がチャネル領域２の厚み方向と略同一の方向で決まり、その距離は、ソース領域１の上端側の空乏層幅Ｗｄｅｐ程度となる。
また、ＯＮ状態では、前記最短のトンネル距離が空乏層幅Ｗｄｅｐから大きく変化しなくなるため、図８に示すようにゲート電圧上昇に対するドレイン電流の増大が小さくなる。
したがって、ＯＮ状態における前記キャリアのトンネル距離ｌｔ＿ＯＮは、図９に示す、ソース領域１の上端側の空乏層幅Ｗｄｅｐで近似させることができ、下記式（Ａ）で表すことができる。
空乏層幅Ｗｄｅｐは、更に単純な空乏層近似のもとで、下記式（Ｂ）で表すことができる。
また、バンド間トンネル電流（ＩＢＴＢＴ）は、一般に下記式（Ｃ）で表されるキャリア生成レート（ＧＢＴＢＴ）の式の最大値に比例する。
なお、前記参考文献１は、下記参考文献２で提唱されるKaneの式及びKaneの物理パラメータを詳細に検討したうえで、これらが詳述された文献であり、前記式（Ｃ）では、前記参考文献１の記載に従って、Ａ，Ｂ，Ｐ及びＦ０のそれぞれが設定される。
参考文献１：K. H. Kao et al., IEEE Trans. Electron Devices 59, 292 (2012)
参考文献２： Kane, J. Appl. Phys. 32, 83 (1961)
ここで、非局所電界Ｆと、材料の実効的なバンドギャップＥｇｅｆｆと、キャリアのトンネル距離ｌｔ＿ＯＮとの間には、下記式（Ｄ）で表される関係がある。
したがって、前記式（Ｃ）は、前記式（Ｄ）の関係から下記式（Ｅ）のように表すことができる。
材料の実効的なバンドギャップＥｇｅｆｆは、トンネル電界効果トランジスタ１０がＮ型動作であるときは、下記式（Ｆ）で表され、トンネル電界効果トランジスタ１０がＰ型動作であるときは、下記式（Ｇ）で表される。
ただし、前記式（Ｆ），（Ｇ）中のＥＣ＿Ｓは、ソース領域１の形成材料の伝導帯エネルギーを示し、ＥＶ＿Ｓは、ソース領域１の形成材料の価電子帯エネルギーを示し、ＥＣ＿ＣＨは、チャネル領域２の形成材料の伝導帯エネルギーを示し、ＥＶ＿ＣＨは、チャネル領域２の形成材料の価電子帯エネルギーを示す。
なお、ソース領域１とチャネル領域２とが単一の半導体材料で形成され、前記トンネル接合面が前記ホモ接合で形成される場合、材料の実効的なバンドギャップＥｇｅｆｆは、この単一の半導体材料のエネルギーギャップＥｇと等しいが、図１０に示す例のように、ソース領域１とチャネル領域２とが異なる半導体材料で形成され、前記トンネル接合面が前記ヘテロ接合で形成される場合は、前記式（Ｆ），（Ｇ）に従って取り扱う必要がある。なお、図１０は、Ｎ型動作のヘテロ接合型トンネル電界効果トランジスタのＥｇｅｆｆを説明する説明図である。
前記式（Ｅ）から理解されるように、ドレイン電流の電流値は、ｅｘｐ項の指数によって大きく左右されるため、ドレイン電流の変化は、このｅｘｐ項に着目すればよい。
ＯＦＦ電流のラインを決めるＯＮ／ＯＦＦ電流比をＲＯＮＯＦＦとすると、前記式（Ｅ）のｅｘｐ項の大きさの比較と、前記式（Ａ）で表されるＯＮ状態のトンネル距離ｌｔ＿ＯＮとから、トンネル電界効果トランジスタ１０のＯＦＦ状態において、前記キャリアがソース領域１から前記トンネル接合面を介してチャネル領域２に移動する最短のトンネル距離を示すｌｔ＿ＯＦＦは、下記式（Ｈ）で表すことができる。
ＯＦＦ電流のラインを決めるＯＮ／ＯＦＦ電流比をＲＯＮＯＦＦとすると、前記式（Ｅ）のｅｘｐ項の大きさの比較と、前記式（Ａ）で表されるＯＮ状態のトンネル距離ｌｔ＿ＯＮとから、トンネル電界効果トランジスタ１０のＯＦＦ状態において、前記キャリアがソース領域１から前記トンネル接合面を介してチャネル領域２に移動する最短のトンネル距離を示すｌｔ＿ＯＦＦは、下記式（Ｈ）で表すことができる。
このｌｔ＿ＯＦＦの長さは、トンネル率が低い、長いトンネルパスが取り得るトンネル距離の中で、長さが最も短かいトンネル距離の長さに相当し、このトンネルパスよりも短い長さのトンネルパスに由来するキャリアの移動のみを許容することとすれば、ドレイン電流の急峻な立ち上がりの効果を享受することができる。
つまり、ＬＴＧをｌｔ＿ＯＦＦ未満とする前記式（２）の条件を満足させると、トンネル率が低い、長いトンネルパスによるドレイン電流を発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりの効果のみを享受することができる。
つまり、ＬＴＧをｌｔ＿ＯＦＦ未満とする前記式（２）の条件を満足させると、トンネル率が低い、長いトンネルパスによるドレイン電流を発生させずに、トンネル率が高い、短いトンネルパスによるドレイン電流の急峻な立ち上がりの効果のみを享受することができる。
例えば、トンネル電界効果トランジスタ１０が、ソース領域１及びチャネル領域２がＳｉで形成され、ソース領域１の不純物濃度が２×１０２０ｃｍ－３であり、φＢが０．５Ｖであると想定すると、前記式（Ａ）から、ｌｔ＿ＯＮは、１．８ｎｍと見積もることができ、また、要求するＲＯＮＯＦＦを１０７に設定すれば、前記式（Ｈ）からｌｔ＿ＯＦＦを１１．３ｎｍと見積もることができる。
よって、この想定におけるＬＴＧの条件は、前記式（２）に従って、ＬＴＧ＜１１．３ｎｍとして設定することができる。
なお、前記式（２）の条件が妥当であることは、後述のシミュレーション試験の検証結果からも裏付けられる。
よって、この想定におけるＬＴＧの条件は、前記式（２）に従って、ＬＴＧ＜１１．３ｎｍとして設定することができる。
なお、前記式（２）の条件が妥当であることは、後述のシミュレーション試験の検証結果からも裏付けられる。
－ＬＴＧの下限－
ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が０又は負の値、つまり、ソース領域１の前記延在端が前記ドレイン側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向する半導体層４中の位置にあるか又はこの位置を突き抜けてソース領域１の前記延在端をドレイン領域３に近づけると、ソース領域１－ドレイン領域３間で直接トンネルが生じ、その直接トンネル電流が無視しづらい大きさになり得る。そのため、ＬＴＧが下記式（３）を満たすことが求められる。
ＬＯＦＦは、原理的にいくらでも大きく設定することができるが、ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が０又は負の値である場合、大きくし過ぎると、トンネル電界効果トランジスタ１０が大型化するため、微細化の観点から６０ｎｍ以下が好ましい。
以上のように、前記式（３）が与えるＬＴＧの下限は、ドレインオフセット長ＬＯＦＦ に依存して幅広く設定される。しかし、後述するソース領域１の空乏化の条件から、トンネル電界効果トランジスタ１０では、前記式（３）の条件に加えて、下記式（４）で与えられるＬＴＧの条件を満たすことが求められる。
ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が０又は負の値、つまり、ソース領域１の前記延在端が前記ドレイン側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向する半導体層４中の位置にあるか又はこの位置を突き抜けてソース領域１の前記延在端をドレイン領域３に近づけると、ソース領域１－ドレイン領域３間で直接トンネルが生じ、その直接トンネル電流が無視しづらい大きさになり得る。そのため、ＬＴＧが下記式（３）を満たすことが求められる。
以上のように、前記式（３）が与えるＬＴＧの下限は、ドレインオフセット長ＬＯＦＦ に依存して幅広く設定される。しかし、後述するソース領域１の空乏化の条件から、トンネル電界効果トランジスタ１０では、前記式（３）の条件に加えて、下記式（４）で与えられるＬＴＧの条件を満たすことが求められる。
以下、前記下限についての前記式（４）の条件を詳述する。
ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が０又は負の値を持つ場合の構成について、特に、負の値を持つ場合を例に説明する。
この場合、ソース領域１の前記延在端が前記ドレイン側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向する半導体層４中の位置を突き抜けた位置に存在する。このソース領域１の突き抜けた部分は、絶縁部７ａ（絶縁部７ｂ）と接する。
そのため、ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が負の値を持つ場合、ＯＮ状態となるためには、ソース領域１において、前記第１のゲート部（前記第２のゲート部）に接する部分に加え、絶縁部７ａ（絶縁部７ｂ）に接する部分についても空乏化され、ソース領域１中のキャリアのトンネル先がチャネル領域２中に形成される必要がある。
このことは、絶縁部７ａ（絶縁部ｂ）を介したフリンジ電界がソース領域１の前記延在端を空乏化できるほど強いゲート電圧を加えないと、ＯＮ電流が得られないことを意味し、具体的には、図１１に示すソース領域１の「－ＬＴＧ」で示す部分全体が空乏化されるまで、空乏領域１’が広がらなければ、ＯＮ電流が得られない。なお、図１１は、ＬＴＧ（ＬＧ－ＬＯＶ）の値が負の値を持つ場合の前記ゲート部、ソース領域１、チャネル領域２、ドレイン領域３及び絶縁部７ａの関係を示す拡大図である。
ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が０又は負の値を持つ場合の構成について、特に、負の値を持つ場合を例に説明する。
この場合、ソース領域１の前記延在端が前記ドレイン側基準位置とゲート電極６ａ（ゲート電極６ｂ）の高さ方向で対向する半導体層４中の位置を突き抜けた位置に存在する。このソース領域１の突き抜けた部分は、絶縁部７ａ（絶縁部７ｂ）と接する。
そのため、ＬＴＧ（＝ＬＧ－ＬＯＶ）の値が負の値を持つ場合、ＯＮ状態となるためには、ソース領域１において、前記第１のゲート部（前記第２のゲート部）に接する部分に加え、絶縁部７ａ（絶縁部７ｂ）に接する部分についても空乏化され、ソース領域１中のキャリアのトンネル先がチャネル領域２中に形成される必要がある。
このことは、絶縁部７ａ（絶縁部ｂ）を介したフリンジ電界がソース領域１の前記延在端を空乏化できるほど強いゲート電圧を加えないと、ＯＮ電流が得られないことを意味し、具体的には、図１１に示すソース領域１の「－ＬＴＧ」で示す部分全体が空乏化されるまで、空乏領域１’が広がらなければ、ＯＮ電流が得られない。なお、図１１は、ＬＴＧ（ＬＧ－ＬＯＶ）の値が負の値を持つ場合の前記ゲート部、ソース領域１、チャネル領域２、ドレイン領域３及び絶縁部７ａの関係を示す拡大図である。
図１１を参照して、ゲート電極６ａのドレイン領域３に最も近い側面位置（図中、ゲート電極６ａ右下の隅部）と、ソース領域１の前記延在端上部（図中、ソース領域１右上の隅部）との間の距離Ｔｅｄｇｅは、下記式（Ｊ）で表すことができる。
ソース領域１の前記延在端上部（図中、ソース領域１右上の隅部）での電界集中による電界の増幅係数をβとすると、ソース領域１の前記延在端上部におけるフリンジ電界Ｅｆｅｄｇｅは、ゲート絶縁膜５ａによる電界ＥＯＸを用いて、下記式（Ｋ）で表される。
このフリンジ電界Ｅｆｅｄｇｅで決まるソース領域１の前記延在端の電束密度εＳＷＥｆｅｄｇｅがゲート絶縁膜５ａにおける電束密度εＯＸＥＯＸより大幅に小さくなると、ソース領域１の「－ＬＴＧ」で示す部分全体を空乏化させてＯＮ状態を得るためのゲート電圧が過大となる。
加えて、ゲート電圧によるソース領域１の前記延在端側の空乏化に関する制御性が低くなることから、ドレイン電流－ゲート電圧特性を示す急峻なスロープ特性に悪影響を与える。
そのため、ソース領域１の前記延在端の電束密度εＳＷＥｆｅｄｇｅの低減がゲート絶縁膜５ａにおける電束密度εＯＸＥＯＸの１／２までとする制限を与えると、ＬＴＧの条件として、前記式（４）で表される条件を満たす必要がある。
加えて、ゲート電圧によるソース領域１の前記延在端側の空乏化に関する制御性が低くなることから、ドレイン電流－ゲート電圧特性を示す急峻なスロープ特性に悪影響を与える。
そのため、ソース領域１の前記延在端の電束密度εＳＷＥｆｅｄｇｅの低減がゲート絶縁膜５ａにおける電束密度εＯＸＥＯＸの１／２までとする制限を与えると、ＬＴＧの条件として、前記式（４）で表される条件を満たす必要がある。
例えば、トンネル電界効果トランジスタ１０において、ＴＯＸが０．８ｎｍであり、εＳＷとεＯＸとが等しい値であり、βが１．２であると想定すると、前記式（４）から、ＬＴＧ＞－１．７５ｎｍとの条件が得られる。
ただし、絶縁部７ａの誘電率が小さい場合、前記式（４）のＬＴＧの値が負の平方根となることがある。これは、ＬＴＧが負となるソース領域１の前記延在端の空乏化が困難であることを意味し、その場合、次式、ＬＴＧ＞０が下限を与える式となる。
なお、前記式（４）の条件が妥当であることは、後述のシミュレーション試験の検証結果からも裏付けられる。
以上では、図１１に基づき、ゲート絶縁膜５ａ、ゲート電極６ａ、絶縁部７ａを例とした説明を行ったが、ゲート絶縁膜５ｂ、ゲート電極６ｂ、絶縁部７ｂについても同様の事項を適用して、前記下限を設定することができる。
ただし、絶縁部７ａの誘電率が小さい場合、前記式（４）のＬＴＧの値が負の平方根となることがある。これは、ＬＴＧが負となるソース領域１の前記延在端の空乏化が困難であることを意味し、その場合、次式、ＬＴＧ＞０が下限を与える式となる。
なお、前記式（４）の条件が妥当であることは、後述のシミュレーション試験の検証結果からも裏付けられる。
以上では、図１１に基づき、ゲート絶縁膜５ａ、ゲート電極６ａ、絶縁部７ａを例とした説明を行ったが、ゲート絶縁膜５ｂ、ゲート電極６ｂ、絶縁部７ｂについても同様の事項を適用して、前記下限を設定することができる。
なお、トンネル電界効果トランジスタ１０における半導体層４、前記第１のゲート部、前記第２のゲート部及び絶縁部７ａ，ｂについて、以上に説明したが、トンネル電界効果トランジスタ１００についての図２と、トンネル電界効果トランジスタ１０についての図７との比較から理解されるように、本発明のトンネル電界効果トランジスタは、公知のトンネル電界効果トランジスタに対し、ゲート長（ＬＧ）を狭めるだけでＬＴＧの設定を行うことができ、以上の説明にない公知の技術的事項を適用して構成することもできる。加えて、本発明のトンネル電界効果トランジスタは、公知のトンネル電界効果トランジスタの製造に用いる既存の設備を利用して製造することができ、生産性にも優れる。
＜第２実施形態＞
次に、第２実施形態について、図１２を参照しつつ説明する。図１２は、第２実施形態に係るトンネル電界効果トランジスタ２０の構成を説明する説明図である。
トンネル電界効果トランジスタ２０は、半導体層２４、第１のゲート部、第２のゲート部、絶縁部２７ａ，ｂを有する。
また、半導体層２４は、ソース領域２１、チャネル領域２２及びドレイン領域２３で形成される。
また、前記第１のゲート部は、半導体層２４上にゲート絶縁膜２５ａとゲート電極２６ａとをこの順で配して形成され、柱状の構造とされる。
また、前記第２のゲート部は、前記第１のゲート部が配される半導体層２４の面を上面として、底面上の対向位置に配され、半導体層２４の底面上にゲート絶縁膜２５ｂとゲート電極２６ｂとをこの順で配して形成され、柱状の構造とされる。
次に、第２実施形態について、図１２を参照しつつ説明する。図１２は、第２実施形態に係るトンネル電界効果トランジスタ２０の構成を説明する説明図である。
トンネル電界効果トランジスタ２０は、半導体層２４、第１のゲート部、第２のゲート部、絶縁部２７ａ，ｂを有する。
また、半導体層２４は、ソース領域２１、チャネル領域２２及びドレイン領域２３で形成される。
また、前記第１のゲート部は、半導体層２４上にゲート絶縁膜２５ａとゲート電極２６ａとをこの順で配して形成され、柱状の構造とされる。
また、前記第２のゲート部は、前記第１のゲート部が配される半導体層２４の面を上面として、底面上の対向位置に配され、半導体層２４の底面上にゲート絶縁膜２５ｂとゲート電極２６ｂとをこの順で配して形成され、柱状の構造とされる。
トンネル電界効果トランジスタ２０では、ゲート絶縁膜２５ａ側の面である前記第１のゲート部の底面下にチャネル領域２２の一部と、前記底面と平行な面とされるチャネル領域２２の一部に対する支持面が形成されるソース領域２１の一部とがこの順で配され、前記底面と前記支持面とがチャネル領域２２の一部で離間された構造を持つ。また、前記線対称の構造として、ゲート絶縁膜２５ｂ側の面である前記第２のゲート部の底面下にチャネル領域２２の一部と、前記底面と平行な面とされるチャネル領域２２の一部に対する支持面が形成されるソース領域２１の一部とがこの順で配され、前記底面と前記支持面とがチャネル領域２２の一部で離間された構造を持つ。
トンネル電界効果トランジスタ２０は、これらの構造を持つ点で、前記第１のゲート部及び前記第２のゲート部と、ソース領域１とが離間されず、接する構造とされるトンネル電界効果トランジスタ１０と相違する。
トンネル電界効果トランジスタ２０は、これらの構造を持つ点で、前記第１のゲート部及び前記第２のゲート部と、ソース領域１とが離間されず、接する構造とされるトンネル電界効果トランジスタ１０と相違する。
この相違点に基づき、トンネル電界効果トランジスタ２０では、前記式（１）で表されるＬＴＧの上限（正の値）が、前記式（２）に代えて、下記式（５）の条件を満たすことが求められる。つまり、トンネル電界効果トランジスタ２０では、前記式（１）で表されるＬＴＧが前記式（３）及び下記式（５）の各条件を満たす必要がある。
また、前記式（５）中、ｌｔ＿ＯＦＦは、トンネル電界効果トランジスタ２０のＯＦＦ状態において、前記キャリアがソース領域２１から前記トンネル接合面を介してチャネル領域２２に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。
前記式（５）の条件を満たすことが求められる理由は、次の通りである。
即ち、前記第１のゲート部（第２のゲート部）とソース領域２１とが、ＴＥＰＩの距離を持って離間されるため、前記式（Ａ）～式（Ｈ）を通じて検討を行った、トンネル率が高い、短いトンネルパスよりも短い長さのトンネルパスに由来するキャリアの移動のみを許容するＬＴＧの条件が、トンネル電界効果トランジスタ１０では、チャネル方向と平行な方向でソース領域１の前記延在端上部（下部）からゲート絶縁膜５ａ（ゲート絶縁膜５ｂ）底面におけるドレイン領域３側のドレイン領域端に至るトンネルパスに基づき設定されるのに対し、トンネル電界効果トランジスタ２０では、トンネルパスが図１２中の丸印付きの矢印の方向に延びる、ソース領域２１の延在端上部（下部）からゲート絶縁膜２５ａ（ゲート絶縁膜２５ｂ）底面におけるドレイン領域２３側のドレイン領域端に至るトンネルパスに基づき設定されるため、トンネル電界効果トランジスタ２０では、前記式（１）で表されるＬＴＧの上限（正の値）が、前記式（２）に代えて、前記式（５）を満たすことが求められる。
即ち、前記第１のゲート部（第２のゲート部）とソース領域２１とが、ＴＥＰＩの距離を持って離間されるため、前記式（Ａ）～式（Ｈ）を通じて検討を行った、トンネル率が高い、短いトンネルパスよりも短い長さのトンネルパスに由来するキャリアの移動のみを許容するＬＴＧの条件が、トンネル電界効果トランジスタ１０では、チャネル方向と平行な方向でソース領域１の前記延在端上部（下部）からゲート絶縁膜５ａ（ゲート絶縁膜５ｂ）底面におけるドレイン領域３側のドレイン領域端に至るトンネルパスに基づき設定されるのに対し、トンネル電界効果トランジスタ２０では、トンネルパスが図１２中の丸印付きの矢印の方向に延びる、ソース領域２１の延在端上部（下部）からゲート絶縁膜２５ａ（ゲート絶縁膜２５ｂ）底面におけるドレイン領域２３側のドレイン領域端に至るトンネルパスに基づき設定されるため、トンネル電界効果トランジスタ２０では、前記式（１）で表されるＬＴＧの上限（正の値）が、前記式（２）に代えて、前記式（５）を満たすことが求められる。
また、ＬＴＧの下限としては、トンネル電界効果トランジスタ１０では、前記第１のゲート部及び前記第２のゲート部と、ソース領域１とが離間されず、接する構造とされるため、ソース領域１の空乏化に対する前記式（４）の条件を満たす必要があったが、トンネル電界効果トランジスタ２０では、前記第１のゲート部及び前記第２のゲート部と、ソース領域２１とが離間され、これらの間にチャネル領域２２の一部が挟まれる構造を持つことから、ＬＴＧの長さに関わらず、ソース領域２１の前記支持面とチャネル領域２２との界面を前記トンネル接合面とするトンネルが生じ、ＯＮ状態が実現されることから、前記式（４）の条件を満たす必要はなく、前記式（３）の条件を満たす限り、原理上の制限はない。
＜その他の実施形態＞
本発明のトンネル電界効果トランジスタの実施形態として、前記第１実施形態及び前記第２実施形態を例示して説明をしたが、前記第１実施形態及び前記第２実施形態以外の公知の構造を利用して構成することを制限するものではない。
本発明のトンネル電界効果トランジスタの実施形態として、前記第１実施形態及び前記第２実施形態を例示して説明をしたが、前記第１実施形態及び前記第２実施形態以外の公知の構造を利用して構成することを制限するものではない。
例えば、本発明のトンネル電界効果トランジスタとしては、公知のTriGate構造（FINFET型とも呼ばれる）を利用して構成することができる。
図１３（ａ）～（ｃ）に前記TriGate構造を利用した構成例を示す。なお、図１３（ａ）は、TriGate構造のトンネル電界効果トランジスタの実施形態を示す斜視図であり、図１３（ｂ）は、図１３（ａ）のｙ－ｚ面におけるトランジスタ構造の要部を示す説明図であり、図１３（ｃ）は、図１３（ａ）のｘ－ｚ面におけるトランジスタ構造の要部を示す説明図である。
このTriGate構造のトンネル電界効果トランジスタにおいても、これら図１３（ａ）～（ｃ）に示す通り、前記第１実施形態について説明した前記第１のゲート部、ソース領域１、チャネル領域２及びドレイン領域３と共通するゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してＬＴＧを設定することができ、ドレイン電流のＯＮ／ＯＦＦ比向上の効果を得ることができる。
図１３（ａ）～（ｃ）に前記TriGate構造を利用した構成例を示す。なお、図１３（ａ）は、TriGate構造のトンネル電界効果トランジスタの実施形態を示す斜視図であり、図１３（ｂ）は、図１３（ａ）のｙ－ｚ面におけるトランジスタ構造の要部を示す説明図であり、図１３（ｃ）は、図１３（ａ）のｘ－ｚ面におけるトランジスタ構造の要部を示す説明図である。
このTriGate構造のトンネル電界効果トランジスタにおいても、これら図１３（ａ）～（ｃ）に示す通り、前記第１実施形態について説明した前記第１のゲート部、ソース領域１、チャネル領域２及びドレイン領域３と共通するゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してＬＴＧを設定することができ、ドレイン電流のＯＮ／ＯＦＦ比向上の効果を得ることができる。
また、本発明のトンネル電界効果トランジスタとしては、公知のGate All Around構造（GAA構造）を利用して構成することができる。
図１４（ａ）～（ｃ）に前記GAA構造を利用した構成例を示す。なお、図１４（ａ）は、GAA構造のトンネル電界効果トランジスタの実施形態を示す斜視図であり、図１４（ｂ）は、図１４（ａ）のｙ－ｚ面におけるトランジスタ構造の要部を示す説明図であり、図１４（ｃ）は、図１４（ａ）のｘ－ｚ面におけるトランジスタ構造の要部を示す説明図である。
このGAA構造のトンネル電界効果トランジスタにおいても、これら図１４（ａ）～（ｃ）に示す通り、前記第１実施形態について説明した前記第１のゲート部、前記第２のゲート部、ソース領域１、チャネル領域２及びドレイン領域３と共通する第１のゲート部、第２のゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してＬＴＧを設定することができ、ドレイン電流のＯＮ／ＯＦＦ比向上の効果を得ることができる。
図１４（ａ）～（ｃ）に前記GAA構造を利用した構成例を示す。なお、図１４（ａ）は、GAA構造のトンネル電界効果トランジスタの実施形態を示す斜視図であり、図１４（ｂ）は、図１４（ａ）のｙ－ｚ面におけるトランジスタ構造の要部を示す説明図であり、図１４（ｃ）は、図１４（ａ）のｘ－ｚ面におけるトランジスタ構造の要部を示す説明図である。
このGAA構造のトンネル電界効果トランジスタにおいても、これら図１４（ａ）～（ｃ）に示す通り、前記第１実施形態について説明した前記第１のゲート部、前記第２のゲート部、ソース領域１、チャネル領域２及びドレイン領域３と共通する第１のゲート部、第２のゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してＬＴＧを設定することができ、ドレイン電流のＯＮ／ＯＦＦ比向上の効果を得ることができる。
また、本発明のトンネル電界効果トランジスタとしては、縦型のGate All Around構造（縦型GAA構造）を利用して構成することができる。
縦型GAA構造は、ｘ方向に沿ってソース領域－ドレイン領域が形成される図１４（ａ）に示す前記GAA構造に対し、ソース領域－ドレイン領域の形成方向をｚ方向に変更したものである。図１５（ａ）は、図１４（ａ）のｘ－ｙ面と共通する面におけるトランジスタ構造の要部を示す説明図であり、図１５（ｂ）は、図１４（ａ）のｙ－ｚ面と共通する面におけるトランジスタ構造の要部を示す説明図である。
縦型GAA構造においても、これら図１５（ａ），（ｂ）に示す通り、前記第１実施形態について説明した前記第１のゲート部、ソース領域１、チャネル領域２及びドレイン領域３と共通するゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してＬＴＧを設定することができ、ドレイン電流のＯＮ／ＯＦＦ比向上の効果を得ることができる。
縦型GAA構造は、ｘ方向に沿ってソース領域－ドレイン領域が形成される図１４（ａ）に示す前記GAA構造に対し、ソース領域－ドレイン領域の形成方向をｚ方向に変更したものである。図１５（ａ）は、図１４（ａ）のｘ－ｙ面と共通する面におけるトランジスタ構造の要部を示す説明図であり、図１５（ｂ）は、図１４（ａ）のｙ－ｚ面と共通する面におけるトランジスタ構造の要部を示す説明図である。
縦型GAA構造においても、これら図１５（ａ），（ｂ）に示す通り、前記第１実施形態について説明した前記第１のゲート部、ソース領域１、チャネル領域２及びドレイン領域３と共通するゲート部、ソース領域、チャネル領域及びドレイン領域の位置関係を採用してＬＴＧを設定することができ、ドレイン電流のＯＮ／ＯＦＦ比向上の効果を得ることができる。
本発明の効果を検証するため、半導体素子（トランジスタ）用のＴＣＡＤ（Technology Computer Aided Design）システム（HyENEXSS）を用いて、トンネル電界効果トランジスタが持つドレイン電流のＯＮ／ＯＦＦ比の検証シミュレーション試験を行った。
なお、ＴＣＡＤシステム（HyENEXSS）には、非局所電界を用いたバンド間トンネルモデルに関する物理モデルが組み込まれたものを使用した。
具体的には、下記参考文献３に従い、伝導帯及び価電子帯の各空間分布からトンネルパスを決定し、前記トンネルパス上における平均の電界（非局所電界）を計算し、次のKaneの式からトンネル率Ｇを計算する方式を採用した。なお、Kaneの式については、下記参考文献１，２が参考となる。
参考文献１：K. H. Kao et al., IEEE Trans. Electron Devices 59, 292 (2012)
参考文献２：Kane, J. Appl. Phys. 32, 83 (1961)
参考文献３：Fukuda et al., IWCE, pp. 1-4 (2014)
なお、ＴＣＡＤシステム（HyENEXSS）には、非局所電界を用いたバンド間トンネルモデルに関する物理モデルが組み込まれたものを使用した。
具体的には、下記参考文献３に従い、伝導帯及び価電子帯の各空間分布からトンネルパスを決定し、前記トンネルパス上における平均の電界（非局所電界）を計算し、次のKaneの式からトンネル率Ｇを計算する方式を採用した。なお、Kaneの式については、下記参考文献１，２が参考となる。
参考文献１：K. H. Kao et al., IEEE Trans. Electron Devices 59, 292 (2012)
参考文献２：Kane, J. Appl. Phys. 32, 83 (1961)
参考文献３：Fukuda et al., IWCE, pp. 1-4 (2014)
（シミュレーション試験１）
シミュレーション試験１として、図１６に示す構成のダブルゲート型のトンネル電界効果トランジスタ３０を対象にシミュレーション試験を行った。なお、図１６は、シミュレーション試験１の対象としたダブルゲート型のトンネル電界効果トランジスタの構成を示す図である。
シミュレーション試験１として、図１６に示す構成のダブルゲート型のトンネル電界効果トランジスタ３０を対象にシミュレーション試験を行った。なお、図１６は、シミュレーション試験１の対象としたダブルゲート型のトンネル電界効果トランジスタの構成を示す図である。
各部の詳細は、次の通りである。
ソース領域３１は、シリコンにＰ型不純物が２×１０２０ｃｍ－３の濃度でドープされたＰ型半導体領域とした。
チャネル領域３２は、シリコンにＰ型不純物が２×１０１８ｃｍ－３の濃度でドープされたＰ型半導体領域とした。
ドレイン領域３３は、シリコンにＮ型不純物が２×１０２０ｃｍ－３の濃度でドープされたＮ型半導体領域とした。
半導体層３４の厚み（ＴＳｉ）は、１０ｎｍとした。
ゲート絶縁膜３５ａ，ｂは、それぞれＳｉＯ２で形成されることとし、幅をゲート長（ＬＧ）と同じとし、厚み（ＴＯＸ）を０．８ｎｍとした。
ゲート電極３６ａ，ｂは、Ａｌで形成されることとした。また、ゲート絶縁膜３５ａ及びゲート電極３６ａで構成される第１のゲート部と、ゲート絶縁膜３５ｂ及びゲート電極３６ｂで構成される第２のゲート部とを共通の構造とし、それぞれの高さ（ＴＧ）を５０ｎｍとした。
ここで、ゲート電極３６ａ，ｂのゲート長（ＬＧ）は、７ｎｍ～２２ｎｍの範囲で変化させて設定し、各設定ごとにシミュレーション試験を行った。また、これと関連して、ソース領域３１の延在距離ＬＯＶを１０ｎｍとし、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）を－３ｎｍ～１２ｎｍの範囲で変化させることとし、また、ドレインオフセット距離（ＬＯＦＦ）を７３ｎｍ～５８ｎｍの範囲で変化させることとした。
ソース領域３１側の絶縁部３７ａ，３７ｂ（図中、左側）は、それぞれＳｉＯ２で形成されることとし、幅（ＬＳＷ１）を６０ｎｍとし、高さを前記第１のゲート部及び前記第２のゲート部の高さ（ＴＧ）と同じとした。
ドレイン領域３３側の絶縁部３７ａ，３７ｂ（図中、右側）は、それぞれＳｉＯ２で形成されることとし、幅（ＬＳＷ２）をゲート長（ＬＧ）の変化に合せて９３ｎｍ～７８ｎｍの範囲で変化させることとし、高さを前記第１のゲート部及び前記第２のゲート部の高さ（ＴＧ）と同じとした。
なお、ゲート長（ＬＧ）の変化に関与しない各部の寸法及び各部の構成は、それぞれ、標準的なトンネル電界効果トランジスタに準じて設定するものである。
ソース領域３１は、シリコンにＰ型不純物が２×１０２０ｃｍ－３の濃度でドープされたＰ型半導体領域とした。
チャネル領域３２は、シリコンにＰ型不純物が２×１０１８ｃｍ－３の濃度でドープされたＰ型半導体領域とした。
ドレイン領域３３は、シリコンにＮ型不純物が２×１０２０ｃｍ－３の濃度でドープされたＮ型半導体領域とした。
半導体層３４の厚み（ＴＳｉ）は、１０ｎｍとした。
ゲート絶縁膜３５ａ，ｂは、それぞれＳｉＯ２で形成されることとし、幅をゲート長（ＬＧ）と同じとし、厚み（ＴＯＸ）を０．８ｎｍとした。
ゲート電極３６ａ，ｂは、Ａｌで形成されることとした。また、ゲート絶縁膜３５ａ及びゲート電極３６ａで構成される第１のゲート部と、ゲート絶縁膜３５ｂ及びゲート電極３６ｂで構成される第２のゲート部とを共通の構造とし、それぞれの高さ（ＴＧ）を５０ｎｍとした。
ここで、ゲート電極３６ａ，ｂのゲート長（ＬＧ）は、７ｎｍ～２２ｎｍの範囲で変化させて設定し、各設定ごとにシミュレーション試験を行った。また、これと関連して、ソース領域３１の延在距離ＬＯＶを１０ｎｍとし、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）を－３ｎｍ～１２ｎｍの範囲で変化させることとし、また、ドレインオフセット距離（ＬＯＦＦ）を７３ｎｍ～５８ｎｍの範囲で変化させることとした。
ソース領域３１側の絶縁部３７ａ，３７ｂ（図中、左側）は、それぞれＳｉＯ２で形成されることとし、幅（ＬＳＷ１）を６０ｎｍとし、高さを前記第１のゲート部及び前記第２のゲート部の高さ（ＴＧ）と同じとした。
ドレイン領域３３側の絶縁部３７ａ，３７ｂ（図中、右側）は、それぞれＳｉＯ２で形成されることとし、幅（ＬＳＷ２）をゲート長（ＬＧ）の変化に合せて９３ｎｍ～７８ｎｍの範囲で変化させることとし、高さを前記第１のゲート部及び前記第２のゲート部の高さ（ＴＧ）と同じとした。
なお、ゲート長（ＬＧ）の変化に関与しない各部の寸法及び各部の構成は、それぞれ、標準的なトンネル電界効果トランジスタに準じて設定するものである。
また、トンネル電界効果トランジスタ３０の構成材料に伴うパラメータの設定を行った。具体的には、次の通りである。
Ｓｉの基本物性として、次の設定を行った。
・ 比誘電率：１１．７
・ 電子親和力：４．０７ｅＶ
・ バンドギャップ：１．１２ｅＶ
トンネル電界効果トランジスタ３０の構成に応じて、前記Kaneの式におけるパラメータＡ，Ｂ，Ｐ，Ｆ０を次のように設定した。
・ Ａ：４×１０１４ｃｍ－３
・ Ｂ：１９ＭＶ／ｃｍ
・ Ｐ：２．５
・ Ｆ０：１ＭＶ／ｃｍ
キャリアの移動度に関連して、次の設定を行った。
・ 格子散乱移動度：電子１，４１７ｃｍ２Ｖ－１ｓ－１，ホール４７０ｃｍ２Ｖ－１ｓ－１
・ Masettiの不純物依存モデル、Scharfetterの水平電界モデル及びLombardiの垂直電界モデルを利用する。
ＳｉＯ２の基本物性として、次の設定を行った。
・ 比誘電率：３．９
・ 電子親和力：０．９７ｅＶ
・ バンドギャップ：９．０ｅＶ
Ａｌの基本物性として、次の設定を行った。
・ 仕事関数：４．２ｅＶ
Ｓｉの基本物性として、次の設定を行った。
・ 比誘電率：１１．７
・ 電子親和力：４．０７ｅＶ
・ バンドギャップ：１．１２ｅＶ
トンネル電界効果トランジスタ３０の構成に応じて、前記Kaneの式におけるパラメータＡ，Ｂ，Ｐ，Ｆ０を次のように設定した。
・ Ａ：４×１０１４ｃｍ－３
・ Ｂ：１９ＭＶ／ｃｍ
・ Ｐ：２．５
・ Ｆ０：１ＭＶ／ｃｍ
キャリアの移動度に関連して、次の設定を行った。
・ 格子散乱移動度：電子１，４１７ｃｍ２Ｖ－１ｓ－１，ホール４７０ｃｍ２Ｖ－１ｓ－１
・ Masettiの不純物依存モデル、Scharfetterの水平電界モデル及びLombardiの垂直電界モデルを利用する。
ＳｉＯ２の基本物性として、次の設定を行った。
・ 比誘電率：３．９
・ 電子親和力：０．９７ｅＶ
・ バンドギャップ：９．０ｅＶ
Ａｌの基本物性として、次の設定を行った。
・ 仕事関数：４．２ｅＶ
また、トンネル電界効果トランジスタ３０の動作について、次のように解析した。
トンネル電界効果トランジスタ３０の構成に基づく計算結果からドレイン電圧ＶＤを０．３Ｖとした。
前記式（Ａ）の定義に従って、キャリア分布の解析からＯＮ状態の電流を１×１０－７Ａ／μｍと決定し、ＯＦＦ電流をその１０－７倍の１×１０－１４Ａ／μｍと設定した。
以上の条件により、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）の好適な範囲は、前記式（２）及び前記（３），（４）に基づき、－１．７５ｎｍ＜ＬＴＧ＜１１．３ｎｍと計算される。
トンネル電界効果トランジスタ３０の構成に基づく計算結果からドレイン電圧ＶＤを０．３Ｖとした。
前記式（Ａ）の定義に従って、キャリア分布の解析からＯＮ状態の電流を１×１０－７Ａ／μｍと決定し、ＯＦＦ電流をその１０－７倍の１×１０－１４Ａ／μｍと設定した。
以上の条件により、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）の好適な範囲は、前記式（２）及び前記（３），（４）に基づき、－１．７５ｎｍ＜ＬＴＧ＜１１．３ｎｍと計算される。
シミュレーション試験１の試験結果を図１７に示す。図１７は、トンネル電界効果トランジスタ３０のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性を示す図である。
ＬＴＧの好適な範囲から外れる場合について、図１７に示すように、ＬＴＧが１２ｎｍのときは、標準的なトンネル電界効果トランジスタ（Standard TFET）と同様のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性であり、ＯＮ／ＯＦＦ比の向上が確認されなかった。また、ＬＴＧが－３ｎｍのときは、０Ｖ～３Ｖのゲート電圧ＶＧの範囲でドレイン電流Ｉｄの増大が確認されず、ＯＮ状態にならなかった。
一方、ＬＴＧの好適な範囲に含まれる、ＬＴＧが－１．５ｎｍ，０ｎｍ，４ｎｍ，８ｎｍである場合については、図１７に示すように、標準的なトンネル電界効果トランジスタ（Standard TFET）と比較して、ドレイン電流Ｉｄの立ち上がりが急峻であり、ＯＮ／ＯＦＦ比の向上が顕著に現れている。また、ＬＴＧの設定により、トンネル電界効果トランジスタ３０を広範な駆動電圧の範囲で動作させることができることが確認される。
また、シミュレーション試験１では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．１Ｖ刻みで複数得られるｓ値（subthreshold値）の平均値（ｓａｖｅ０．１Ｖ値）のうち、最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）が、以下に示すように６０ｍＶ／ｄｅｃａｄｅを下回る結果となっている。なお、この最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）は、０．１Ｖ刻みで前記ゲート電圧を変動させたときのトンネル電界効果トランジスタ３０がＯＮ状態に切り替わる直前の最も急峻なドレイン電流－ゲート電圧特性の立ち上がりを指標するものである。
・ ＬＴＧ：－１．５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２１．３ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２３．４ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２９．８ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：３８．５ｍＶ／ｄｅｃａｄｅ
また、シミュレーション試験１では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．０１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．０１Ｖ刻みで複数得られるｓ値（ｓ０．０１Ｖ値）のうち、最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）が以下の値となっている。なお、この最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）は、０．０１Ｖ刻みで前記ゲート電圧を変動させたときのトンネル電界効果トランジスタ３０がＯＮ状態に切り替わる直前の最も急峻なドレイン電流－ゲート電圧特性の立ち上がりを指標するものであり、先のｓａｖｅ０．１Ｖ＿ｍｉｎ値に比べ、ドレイン電流－ゲート電圧特性の立ち上がりをより微細な電圧間隔で表したものである。
・ ＬＴＧ：－１．５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．５９ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．８２ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：６．８１ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２１．３ｍＶ／ｄｅｃａｄｅ
このように本発明のトンネルトランジスタでは、ゲート電圧がＶＯＦＦに達する際に極めて急峻な電流電圧特性を示し、電流値はゲート電圧に対して不連続に近い立ち上がりを見せる。
ＬＴＧの好適な範囲から外れる場合について、図１７に示すように、ＬＴＧが１２ｎｍのときは、標準的なトンネル電界効果トランジスタ（Standard TFET）と同様のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性であり、ＯＮ／ＯＦＦ比の向上が確認されなかった。また、ＬＴＧが－３ｎｍのときは、０Ｖ～３Ｖのゲート電圧ＶＧの範囲でドレイン電流Ｉｄの増大が確認されず、ＯＮ状態にならなかった。
一方、ＬＴＧの好適な範囲に含まれる、ＬＴＧが－１．５ｎｍ，０ｎｍ，４ｎｍ，８ｎｍである場合については、図１７に示すように、標準的なトンネル電界効果トランジスタ（Standard TFET）と比較して、ドレイン電流Ｉｄの立ち上がりが急峻であり、ＯＮ／ＯＦＦ比の向上が顕著に現れている。また、ＬＴＧの設定により、トンネル電界効果トランジスタ３０を広範な駆動電圧の範囲で動作させることができることが確認される。
また、シミュレーション試験１では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．１Ｖ刻みで複数得られるｓ値（subthreshold値）の平均値（ｓａｖｅ０．１Ｖ値）のうち、最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）が、以下に示すように６０ｍＶ／ｄｅｃａｄｅを下回る結果となっている。なお、この最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）は、０．１Ｖ刻みで前記ゲート電圧を変動させたときのトンネル電界効果トランジスタ３０がＯＮ状態に切り替わる直前の最も急峻なドレイン電流－ゲート電圧特性の立ち上がりを指標するものである。
・ ＬＴＧ：－１．５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２１．３ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２３．４ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２９．８ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：３８．５ｍＶ／ｄｅｃａｄｅ
また、シミュレーション試験１では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．０１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．０１Ｖ刻みで複数得られるｓ値（ｓ０．０１Ｖ値）のうち、最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）が以下の値となっている。なお、この最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）は、０．０１Ｖ刻みで前記ゲート電圧を変動させたときのトンネル電界効果トランジスタ３０がＯＮ状態に切り替わる直前の最も急峻なドレイン電流－ゲート電圧特性の立ち上がりを指標するものであり、先のｓａｖｅ０．１Ｖ＿ｍｉｎ値に比べ、ドレイン電流－ゲート電圧特性の立ち上がりをより微細な電圧間隔で表したものである。
・ ＬＴＧ：－１．５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．５９ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．８２ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：６．８１ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２１．３ｍＶ／ｄｅｃａｄｅ
このように本発明のトンネルトランジスタでは、ゲート電圧がＶＯＦＦに達する際に極めて急峻な電流電圧特性を示し、電流値はゲート電圧に対して不連続に近い立ち上がりを見せる。
（シミュレーション試験２）
シミュレーション試験２として、図１８に示す構成のＳＯＩ型のトンネル電界効果トランジスタ４０を対象にシミュレーション試験を行った。なお、図１８は、シミュレーション試験２の対象としたＳＯＩ型のトンネル電界効果トランジスタの構成を示す図である。
シミュレーション試験２として、図１８に示す構成のＳＯＩ型のトンネル電界効果トランジスタ４０を対象にシミュレーション試験を行った。なお、図１８は、シミュレーション試験２の対象としたＳＯＩ型のトンネル電界効果トランジスタの構成を示す図である。
各部の詳細は、次の通りである。
チャネル領域４２は、シリコンにＮ型不純物が１×１０１５ｃｍ－３の濃度でドープされたＮ型半導体領域とした。
半導体層４４の厚み（ＴＳｉ）は、２０ｎｍとした。
半導体基板４８は、Ｓｉで形成されることとし、厚み（ＴＳＵＢ）を２００ｎｍとした。
ＢＯＸ層４９は、ＳｉＯ２で形成されることとし、厚み（ＴＢＯＸ）を１４５ｎｍとした。
トンネル電界効果トランジスタ４０のこれ以外の構成、即ち、ソース領域４１、ドレイン領域４３、ゲート絶縁膜４５、ゲート電極４６及び絶縁部４７のそれぞれについては、トンネル電界効果トランジスタ３０のソース領域３１、ドレイン領域３３、ゲート絶縁膜３５ａ、ゲート電極３６ａ及び絶縁部３７ａと同様とし、各種寸法（ＴＯＸ，ＴＧ，ＬＧ，ＬＯＶ，ＬＯＦＦ，ＬＳＷ１，ＬＳＷ２）もンネル電界効果トランジスタ３０と同じ寸法とした。
また、トンネル電界効果トランジスタ４０の構成材料に伴うパラメータについてもトンネル電界効果トランジスタ３０の構成材料に伴うパラメータと同じ設定とした。
チャネル領域４２は、シリコンにＮ型不純物が１×１０１５ｃｍ－３の濃度でドープされたＮ型半導体領域とした。
半導体層４４の厚み（ＴＳｉ）は、２０ｎｍとした。
半導体基板４８は、Ｓｉで形成されることとし、厚み（ＴＳＵＢ）を２００ｎｍとした。
ＢＯＸ層４９は、ＳｉＯ２で形成されることとし、厚み（ＴＢＯＸ）を１４５ｎｍとした。
トンネル電界効果トランジスタ４０のこれ以外の構成、即ち、ソース領域４１、ドレイン領域４３、ゲート絶縁膜４５、ゲート電極４６及び絶縁部４７のそれぞれについては、トンネル電界効果トランジスタ３０のソース領域３１、ドレイン領域３３、ゲート絶縁膜３５ａ、ゲート電極３６ａ及び絶縁部３７ａと同様とし、各種寸法（ＴＯＸ，ＴＧ，ＬＧ，ＬＯＶ，ＬＯＦＦ，ＬＳＷ１，ＬＳＷ２）もンネル電界効果トランジスタ３０と同じ寸法とした。
また、トンネル電界効果トランジスタ４０の構成材料に伴うパラメータについてもトンネル電界効果トランジスタ３０の構成材料に伴うパラメータと同じ設定とした。
また、トンネル電界効果トランジスタ４０の動作について、次のように解析した。
トンネル電界効果トランジスタ４０の構成に基づく計算結果からドレイン電圧ＶＤを０．３Ｖとした。
前記式（Ａ）の定義に従って、キャリア分布の解析からＯＮ状態の電流を１×１０－７Ａ／μｍと決定し、ＯＦＦ電流をその１０－７倍の１×１０－１４Ａ／μｍと設定した。
以上の条件により、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）の好適な範囲は、前記式（２）及び前記（３），（４）に基づき、－１．７５ｎｍ＜ＬＴＧ＜１１．３ｎｍと計算される。
なお、トンネル電界効果トランジスタ４０の動作特性及びＬＴＧの好適な範囲は、トンネル電界効果トランジスタ３０と共通にさせている。
トンネル電界効果トランジスタ４０の構成に基づく計算結果からドレイン電圧ＶＤを０．３Ｖとした。
前記式（Ａ）の定義に従って、キャリア分布の解析からＯＮ状態の電流を１×１０－７Ａ／μｍと決定し、ＯＦＦ電流をその１０－７倍の１×１０－１４Ａ／μｍと設定した。
以上の条件により、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）の好適な範囲は、前記式（２）及び前記（３），（４）に基づき、－１．７５ｎｍ＜ＬＴＧ＜１１．３ｎｍと計算される。
なお、トンネル電界効果トランジスタ４０の動作特性及びＬＴＧの好適な範囲は、トンネル電界効果トランジスタ３０と共通にさせている。
シミュレーション試験２の試験結果を図１９に示す。なお、図１９は、トンネル電界効果トランジスタ４０のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性を示す図である。
ＬＴＧの好適な範囲から外れる場合について、図１９に示すように、ＬＴＧが１２ｎｍのときは、標準的なトンネル電界効果トランジスタ（Standard TFET）と同様のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性であり、ＯＮ／ＯＦＦ比の向上が確認されなかった。また、ＬＴＧが－３ｎｍのときは、０Ｖ～３Ｖのゲート電圧ＶＧの範囲でドレイン電流Ｉｄの増大が確認されず、ＯＮ状態にならなかった。
一方、ＬＴＧの好適な範囲に含まれる、ＬＴＧが－１．５ｎｍ，０ｎｍ，４ｎｍ，８ｎｍである場合については、図１９に示すように、標準的なトンネル電界効果トランジスタ（Standard TFET）と比較して、ドレイン電流Ｉｄの立ち上がりが急峻であり、ＯＮ／ＯＦＦ比の向上が顕著に現れている。また、ＬＴＧの設定により、トンネル電界効果トランジスタ４０を広範なゲート電圧ＶＧの範囲で動作させることができることが確認される。
また、シミュレーション試験２では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．１Ｖ刻みで複数得られるｓ値の平均値（ｓａｖｅ０．１Ｖ値）のうち、最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）が、以下に示すように６０ｍＶ／ｄｅｃａｄｅを下回る結果となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２９．４ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１９．３ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２５．５ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：４６．５ｍＶ／ｄｅｃａｄｅ
また、シミュレーション試験２では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．０１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．０１Ｖ刻みで複数得られるｓ値（ｓ０．０１Ｖ値）のうち、最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）が以下の値となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：５．００ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．９１ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：５．１２ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：３０．０ｍＶ／ｄｅｃａｄｅ
また、これらの結果は、トンネル電界効果トランジスタ３０と同様であり、ＬＴＧの設定によるＯＮ／ＯＦＦ比の向上効果は、ダブルゲート構造及びＳＯＩ構造のいずれにおいても、共通して確認される。
ＬＴＧの好適な範囲から外れる場合について、図１９に示すように、ＬＴＧが１２ｎｍのときは、標準的なトンネル電界効果トランジスタ（Standard TFET）と同様のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性であり、ＯＮ／ＯＦＦ比の向上が確認されなかった。また、ＬＴＧが－３ｎｍのときは、０Ｖ～３Ｖのゲート電圧ＶＧの範囲でドレイン電流Ｉｄの増大が確認されず、ＯＮ状態にならなかった。
一方、ＬＴＧの好適な範囲に含まれる、ＬＴＧが－１．５ｎｍ，０ｎｍ，４ｎｍ，８ｎｍである場合については、図１９に示すように、標準的なトンネル電界効果トランジスタ（Standard TFET）と比較して、ドレイン電流Ｉｄの立ち上がりが急峻であり、ＯＮ／ＯＦＦ比の向上が顕著に現れている。また、ＬＴＧの設定により、トンネル電界効果トランジスタ４０を広範なゲート電圧ＶＧの範囲で動作させることができることが確認される。
また、シミュレーション試験２では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．１Ｖ刻みで複数得られるｓ値の平均値（ｓａｖｅ０．１Ｖ値）のうち、最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）が、以下に示すように６０ｍＶ／ｄｅｃａｄｅを下回る結果となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２９．４ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１９．３ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２５．５ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：４６．５ｍＶ／ｄｅｃａｄｅ
また、シミュレーション試験２では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．０１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．０１Ｖ刻みで複数得られるｓ値（ｓ０．０１Ｖ値）のうち、最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）が以下の値となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：５．００ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．９１ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：４ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：５．１２ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：８ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：３０．０ｍＶ／ｄｅｃａｄｅ
また、これらの結果は、トンネル電界効果トランジスタ３０と同様であり、ＬＴＧの設定によるＯＮ／ＯＦＦ比の向上効果は、ダブルゲート構造及びＳＯＩ構造のいずれにおいても、共通して確認される。
（シミュレーション試験３）
半導体層４４（ソース領域４１，チャネル領域４２，ドレイン領域４３）及び半導体基板４８の形成材料をＳｉからＧｅに材料変更したこと、ゲート絶縁膜の厚み（ＴＯＸ）を０．８ｎｍから１．２ｎｍに変更したこと、ＬＧを７ｎｍ～２２ｎｍの範囲で変化させることに代えて７ｎｍ～３５ｎｍの範囲で変化させたこと、及び、ＬＧの変化範囲の変更に伴い、ＬＳＷ２を９３ｎｍ～７８ｎｍの範囲で変化させることに代えて９３ｎｍ～６５ｎｍの範囲で変化させ、かつ、ＬＯＦＦを７３ｎｍ～５８ｎｍの範囲で変化させることに代えて７３ｎｍ～４５ｎｍの範囲で変化させたこと以外は、トンネル電界効果トランジスタ４０と同様に設定したトンネル電界効果トランジスタをシミュレーション試験３の対象とした。
半導体層４４（ソース領域４１，チャネル領域４２，ドレイン領域４３）及び半導体基板４８の形成材料をＳｉからＧｅに材料変更したこと、ゲート絶縁膜の厚み（ＴＯＸ）を０．８ｎｍから１．２ｎｍに変更したこと、ＬＧを７ｎｍ～２２ｎｍの範囲で変化させることに代えて７ｎｍ～３５ｎｍの範囲で変化させたこと、及び、ＬＧの変化範囲の変更に伴い、ＬＳＷ２を９３ｎｍ～７８ｎｍの範囲で変化させることに代えて９３ｎｍ～６５ｎｍの範囲で変化させ、かつ、ＬＯＦＦを７３ｎｍ～５８ｎｍの範囲で変化させることに代えて７３ｎｍ～４５ｎｍの範囲で変化させたこと以外は、トンネル電界効果トランジスタ４０と同様に設定したトンネル電界効果トランジスタをシミュレーション試験３の対象とした。
シミュレーション試験３の対象となるトンネル電界効果トランジスタでは、構成材料に伴うパラメータの設定を次のように行った。
Ｇｅの基本物性として、次の設定を行った。
・ 比誘電率：１６．２
・ 電子親和力：４．０ｅＶ
・ バンドギャップ：０．６６ｅＶ
前記Kaneの式におけるパラメータＡ，Ｂ，Ｐ，Ｆ０を次のように設定した。
・ Ａ：４．５５×１０１６ｃｍ－３
・ Ｂ：４．９ＭＶ／ｃｍ
・ Ｐ：２．５
・ Ｆ０：１ＭＶ／ｃｍ
なお、これら以外は、半導体層及び半導体基板の形成材料がＳｉである場合と変わりがないため、シミュレーション試験２と同様の設定とした。
Ｇｅの基本物性として、次の設定を行った。
・ 比誘電率：１６．２
・ 電子親和力：４．０ｅＶ
・ バンドギャップ：０．６６ｅＶ
前記Kaneの式におけるパラメータＡ，Ｂ，Ｐ，Ｆ０を次のように設定した。
・ Ａ：４．５５×１０１６ｃｍ－３
・ Ｂ：４．９ＭＶ／ｃｍ
・ Ｐ：２．５
・ Ｆ０：１ＭＶ／ｃｍ
なお、これら以外は、半導体層及び半導体基板の形成材料がＳｉである場合と変わりがないため、シミュレーション試験２と同様の設定とした。
また、シミュレーション試験３の対象としたトンネル電界効果トランジスタの動作について、次のように解析した。
本試験のトンネル電界効果トランジスタの構成に基づく計算結果からドレイン電圧ＶＤを０．０１Ｖとした。
前記式（Ａ）の定義に従って、キャリア分布の解析からＯＮ状態の電流を１×１０－６Ａ／μｍと決定し、ＯＦＦ電流をその１０－７倍の１×１０－１３Ａ／μｍと設定した。
以上の条件により、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）の好適な範囲は、前記式（２）及び前記（３），（４）に基づき、－２．６２ｎｍ＜ＬＴＧ＜２３．４ｎｍと計算される。
本試験のトンネル電界効果トランジスタの構成に基づく計算結果からドレイン電圧ＶＤを０．０１Ｖとした。
前記式（Ａ）の定義に従って、キャリア分布の解析からＯＮ状態の電流を１×１０－６Ａ／μｍと決定し、ＯＦＦ電流をその１０－７倍の１×１０－１３Ａ／μｍと設定した。
以上の条件により、前記式（１）で表されるＬＴＧ（＝ＬＧ－ＬＯＶ）の好適な範囲は、前記式（２）及び前記（３），（４）に基づき、－２．６２ｎｍ＜ＬＴＧ＜２３．４ｎｍと計算される。
シミュレーション試験３の試験結果を図２０に示す。なお、図２０は、シミュレーション試験３の対象としたトンネル電界効果トランジスタのドレイン電流Ｉｄ－ゲート電圧ＶＧ特性を示す図である。
ＬＴＧの好適な範囲から外れる場合について、図２０に示すように、ＬＴＧが２５ｎｍのときは、標準的なトンネル電界効果トランジスタ（Standard TFET）と同様のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性であり、ＯＮ／ＯＦＦ比の向上が確認されなかった。また、ＬＴＧが－３ｎｍのときは、０Ｖ～３Ｖのゲート電圧ＶＧの範囲でドレイン電流Ｉｄの増大が確認されず、ＯＮ状態にならなかった。
一方、ＬＴＧの好適な範囲に含まれる、ＬＴＧが－１．５ｎｍ，０ｎｍ，５ｎｍ，１０ｎｍ，１５ｎｍである場合については、図２０に示すように、標準的なトンネル電界効果トランジスタ（Standard TFET）と比較して、ドレイン電流Ｉｄの立ち上がりが急峻であり、ＯＮ／ＯＦＦ比の向上が顕著に現れている。また、ＬＴＧの設定により、本試験のトンネル電界効果トランジスタを広範なゲート電圧ＶＧの範囲で動作させることができることが確認される。
また、シミュレーション試験３では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．１Ｖ刻みで複数得られるｓ値の平均値（ｓａｖｅ０．１Ｖ値）のうち、最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）が、以下に示すように６０ｍＶ／ｄｅｃａｄｅを下回る結果となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１４．６ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１４．９ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１６．９ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１９．８ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２０．０ｍＶ／ｄｅｃａｄｅ
また、シミュレーション試験３では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．０１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．０１Ｖ刻みで複数得られるｓ値（ｓ０．０１Ｖ値）のうち、最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）が以下の値となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：１．７６ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：１．７６ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．３２ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．９５ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：６．４１ｍＶ／ｄｅｃａｄｅ
以上から、半導体層及び半導体基板の形成材料をＳｉから他の形成材料（Ｇｅ）に変更してもＬＴＧの設定によるＯＮ／ＯＦＦ比の向上効果が得られることが確認される。
ＬＴＧの好適な範囲から外れる場合について、図２０に示すように、ＬＴＧが２５ｎｍのときは、標準的なトンネル電界効果トランジスタ（Standard TFET）と同様のドレイン電流Ｉｄ－ゲート電圧ＶＧ特性であり、ＯＮ／ＯＦＦ比の向上が確認されなかった。また、ＬＴＧが－３ｎｍのときは、０Ｖ～３Ｖのゲート電圧ＶＧの範囲でドレイン電流Ｉｄの増大が確認されず、ＯＮ状態にならなかった。
一方、ＬＴＧの好適な範囲に含まれる、ＬＴＧが－１．５ｎｍ，０ｎｍ，５ｎｍ，１０ｎｍ，１５ｎｍである場合については、図２０に示すように、標準的なトンネル電界効果トランジスタ（Standard TFET）と比較して、ドレイン電流Ｉｄの立ち上がりが急峻であり、ＯＮ／ＯＦＦ比の向上が顕著に現れている。また、ＬＴＧの設定により、本試験のトンネル電界効果トランジスタを広範なゲート電圧ＶＧの範囲で動作させることができることが確認される。
また、シミュレーション試験３では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．１Ｖ刻みで複数得られるｓ値の平均値（ｓａｖｅ０．１Ｖ値）のうち、最小の値（ｓａｖｅ０．１Ｖ＿ｍｉｎ値）が、以下に示すように６０ｍＶ／ｄｅｃａｄｅを下回る結果となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１４．６ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１４．９ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１６．９ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１０ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：１９．８ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１５ｎｍ
ｓａｖｅ０．１Ｖ＿ｍｉｎ値：２０．０ｍＶ／ｄｅｃａｄｅ
また、シミュレーション試験３では、任意のゲート電圧を基準ゲート電圧ＶＯＦＦとし、前記ゲート電圧が前記基準ゲート電圧ＶＯＦＦから０．０１Ｖ変動する間で算出され、前記基準ゲート電圧ＶＯＦＦの設定値に応じて０．０１Ｖ刻みで複数得られるｓ値（ｓ０．０１Ｖ値）のうち、最小の値（ｓ０．０１Ｖ＿ｍｉｎ値）が以下の値となっている。
・ ＬＴＧ：－１．５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：１．７６ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：１．７６ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．３２ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１０ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：２．９５ｍＶ／ｄｅｃａｄｅ
・ ＬＴＧ：１５ｎｍ
ｓ０．０１Ｖ＿ｍｉｎ値：６．４１ｍＶ／ｄｅｃａｄｅ
以上から、半導体層及び半導体基板の形成材料をＳｉから他の形成材料（Ｇｅ）に変更してもＬＴＧの設定によるＯＮ／ＯＦＦ比の向上効果が得られることが確認される。
（実施例１）
前記ＳＯＩ構造の前記トンネル電界効果トランジスタとして、実施例１に係るトンネル電界効果トランジスタを次のように製造した。
先ず、ハンドル用Ｓｉ層上に、厚み４００ｎｍのＳｉＯ２絶縁層と、厚み５０ｎｍのＰ型不純物としてのホウ素（Ｂ）が１×１０１５ｃｍ－３程度ドープされたＰ型シリコン層とが、この順で積層されたＳＯＩウエハ（仏Soitec社製ウエハを２インチにダウンサイズしたもの）を用意した。
次に、熱酸化膜形成装置（光洋サーモシステム社製、VL-3000LP）を用い、前記ＳＯＩウエハの前記Ｐ型シリコン層を酸化させて厚み４ｎｍの保護酸化膜を形成した。
前記ＳＯＩ構造の前記トンネル電界効果トランジスタとして、実施例１に係るトンネル電界効果トランジスタを次のように製造した。
先ず、ハンドル用Ｓｉ層上に、厚み４００ｎｍのＳｉＯ２絶縁層と、厚み５０ｎｍのＰ型不純物としてのホウ素（Ｂ）が１×１０１５ｃｍ－３程度ドープされたＰ型シリコン層とが、この順で積層されたＳＯＩウエハ（仏Soitec社製ウエハを２インチにダウンサイズしたもの）を用意した。
次に、熱酸化膜形成装置（光洋サーモシステム社製、VL-3000LP）を用い、前記ＳＯＩウエハの前記Ｐ型シリコン層を酸化させて厚み４ｎｍの保護酸化膜を形成した。
次に、電子線リソグラフィー装置（エリオニクス社製、ELS-F130AN）を用い、前記保護酸化膜上にネガ型レジスト（ロームアンドハース社製、SAL601A）を塗工して厚み２００ｎｍ程度のレジストパターンを形成した。
次に、イオン注入装置（住友重機械工業社製、SHX）を用い、前記レジストパターンをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、固体Ａｓをイオン源とするＡｓイオンを前記Ｐ型シリコン層にイオン注入し、前記Ｐ型シリコン層の一領域中にＮ＋型のソース領域を形成した。
次に、酸素アッシング装置（プラズマシステム社製、PACK-I）を用いて、酸素アッシング処理により前記レジストパターンを除去し、発煙硫酸洗浄処理により前記レジストパターン除去後の表面（前記保護酸化膜の表面）を洗浄し、また、洗浄液（デュポン社製、ＥＫＣ６８３）による薬液洗浄を行った。
次に、前記Ｐ型シリコン層における前記ソース領域と対向する位置にＰ＋型のドレイン領域を形成した。前記ドレイン領域の形成は、前記イオン注入から前記薬液洗浄まで、固体Ａｓをイオン源とするＡｓイオンをＢＦ２ガスをイオン源とするＢイオンに変更したこと以外は、前記ソース領域の形成方法と同様にして行った。
次に、イオン注入装置（住友重機械工業社製、SHX）を用い、前記レジストパターンをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、固体Ａｓをイオン源とするＡｓイオンを前記Ｐ型シリコン層にイオン注入し、前記Ｐ型シリコン層の一領域中にＮ＋型のソース領域を形成した。
次に、酸素アッシング装置（プラズマシステム社製、PACK-I）を用いて、酸素アッシング処理により前記レジストパターンを除去し、発煙硫酸洗浄処理により前記レジストパターン除去後の表面（前記保護酸化膜の表面）を洗浄し、また、洗浄液（デュポン社製、ＥＫＣ６８３）による薬液洗浄を行った。
次に、前記Ｐ型シリコン層における前記ソース領域と対向する位置にＰ＋型のドレイン領域を形成した。前記ドレイン領域の形成は、前記イオン注入から前記薬液洗浄まで、固体Ａｓをイオン源とするＡｓイオンをＢＦ２ガスをイオン源とするＢイオンに変更したこと以外は、前記ソース領域の形成方法と同様にして行った。
次に、急速アニール装置（アルバック理工社製、RTP）を用いて、Ｎ２ガス雰囲気の大気圧下、１，０００℃で１秒間、活性化アニール処理し、前記ソース領域及び前記ドレイン領域中の各不純物物質を活性化させた。
なお、前記活性化アニール処理の際、前記各不純物物質が熱拡散し、前記ソース領域では、前記イオン注入時より前記ドレイン領域に向けて５ｎｍ延伸する。同様に、前記ドレイン領域では、前記イオン注入時より前記ソース領域に向けて５ｎｍ延伸する。以下では、前記活性化アニール処理後、前記ドレイン領域に最接近する前記ソース領域の位置をソース端とし、前記ソース領域に最接近する前記ドレイン領域の位置をドレイン端とする。
また、前記Ｐ型シリコン層のうち、前記活性化アニール処理後の前記ソース領域及び前記ドレイン領域を除いた残領域がチャネル領域を構成する。
なお、前記活性化アニール処理の際、前記各不純物物質が熱拡散し、前記ソース領域では、前記イオン注入時より前記ドレイン領域に向けて５ｎｍ延伸する。同様に、前記ドレイン領域では、前記イオン注入時より前記ソース領域に向けて５ｎｍ延伸する。以下では、前記活性化アニール処理後、前記ドレイン領域に最接近する前記ソース領域の位置をソース端とし、前記ソース領域に最接近する前記ドレイン領域の位置をドレイン端とする。
また、前記Ｐ型シリコン層のうち、前記活性化アニール処理後の前記ソース領域及び前記ドレイン領域を除いた残領域がチャネル領域を構成する。
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、前記保護酸化膜を除去した。
次に、ＳＣ２洗浄液（ＨＣｌとＨ２Ｏ２の混合液）を用いて、前記保護酸化膜除去後の表面（前記Ｐ型シリコン層、前記ソース領域及び前記ドレイン領域の各表面）を８０℃の温度条件下で５分間、洗浄処理した。なお、この際、前記表面の表層に深さ１ｎｍのＳｉＯ２膜が形成される。
次に、ＡＬＤ装置（東京エレクトロン社製、Triase）を用いて、２５０℃の温度条件下でＨｆＯ２を前記ＳｉＯ２膜上に堆積させ、厚み４ｎｍのＨｆＯ２膜を形成した。前記ＳｉＯ２膜と前記ＨｆＯ２膜とで、ゲート絶縁膜が構成される。
次に、スパッタリング装置（アルバック社製、i-sputter）を用いたヘリコンスパッタにより前記ゲート絶縁膜上に厚み１０ｎｍのＴａＮ層を形成した。前記ＴａＮ層は、ゲート電極を構成する。
次に、ＡＬＤ装置（東京エレクトロン社製、Triase）を用いて、２５０℃の温度条件下でＨｆＯ２を前記ＳｉＯ２膜上に堆積させ、厚み４ｎｍのＨｆＯ２膜を形成した。前記ＳｉＯ２膜と前記ＨｆＯ２膜とで、ゲート絶縁膜が構成される。
次に、スパッタリング装置（アルバック社製、i-sputter）を用いたヘリコンスパッタにより前記ゲート絶縁膜上に厚み１０ｎｍのＴａＮ層を形成した。前記ＴａＮ層は、ゲート電極を構成する。
本発明の前記トンネル電界効果トランジスタでは、前述の通り、前記ソース領域の前記延在端と、前記ゲート電極の前記ドレイン領域側の側面との位置関係が重要である。現段階では、前記ゲート電極が一様な層として形成されており、前記ゲート電極に対し、次のゲート加工を行うことで、前記ゲート電極の前記ドレイン領域側の側面を目的の位置に形成する。
先ず、ＣＶＤ装置（サムコ社製、i-220-ME）を用いて、層状の前記ゲート電極上にＳｉＯ２を堆積させて厚み４０ｎｍのハードマスク層を形成した。
次に、前記電子線リソグラフィー装置を用い、前記ハードマスク層上に前記ネガ型レジストを塗工して厚み２００ｎｍ程度のゲート用レジストパターンを形成した。
ここで、前記ゲート用レジストパターンは、前記ゲート加工後の前記ゲート電極のゲート長（ＬＧ）及び形成位置を律するものであり、幅が前記ゲート加工後の前記ゲート電極のゲート長（ＬＧ＝６０ｎｍ）と同じ長さとされ、また、前記ゲート加工後の前記ゲート電極の形成位置により設定される、前記式（１）中のＬＯＶが５５ｎｍとなるように形成位置が位置決めされ、かつ、前記式（１）で表されるＬＴＧが５ｎｍとなるように形成位置が位置決めされており（ＬＴＧ＝ＬＧ－ＬＯＶ）、同時に前記式（３）中のＬＯＦＦが４５ｎｍとなるように形成位置が位置決めされている。
先ず、ＣＶＤ装置（サムコ社製、i-220-ME）を用いて、層状の前記ゲート電極上にＳｉＯ２を堆積させて厚み４０ｎｍのハードマスク層を形成した。
次に、前記電子線リソグラフィー装置を用い、前記ハードマスク層上に前記ネガ型レジストを塗工して厚み２００ｎｍ程度のゲート用レジストパターンを形成した。
ここで、前記ゲート用レジストパターンは、前記ゲート加工後の前記ゲート電極のゲート長（ＬＧ）及び形成位置を律するものであり、幅が前記ゲート加工後の前記ゲート電極のゲート長（ＬＧ＝６０ｎｍ）と同じ長さとされ、また、前記ゲート加工後の前記ゲート電極の形成位置により設定される、前記式（１）中のＬＯＶが５５ｎｍとなるように形成位置が位置決めされ、かつ、前記式（１）で表されるＬＴＧが５ｎｍとなるように形成位置が位置決めされており（ＬＴＧ＝ＬＧ－ＬＯＶ）、同時に前記式（３）中のＬＯＦＦが４５ｎｍとなるように形成位置が位置決めされている。
次に、反応性イオンエッチング装置（アルバック社製、CE-3300R）を用いて、ＣＨＦ３ガスをエッチングガスとする反応性イオンエッチング処理を行い、前記ゲート用レジストパターン直下を除いた残余の前記ハードマスク層を除去した。
次に、第１洗浄液（ロームアンドハース社製、ＥＢＲ１０Ａ）による洗浄後、第２洗浄液（デュポン社製、ＥＫＣ６８３）による洗浄を行い、前記ゲート用レジストパターンを除去した。
次に、前記反応性イオンエッチング装置を用いて、前記ハードマスク層をマスクとし、Ｃｌ２ガスをエッチングガスとする反応性イオンエッチング処理により、前記ゲート電極及び前記ゲート絶縁膜に対する前記ゲート加工を行った。
次に、前記１％濃度の希フッ酸を用いて、前記ゲート電極上に残る前記ハードマスク層を除去した。
次に、第１洗浄液（ロームアンドハース社製、ＥＢＲ１０Ａ）による洗浄後、第２洗浄液（デュポン社製、ＥＫＣ６８３）による洗浄を行い、前記ゲート用レジストパターンを除去した。
次に、前記反応性イオンエッチング装置を用いて、前記ハードマスク層をマスクとし、Ｃｌ２ガスをエッチングガスとする反応性イオンエッチング処理により、前記ゲート電極及び前記ゲート絶縁膜に対する前記ゲート加工を行った。
次に、前記１％濃度の希フッ酸を用いて、前記ゲート電極上に残る前記ハードマスク層を除去した。
最後に、メタル配線の取付け、ＳｉＯ２を形成材料とする層間絶縁層の形成及び４００℃で３０分間の水素アニール処理を内容とする常用の製造プロセスを経て、実施例１に係るトンネル電界効果トランジスタを得た。
実施例１に係るトンネル電界効果トランジスタでは、前記式（１）におけるＬＧ、ＬＯＶ及びＬＴＧが、次のように設定される。
ＬＧ：６０ｎｍ
ＬＯＶ：５５ｎｍ
ＬＴＧ：５ｎｍ
また、実施例１に係るトンネル電界効果トランジスタでは、要求するＲＯＮＯＦＦを１０７とし、前記式（Ｈ）に基づき、ｌｔ＿ＯＦＦが１１．３ｎｍと見積もられる。
したがって、実施例１に係るトンネル電界効果トランジスタでは、ＬＴＧ＜ｌｔ＿ＯＦＦ（５ｎｍ＜１１．３ｎｍ）であり、前記式（２）の条件を満たすように設定される。
また、実施例１に係るトンネル電界効果トランジスタでは、前記Ｐ型シリコン層に対する前記ソース領域、前記ドレイン領域及び前記チャネル領域の形成位置に基づき、前記式（３）におけるＬｄｉｒｅｃｔ及びＬＯＦＦが、次のように設定される。
Ｌｄｉｒｅｃｔ：３０ｎｍ
ＬＯＦＦ：４５ｎｍ
したがって、実施例１に係るトンネル電界効果トランジスタでは、ＬＴＧ＞Ｌｄｉｒｅｃｔ－ＬＯＦＦ（５ｎｍ＞３０ｎｍ－４５ｎｍ）であり、前記式（３）の条件を満たすように設定される。
実施例１に係るトンネル電界効果トランジスタでは、前記式（１）におけるＬＧ、ＬＯＶ及びＬＴＧが、次のように設定される。
ＬＧ：６０ｎｍ
ＬＯＶ：５５ｎｍ
ＬＴＧ：５ｎｍ
また、実施例１に係るトンネル電界効果トランジスタでは、要求するＲＯＮＯＦＦを１０７とし、前記式（Ｈ）に基づき、ｌｔ＿ＯＦＦが１１．３ｎｍと見積もられる。
したがって、実施例１に係るトンネル電界効果トランジスタでは、ＬＴＧ＜ｌｔ＿ＯＦＦ（５ｎｍ＜１１．３ｎｍ）であり、前記式（２）の条件を満たすように設定される。
また、実施例１に係るトンネル電界効果トランジスタでは、前記Ｐ型シリコン層に対する前記ソース領域、前記ドレイン領域及び前記チャネル領域の形成位置に基づき、前記式（３）におけるＬｄｉｒｅｃｔ及びＬＯＦＦが、次のように設定される。
Ｌｄｉｒｅｃｔ：３０ｎｍ
ＬＯＦＦ：４５ｎｍ
したがって、実施例１に係るトンネル電界効果トランジスタでは、ＬＴＧ＞Ｌｄｉｒｅｃｔ－ＬＯＦＦ（５ｎｍ＞３０ｎｍ－４５ｎｍ）であり、前記式（３）の条件を満たすように設定される。
（比較例１）
実施例１に係るトンネル電界効果トランジスタの作製において、前記ゲート用レジストパターンの形成位置を変更して、前記式（１）におけるＬＧ、ＬＯＶ及びＬＴＧを、次のように設定したこと以外は、実施例１に係るトンネル電界効果トランジスタと同様に作製し、比較例１に係るトンネル電界効果トランジスタを得た。
ＬＧ：８０ｎｍ
ＬＯＶ：５５ｎｍ
ＬＴＧ：２５ｎｍ
比較例１に係るトンネル電界効果トランジスタでは、ＬＴＧ＞ｌｔ＿ＯＦＦ（２５ｎｍ ＞ １１．３ｎｍ）であり、前記式（２）の条件を満たさない点で、実施例１に係るトンネル電界効果トランジスタと異なる。
実施例１に係るトンネル電界効果トランジスタの作製において、前記ゲート用レジストパターンの形成位置を変更して、前記式（１）におけるＬＧ、ＬＯＶ及びＬＴＧを、次のように設定したこと以外は、実施例１に係るトンネル電界効果トランジスタと同様に作製し、比較例１に係るトンネル電界効果トランジスタを得た。
ＬＧ：８０ｎｍ
ＬＯＶ：５５ｎｍ
ＬＴＧ：２５ｎｍ
比較例１に係るトンネル電界効果トランジスタでは、ＬＴＧ＞ｌｔ＿ＯＦＦ（２５ｎｍ ＞ １１．３ｎｍ）であり、前記式（２）の条件を満たさない点で、実施例１に係るトンネル電界効果トランジスタと異なる。
（ドレイン電流－ゲート電圧特性の測定）
実施例１及び比較例１に係る各トンネル電界効果トランジスタは、いずれもＰ型動作のトンネル電界効果トランジスタに係る。
実施例１及び比較例１に係る各トンネル電界効果トランジスタに対し、室温下で半導体パラメータアナライザ（ケースレー社製、Ｓ４２００）を用いたドレイン電流－ゲート電圧特性の測定を行った。
具体的には、前記ゲート電極、前記ドレイン領域、前記ソース領域及び前記ハンドル用Ｓｉ層に端子を接続した４端子測定法による測定とし、前記ソース領域及び前記ハンドル用Ｓｉ層を接地し、前記ドレイン領域に－０．２Ｖのドレイン電圧を印加しつつ、前記ゲート電極にゲート電圧を－２．０Ｖから０．５Ｖまで０．０５Ｖ間隔で掃引し、ドレイン電流の計測を行った。
図２１に、実施例１及び比較例１に係る各トンネル電界効果トランジスタに対するドレイン電流－ゲート電圧特性の測定結果をまとめて示す。なお、Ｐ型動作のトンネル電界効果トランジスタでは、ドレイン電流が負の値の領域で動作するが、図２１では、ドレイン電流を絶対値で示している。
該図２１に示すように、実施例１に係るトンネル電界効果トランジスタでは、比較例１に係るトンネル電界効果トランジスタと比べて、－２．０Ｖから－０．２５Ｖまでのゲート電圧の変化に対するドレイン電流の変化が大きく、ドレイン電流の急峻なＯＮ／ＯＦＦ比特性が得られている。
実施例１及び比較例１に係る各トンネル電界効果トランジスタは、いずれもＰ型動作のトンネル電界効果トランジスタに係る。
実施例１及び比較例１に係る各トンネル電界効果トランジスタに対し、室温下で半導体パラメータアナライザ（ケースレー社製、Ｓ４２００）を用いたドレイン電流－ゲート電圧特性の測定を行った。
具体的には、前記ゲート電極、前記ドレイン領域、前記ソース領域及び前記ハンドル用Ｓｉ層に端子を接続した４端子測定法による測定とし、前記ソース領域及び前記ハンドル用Ｓｉ層を接地し、前記ドレイン領域に－０．２Ｖのドレイン電圧を印加しつつ、前記ゲート電極にゲート電圧を－２．０Ｖから０．５Ｖまで０．０５Ｖ間隔で掃引し、ドレイン電流の計測を行った。
図２１に、実施例１及び比較例１に係る各トンネル電界効果トランジスタに対するドレイン電流－ゲート電圧特性の測定結果をまとめて示す。なお、Ｐ型動作のトンネル電界効果トランジスタでは、ドレイン電流が負の値の領域で動作するが、図２１では、ドレイン電流を絶対値で示している。
該図２１に示すように、実施例１に係るトンネル電界効果トランジスタでは、比較例１に係るトンネル電界効果トランジスタと比べて、－２．０Ｖから－０．２５Ｖまでのゲート電圧の変化に対するドレイン電流の変化が大きく、ドレイン電流の急峻なＯＮ／ＯＦＦ比特性が得られている。
１，２１，３１，４１，１０１ ソース領域
１’ 空乏層
２，２２，３２，４２，１０２ チャネル領域
２’ 蓄積層
３，２３，３３，４３，１０３ ドレイン領域
４，２４，３４，４４，１０４ 半導体層
５ａ，５ｂ，２５ａ，２５ｂ，３５ａ，３５ｂ，４５，１０５ａ，１０５ｂ ゲート絶縁膜
６ａ，６ｂ，２６ａ，２６ｂ，３６ａ，３６ｂ，４６，１０６ａ，１０６ｂ ゲート電極
７ａ，７ｂ，２７ａ，２７ｂ，３７ａ，３７ｂ，４７，１０７ａ，１０７ｂ 絶縁部
１０，２０，３０，４０，１００ トンネル電界効果トランジスタ
４８ 半導体基板
４９ ＢＯＸ層
１’ 空乏層
２，２２，３２，４２，１０２ チャネル領域
２’ 蓄積層
３，２３，３３，４３，１０３ ドレイン領域
４，２４，３４，４４，１０４ 半導体層
５ａ，５ｂ，２５ａ，２５ｂ，３５ａ，３５ｂ，４５，１０５ａ，１０５ｂ ゲート絶縁膜
６ａ，６ｂ，２６ａ，２６ｂ，３６ａ，３６ｂ，４６，１０６ａ，１０６ｂ ゲート電極
７ａ，７ｂ，２７ａ，２７ｂ，３７ａ，３７ｂ，４７，１０７ａ，１０７ｂ 絶縁部
１０，２０，３０，４０，１００ トンネル電界効果トランジスタ
４８ 半導体基板
４９ ＢＯＸ層
Claims (8)
- ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、
前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、
下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。 - ＬＴＧが、更に下記式（４）の条件を満たす請求項１に記載のトンネル電界効果トランジスタ。
- ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタであって、
前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、
下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（３）及び式（５）の各条件を満たすことを特徴とするトンネル電界効果トランジスタ。
また、前記式（５）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。 - 半導体層の形成材料が、Ｓｉ及びＧｅのいずれかである請求項１から３のいずれかに記載のトンネル電界効果トランジスタ。
- 半導体層の上面及び底面における対向する各面上の位置にゲート部がそれぞれ配されるダブルゲート構造、及び、シリコン酸化膜上に前記半導体層と前記ゲート部とがこの順で配されるＳＯＩ構造のいずれかの構造を有する請求項１から４のいずれかに記載のトンネル電界効果トランジスタ。
- ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記ソース領域の一部が配され、前記底面と前記ソース領域の一部とが接する構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、
前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、
下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（２）及び式（３）の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式（３）中、Ｌｄｉｒｅｃｔは、前記ソース領域と前記ドレイン領域とを結ぶトンネルパスの形成により、前記キャリアが前記ソース領域－前記ドレイン領域間を移動する直接トンネルを規制する前記ソース領域－前記ドレイン領域間の最短距離を示し、ＬＯＦＦは、前記ドレインオフセット領域の前記チャネル方向の長さを規定するドレインオフセット長を示す。 - ＬＴＧが、更に下記式（４）の条件を満たす請求項６に記載のトンネル電界効果トランジスタの設計方法。
- ソース領域、前記ソース領域に隣接して配され、その境界面が前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とされるチャネル領域、及び、前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体層と、前記半導体層上にゲート絶縁膜とゲート電極とをこの順で配して形成されるゲート部と、前記ゲート電極の側面を被覆するように配される絶縁部とを有し、前記ゲート絶縁膜側の面である前記ゲート部の底面下に前記チャネル領域の一部と、前記底面と平行な面とされる前記チャネル領域の一部に対する支持面が形成される前記ソース領域の一部とがこの順で配され、前記底面と前記支持面とが前記チャネル領域の一部で離間された構造を持つとともに前記半導体層中に前記ゲート電極と前記ドレイン領域とを遠ざけるドレインオフセット領域が形成されたドレインオフセット構造を持つトンネル電界効果トランジスタに対し、
前記ソース領域－前記ドレイン領域間のチャネル方向と平行な方向の前記ゲート電極の幅であるゲート長をＬＧとし、前記ソース領域に最も近い前記ゲート電極の側面位置をソース側基準位置として、前記ソース側基準位置と前記ゲート電極の高さ方向で対向する前記ソース領域中の位置から前記チャネル方向と平行な方向で前記ドレイン領域に向けて延在させた分の前記ソース領域の延在距離をＬＯＶとしたとき、
下記式（１）で表され、前記ドレイン領域に最も近い前記ゲート電極の側面位置をドレイン側基準位置として、前記ドレイン領域に向けて最も延在させた前記ソース領域の延在端の位置と、前記ドレイン側基準位置と前記ゲート電極の高さ方向で対向する前記半導体層中の位置との間の最短距離であるＬＴＧが、下記式（３）及び式（５）の各条件を満たすように設計することを特徴とするトンネル電界効果トランジスタの設計方法。
また、前記式（５）中、ｌｔ＿ＯＦＦは、前記トンネル電界効果トランジスタのＯＦＦ状態において、前記キャリアが前記ソース領域から前記トンネル接合面を介して前記チャネル領域に移動する最短のトンネル距離を示し、ＴＥＰＩは、前記底面と前記支持面との間の最短距離を示す。
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