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CN103943502B - 鳍式场效应晶体管及其形成方法 - Google Patents

鳍式场效应晶体管及其形成方法 Download PDF

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CN103943502B
CN103943502B CN201310024103.7A CN201310024103A CN103943502B CN 103943502 B CN103943502 B CN 103943502B CN 201310024103 A CN201310024103 A CN 201310024103A CN 103943502 B CN103943502 B CN 103943502B
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Semiconductor Manufacturing International Shanghai Corp
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Abstract

一种鳍式场效应晶体管及其形成方法，其中所述鳍式场效应晶体管的形成方法包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域和第二区域内具有凸起的鳍部、位于所述鳍部上的栅极结构；在所述第一区域的栅极结构两侧形成第一侧墙，所述第一侧墙覆盖的部分鳍部构成第一负遮盖区；在所述第二区域的栅极结构两侧形成第二侧墙，所述第二侧墙的宽度小于所述第一侧墙的宽度，所述第二侧墙覆盖的部分鳍部构成第二负遮盖区；对所述第一区域和第二区域的栅极结构两侧的鳍部进行离子注入，形成源区和漏区。本发明的鳍式场效应晶体管的形成方法可以形成具有不同阈值电压的鳍式场效应晶体管，且工艺简单。

Description

鳍式场效应晶体管及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种鳍式场效应晶体管及其形成方法。
背景技术
随着集成电路工艺技术的进步，使得芯片的集成度越来越高，规模也越来越大，但芯片的功耗也随之增大。单个芯片上通常包括了核心逻辑晶体管区域和输入/输出（I/O）晶体管区域，核心逻辑晶体管的阈值电压较低以降低系统功耗，而输入/输出晶体管的阈值电压较高以保证较高的驱动能力和击穿电压。因此，如何在单个芯片上获得不同阈值电压的晶体管成为了研究的重点。
请参考图1，为现有技术的MOS晶体管的结构示意图，包括：半导体衬底100；位于所述半导体衬底100上的栅介质层102；位于所述栅介质层102上的功函数层103；位于所述功函数层103上的栅电极层104；位于所述介质层102、所述功函数层103和所述栅电极层104两侧的侧墙105；位于所述栅电极层104两侧的半导体衬底100内的源区和漏区106。现有技术的MOS晶体管中，通过选择适当的功函数层103的材料，如TiN、TaAl或TiC等，改变MOS晶体管栅电极和栅介质层之间的功函数差，来调节MOS晶体管的阈值电压，在同一芯片上获得不同阈值电压的晶体管，使输入/输出晶体管的阈值电压较高，核心逻辑晶体管的阈值电压较低。由于所述功函数层103通常为多层结构，且应用于NMOS晶体管和PMOS晶体管的功函数层材料不同，形成工艺复杂。尤其在鳍式场效应晶体管中，功函数层形成在凸出于半导体衬底的鳍部之上，进一步增加了工艺难度，成本高。
因此，现有技术的多阈值电压的鳍式场效应晶体管的形成方法，工艺复杂，成本高。
其他有关多阈值电压晶体管的形成方法还可以参考公开号为US2011/0248351A1的美国专利申请。
发明内容
本发明解决的问题是现有技术形成多阈值电压晶体管的工艺复杂，成本高。
为解决上述问题，本发明提出了一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域和第二区域内具有凸起的鳍部、位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；在所述第一区域的栅极结构两侧形成第一侧墙，所述第一侧墙覆盖的部分鳍部构成第一负遮盖区；在所述第二区域的栅极结构两侧形成第二侧墙，所述第二侧墙的宽度小于所述第一侧墙的宽度，所述第二侧墙覆盖的部分鳍部构成第二负遮盖区；对所述第一区域和第二区域的栅极结构两侧的鳍部进行离子注入，形成源区和漏区。
可选的，所述第二负遮盖区的宽度小于所述第一负遮盖区的宽度。
可选的，所述第一负遮盖区的宽度范围为300埃～500埃。
可选的，所述第二负遮盖区的宽度范围为10埃～50埃。
可选的，所述第一区域形成的鳍式场效应晶体管作为输入/输出晶体管。
可选的，所述第一负遮盖区的掺杂浓度与所述输入/输出晶体管沟道区域的掺杂浓度相同。
可选的，还包括对所述输入/输出晶体管的漏区端的第一负遮盖区进行离子注入，形成反型掺杂区。
可选的，所述反型掺杂区的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反。
可选的，所述反型掺杂区的宽度范围为1埃～300埃。
可选的，所述第二区域形成的鳍式场效应晶体管作为核心逻辑晶体管。
可选的，所述第二负遮盖区的掺杂浓度与所述核心逻辑晶体管沟道区域的掺杂浓度相同。
可选的，所述第一侧墙和第二侧墙的材料为高介电常数材料。
可选的，所述高介电常数材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。
可选的，还包括对所述第一区域和第二区域的栅极结构两侧的鳍部进行预非晶化离子注入。
可选的，所述预非晶化离子注入的注入离子为Si、C、Ge、Xe或者Ar。
对应的，本发明还提出了一种鳍式场效应晶体管，包括：半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域和第二区域内具有凸起的鳍部；位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；位于所述第一区域的栅极结构两侧的第一侧墙，所述第一侧墙覆盖的部分鳍部构成第一负遮盖区；位于所述第二区域的栅极结构两侧的第二侧墙，所述第二侧墙的宽度大于所述第一侧墙的宽度，所述第二侧墙覆盖的部分鳍部构成第二负遮盖区；位于所述第一区域和第二区域的栅极结构两侧的鳍部内的源区和漏区。
可选的，所述第二负遮盖区的宽度小于所述第一负遮盖区的宽度。
可选的，所述第一区域为输入/输出晶体管区域，所述第二区域为核心逻辑晶体管区域。
可选的，还包括位于所述输入/输出晶体管的漏区端的第一负遮盖区内的反型掺杂区，所述反型掺杂区的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反，所述反型掺杂区的宽度范围为1埃～300埃。
可选的，所述第一侧墙和第二侧墙的材料为高介电常数材料。
与现有技术相比，本发明具有以下优点：
本发明实施例的鳍式场效应晶体管的形成方法中，在第一区域的栅极结构两侧形成第一侧墙，在第二区域的栅极结构两侧形成第二侧墙，由于所述第一侧墙和第二侧墙的宽度不同，位于所述第一侧墙下的第一负遮盖区和位于第二侧墙下的第二负遮盖区的宽度不同。在具有负遮盖区的鳍式场效应晶体管中，不同的负遮盖区的宽度导致后续形成的鳍式场效应晶体管的有效沟道宽度不同，改变了沟道区域电场分布，影响鳍式场效应晶体管的阈值电压。本发明实施例正是利用负遮盖区宽度对鳍式场效应晶体管阈值电压的影响，在鳍式场效应晶体管的形成过程中，通过控制在第一区域和第二区域形成的侧墙的宽度，来控制第一负遮盖区和第二负遮盖区的宽度，获得具有不同阈值电压的鳍式场效应晶体管，工艺简单，成本低。
进一步的，本发明实施例的鳍式场效应晶体管的形成方法中，所述第一区域形成的鳍式场效应晶体管作为输入/输出晶体管，由于输入/输出晶体管通常需要较高的阈值电压和击穿电压，因此，对所述输入/输出晶体管的漏区端的第一负遮盖区进行离子注入，形成反型掺杂区。所述反型掺杂区的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反，在所述反型掺杂区和漏区之间形成势垒，进一步提高了所述输入/输出晶体管的击穿电压和阈值电压。
对应的，本发明实施例的鳍式场效应晶体管采用上述的方法所形成，因此位于第一区域的鳍式场效应晶体管和位于第二区域的鳍式场效应晶体管具有不同的阈值电压。
附图说明
图1是现有技术的MOS晶体管的结构示意图；
图2至图6是本发明实施例的鳍式场效应晶体管形成过程的结构示意图。
具体实施方式
由背景技术可知，现有技术形成具有多阈值电压的鳍式场效应晶体管的工艺复杂，成本高。
本发明的发明人研究了具有负遮盖区（Underlap）的鳍式场效应晶体管的形成方法，发现由于负遮盖区没有进行轻掺杂漏区注入（LDD）和晕环注入（Halo Implantation），所述负遮盖区可以增大鳍式场效应晶体管的有效沟道区域宽度，缓解短沟道效应。而且不同负遮盖区的宽度对鳍式场效应晶体管的沟道区域电场分布影响不同、对阈值电压影响不同，因此可以通过控制形成的负遮盖区的宽度来获得具有不同阈值电压的鳍式场效应晶体管。
基于以上研究，本发明的发明人提出了一种鳍式场效应晶体管的形成方法，在半导体衬底第一区域和第二区域的栅极结构两侧形成具有不同宽度的第一侧墙和第二侧墙，由于位于所述第一侧墙下的第一负遮盖区和位于所述第二侧墙下的第二负遮盖区的宽度不同，所述第一区域形成的鳍式场效应晶体管和第二区域形成的鳍式场效应晶体管的阈值电压不同。降低了形成具有不同阈值电压的鳍式场效应晶体管的工艺难度，制造成本低。
下面结合附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚。
图2至图6是本发明实施例的鳍式场效应晶体管形成过程的结构示意图。
请参考图2，提供半导体衬底200，所述半导体衬底200具有第一区域Ι和第二区域Ⅱ，所述第一区域Ι和第二区域Ⅱ内具有突出的鳍部202、位于所述鳍部202上的栅极结构203，所述栅极结构203覆盖部分所述鳍部202的顶部和侧壁。
所述半导体衬底200可以是硅或者绝缘体上硅（SOI），所述半导体衬底200也可以是锗、锗硅、砷化镓或者绝缘体上锗。所述半导体衬底200具有第一区域Ι和第二区域Ⅱ，所述第一区域Ι和第二区域Ⅱ分别用于形成具有不同阈值电压的鳍式场效应晶体管。所述半导体衬底200表面具有凸起的鳍部202，所述鳍部202与所述半导体衬底200的连接方式可以是一体的，例如所述鳍部202是通过对所述半导体衬底200刻蚀后形成的凸起结构。所述栅极结构203位于所述鳍部202上，所述栅极结构203覆盖部分所述鳍部202的顶部和侧壁。本实施例中，所述栅极结构203包括栅介质层和栅电极层（未示出），所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅。
在另一实施例中，所述栅极结构为伪栅极，所述伪栅极的材料为多晶硅。所述伪栅极在高介电常数栅介质层和金属栅极（HKMG）的后栅形成工艺中，用于减小后续形成的高介电常数栅介质层和金属栅电极的热预算。后续工艺中去除所述伪栅极后，在所述伪栅极的位置依次形成高介电常数栅介质层和金属栅极。
本实施例中，还包括位于所述半导体衬底200表面，且覆盖部分所述鳍部202侧壁的浅沟槽隔离结构201（STI）。所述浅沟槽隔离结构201用于将所述半导体衬底200内的不同鳍部隔离，所述浅沟槽隔离结构201的材料为氧化硅，所述浅沟槽隔离结构的形成方法可以参考现有工艺，在此不再赘述。
请参考图3，图3为在图2的基础上形成鳍式场效应晶体管的过程中，沿AA1方向的剖面结构示意图，在所述第一区域Ι的栅极结构203两侧形成第一侧墙204，所述第一侧墙204覆盖的部分鳍部202构成第一负遮盖区（未标示）。
具体的，首先形成第一光刻胶层（未图示），所述第一光刻胶层覆盖所述第二区域Ⅱ，所述第一光刻胶层在后续工艺中用于保护所述第二区域Ⅱ的鳍部202和栅极结构203；其次，采用物理气相沉积、化学气相沉积或者原子层沉积工艺在所述第一区域Ι的鳍部202上形成第一侧墙材料层（未图示），所述第一侧墙材料层覆盖所述第一区域Ι的栅极结构203，所述第一侧墙材料层具有较高的介电常数，例如所述第一侧墙材料层为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种；接着采用干法刻蚀工艺回刻蚀所述第一侧墙材料层，由于干法刻蚀具有较好的方向性，回刻蚀所述以第一侧墙材料层后，仅位于所述第一区域Ι的栅极结构203两侧的第一侧墙材料层保留形成第一侧墙204，位于所述第一区域Ι的栅极结构203顶部和其余区域的第一侧墙材料层被去除；去除所述第一光刻胶层。
形成所述第一侧墙204后，所述第一侧墙204覆盖的部分鳍部202构成第一负遮盖区。由于第一负遮盖区在后续工艺中不会进行轻掺杂漏区注入和晕环注入，所述第一负遮盖区的掺杂浓度与后续形成的第一区域Ι的鳍式场效应晶体管的沟道区域的掺杂浓度和掺杂类型相同，可以增大第一区域Ι的鳍式场效应晶体管的有效沟道宽度，缓解短沟道效应。且由于所述第一侧墙204具有较高的介电常数，可以提高第一负遮盖区的电容值，使得后续形成于第一区域Ι的鳍式场效应晶体管的驱动电流不会因为第一负遮盖区的掺杂浓度较低而导致驱动电流降低。
本实施例中，所述第一区域Ι形成的鳍式场效应晶体管作为输入/输出晶体管，所述输入/输出晶体管通常需要具有较高的阈值电压。所述第一负遮盖区的宽度范围为300埃～500埃，所述第一负遮盖区的宽度范围可以通过调节所述第一侧墙204的宽度来控制。在具有负遮盖区的鳍式场效应晶体管中，不同的负遮盖区的宽度会导致鳍式场效应晶体管的有效沟道宽度不同，沟道区域电场分布不同，鳍式场效应晶体管的阈值电压也不同，且鳍式场效应晶体管的阈值电压会随着负遮盖区的宽度增加而增大。本实施例中，所述第一负遮盖区的宽度较大，所形成的输入/输出晶体管的阈值电压也较高。
请参考图4，在所述第二区域Ⅱ的栅极结构203两侧形成第二侧墙205，所述第二侧墙205的宽度小于所述第一侧墙204的宽度，所述第二侧墙205覆盖的部分鳍部202构成第二负遮盖区（未标示）。
具体的，首先形成第二光刻胶层（未图示），所述第二光刻胶层覆盖所述第一区域Ι，所述第二光刻胶层在后续工艺用于保护第一区域Ι的鳍部202、栅极结构203和第一侧墙204；其次，采用物理气相沉积、化学气相沉积或者原子层沉积工艺在所述第二区域Ⅱ的鳍部202上形成第二侧墙材料层（未示出），所述第二侧墙材料层覆盖所述第二区域Ⅱ的栅极结构203，所述第二侧墙材料层具有较高的介电常数，所述第二侧墙材料层为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种，所述第二侧墙材料层可以与第一侧墙204的材料相同或者不同；采用干法刻蚀工艺回刻蚀所述第二侧墙材料层，形成位于所述第二区域Ⅱ的栅极结构203两侧第二侧墙205；去除所述第二光刻胶层。
形成所述第二侧墙205后，所述第二侧墙205覆盖的部分鳍部202构成第二负遮盖区，所述第二负遮盖区的掺杂浓度与形成于第二区域Ⅱ的鳍式场效应晶体管的沟道区域的掺杂浓度相同。本实施例中，所述第二区域Ⅱ形成的鳍式场效应晶体管作为核心逻辑晶体管，所述核心逻辑晶体管的阈值电压较低，以降低核心逻辑晶体管的功耗。请继续参考图4，在形成位于所述第二区域Ⅱ的核心逻辑晶体管的过程中，所述第二侧墙205的宽度小于所述第一侧墙204的宽度，所述第二侧墙205的宽度和所述第一侧墙204宽度是指所述第二侧墙205和所述第一侧墙204底部与所述鳍部202的接触面的宽度，本实施例中，所述第二负遮盖区的宽度范围为10埃～50埃。因此位于所述第二侧墙205下的第二负遮盖区的宽度小于位于所述第一侧墙204下的第一负遮盖区的宽度，由于鳍式场效应晶体管的阈值电压随着负遮盖区宽度的减小而减小，所述核心逻辑晶体管的阈值电压也小于所述输入/输出晶体管。
请参考图5，本实施例中，所述第一区域Ι形成的鳍式场效应晶体管作为输入/输出晶体管，为了进一步提高所述输入/输出晶体管的阈值电压和击穿电压，还对所述输入/输出晶体管的待形成漏区端的第一负遮盖区进行离子注入，形成反型掺杂区206。需要说明的是，图5中为了简洁明了，仅示出了位于第一区域Ι的输入/输出晶体管的剖面结构示意图。
具体的，形成第三光刻胶层（未图示），所述第三光刻胶层覆盖所述第二区域Ⅱ，所述第三光刻胶层用于在后续的离子注入过程中保护所述第二区域Ⅱ；接着对所述输入/输出晶体管的漏极端的第一负遮盖区进行离子注入，形成反型掺杂区206。需要说明的，所述离子注入工艺的注入方向沿所述输入/输出晶体管的沟道方向，且与所述半导体衬底200表面具有夹角，使得在注入过程中，仅对输入/输出晶体管待形成漏区端的第一负遮盖区进行离子注入，形成反型掺杂区206，而由于所述栅极结构203的遮挡作用，不会对位于输入/输出晶体管待形成源区端的第一负遮盖区进行离子注入。
所述反型掺杂区206的掺杂类型与所述输入/输出晶体管的源区和漏区的掺杂类型相反。本实施例中，所述输入/输出晶体管为NMOS晶体管，源区和漏区为N型掺杂，所述反型掺杂区206的掺杂类型为P型，例如可以为硼离子、磷离子或者镓离子掺杂。本实施例中，对所述输入/输出晶体管的漏区端的第一负遮盖区进行离子注入的注入离子为BF2，所述反型掺杂区206的宽度范围为1埃～300埃。由于所述反型掺杂区206的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反，在所述反型掺杂区206和漏区之间形成势垒，进一步提高了所述输入/输出晶体管的击穿电压和阈值电压。
在另一实施例中，所述输入/输出晶体管为PMOS晶体管，源区和漏区为P型掺杂，所述反型掺杂区的掺杂类型为N型，例如可以为磷离子、砷离子或者锑离子掺杂。
请参考图6，对所述第一区域Ι和第二区域Ⅱ的栅极结构203两侧的鳍部202进行离子注入，形成源区207和漏区208。
本实施例中，所述第一区域Ι和第二区域Ⅱ用于形成NMOS晶体管，对所述第一区域Ι和第二区域Ⅱ的栅极结构203两侧的鳍部202进行N型离子注入，例如可以为磷离子、砷离子或者锑离子注入，形成源区207和漏区208。需要说明的是，所述离子注入的方向垂直于所述NMOS晶体管的沟道方向，且与所述半导体衬底200表面具有夹角，使得在离子注入过程中，仅对所述栅极结构203两侧的鳍部202进行离子注入，而由于所述栅极结构203的遮挡作用，不会对第一区域Ι的第一负遮盖区和第二区域Ⅱ的第二负遮盖区进行离子注入，影响第一负遮盖区和第二负遮盖区的掺杂浓度。
在另一实施例中，所述第一区域Ι和第二区域Ⅱ用于形成PMOS晶体管，对所述第一区域Ι和第二区域Ⅱ的栅极结构两侧的鳍部进行P型离子注入，例如可以为硼离子、磷离子或者镓离子注入，形成源区和漏区。
在另一实施例中，在形成源区和漏区前，还对所述第一区域Ι和第二区域Ⅱ的栅极结构两侧鳍部进行了预非晶化离子注入（PAI：Pre-Amorphization Implantation），所述预非晶化离子注入可以将待形成源区和漏区的鳍部表面的单晶材料转化为非晶材料。在后续进行源区和漏区的离子注入时，由于所述鳍部表面材料为非晶材料，晶格排列不规则，对注入离子的散射增强，使注入离子的分布更集中，拖尾更短，有利于提高所形成的鳍式场效应晶体管的性能。所述预非晶化注入的粒子为Si、C、Ge、Xe或者Ar。
对应的，请继续参考图6，本发明还提出了一种鳍式场效应晶体管，包括：半导体衬底200，所述半导体衬底200表面具有第一区域Ι和第二区域Ⅱ，所述第一区域Ι和第二区域Ⅱ内具有凸起的鳍部202；位于所述鳍部202上的栅极结构203，所述栅极结构203覆盖部分所述鳍部202的顶部和侧壁；位于所述第一区域Ι的栅极结构203两侧的第一侧墙204，所述第一侧墙204覆盖的部分鳍部202构成第一负遮盖区（未示出）；位于所述第二区域Ⅱ的栅极结构203两侧的第二侧墙205，所述第二侧墙205的宽度小于所述第一侧墙204的宽度，所述第一侧墙204和第二侧墙205的材料为高介电常数材料；所述第二侧墙205覆盖的部分鳍部202构成第二负遮盖区（未示出）；位于所述第一区域Ι和第二区域Ⅱ的栅极结构203两侧的鳍部202内的源区207和漏区208。
本实施例中，所述第一区域Ι为输入/输出晶体管区域，所述第二区域Ⅱ为核心逻辑晶体管区域。所述第二负遮盖区的宽度小于所述第一负遮盖区的宽度。本实施例中，还包括了位于所述输入/输出晶体管的漏区208端的第一负遮盖区内的反型掺杂区206，所述反型掺杂区206的掺杂类型与所述输入/输出晶体管的源区207和漏区208掺杂类型相反，所述反型掺杂区206的宽度范围为1埃～300埃。
本实施例的鳍式场效应晶体管采用上述的鳍式场效应晶体管的形成方法所形成，因此，位于第一区域Ι的鳍式场效应晶体管和位于第二区域Ⅱ的鳍式场效应晶体管具有不同的阈值电压。
综上所述，与现有技术相比，本发明具有以下优点：
本发明实施例的鳍式场效应晶体管的形成方法中，在第一区域的栅极结构两侧形成第一侧墙，在第二区域的栅极结构两侧形成第二侧墙，由于所述第一侧墙和第二侧墙的宽度不同，位于所述第一侧墙下的第一负遮盖区和位于第二侧墙下的第二负遮盖区的宽度不同。在具有负遮盖区的鳍式场效应晶体管中，不同的负遮盖区的宽度导致后续形成的鳍式场效应晶体管的有效沟道宽度不同，改变了沟道区域电场分布，影响鳍式场效应晶体管的阈值电压。本发明实施例正是利用负遮盖区宽度对鳍式场效应晶体管阈值电压的影响，在鳍式场效应晶体管的形成过程中，通过控制在第一区域和第二区域形成的侧墙的宽度，来控制第一负遮盖区和第二负遮盖区的宽度，获得具有不同阈值电压的鳍式场效应晶体管，工艺简单，成本低。
进一步的，本发明实施例的鳍式场效应晶体管的形成方法中，所述第一区域用于形成输入/输出晶体管，由于输入/输出晶体管通常需要较高的阈值电压和击穿电压，因此，对所述输入/输出晶体管的漏区端的第一负遮盖区进行离子注入，形成反型掺杂区。所述反型掺杂区的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反，在所述反型掺杂区和漏区之间形成势垒，进一步提高了所述输入/输出晶体管的击穿电压和阈值电压。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域和第二区域内具有凸起的鳍部、位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；
在所述第一区域的栅极结构两侧形成第一侧墙，所述第一侧墙覆盖的部分鳍部构成第一负遮盖区；
在所述第二区域的栅极结构两侧形成第二侧墙，所述第二侧墙的宽度小于所述第一侧墙的宽度，所述第二侧墙覆盖的部分鳍部构成第二负遮盖区；
对所述第一区域和第二区域的栅极结构两侧的鳍部进行离子注入，形成源区和漏区；
其中，所述第一区域形成的鳍式场效应晶体管作为输入/输出晶体管，所述第一侧墙的材料为高介电常数材料，所述第一负遮盖区与第一区域的鳍部中的沟道区的掺杂浓度和掺杂类型相同。
2.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二负遮盖区的宽度小于所述第一负遮盖区的宽度。
3.如权利要求2所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一负遮盖区的宽度范围为300埃～500埃。
4.如权利要求2所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二负遮盖区的宽度范围为10埃～50埃。
5.如权利要求4所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一负遮盖区的掺杂浓度与所述输入/输出晶体管沟道区域的掺杂浓度相同。
6.如权利要求4所述的鳍式场效应晶体管的形成方法，其特征在于，还包括对所述输入/输出晶体管的漏区端的第一负遮盖区进行离子注入，形成反型掺杂区。
7.如权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，所述反型掺杂区的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反。
8.如权利要求7所述的鳍式场效应晶体管的形成方法，其特征在于，所述反型掺杂区的宽度范围为1埃～300埃。
9.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二区域形成的鳍式场效应晶体管作为核心逻辑晶体管。
10.如权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二负遮盖区的掺杂浓度与所述核心逻辑晶体管沟道区域的掺杂浓度相同。
11.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述第二侧墙的材料为高介电常数材料。
12.如权利要求1或11所述的鳍式场效应晶体管的形成方法，其特征在于，所述高介电常数材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO和HfZrO中的一种或几种。
13.如权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括对所述第一区域和第二区域的栅极结构两侧的鳍部进行预非晶化离子注入。
14.如权利要求13所述的鳍式场效应晶体管的形成方法，其特征在于，所述预非晶化离子注入的注入离子为Si、C、Ge、Xe或者Ar。
15.一种鳍式场效应晶体管，其特征在于，包括：
半导体衬底，所述半导体衬底具有第一区域和第二区域，所述第一区域和第二区域内具有凸起的鳍部；
位于所述鳍部上的栅极结构，所述栅极结构覆盖部分所述鳍部的顶部和侧壁；
位于所述第一区域的栅极结构两侧的第一侧墙，所述第一侧墙覆盖的部分鳍部构成第一负遮盖区；
位于所述第二区域的栅极结构两侧的第二侧墙，所述第二侧墙的宽度小于所述第一侧墙的宽度，所述第二侧墙覆盖的部分鳍部构成第二负遮盖区；
位于所述第一区域和第二区域的栅极结构两侧的鳍部内的源区和漏区；
其中，所述第一区域形成的鳍式场效应晶体管作为输入/输出晶体管，所述第一侧墙的材料为高介电常数材料，所述第一负遮盖区与第一区域的鳍部中的沟道区的掺杂浓度和掺杂类型相同。
16.如权利要求15所述的鳍式场效应晶体管，其特征在于，所述第二负遮盖区的宽度小于所述第一负遮盖区的宽度。
17.如权利要求15所述的鳍式场效应晶体管，其特征在于，所述第一区域为输入/输出晶体管区域，所述第二区域为核心逻辑晶体管区域。
18.如权利要求17所述的鳍式场效应晶体管，其特征在于，还包括位于所述输入/输出晶体管的漏区端的第一负遮盖区内的反型掺杂区，所述反型掺杂区的掺杂类型与所述输入/输出晶体管的源区和漏区掺杂类型相反，所述反型掺杂区的宽度范围为1埃～300埃。
19.如权利要求15所述的鳍式场效应晶体管，其特征在于，所述第二侧墙的材料为高介电常数材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633154B (zh) * 2014-11-26 2020-04-21 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN106558610B (zh) * 2015-09-25 2019-09-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN108630543B (zh) * 2017-03-17 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111403339B (zh) * 2019-01-02 2022-08-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113327855B (zh) * 2020-02-28 2022-07-26 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541821B1 (en) * 2000-12-07 2003-04-01 Advanced Micro Devices, Inc. SOI device with source/drain extensions and adjacent shallow pockets

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237448B2 (ja) * 2002-05-22 2009-03-11 株式会社ルネサステクノロジ 半導体装置の製造方法
US7009265B2 (en) * 2004-06-11 2006-03-07 International Business Machines Corporation Low capacitance FET for operation at subthreshold voltages
US8283734B2 (en) * 2010-04-09 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage device and method of making same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541821B1 (en) * 2000-12-07 2003-04-01 Advanced Micro Devices, Inc. SOI device with source/drain extensions and adjacent shallow pockets

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