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CN104576383B - 一种FinFET结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种FinFET制造方法，包括：a.提供衬底(100)；b.在所述衬底上形成鳍片(200)；c.在所述半导体结构上淀积掺杂材料层(300)；d.在所述半导体结构上形成第一浅沟槽隔离结构(400)；e.去除未被第一浅沟槽隔离结构(400)覆盖的掺杂材料层(300)；f.退火，在所述鳍片中部沟道内形成掺杂区域(500)；g.在所述半导体结构上形成第二浅沟槽隔离结构(600)；h.在所述鳍片两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。相比于现有技术，本发明在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。

Description

一种FinFET结构及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，具体地，涉及一种FinFET结构及其制造方法。
技术背景
随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
沟道穿通效应(Channel punch-through effect)是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源／漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相叠加的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下，即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。
在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。
为了解决上述问题，本发明提供了一种新型FinFET沟道掺杂方法，即在衬底上形成鳍片后，在半导体结构上淀积一层硼硅玻璃或磷硅玻璃，利用退火使硼硅玻璃或磷硅玻璃中的杂质原子扩散进入沟道而形成所需重掺杂区域。相比于现有技术，本发明在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。
发明内容
本发明提供了一种FinFET制造方法，在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。具体的，所述FinFET制造方法，包括：
a.提供衬底；
b.在所述衬底上形成鳍片；
c.在所述半导体结构上淀积掺杂材料层；
d.在所述半导体结构上形成第一浅沟槽隔离结构；
e.去除未被第一浅沟槽隔离结构覆盖的掺杂材料层；
f.退火，在所述鳍片中部沟道内形成掺杂区域；
g.在所述半导体结构上形成第二浅沟槽隔离结构；
h.在所述鳍片两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。
其中，所述第一浅沟槽隔离结构顶部距离鳍片顶部20～60nm，所述第二浅沟槽隔离结构的厚度至少等于沟道宽度的一半。
其中，所述掺杂材料层为硼硅玻璃或磷硅玻璃。其中，对于N沟道器件，所述掺杂材料层为硼硅玻璃；对于P沟道器件，所述掺杂材料层为磷硅玻璃。
其中，所述掺杂区域的最高掺杂浓度为1e18cm-3～1e19cm-3。
相应的，本发明还提供了一种FinFET结构，包括：
衬底；
位于所述衬底上的鳍片；
覆盖所述鳍片中部的栅极结构；
位于所述衬底上方，鳍片两侧的第一浅沟槽隔离；
位于所述鳍片两侧，第一浅沟槽隔离与衬底之间的掺杂材料层；
覆盖所述掺杂材料层的第二浅沟槽隔离结构；
覆盖所述浅沟槽隔离的层间介质层；
位于鳍片下部以及衬底表面的掺杂区域；
其中，所述掺杂材料层与第二浅沟槽隔离结构顶部平齐。
其中，所述第一浅沟槽隔离结构顶部距离鳍片顶部20～60nm，所述第二浅沟槽隔离结构的厚度至少等于沟道宽度的一半。
其中，所述掺杂材料层为硼硅玻璃或磷硅玻璃。其中，对于N沟道器件，所述掺杂材料层为硼硅玻璃；对于P沟道器件，所述掺杂材料层为磷硅玻璃。
其中，所述掺杂区域的最高掺杂浓度为1e18cm-3～1e19cm-3。
通过采用本发明中的FinFET沟道掺杂方法，即在衬底上形成鳍片后，在半导体结构上淀积一层硼硅玻璃或磷硅玻璃，利用退火使硼硅玻璃或磷硅玻璃中的杂质原子扩散进入沟道而形成所需重掺杂区域，有效的在降低了沟道穿通效应影响的同时，减小了工艺复杂度。
附图说明
图1和图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
图2、图3、图4、图5和图6示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。
具体实施方式
如图7所示，本发明提供了一种FinFET结构，包括：
衬底100；
位于所述衬底100上的鳍片200；
覆盖所述鳍片中部的栅极结构；
位于所述衬底100上方，鳍片200两侧的第一浅沟槽隔离结构400；
位于所述鳍片200两侧，第一浅沟槽隔离结构400与衬底100之间的掺杂材料层300；
覆盖所述第一浅沟槽隔离结构400的第二浅沟槽隔离结构600；
覆盖所述第二浅沟槽隔离结构600的层间介质层700；
位于鳍片200下部以及衬底100上表面的掺杂区域500；
其中，所述掺杂材料层300与第二浅沟槽隔离结构600底部平齐。
其中，所述第一浅沟槽隔离结构400顶部距离鳍片200顶部20～60nm，所述第二浅沟槽隔离结构600的厚度等于沟道宽度的一半。
在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。本发明则采用掺杂材料层，利用其直接扩散来在鳍片200下部分形成重掺杂区域，不仅工艺步骤简单，而且所形成的重掺杂区杂质分布均匀，对器件表面损伤小，在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。
衬底100包括硅衬底(例如硅晶片)。其中，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
鳍片200通过刻蚀衬底100形成，与衬底100具有相同的材料和晶向，通常，鳍片200的长度为80nm～200nm，厚度为为30nm～50nm。源漏区位于鳍片200两端，具有相同的长度。沟道位于鳍片200中部，源漏区之间，长度为30～50nm。
栅结构包括导电的栅极叠层102和一对位于该栅极叠层两侧的绝缘介质侧墙102。栅极叠层包括栅极介质层、功函数调节层和栅极金属层。
磷硅玻璃层或硼硅玻璃层300位于衬底100和鳍片200上，与鳍片200相邻的部分与第一浅沟槽隔离结构400的顶表面平齐。
第一浅沟槽隔离结构400可以是二氧化硅或氮化硅，其顶部距离鳍片200顶部20～60nm。
第二浅沟槽隔离结构600的厚度等于沟道宽度的一半，其目的在于覆盖杂质在鳍片200中扩散时，沿沟道高度方向形成的纵扩散区。
以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
参见图1，本发明意图制作位于衬底100上方的半导体鳍片200。仅仅作为示例，衬底100和鳍片200都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法／湿法刻蚀。鳍片200高度为100～150nm。图2是图1中半导体结构的沿竖直方向的剖面图。
鳍片200形成之后，在所述半导体结构上淀积硼硅玻璃或磷硅玻璃层300，如图3所示。具体的，可采用化学汽相淀积的方法形成所述硼硅玻璃或磷硅玻璃层300，并根据鳍片中部沟道下方所需的掺杂浓度决定该硼硅玻璃或磷硅玻璃层300的厚度，在本是实例中，其厚度可以是20～40nm。
接下来，对所述半导体结构进行浅沟槽隔离，以形成第一浅沟槽隔离结构400，如图4所示。优选地，首先在半导体鳍片200以及形覆盖在鳍片200上的硼硅玻璃或磷硅玻璃层300上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，氮化硅作为CMP的阻挡层。之后，以氮化硅为掩膜，对半导体结构表面进行刻蚀，为了避免后续工艺中扩散时在鳍片200中引入纵向扩散，所述刻蚀深度大于实际所需鳍片高度，可以为20～60nm。刻蚀完成之后，形成第一浅沟槽隔离结构400，其顶部距离鳍片200顶部20～60nm。最后使用热的磷酸取出暴露出的氮化硅，暴露出鳍片200以及覆盖在鳍片200上的硼硅玻璃或磷硅玻璃层300。
接下来，以第一浅沟槽隔离结构400为掩膜，对硼硅玻璃或磷硅玻璃层300进行各向同性刻蚀，去除覆盖在鳍片200上未被第一浅沟槽隔离结构400覆盖的硼硅玻璃或磷硅玻璃层300，暴露出第一浅沟槽隔离结构400上方的鳍片200。具体的，去除硼硅玻璃或磷硅玻璃层300的方法可以是干法刻蚀。
接下来，对所述半导体结构进行退火，使硼硅玻璃或磷硅玻璃层300中的杂质在衬底100及鳍片200中扩散以形成掺杂区域500，如图5所示。为了很好的抑制源漏穿通效应，同时避免掺杂浓度过高时，部分载流子会进入沟道区从而影响器件的阈值电压等特性，掺杂区域500的最高浓度范围为1e18cm-3～1e19cm-3。由于在退火时杂质的扩散时各向同性的，因此鳍片200中重掺杂区域500的顶部高于第一浅沟槽隔离结构400顶表面，二者的高度差为鳍片200宽度的一半(不考虑工艺误差)，即硼硅玻璃或磷硅玻璃层300中的杂质扩散长度。具体的退火温度可以为为800℃。
接下来，对所述半导体结构进行浅沟槽隔离，以形成第二浅沟槽隔离结构600，如图6所示，第二浅沟槽隔离结构600的主要目的是覆盖由于扩散在第一浅沟槽隔离结构400顶表面上方的沟道区形成的掺杂区域500，避免掺杂区域500中的载流子进入器件沟道中而对器件特性产生不良影响。因此，第二浅沟槽隔离结构600的厚度大于或等于鳍片200宽度的一半，即硼硅玻璃或磷硅玻璃层300中的杂质扩散长度。考虑到实际工艺中可能存在的误差，其厚度为鳍片200宽度的50％～60％。形成第二浅沟槽隔离结构600具体的工艺步骤与形成第一浅沟槽隔离结构400相同，在此不再赘述。
接下来接下来，在沟道上方形成伪栅叠层，并形成源漏区。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。所述源漏区形成方法可以是离子注入然后退火激活离子、原位掺杂外延和／或二者的组合。
可选地，在栅极堆叠的侧壁上形成侧墙102，用于将栅极隔开。侧墙102可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和／或其他合适的材料形成。侧墙102可以具有多层结构。侧墙102可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，淀积层间介质层105，并并行平坦化，露出伪栅叠层。具体的，层间介质层105可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层105的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层105的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层105齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
接下来，去除伪栅叠层，露出沟道部分。具体的，伪栅结构可以采用湿刻和／或干刻除去。在一个实施例中，采用等离子体刻蚀。
接下来，在伪栅空位中形成栅极结构101，栅极结构101包括栅介质层、功函数调节层和栅极金属层，如图7所示。具体的，所述栅介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm。所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层109可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。
通过采用本发明中的FinFET沟道掺杂方法，即在衬底上形成鳍片后，在半导体结构上淀积一层硼硅玻璃或磷硅玻璃，利用退火使硼硅玻璃或磷硅玻璃中的杂质原子扩散进入沟道而形成所需重掺杂区域，有效的在降低了沟道穿通效应影响的同时，减小了工艺复杂度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (14)

1.一种FinFET制造方法，包括：
a.提供衬底(100)；
b.在所述衬底上形成鳍片(200)；
c.在步骤b中形成的半导体结构上淀积掺杂材料层(300)；
d.在步骤c中形成的半导体结构上形成第一浅沟槽隔离结构(400)；
e.去除未被第一浅沟槽隔离结构(400)覆盖的掺杂材料层(300)；
f.退火，在所述鳍片中部沟道内形成掺杂区域(500)；
g.在步骤f中形成的半导体结构上形成第二浅沟槽隔离结构(600)；
h.在所述鳍片两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。
2.根据权利要求1所述的制造方法，其特征在于，所述第一浅沟槽隔离结构(400)顶部距离鳍片(200)顶部20～60nm。
3.根据权利要求1所述的制造方法，其特征在于，所述第二浅沟槽隔离结构(600)的厚度大于或等于沟道宽度的一半。
4.根据权利要求1所述的制造方法，其特征在于，所述掺杂材料层(300)为硼硅玻璃或磷硅玻璃。
5.根据权利要求1或4所述的制造方法，其特征在于，对于N沟道器件，所述掺杂材料层(300)为硼硅玻璃。
6.根据权利要求1或4所述的制造方法，其特征在于，对于P沟道器件，所述掺杂材料层(300)为磷硅玻璃。
7.根据权利要求1所述的制造方法，其特征在于，所述掺杂区域(500)的最高掺杂浓度为1e18cm-3～1e19cm-3。
8.一种FinFET结构，包括：
衬底(100)；
位于所述衬底(100)上的鳍片(200)；
覆盖所述鳍片中部的栅极结构；
位于所述衬底(100)上方，鳍片(200)两侧的第一浅沟槽隔离结构(400)；
位于所述鳍片(200)两侧，第一浅沟槽隔离结构(400)与衬底(100)之间的掺杂材料层(300)；
覆盖所述第一浅沟槽隔离结构(400)的第二浅沟槽隔离结构(600)；
覆盖所述第二浅沟槽隔离结构(600)的层间介质层(700)；
位于鳍片(200)下部以及衬底(100)上表面的掺杂区域(500)；
其中，所述掺杂材料层(300)与第二浅沟槽隔离结构(600)底部平齐。
9.根据权利要求8所述的FinFET结构，其特征在于，所述第一浅沟槽隔离结构(400)顶部距离鳍片(200)顶部20～60nm。
10.根据权利要求8所述的FinFET结构，其特征在于，所述第二浅沟槽隔离结构(600)的厚度大于或等于沟道宽度的一半。
11.根据权利要求8所述的FinFET结构，其特征在于，所述掺杂材料层(300)为硼硅玻璃或磷硅玻璃。
12.根据权利要求8或11所述的FinFET结构，其特征在于，对于N沟道器件，所述掺杂材料层(300)为硼硅玻璃。
13.根据权利要求8或11所述的FinFET结构，其特征在于，对于P沟道器件，所述掺杂材料层(300)为磷硅玻璃。
14.根据权利要求8所述的FinFET结构，其特征在于，所述掺杂区域(500)的最高掺杂浓度为1e18cm-3～1e19cm-3。
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