JP7648051B2 - 半導体素子、半導体集積回路及び半導体素子の製造方法 - Google Patents
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Description
本発明は、トンネル電界効果トランジスタの素子構造を有する半導体素子、半導体集積回路及び前記半導体素子の製造方法に関する。
近年、ＬＳＩの低消費電力化を目指した試みが盛んである。動作電圧の低減は、その試みの一つであるが、従来の回路で用いられているＭＯＳトランジスタでは、物理的な限界から大幅な低電圧化が困難である。そのため、ＬＳＩの低消費電力化のため、異なる動作原理に基づく低電圧スイッチングデバイスの開発が待望されている。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記ＭＯＳトランジスタとは異なる動作原理としてトンネル現象を利用する。前記バンド間トンネル現象は、電位による障壁を越えることのないエネルギーの電子であっても、ある確率でその障壁の反対側に通過する現象である。この電位による障壁は、トンネル障壁と呼ばれる。
前記トンネル電界効果トランジスタは、その動作原理上、電子が前記トンネル障壁を通過する速度、つまりトンネル電流の大小をゲート電圧で制御することが可能であり、前記ＭＯＳトランジスタよりも低い電圧で動作可能なプロトタイプが報告されている（例えば、非特許文献１参照）。
しかしながら、前記プロトタイプでは、前記トンネル電流の電流量を規定するトンネル抵抗が大きいため、オン状態での電流（オン電流）が小さい問題がある。
この問題について、前記トンネル障壁を形成するトンネル接合部分の面積、つまり、前記バンド間トンネル現象が生ずる面積を単純に増やして、低電流密度でも１素子当たりの電流を大きくすることも考えられるが、このような構成とすると、素子が大型化し、集積回路の形成に向かない非実用的な素子となる。高集積の実用的な集積回路を得るため、素子の小型化が求められる。
しかしながら、前記プロトタイプでは、前記トンネル電流の電流量を規定するトンネル抵抗が大きいため、オン状態での電流（オン電流）が小さい問題がある。
この問題について、前記トンネル障壁を形成するトンネル接合部分の面積、つまり、前記バンド間トンネル現象が生ずる面積を単純に増やして、低電流密度でも１素子当たりの電流を大きくすることも考えられるが、このような構成とすると、素子が大型化し、集積回路の形成に向かない非実用的な素子となる。高集積の実用的な集積回路を得るため、素子の小型化が求められる。
ところで、前記トンネル電界効果トランジスタを製造するための半導体材料には、直接遷移型半導体と、間接遷移型半導体との２つがある。前者には、主に化合物半導体が該当し、後者には、主にＩＶ族半導体が該当する。
前記バンド間トンネル現象が生じる確率は、一般に、前記直接遷移型半導体の方が前記間接遷移型半導体よりも高いことから、前記化合物半導体の利用は、オン電流の増大に対して有効であると考えられる（非特許文献２参照）。
しかしながら、前記化合物半導体を利用する手法には、前記トンネル電界効果トランジスタの製造に既存の半導体素子製造設備の多くを利用できないことから、新たな設備投資が必要となり、製造コストが高くなる問題がある。
前記バンド間トンネル現象が生じる確率は、一般に、前記直接遷移型半導体の方が前記間接遷移型半導体よりも高いことから、前記化合物半導体の利用は、オン電流の増大に対して有効であると考えられる（非特許文献２参照）。
しかしながら、前記化合物半導体を利用する手法には、前記トンネル電界効果トランジスタの製造に既存の半導体素子製造設備の多くを利用できないことから、新たな設備投資が必要となり、製造コストが高くなる問題がある。
一方、前記ＩＶ族半導体の代表的な材料は、シリコンやゲルマニウムであり、既存の半導体素子製造設備を利用して前記トンネル電界効果トランジスタを製造することができるものの、前記バンド間トンネル現象の生じる確率が低く、依然としてオン電流の増大に向けた課題が残る。
この課題に対し、本発明者らは、前記間接遷移型半導体にアイソエレクトロニックトラップ形成不純物を導入することで、オン電流を増大させた前記トンネル電界効果トランジスタを報告している（特許文献１参照）。
このアイソエレクトロニックトラップ形成不純物を導入する手法も、課題解決の手法の一つである。
この課題に対し、本発明者らは、前記間接遷移型半導体にアイソエレクトロニックトラップ形成不純物を導入することで、オン電流を増大させた前記トンネル電界効果トランジスタを報告している（特許文献１参照）。
このアイソエレクトロニックトラップ形成不純物を導入する手法も、課題解決の手法の一つである。
また、別の手法として、シリコンを直径約３ｎｍのワイヤー状に加工したシリコンナノワイヤの構造を導入することにより、オン電流を増大させることが報告されている（非特許文献３参照）。この報告では、前記シリコンナノワイヤの構造としたことで、本来、前記間接遷移型半導体であるシリコンが疑似的に直接遷移化されることも報じられている。
しかしながら、直径３ｎｍの前記シリコンナノワイヤは、加工が難しく、製造コストの増大を招く問題がある。特に、前記シリコンナノワイヤの断面が真円形状とされ、かつ、ゲート電極が前記シリコンナノワイヤの全周を均一に覆うように配されることから、加工プロセスの高難易度化、製造コストの肥大化が著しい。
しかしながら、直径３ｎｍの前記シリコンナノワイヤは、加工が難しく、製造コストの増大を招く問題がある。特に、前記シリコンナノワイヤの断面が真円形状とされ、かつ、ゲート電極が前記シリコンナノワイヤの全周を均一に覆うように配されることから、加工プロセスの高難易度化、製造コストの肥大化が著しい。
W. Y. Choi et al., IEEE Electron Device Letters vol.28, p743(2007), "Tunneling Field-Effect Transistors (TFETs) with Subthreshold Swing (SS) Less Than 60mV/dec"
G. Dewey et al., 2011 International Electron Devices Meeting Technical Digest, 33.6, "Fabrication, characterization, and physics of III-V heterojunction tunneling Field Effect Transistors (H-TFET) for steep sub-threshold swing"
Mathieu Luisier et al., Journal of Applied Physics vol.107, p.084507 (2010), "Simulation of nanowire tunneling transistors: From the Wentzel-Kramers-Brillouin approximation to full-band phonon-assisted tunneling"
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、小型で簡易かつ低コストに製造でき、かつ、大きなオン電流が得られる半導体素子、半導体集積回路及び前記半導体素子の製造方法を提供することを課題とする。
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ トンネル電界効果トランジスタの素子構造を有する半導体素子において、間接遷移型半導体で形成されるチャネル部が、一端がソース部に接続され他端がドレイン部に接続される板状形状部を有して構成されるとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が、電子運動の規制により前記間接遷移型半導体に対し疑似的に直接遷移型半導体のバンド構造が付与可能とされる電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成されることを特徴とする半導体素子。
＜２＞ 第１対向面同士及び第２対向面同士を構成する４面の構成面全てが電子閉じ込め面で構成される前記＜１＞に記載の半導体素子。
＜３＞ トンネル電界効果トランジスタの素子構造を構成するゲート部が、第１対向面同士及び第２対向面同士を構成する４面の構成面のうち多くとも３面の全体又は一部を覆うように配される前記＜１＞から＜２＞のいずれかに記載の半導体素子。
＜４＞ 間接遷移型半導体がシリコンであり、電子閉じ込め面が｛１００｝面である前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜５＞ 間接遷移型半導体がゲルマニウムであり、電子閉じ込め面が｛１１１｝面である前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜６＞ 間接遷移型半導体がシリコンとゲルマニウムとの混晶であり、前記ゲルマニウムの含有率が８５原子％未満のときに電子閉じ込め面が｛１００｝面であり、前記ゲルマニウムの含有率が８５原子％以上のときに前記電子閉じ込め面が｛１１１｝面である前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜７＞ トンネル電界効果トランジスタに形成されるトンネル接合が半導体接合で構成される前記＜１＞から＜６＞のいずれかに記載の半導体素子。
＜８＞ トンネル電界効果トランジスタに形成されるトンネル接合がショットキー接合で構成される前記＜１＞から＜６＞のいずれかに記載の半導体素子。
＜９＞ 前記＜１＞から＜８＞のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
＜１０＞ 前記＜１＞から＜８＞のいずれかに記載の半導体素子の製造方法であって、
間接遷移型半導体により一端がソース部に接続され他端がドレイン部に接続される板状形状部を有するチャネル部を形成するとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士を、電子運動の規制により前記間接遷移型半導体に対し疑似的に直接遷移型半導体のバンド構造が付与可能とされる電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成するチャネル部形成工程を含むことを特徴とする半導体素子の製造方法。
＜１＞ トンネル電界効果トランジスタの素子構造を有する半導体素子において、間接遷移型半導体で形成されるチャネル部が、一端がソース部に接続され他端がドレイン部に接続される板状形状部を有して構成されるとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が、電子運動の規制により前記間接遷移型半導体に対し疑似的に直接遷移型半導体のバンド構造が付与可能とされる電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成されることを特徴とする半導体素子。
＜２＞ 第１対向面同士及び第２対向面同士を構成する４面の構成面全てが電子閉じ込め面で構成される前記＜１＞に記載の半導体素子。
＜３＞ トンネル電界効果トランジスタの素子構造を構成するゲート部が、第１対向面同士及び第２対向面同士を構成する４面の構成面のうち多くとも３面の全体又は一部を覆うように配される前記＜１＞から＜２＞のいずれかに記載の半導体素子。
＜４＞ 間接遷移型半導体がシリコンであり、電子閉じ込め面が｛１００｝面である前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜５＞ 間接遷移型半導体がゲルマニウムであり、電子閉じ込め面が｛１１１｝面である前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜６＞ 間接遷移型半導体がシリコンとゲルマニウムとの混晶であり、前記ゲルマニウムの含有率が８５原子％未満のときに電子閉じ込め面が｛１００｝面であり、前記ゲルマニウムの含有率が８５原子％以上のときに前記電子閉じ込め面が｛１１１｝面である前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜７＞ トンネル電界効果トランジスタに形成されるトンネル接合が半導体接合で構成される前記＜１＞から＜６＞のいずれかに記載の半導体素子。
＜８＞ トンネル電界効果トランジスタに形成されるトンネル接合がショットキー接合で構成される前記＜１＞から＜６＞のいずれかに記載の半導体素子。
＜９＞ 前記＜１＞から＜８＞のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
＜１０＞ 前記＜１＞から＜８＞のいずれかに記載の半導体素子の製造方法であって、
間接遷移型半導体により一端がソース部に接続され他端がドレイン部に接続される板状形状部を有するチャネル部を形成するとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士を、電子運動の規制により前記間接遷移型半導体に対し疑似的に直接遷移型半導体のバンド構造が付与可能とされる電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成するチャネル部形成工程を含むことを特徴とする半導体素子の製造方法。
本発明によれば、従来技術における前記諸問題を解決することができ、小型で簡易かつ低コストに製造でき、かつ、大きなオン電流が得られる半導体素子、半導体集積回路及び前記半導体素子の製造方法を提供することができる。
（半導体素子及びその製造方法）
本発明の半導体素子は、トンネル電界効果トランジスタの素子構造を有し、間接遷移型半導体で形成されるチャネル部が、一端がソース部に接続され他端がドレイン部に接続される板状形状部を有して構成されるとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が、電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成されることを特徴とする。
本発明の半導体素子は、トンネル電界効果トランジスタの素子構造を有し、間接遷移型半導体で形成されるチャネル部が、一端がソース部に接続され他端がドレイン部に接続される板状形状部を有して構成されるとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が、電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成されることを特徴とする。
また、本発明の半導体素子の製造方法は、本発明の前記半導体素子を製造する方法であり、前記間接遷移型半導体により一端が前記ソース部に接続され他端が前記ドレイン部に接続される前記板状形状部を有する前記チャネル部を形成するとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士を、前記電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成するチャネル部形成工程を含むことを特徴とする。
これらの特徴により、前記電子閉じ込め面に閉じ込められた電子の挙動が、前記間接遷移型半導体で形成される前記板状形状部において、前記直接遷移型半導体と同様に制御され、前記半導体素子のトンネル電流を増大させる。また、前記トンネル電流が流れる前記チャネル部を既存の製造設備を利用しつつ、小型で簡易かつ低コストに製造可能な前記板状形状部を有して形成することで、前記半導体素子を小型で簡易かつ低コストに製造可能とする。
前記トンネル電流の増大メカニズムについて、詳細に説明する。
前記間接遷移型半導体の端的な特徴は、価電子帯最上端における運動量と伝導帯最下端における運動量とが一致していないことにある。
即ち、図１（ａ）に示す通り、価電子帯最上端における電子の運動量がゼロであるのに対し、伝導帯最下端における電子の運動量がゼロではない。つまり、価電子帯最上端における電子と、伝導帯最下端における電子との間には、運動量のズレがある。なお、図１（ａ）は、バルク状態における前記間接遷移半導体のエネルギーバンドを示す図である。
バンド間トンネルに伴う価電子帯から伝導帯への電子の状態遷移においては、運動量保存則を満たしている必要があり、この運動量保存則の制限により、運動量にズレがある前記間接遷移型半導体を用いた前記トンネル電界効果トランジスタにおいては、大きな前記トンネル電流を得ることが難しい。
前記間接遷移型半導体の端的な特徴は、価電子帯最上端における運動量と伝導帯最下端における運動量とが一致していないことにある。
即ち、図１（ａ）に示す通り、価電子帯最上端における電子の運動量がゼロであるのに対し、伝導帯最下端における電子の運動量がゼロではない。つまり、価電子帯最上端における電子と、伝導帯最下端における電子との間には、運動量のズレがある。なお、図１（ａ）は、バルク状態における前記間接遷移半導体のエネルギーバンドを示す図である。
バンド間トンネルに伴う価電子帯から伝導帯への電子の状態遷移においては、運動量保存則を満たしている必要があり、この運動量保存則の制限により、運動量にズレがある前記間接遷移型半導体を用いた前記トンネル電界効果トランジスタにおいては、大きな前記トンネル電流を得ることが難しい。
しかしながら、前記間接遷移型半導体を疑似的に直接遷移型半導体化することで、前記間接遷移型半導体を用いた前記トンネル電界効果トランジスタであっても、前記トンネル電流を増大させることができ、かつ、そのために必要な構成は、前記チャネル部に対し前記板状形状部を与えた構成とされる。
前記板状形状部では、（１）前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が電子閉じ込め面で構成されること、（２）前記電子閉じ込め面を長くとも１５ｎｍの距離である極めて短い対向間隔で配すること、の２つの条件を満足すると、前記間接遷移型半導体でありながら疑似的に直接遷移型半導体化される。
即ち、図１（ｂ）に示す通り、前記２条件を満足する前記板状形状部では、前記間接遷移型半導体の端的な特徴として上述した特徴を失い、価電子帯最上端及び伝導帯最下端における電子の運動量がともにゼロとなる。なお、図１（ｂ）は、疑似的に直接遷移型半導体化された前記間接遷移半導体のエネルギーバンドを示す図である。
前記板状形状部では、（１）前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が電子閉じ込め面で構成されること、（２）前記電子閉じ込め面を長くとも１５ｎｍの距離である極めて短い対向間隔で配すること、の２つの条件を満足すると、前記間接遷移型半導体でありながら疑似的に直接遷移型半導体化される。
即ち、図１（ｂ）に示す通り、前記２条件を満足する前記板状形状部では、前記間接遷移型半導体の端的な特徴として上述した特徴を失い、価電子帯最上端及び伝導帯最下端における電子の運動量がともにゼロとなる。なお、図１（ｂ）は、疑似的に直接遷移型半導体化された前記間接遷移半導体のエネルギーバンドを示す図である。
この様子を図２を参照しつつ、説明する。
図２の例に示すように、前記電子閉じ込め面の対向間隔を短くしていくと、つまり、板状の間接遷移型半導体１のｋｘ方向の厚みを薄くしていくと、電子が狭い領域に閉じ込められていき、この厚みが１５ｎｍ以下となると、ｋｘ方向における電子の運動量が失われる。そのため、価電子帯最上端及び伝導帯最下端における電子の運動量がともにゼロとなる状態が生ずる（前記直接遷移型半導体の遷移状態）。この際、前記ソース部から前記ドレイン部に向かう電流が流れる方向がｋｙ方向（又はｋｚ方向）と平行となる方向で間接遷移型半導体１を配し、ｋｙ方向（又はｋｚ方向）と直交方向のｋｘ方向で対向する前記対向面同士を前記電子閉じ込め面で構成すれば、運動量保存則による制限を緩和して、電子が価電子帯から伝導帯に直接遷移するトンネル確率を増加させ、大きなトンネル電流が得られることとなる。以下では、この電子運動の制御に基づいて大きなトンネル電流が得られる効果を、厚みに応じて電子が局所位置に畳み込まれる様子にならい、“畳み込み効果”と称する。
なお、図２は、前記間接遷移型半導体が疑似的に直接遷移型半導体化される様子を説明するための説明図である。
図２の例に示すように、前記電子閉じ込め面の対向間隔を短くしていくと、つまり、板状の間接遷移型半導体１のｋｘ方向の厚みを薄くしていくと、電子が狭い領域に閉じ込められていき、この厚みが１５ｎｍ以下となると、ｋｘ方向における電子の運動量が失われる。そのため、価電子帯最上端及び伝導帯最下端における電子の運動量がともにゼロとなる状態が生ずる（前記直接遷移型半導体の遷移状態）。この際、前記ソース部から前記ドレイン部に向かう電流が流れる方向がｋｙ方向（又はｋｚ方向）と平行となる方向で間接遷移型半導体１を配し、ｋｙ方向（又はｋｚ方向）と直交方向のｋｘ方向で対向する前記対向面同士を前記電子閉じ込め面で構成すれば、運動量保存則による制限を緩和して、電子が価電子帯から伝導帯に直接遷移するトンネル確率を増加させ、大きなトンネル電流が得られることとなる。以下では、この電子運動の制御に基づいて大きなトンネル電流が得られる効果を、厚みに応じて電子が局所位置に畳み込まれる様子にならい、“畳み込み効果”と称する。
なお、図２は、前記間接遷移型半導体が疑似的に直接遷移型半導体化される様子を説明するための説明図である。
前記間接遷移型半導体の薄層化による疑似的な直接遷移型半導体化を示唆する物理現象として、前記間接遷移型半導体からの発光現象が挙げられる。本来、前記間接遷移型半導体から大きな発光を得ることはできないが、薄層化することにより、発光強度が指数関数的に増加することが知られている（下記参考文献１参照）。
これは、前記間接遷移型半導体が疑似的に直接遷移型半導体化し、運動量ゼロの地点において、電子－正孔ペアが容易に再結合することに起因する。
参考文献１：特開２００７－２９４６２８号公報
これは、前記間接遷移型半導体が疑似的に直接遷移型半導体化し、運動量ゼロの地点において、電子－正孔ペアが容易に再結合することに起因する。
参考文献１：特開２００７－２９４６２８号公報
前記発光現象と前記バンド間トンネル現象とは異なる現象であるが、本発明では、前記間接遷移型半導体の薄層化による疑似的な直接遷移型半導体化を前記バンド間トンネル現象を利用したトンネル電界効果型トランジスタに対して適用する。前記板状形状部についての前述の２条件を満足させることで、前記トンネル電界効果型トランジスタにおけるトンネル電流の増大効果が得られる。
図３は、Ｎ型トンネル電界効果トランジスタを例としてトンネル電流が増大する様子を模式的に示した図である。
この図３の例に示されるように、板状の間接遷移型半導体１’におけるｐ＋ソース領域とｎ型チャネル領域との間に形成されたトンネル接合２のトンネル障壁を通過する際、板状の間接遷移型半導体１’では、前記畳み込み効果により、価電子帯最上端及び伝導帯最下端における電子の運動量がともにゼロとなる状態が生じ、運動量保存則による制限が緩和され、トンネル確率が増加する。
次に、本発明の前記半導体素子における各構成について、詳細に説明する。
図３は、Ｎ型トンネル電界効果トランジスタを例としてトンネル電流が増大する様子を模式的に示した図である。
この図３の例に示されるように、板状の間接遷移型半導体１’におけるｐ＋ソース領域とｎ型チャネル領域との間に形成されたトンネル接合２のトンネル障壁を通過する際、板状の間接遷移型半導体１’では、前記畳み込み効果により、価電子帯最上端及び伝導帯最下端における電子の運動量がともにゼロとなる状態が生じ、運動量保存則による制限が緩和され、トンネル確率が増加する。
次に、本発明の前記半導体素子における各構成について、詳細に説明する。
＜トンネル電界効果トランジスタの素子構造＞
前記トンネル電界効果トランジスタの前記素子構造は、前記ソース部と、前記ソース部に隣接して配され、その境界を前記トンネル障壁が形成される前記トンネル接合とする前記チャネル部と、前記チャネル部に隣接して配される前記ドレイン部と、前記チャネル部の露出部全体又は一部を覆うように配されるゲート部とで構成される。
本発明の前記半導体素子は、この前記素子構造における前記チャネル部のより具体的な構造が上述の特徴を有する。
前記トンネル電界効果トランジスタの前記素子構造は、前記ソース部と、前記ソース部に隣接して配され、その境界を前記トンネル障壁が形成される前記トンネル接合とする前記チャネル部と、前記チャネル部に隣接して配される前記ドレイン部と、前記チャネル部の露出部全体又は一部を覆うように配されるゲート部とで構成される。
本発明の前記半導体素子は、この前記素子構造における前記チャネル部のより具体的な構造が上述の特徴を有する。
＜ソース部及びドレイン部＞
前記ソース部及び前記ドレイン部は、半導体に不純物を導入して形成される公知のソース領域及びドレイン領域、又は、金属材料により形成される公知のソース電極及びドレイン電極と同様に形成される。
前記ソース部及び前記ドレイン部は、半導体に不純物を導入して形成される公知のソース領域及びドレイン領域、又は、金属材料により形成される公知のソース電極及びドレイン電極と同様に形成される。
前記ソース部及び前記ドレイン部を前記ソース領域及び前記ドレイン領域として形成する場合、前記ソース領域は、Ｐ型又はＮ型のいずれかの導電型である第１の導電型で形成され、前記ドレイン領域は、前記第１の導電型と異なる前記導電型である第２の導電型で形成される。また、前記ソース領域は、前記間接遷移型半導体で形成される前記チャネル部と、半導体同士の接合で構成される半導体接合を形成し、前記トンネル接合が前記半導体接合で構成される。
前記半導体接合において前記トンネル接合を形成する方法としては、特に制限はなく、前記ソース領域と前記チャネル部との間に不純物物質の急峻な濃度プロファイルを与えるなどの公知の方法を挙げることができる。
前記ソース領域及び前記ドレイン領域を形成する前記半導体としては、前記チャネル部とトンネル接合を形成可能な材料である限り、特に制限はなく、公知の半導体材料を適用することができるが、製造上、前記チャネル部を構成する前記間接遷移型半導体と同じ半導体材料で形成することが好ましい。即ち、この場合、一つの半導体基板に前記不純物をイオン注入等によりドープして前記ソース領域、前記ドレイン領域を形成する代表的な製造方法を適用することができる。
また、前記不純物としては、特に制限はなく、ボロン、リン、ヒ素等の公知の不純物を用いることができる。
なお、前記半導体素子をＰ型トンネル電界効果トランジスタとして動作させる場合、前記ソース領域をＮ型（Ｎ＋）の半導体領域とし、前記ドレイン領域をＰ型（Ｐ＋）の半導体領域として構成する。反対に、前記半導体素子をＮ型トンネル電界効果トランジスタとしてとして動作させる場合、前記ソース領域をＰ型（Ｐ＋）の半導体領域とし、前記ドレイン領域をＮ型（Ｎ＋）の半導体領域として構成する。
前記半導体接合において前記トンネル接合を形成する方法としては、特に制限はなく、前記ソース領域と前記チャネル部との間に不純物物質の急峻な濃度プロファイルを与えるなどの公知の方法を挙げることができる。
前記ソース領域及び前記ドレイン領域を形成する前記半導体としては、前記チャネル部とトンネル接合を形成可能な材料である限り、特に制限はなく、公知の半導体材料を適用することができるが、製造上、前記チャネル部を構成する前記間接遷移型半導体と同じ半導体材料で形成することが好ましい。即ち、この場合、一つの半導体基板に前記不純物をイオン注入等によりドープして前記ソース領域、前記ドレイン領域を形成する代表的な製造方法を適用することができる。
また、前記不純物としては、特に制限はなく、ボロン、リン、ヒ素等の公知の不純物を用いることができる。
なお、前記半導体素子をＰ型トンネル電界効果トランジスタとして動作させる場合、前記ソース領域をＮ型（Ｎ＋）の半導体領域とし、前記ドレイン領域をＰ型（Ｐ＋）の半導体領域として構成する。反対に、前記半導体素子をＮ型トンネル電界効果トランジスタとしてとして動作させる場合、前記ソース領域をＰ型（Ｐ＋）の半導体領域とし、前記ドレイン領域をＮ型（Ｎ＋）の半導体領域として構成する。
前記ソース部及び前記ドレイン部を前記ソース電極及び前記ドレイン電極として形成する場合、前記ソース電極と前記チャネル部とをショットキー接合で接合してトンネル接合が形成される。
このような前記ソース電極及び前記ドレイン電極としては、特に制限はなく、公知の金属材料を挙げることができ、例えば、前記チャネル部がシリコンで構成される場合、ＮｉＳｉ２等の金属シリサイドを挙げることができ、前記チャネル部がゲルマニウムで構成される場合、ＮｉＧｅ等の金属ジャーマナイドなどを挙げることができ、前記チャネル部がシリコンとゲルマニウムとの混晶で構成される場合、ＮｉＳｉとＮｉＧｅとの合金等のＮｉ、Ｓｉ、Ｇｅを含む合金などを挙げることができる。
また、前記ソース電極及び前記ドレイン電極の形成方法としても特に制限はなく、前記金属材料を用いた、スパッタリング法、ＣＶＤ法等の公知の形成方法を挙げることができる。
このような前記ソース電極及び前記ドレイン電極としては、特に制限はなく、公知の金属材料を挙げることができ、例えば、前記チャネル部がシリコンで構成される場合、ＮｉＳｉ２等の金属シリサイドを挙げることができ、前記チャネル部がゲルマニウムで構成される場合、ＮｉＧｅ等の金属ジャーマナイドなどを挙げることができ、前記チャネル部がシリコンとゲルマニウムとの混晶で構成される場合、ＮｉＳｉとＮｉＧｅとの合金等のＮｉ、Ｓｉ、Ｇｅを含む合金などを挙げることができる。
また、前記ソース電極及び前記ドレイン電極の形成方法としても特に制限はなく、前記金属材料を用いた、スパッタリング法、ＣＶＤ法等の公知の形成方法を挙げることができる。
＜チャネル部＞
前記チャネル部は、上述の通り、前記間接遷移型半導体で形成されるとともに、一端が前記ソース部に接続され他端が前記ドレイン部に接続される前記板状形状部を有して構成される。
前記板状形状部は、上述の２条件に基づき、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の前記対向面同士のうち少なくとも１組の前記対向面同士が、前記電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成される。
前記チャネル部は、上述の通り、前記間接遷移型半導体で形成されるとともに、一端が前記ソース部に接続され他端が前記ドレイン部に接続される前記板状形状部を有して構成される。
前記板状形状部は、上述の２条件に基づき、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の前記対向面同士のうち少なくとも１組の前記対向面同士が、前記電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成される。
前記板状形状部としては、前記チャネル部中に存在する形状部であればよく、前記チャネル部全体で前記板状形状部を構成してもよいし、前記チャネル部の一部分で前記板状形状部を構成してもよい。前記バンド間トンネル現象は、前記ソース領域－前記チャネル部間に形成される前記トンネル接合を電子が通過する形で生じるため、前記トンネル接合に関与しない部分を含めた前記チャネル部全体が薄層化されている必要はない。
また、前記板状形状部としては、１枚の前記板状形状部で前記チャネル部を構成してもよいし、複数枚の前記板状形状部で前記チャネル部を構成してもよい。
また、前記板状形状部としては、１枚の前記板状形状部で前記チャネル部を構成してもよいし、複数枚の前記板状形状部で前記チャネル部を構成してもよい。
前記第１対向面同士及び前記第２対向面同士を構成する４面の全ての構成面が前記電子閉じ込め面で構成されると、運動量保存則による制限がより一層緩和され、より一層トンネル確率を増加させることができる。
加えて、前記電子閉じ込め面で構成される前記第１対向面同士及び前記第２対向面同士の２組とも、前記電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成される構成であると、運動量保存則による制限が更に緩和され、トンネル確率を更に増加させることができる。
加えて、前記電子閉じ込め面で構成される前記第１対向面同士及び前記第２対向面同士の２組とも、前記電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成される構成であると、運動量保存則による制限が更に緩和され、トンネル確率を更に増加させることができる。
前記電子閉じ込め面は、電子運動の規制により前記間接遷移型半導体に対し疑似的に前記直接遷移型半導体のバンド構造が付与可能とされる面であり、前記間接遷移型半導体の種類ごとに異なる。この前記電子閉じ込め面は、前記間接遷移型半導体の種類ごとに、その結晶面で記述することができる。
具体的には、図１（ａ）で例示するバルク材料固有のバンド構造から、前記間接遷移型半導体の種類ごとに定まり、例えば、シリコンであれば｛１００｝面が前記電子閉じ込め面に該当し、ゲルマニウムであれば｛１１１｝面が前記電子閉じ込め面に該当する。また、前記シリコンと前記ゲルマニウムとの混晶の場合、前記ゲルマニウムの含有率が８５原子％未満であれば｛１００｝面が前記電子閉じ込め面に該当し、前記ゲルマニウムの含有率が８５原子％以上であれば、｛１１１｝面が前記電子閉じ込め面に該当する。
具体的には、図１（ａ）で例示するバルク材料固有のバンド構造から、前記間接遷移型半導体の種類ごとに定まり、例えば、シリコンであれば｛１００｝面が前記電子閉じ込め面に該当し、ゲルマニウムであれば｛１１１｝面が前記電子閉じ込め面に該当する。また、前記シリコンと前記ゲルマニウムとの混晶の場合、前記ゲルマニウムの含有率が８５原子％未満であれば｛１００｝面が前記電子閉じ込め面に該当し、前記ゲルマニウムの含有率が８５原子％以上であれば、｛１１１｝面が前記電子閉じ込め面に該当する。
前記畳み込み効果を得るための前記対向面同士（前記電子閉じ込め面同士）の対向間隔としては、１５ｎｍ以下であれば特に制限はないが、小型化と同時に、より大きなトンネル電流を得る観点から、１０ｎｍ以下が好ましく、８ｎｍ以下がより好ましく、６ｎｍ以下がより好ましく、４ｎｍ以下が特に好ましい。なお、下限としては、前記チャネル部の表面ラフネスによる電流量低減の観点から１ｎｍ程度である。
前記チャネル部の形成方法としては、特に制限はなく、既存の半導体設備における形成方法の中から適宜選択することができ、例えば、電子線リソグラフィー加工法、成長時間を制御して行うエピタキシャル成長法などが挙げられる。
また、前記チャネル部としては、前記間接遷移型半導体で形成されればよく、その形成材料の単結晶構造で、真性半導体のもの又は前記不純物が低濃度でドープされたものを好適に用いることができる。
また、前記チャネル部としては、前記間接遷移型半導体で形成されればよく、その形成材料の単結晶構造で、真性半導体のもの又は前記不純物が低濃度でドープされたものを好適に用いることができる。
＜ゲート部＞
前記ゲート部は、ゲート絶縁膜を介してゲート電極が前記チャネル部の露出部全体又は一部を覆うように構成される部である。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート部は、ゲート絶縁膜を介してゲート電極が前記チャネル部の露出部全体又は一部を覆うように構成される部である。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート部の具体的な構成としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記チャネル部の前記板状形状部における前記第１対向面及び前記第２対向面同士を構成する４面の前記構成面全てを覆うオールアラウンド構造で構成することもできるが、前記構成面全てを覆う必要はなく、小型で簡易かつ低コストに製造する観点から、前記第１対向面及び前記第２対向面同士を構成する４面の前記構成面のうち、多くとも３面の全体又は一部を覆うように配されることが好ましい。
［第１実施形態］
以下、本発明の第１実施形態に係る半導体素子を図面を参照しつつ、説明する。
図４は、第１実施形態に係る半導体素子の分解斜視図である。また、図５（ａ）は、電流が流れる方向と直交する方向（図４におけるＸ方向）の断面図であり、図５（ｂ）は、図５（ａ）における電流が流れる方向と平行な方向（図４におけるＹ方向）のＡ－Ａ線断面図である。
以下、本発明の第１実施形態に係る半導体素子を図面を参照しつつ、説明する。
図４は、第１実施形態に係る半導体素子の分解斜視図である。また、図５（ａ）は、電流が流れる方向と直交する方向（図４におけるＸ方向）の断面図であり、図５（ｂ）は、図５（ａ）における電流が流れる方向と平行な方向（図４におけるＹ方向）のＡ－Ａ線断面図である。
図４に示すように、半導体素子１０は、ソース部１４と、ソース部１４に隣接して配され、その境界を前記トンネル障壁が形成される前記トンネル接合とするチャネル部１３と、チャネル部１３に隣接して配されるドレイン部１５と、チャネル部１３の露出部全体又は一部を覆うように配されるゲート部Ｇとで構成され、前記トンネル電界効果トランジスタの前記素子構造を有する。
この半導体素子１０は、例えば、図５（ａ），（ｂ）に示すように、ＳＯＩ（Silicon-on-insulator）基板等の半導体層１１上に表面絶縁層１２が形成された任意の基板上に形成することができるが、半導体層１１及び表面絶縁層１２は、半導体素子１０の動作に関与しない任意構造物である。
この半導体素子１０は、例えば、図５（ａ），（ｂ）に示すように、ＳＯＩ（Silicon-on-insulator）基板等の半導体層１１上に表面絶縁層１２が形成された任意の基板上に形成することができるが、半導体層１１及び表面絶縁層１２は、半導体素子１０の動作に関与しない任意構造物である。
チャネル部１３は、真性半導体又は前記不純物が低濃度（例えば、１×１０１３ｃｍ－３～１×１０１６ｃｍ－３程度）でドープされたシリコンで形成されるとともに、一端がソース部１４に接続され他端がドレイン部１５に接続される前記板状形状部自身で構成される。
チャネル部１３の前記板状形状部を構成する、ソース部１４からドレイン部１５に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち１組の前記対向面同士（図４中のＸ方向で対向する対向面同士）は、それぞれシリコンにおける｛１００｝面で形成され、前記電子閉じ込め面を構成する。これら前記電子閉じ込め面同士の対向間隔を律する、図４中のＸ方向におけるチャネル部１３の厚みＤ１（図５（ａ）参照）は、長くとも１５ｎｍとされ、チャネル部１３は、前記畳み込み効果が得られるように構成される。
チャネル部１３の前記板状形状部を構成する、ソース部１４からドレイン部１５に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち１組の前記対向面同士（図４中のＸ方向で対向する対向面同士）は、それぞれシリコンにおける｛１００｝面で形成され、前記電子閉じ込め面を構成する。これら前記電子閉じ込め面同士の対向間隔を律する、図４中のＸ方向におけるチャネル部１３の厚みＤ１（図５（ａ）参照）は、長くとも１５ｎｍとされ、チャネル部１３は、前記畳み込み効果が得られるように構成される。
ソース部１４及びドレイン部１５は、シリコンに前記不純物を高濃度（例えば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３程度）にドープして形成される前記ソース領域及び前記ドレイン領域として構成され、前記トンネル接合がチャネル部１３とソース部１４との間の前記半導体接合で構成される。
ゲート部Ｇは、ゲート絶縁膜１６を介してゲート電極１７がチャネル部１３の露出部全体又は一部を覆うように構成され、具体的には、前記第１対向面及び前記第２対向面同士を構成する４面の前記構成面のうち３面を覆うように配される。なお、このように板状のチャネル部１３の３面をゲート部Ｇで覆うトランジスタの素子構造は、Ｆｉｎ－ＦＥＴとして知られ、既存の半導体設備を利用して好適に製造することができる。
本例では、チャネル部１３の厚みＤ１が一様とされるが、バンド間トンネル現象は、このチャネル部１３とソース部１４との間の前記半導体接合で構成される前記トンネル接合を電子が通過する形で生じるため、チャネル部１３における、ソース部１４と接する一端及びこの一端からドレイン部１５に向かう方向（図４中のＹ方向）の他端側に延在する前記トンネル接合の近傍部分（短くても一端から他端側に向けて１５ｎｍ程度延在する部分）の前記電子閉じ込め面同士の対向間隔（チャネル部１３の厚みＤ１）が長くとも１５ｎｍの短間隔とされ、前記近傍部分よりドレイン部１５側のチャネル部１３では、前記電子閉じ込め面同士の対向間隔（チャネル部１３の厚みＤ１）が１５ｎｍを超えて構成されてもよい。
また、本例では、チャネル部１３と前記トンネル接合を形成するソース部１４の部分がチャネル部１３の前記板状形状部と同様の形状とされる。即ち、ソース部１４は、チャネル部１３側に向けて先細りとなるように形成されるとともにチャネル部１３と接合する端部を一端として、前記一端側の部分が板状形状部で形成され、この板状形状部を構成する、ソース部１４からドレイン部１５に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち１組の前記対向面同士（図４中のＸ方向で対向する対向面同士）は、チャネル部１３における前記板状形状部と同様に、それぞれシリコンにおける｛１００｝面で形成され、前記電子閉じ込め面を構成する。また、これら前記電子閉じ込め面同士の対向間隔を律する、図４中のＸ方向におけるソース部１４における前記板状形状部の厚みは、長くとも１５ｎｍとされ、ソース部１４において前記板状形状部として形成される前記トンネル接合の近傍部分（短くとも前記一端から、電流が流れる方向と逆方向であるドレイン部１５から離れる方向の他端に向けて１０ｎｍ程度延在する部分）は、前記畳み込み効果が得られるように構成される。
このように前記トンネル接合を形成するチャネル部１３とソース部１４とのそれぞれ部分が前記畳み込み効果が得られるように構成される場合、前記トンネル接合におけるトンネル確率が高まり、より大きなトンネル電流を得ることができる。
また、本例では、チャネル部１３と前記トンネル接合を形成するソース部１４の部分がチャネル部１３の前記板状形状部と同様の形状とされる。即ち、ソース部１４は、チャネル部１３側に向けて先細りとなるように形成されるとともにチャネル部１３と接合する端部を一端として、前記一端側の部分が板状形状部で形成され、この板状形状部を構成する、ソース部１４からドレイン部１５に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち１組の前記対向面同士（図４中のＸ方向で対向する対向面同士）は、チャネル部１３における前記板状形状部と同様に、それぞれシリコンにおける｛１００｝面で形成され、前記電子閉じ込め面を構成する。また、これら前記電子閉じ込め面同士の対向間隔を律する、図４中のＸ方向におけるソース部１４における前記板状形状部の厚みは、長くとも１５ｎｍとされ、ソース部１４において前記板状形状部として形成される前記トンネル接合の近傍部分（短くとも前記一端から、電流が流れる方向と逆方向であるドレイン部１５から離れる方向の他端に向けて１０ｎｍ程度延在する部分）は、前記畳み込み効果が得られるように構成される。
このように前記トンネル接合を形成するチャネル部１３とソース部１４とのそれぞれ部分が前記畳み込み効果が得られるように構成される場合、前記トンネル接合におけるトンネル確率が高まり、より大きなトンネル電流を得ることができる。
本例では、チャネル部１３がシリコンで形成されるが、チャネル部１３をゲルマニウムで形成する場合、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、それぞれゲルマニウムにおける｛１１１｝面で形成して、前記電子閉じ込め面を構成する。また、チャネル部１３をシリコンとゲルマニウムとの混晶で形成する場合、ゲルマニウムの含有率が８５原子％未満であるときは、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、それぞれシリコンとゲルマニウムとの混晶における｛１００｝面で形成して、前記電子閉じ込め面を構成し、ゲルマニウムの含有率が８５原子％以上であるときは、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、それぞれシリコンとゲルマニウムとの混晶における｛１１１｝面で形成して、前記電子閉じ込め面を構成する。
この理由は、次の通りである。
先ず、バルク状態のシリコンの伝導帯下端付近の等エネルギー面を図６（ａ）に示す。シリコンの場合、伝導帯下端の位置は、運動量ゼロの点ではなく、６回対称な＜１００＞方向の軸上に存在する。そのため、＜１００＞方向に対して垂直方向に薄層化して前記畳み込み効果を得ることが最も効果的である。つまり、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、シリコンにおける｛１００｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
次に、バルク状態のゲルマニウムの伝導帯下端付近の等エネルギー面を図６（ｂ）に示す。ゲルマニウムの場合、伝導帯下端の位置は、運動量ゼロの点ではなく、８回対称な＜１１１＞方向の軸上に存在する。そのため、＜１１１＞方向に対して垂直方向に薄層化して前記畳み込み効果を得ることが最も効果的である。つまり、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、ゲルマニウムにおける｛１１１｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
次に、ゲルマニウム含有率が８５％未満のシリコンとゲルマニウムとの混晶の場合、外部応力がかかっていない状態では、シリコンに寄与する成分が強いため、シリコン同様、伝導帯下端の位置は、６回対称な＜１００＞方向の軸上に存在する。よって、シリコン同様、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、シリコンとゲルマニウムの混晶における｛１００｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
次に、ゲルマニウム含有率が８５％以上のシリコンとゲルマニウムとの混晶の場合、こちらは、外部応力がかかっていない状態で、ゲルマニウムに寄与する成分が強いため、ゲルマニウム同様、伝導帯下端の位置は、８回対称な＜１１１＞方向の軸上に存在する。よって、ゲルマニウム同様、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、シリコンとゲルマニウムの混晶における｛１１１｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
このように、前記電子閉じ込め面は、バルク状態における前記間接遷移型半導体の材料固有のエネルギー状態から電子運動を規制する結晶方向を決定して定めることができる。
先ず、バルク状態のシリコンの伝導帯下端付近の等エネルギー面を図６（ａ）に示す。シリコンの場合、伝導帯下端の位置は、運動量ゼロの点ではなく、６回対称な＜１００＞方向の軸上に存在する。そのため、＜１００＞方向に対して垂直方向に薄層化して前記畳み込み効果を得ることが最も効果的である。つまり、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、シリコンにおける｛１００｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
次に、バルク状態のゲルマニウムの伝導帯下端付近の等エネルギー面を図６（ｂ）に示す。ゲルマニウムの場合、伝導帯下端の位置は、運動量ゼロの点ではなく、８回対称な＜１１１＞方向の軸上に存在する。そのため、＜１１１＞方向に対して垂直方向に薄層化して前記畳み込み効果を得ることが最も効果的である。つまり、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、ゲルマニウムにおける｛１１１｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
次に、ゲルマニウム含有率が８５％未満のシリコンとゲルマニウムとの混晶の場合、外部応力がかかっていない状態では、シリコンに寄与する成分が強いため、シリコン同様、伝導帯下端の位置は、６回対称な＜１００＞方向の軸上に存在する。よって、シリコン同様、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、シリコンとゲルマニウムの混晶における｛１００｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
次に、ゲルマニウム含有率が８５％以上のシリコンとゲルマニウムとの混晶の場合、こちらは、外部応力がかかっていない状態で、ゲルマニウムに寄与する成分が強いため、ゲルマニウム同様、伝導帯下端の位置は、８回対称な＜１１１＞方向の軸上に存在する。よって、ゲルマニウム同様、前記対向面同士（図４中のＸ方向で対向する対向面同士）を、シリコンとゲルマニウムの混晶における｛１１１｝面で形成して、前記電子閉じ込め面を構成することが最も効果的である。
このように、前記電子閉じ込め面は、バルク状態における前記間接遷移型半導体の材料固有のエネルギー状態から電子運動を規制する結晶方向を決定して定めることができる。
以上の通り、半導体素子１０では、バンド間トンネル現象が生ずる前記トンネル接合及びその近傍において、前記畳み込み効果により前記トンネル接合を通過する電子のトンネル確率が前記直接遷移型半導体と同等に向上し、トンネル電流を増加させることができる。また、前記間接遷移型半導体についての既存の製造設備を利用して、小型で簡易かつ低コストに製造することができる。
第１実施形態における変形例として、前記ソース電極及び前記ドレイン電極を配し、前記ソース電極と前記チャネル部とを前記ショットキー接合で接合して前記トンネル接合を形成する場合、半導体素子１０におけるソース部１４及びドレイン部１５を前記ソース電極及び前記ドレイン電極で構成し、前記ソース電極とチャネル部１３とを前記ショットキー接合で接合して前記トンネル接合を形成すればよい。
［第２実施形態］
以下、本発明の第２実施形態に係る半導体素子を図面を参照しつつ、説明する。
図７は、第２実施形態に係る半導体素子の分解斜視図である。また、図８（ａ）は、電流が流れる方向と直交する方向（図７におけるＸ方向）の断面図であり、図８（ｂ）は、図８（ａ）における電流が流れる方向と平行な方向（図７におけるＹ方向）のＡ－Ａ線断面図である。
以下、本発明の第２実施形態に係る半導体素子を図面を参照しつつ、説明する。
図７は、第２実施形態に係る半導体素子の分解斜視図である。また、図８（ａ）は、電流が流れる方向と直交する方向（図７におけるＸ方向）の断面図であり、図８（ｂ）は、図８（ａ）における電流が流れる方向と平行な方向（図７におけるＹ方向）のＡ－Ａ線断面図である。
図７に示すように、半導体素子２０は、ソース部２４と、ソース部２４に隣接して配され、その境界を前記トンネル障壁が形成される前記トンネル接合とするチャネル部２３ａ～２３ｃと、チャネル部２３ａ～２３ｃに隣接して配されるドレイン部２５と、チャネル部２３ａ～２３ｃの露出部全体又は一部を覆うように配されるゲート部Ｇとで構成され、前記トンネル電界効果トランジスタの前記素子構造を有する。
この半導体素子２０は、例えば、図８（ａ），（ｂ）に示すように、ＳＯＩ基板等の半導体層２１上に表面絶縁層２２が形成された任意の基板上に形成することができるが、半導体層２１及び表面絶縁層２２は、半導体素子２０の動作に関与しない任意構造物である。
この半導体素子２０は、例えば、図８（ａ），（ｂ）に示すように、ＳＯＩ基板等の半導体層２１上に表面絶縁層２２が形成された任意の基板上に形成することができるが、半導体層２１及び表面絶縁層２２は、半導体素子２０の動作に関与しない任意構造物である。
第２実施形態に係る半導体素子２０は、第１実施形態に係る半導体素子１０と比較し、チャネル部１３がチャネル部２３ａ～２３ｃで構成される点に構造上の相違がある。以下、相違点について説明する。
チャネル部２３ａ～２３ｃは、それぞれ、前記間接遷移型半導体で形成され、一端がソース部２４に接続され他端がドレイン部２５に接続される前記板状形状部自身で構成される。
チャネル部２３ａの前記板状形状部を構成する、ソース部２４からドレイン部２５に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士（図７中のＺ方向で対向する対向面同士）が前記電子閉じ込め面を構成する。これら前記電子閉じ込め面同士の対向間隔を律する、図７中のＺ方向におけるチャネル部２３ａの厚みＤ２（図８（ａ）参照）は、長くとも１５ｎｍとされ、チャネル部２３ａは、前記畳み込み効果が得られるように構成される。
また、チャネル部２３ｂ，２３ｃは、それぞれ、チャネル部２３ａと同じ構造を持ち、チャネル部２３ａと併設されるように配される。
即ち、半導体素子２０では、前記畳み込み効果が得られる前記板状形状部を複数枚配し、１枚のものよりも、より大きなトンネル電流を得ることとしている。
前記畳み込み効果を得るためのチャネル部２３ａ～２３ｃの薄層化は、バルク状態で前記チャネル部を形成する場合と同じ形成領域内に複数枚の前記板状形状部を形成する余地を与える。
この観点から、チャネル部２３ｂ，２３ｃは、図示の通り、チャネル部２３ａにおける、対向間隔が長くとも１５ｎｍとされるとともに前記電子閉じ込め面で形成される前記対向面同士の対向方向（図７中のＺ方向）で、チャネル部２３ａと並べて併設される前記板状形状部自身（又は前記板状形状部を有する前記チャネル部）であることが好ましい。
チャネル部２３ａの前記板状形状部を構成する、ソース部２４からドレイン部２５に向かう電流が流れる方向に対して直交方向で対向する前記第１対向面同士及び前記第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士（図７中のＺ方向で対向する対向面同士）が前記電子閉じ込め面を構成する。これら前記電子閉じ込め面同士の対向間隔を律する、図７中のＺ方向におけるチャネル部２３ａの厚みＤ２（図８（ａ）参照）は、長くとも１５ｎｍとされ、チャネル部２３ａは、前記畳み込み効果が得られるように構成される。
また、チャネル部２３ｂ，２３ｃは、それぞれ、チャネル部２３ａと同じ構造を持ち、チャネル部２３ａと併設されるように配される。
即ち、半導体素子２０では、前記畳み込み効果が得られる前記板状形状部を複数枚配し、１枚のものよりも、より大きなトンネル電流を得ることとしている。
前記畳み込み効果を得るためのチャネル部２３ａ～２３ｃの薄層化は、バルク状態で前記チャネル部を形成する場合と同じ形成領域内に複数枚の前記板状形状部を形成する余地を与える。
この観点から、チャネル部２３ｂ，２３ｃは、図示の通り、チャネル部２３ａにおける、対向間隔が長くとも１５ｎｍとされるとともに前記電子閉じ込め面で形成される前記対向面同士の対向方向（図７中のＺ方向）で、チャネル部２３ａと並べて併設される前記板状形状部自身（又は前記板状形状部を有する前記チャネル部）であることが好ましい。
このように構成されるチャネル部２３ａ～２３ｃは、それぞれ、ソース部２４及びドレイン部２５との接続面を除く露出部全体がゲート絶縁膜２６ａ～２６ｃで覆われ、かつ、ゲート絶縁膜２６ａ～２６ｃを介してゲート電極２７で覆われる。
なお、本例では、チャネル部２３ａと並べて併設される２３ｂ，２３ｃのいずれもが、前記畳み込み効果が得られるように構成されるが、いずれか１つのみが前記畳み込み効果が得られるように構成されてもよい。
また、これ以外の事項は、第１実施形態に係る半導体素子１０について説明した事項を適用することができる。
なお、本例では、チャネル部２３ａと並べて併設される２３ｂ，２３ｃのいずれもが、前記畳み込み効果が得られるように構成されるが、いずれか１つのみが前記畳み込み効果が得られるように構成されてもよい。
また、これ以外の事項は、第１実施形態に係る半導体素子１０について説明した事項を適用することができる。
次に、本発明の前記半導体素子の製造方法の例を図面を参照しつつ、説明する。
図９～１５は、第１実施形態に係る半導体素子１０の製造工程を示す図（１）～（７）であり、各図の（ｂ）は、（ａ）におけるＡ－Ａ線断面図である。
図９～１５は、第１実施形態に係る半導体素子１０の製造工程を示す図（１）～（７）であり、各図の（ｂ）は、（ａ）におけるＡ－Ａ線断面図である。
先ず、ハンドル用Ｓｉ半導体層１１上に、厚み１４５ｎｍのＳｉＯ２表面絶縁層（ＢＯＸ層）１２と、Ｓｉで厚み５０ｎｍに形成されるＳＯＩ層１３’とが、この順で形成されたＳＯＩ基板を用意する（図９（ａ），（ｂ）参照）。ＳＯＩ層１３’には、ｐ型不純物が１×１０１５ｃｍ－３程度ドープされている。
次に、電子線リソグラフィーにより、ＳＯＩ層１３’上の所定位置にエッチングマスク１０１を厚み６５ｎｍで形成後、エッチングマスク１０１をマスクとしたリアクティブイオンエッチング（ＲＩＥ）を行い、ＳＯＩ層１３’の形状をチャネル部１３、ソース部１４及びドレイン部１５の形状に加工する（図１０（ａ），（ｂ）参照）。前記リアクティブイオンエッチング（ＲＩＥ）におけるプラズマには、臭化水素（ＨＢｒ）のプラズマ、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）との混合プラズマ及び臭化水素（ＨＢｒ）とアルゴン（Ａｒ）との混合プラズマ等を使用する。
次に、エッチングマスク１０１を除去した後、後続のイオン注入のため、ＳＯＩ層１３’の表面に厚み４ｎｍのＳｉＯ２保護酸化膜１０２を形成する（図１１（ａ），（ｂ）参照）。
次に、電子線リソグラフィーにより、ＳＯＩ層１３’上の所定位置にエッチングマスク１０１を厚み６５ｎｍで形成後、エッチングマスク１０１をマスクとしたリアクティブイオンエッチング（ＲＩＥ）を行い、ＳＯＩ層１３’の形状をチャネル部１３、ソース部１４及びドレイン部１５の形状に加工する（図１０（ａ），（ｂ）参照）。前記リアクティブイオンエッチング（ＲＩＥ）におけるプラズマには、臭化水素（ＨＢｒ）のプラズマ、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）との混合プラズマ及び臭化水素（ＨＢｒ）とアルゴン（Ａｒ）との混合プラズマ等を使用する。
次に、エッチングマスク１０１を除去した後、後続のイオン注入のため、ＳＯＩ層１３’の表面に厚み４ｎｍのＳｉＯ２保護酸化膜１０２を形成する（図１１（ａ），（ｂ）参照）。
次に、電子線リソグラフィーにより、保護酸化膜１０２上に厚み１００ｎｍのレジスト層１０３を形成し、このレジスト層１０３をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、ＢＦ２を用いたイオン注入を行い、ＳＯＩ層１３’中に前記ドレイン領域としてのドレイン部１５を形成する（図１２（ａ），（ｂ）参照）。
次に、酸素アッシング処理により、レジスト層１０３を除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）洗浄する。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いる。
次に、ＳＰＭ洗浄された保護酸化膜１０２上に厚み１００ｎｍのレジスト層１０４を形成し、このレジスト層１０４をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、Ａｓを用いたイオン注入を行い、ＳＯＩ層１３’中に前記ソース領域としてのソース部１４を形成する（図１３（ａ），（ｂ）参照）。
ＳＯＩ層１３’にソース部１４及びドレイン部１５を形成した残余の部分がチャネル部１３を構成する。
次に、酸素アッシング処理により、レジスト層１０４を除去し、表面をＳＰＭ洗浄する。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いる。
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース部１４及びドレイン部１５内の各不純物物質を活性化させる。
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１０２を除去する。
次に、酸素アッシング処理により、レジスト層１０３を除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）洗浄する。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いる。
次に、ＳＰＭ洗浄された保護酸化膜１０２上に厚み１００ｎｍのレジスト層１０４を形成し、このレジスト層１０４をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、Ａｓを用いたイオン注入を行い、ＳＯＩ層１３’中に前記ソース領域としてのソース部１４を形成する（図１３（ａ），（ｂ）参照）。
ＳＯＩ層１３’にソース部１４及びドレイン部１５を形成した残余の部分がチャネル部１３を構成する。
次に、酸素アッシング処理により、レジスト層１０４を除去し、表面をＳＰＭ洗浄する。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いる。
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース部１４及びドレイン部１５内の各不純物物質を活性化させる。
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１０２を除去する。
次に、ＳＣ２洗浄液（ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏを１：１：６で混合した混合液）に７０℃の温度条件で５分間浸漬し、洗浄する。
次に、ＡＬＤ法により、２５０℃の温度条件下でＨｆＯ２を堆積させて、チャネル部１３の周囲に厚み２．４ｎｍのゲート絶縁膜形成膜１６’を形成するとともに、スパッタリング法により、ゲート絶縁膜形成膜１６’上に厚み３０ｎｍＴａＮゲート電極形成層１７’を形成する（図１４（ａ），（ｂ）参照）。
次に、マスクを用いたＣｌ２プラズマでのリアクティブイオンエッチング加工により、ゲート絶縁膜形成膜１６’及びゲート電極形成層１７’を形状加工し、ゲート絶縁膜１６及びゲート電極１７を形成する（図１５（ａ），（ｂ）参照）。
以上により、半導体素子１０を製造する。
なお、この製造方法は、半導体素子１０の製造方法の一例を示すものであり、ユーザにおいて好適な製造設備を適宜選択し、公知の方法で製造することができる。
次に、ＡＬＤ法により、２５０℃の温度条件下でＨｆＯ２を堆積させて、チャネル部１３の周囲に厚み２．４ｎｍのゲート絶縁膜形成膜１６’を形成するとともに、スパッタリング法により、ゲート絶縁膜形成膜１６’上に厚み３０ｎｍＴａＮゲート電極形成層１７’を形成する（図１４（ａ），（ｂ）参照）。
次に、マスクを用いたＣｌ２プラズマでのリアクティブイオンエッチング加工により、ゲート絶縁膜形成膜１６’及びゲート電極形成層１７’を形状加工し、ゲート絶縁膜１６及びゲート電極１７を形成する（図１５（ａ），（ｂ）参照）。
以上により、半導体素子１０を製造する。
なお、この製造方法は、半導体素子１０の製造方法の一例を示すものであり、ユーザにおいて好適な製造設備を適宜選択し、公知の方法で製造することができる。
半導体素子１０の製造において重要な事項は、チャネル部１３において前記電子閉じ込め面を確保することにある。
この点については、スタート基板である前記ＳＯＩ基板の結晶面方位（基板に対して面直な結晶軸方向）及びチャネル部１３の延在方向の選択により簡単に実施することができる。
例えば、図１６（ａ）に示すように、シリコンにおいて＜１００＞方向での前記畳み込み効果を得るための構造は、（１００）面を主面とする前記ＳＯＩ基板を用い、前記ＳＯＩ基板における［１１０］方向の切欠き部分（オリエンテーションフラット又はノッチ。図中、円の下部に横線で示す）に対して、４５度（又はそれに等価な）方向にチャネル部１３の延在方向を合わせることで得ることができる。
また、例えば、図１６（ｂ）に示すように、ゲルマニウムにおいて＜１１１＞方向での前記畳み込み効果を得るための構造は、（１１０）面を主面とするＧＯＩ（Germanium-on-insulator）基板を用い、前記ＧＯＩ基板における［１－１０］方向の切欠き部分（オリエンテーションフラット又はノッチ。図中、円の下部に横線で示す）に対して、５５度（又はそれに等価な）方向にチャネル部１３の延在方向を合わせることで得ることができる。
なお、図１６（ａ）は、（１００）面を主面とするＳＯＩ基板を用いたチャネル部の形成方法の概要を示す図であり、図１６（ｂ）は、（１１０）面を主面とするＧＯＩ基板を用いたチャネル部の形成方法の概要を示す図である。
この点については、スタート基板である前記ＳＯＩ基板の結晶面方位（基板に対して面直な結晶軸方向）及びチャネル部１３の延在方向の選択により簡単に実施することができる。
例えば、図１６（ａ）に示すように、シリコンにおいて＜１００＞方向での前記畳み込み効果を得るための構造は、（１００）面を主面とする前記ＳＯＩ基板を用い、前記ＳＯＩ基板における［１１０］方向の切欠き部分（オリエンテーションフラット又はノッチ。図中、円の下部に横線で示す）に対して、４５度（又はそれに等価な）方向にチャネル部１３の延在方向を合わせることで得ることができる。
また、例えば、図１６（ｂ）に示すように、ゲルマニウムにおいて＜１１１＞方向での前記畳み込み効果を得るための構造は、（１１０）面を主面とするＧＯＩ（Germanium-on-insulator）基板を用い、前記ＧＯＩ基板における［１－１０］方向の切欠き部分（オリエンテーションフラット又はノッチ。図中、円の下部に横線で示す）に対して、５５度（又はそれに等価な）方向にチャネル部１３の延在方向を合わせることで得ることができる。
なお、図１６（ａ）は、（１００）面を主面とするＳＯＩ基板を用いたチャネル部の形成方法の概要を示す図であり、図１６（ｂ）は、（１１０）面を主面とするＧＯＩ基板を用いたチャネル部の形成方法の概要を示す図である。
次に、第２実施形態に係る半導体素子２０に関連した本発明の前記半導体素子の製造方法の例を図面を参照しつつ、説明する。
図１７～１９は、第２実施形態に係る半導体素子２０に関連した本発明の前記半導体素子の製造工程を示す図（１）～（３）であり、各図の（ｂ）は、（ａ）におけるＡ－Ａ線断面図である。
図１７～１９は、第２実施形態に係る半導体素子２０に関連した本発明の前記半導体素子の製造工程を示す図（１）～（３）であり、各図の（ｂ）は、（ａ）におけるＡ－Ａ線断面図である。
先ず、ハンドル用Ｓｉ基板３１を用意する。この基板３１は、前記ＳＯＩ基板について図１６（ａ）を用いて説明した事項により、前記ＳＯＩ基板と同様の結晶面方位を選択することで、後続の工程において前記電子閉じ込め面を容易に確保することができる。
この基板３１上に、シリコン－ゲルマニウム犠牲層２０１ａ’、Ｓｉ半導体層３３ａ、シリコン－ゲルマニウム犠牲層２０１ｂ’、Ｓｉ半導体層３３ｂ、シリコン－ゲルマニウム犠牲層２０１ｃ’、Ｓｉ半導体層３３ｃの順で、各層をエピタキシャル成長法により形成する（図１７（ａ），（ｂ）参照）。Ｓｉ半導体層３３ａ～３３ｃの各層の厚みは、第２実施形態に係る半導体素子２０におけるチャネル部２３ａの厚みＤ２（図８（ａ）参照）に準じて、厚くとも１５ｎｍとし、この厚みは、エピタキシャル成長時間の調整により制御することができる。
次に、マスク２０２を用いたリソグラフィー加工により、シリコン－ゲルマニウム犠牲層２０１ａ’～２０１ｃ’及びＳｉ半導体層３３ａ～３３ｃの形状を加工する（図１８（ａ），（ｂ）参照）。
次に、過酸化水素水（Ｈ２Ｏ２）により、シリコン－ゲルマニウム犠牲層２０１ａ’を２つのシリコン－ゲルマニウム犠牲層２０１ａに分断するように中央部分を選択的にエッチングする。同時に、シリコン－ゲルマニウム犠牲層２０１ｂ’２０１ｃ’についても同様のエッチングを行う。この際、過酸化水素水（Ｈ２Ｏ２）のＳｉ半導体層３３ａ～３３ｃに対するエッチング速度は、シリコン－ゲルマニウム犠牲層２０１ａ’～２０１ｃ’に対するエッチング速度よりも充分に遅いため、結果的にＳｉ半導体層３３ａ～３３ｃのみが分断されずに架橋された状態となり、前記チャネル部の形成が可能となる（図１９（ａ），（ｂ）参照）。
この基板３１上に、シリコン－ゲルマニウム犠牲層２０１ａ’、Ｓｉ半導体層３３ａ、シリコン－ゲルマニウム犠牲層２０１ｂ’、Ｓｉ半導体層３３ｂ、シリコン－ゲルマニウム犠牲層２０１ｃ’、Ｓｉ半導体層３３ｃの順で、各層をエピタキシャル成長法により形成する（図１７（ａ），（ｂ）参照）。Ｓｉ半導体層３３ａ～３３ｃの各層の厚みは、第２実施形態に係る半導体素子２０におけるチャネル部２３ａの厚みＤ２（図８（ａ）参照）に準じて、厚くとも１５ｎｍとし、この厚みは、エピタキシャル成長時間の調整により制御することができる。
次に、マスク２０２を用いたリソグラフィー加工により、シリコン－ゲルマニウム犠牲層２０１ａ’～２０１ｃ’及びＳｉ半導体層３３ａ～３３ｃの形状を加工する（図１８（ａ），（ｂ）参照）。
次に、過酸化水素水（Ｈ２Ｏ２）により、シリコン－ゲルマニウム犠牲層２０１ａ’を２つのシリコン－ゲルマニウム犠牲層２０１ａに分断するように中央部分を選択的にエッチングする。同時に、シリコン－ゲルマニウム犠牲層２０１ｂ’２０１ｃ’についても同様のエッチングを行う。この際、過酸化水素水（Ｈ２Ｏ２）のＳｉ半導体層３３ａ～３３ｃに対するエッチング速度は、シリコン－ゲルマニウム犠牲層２０１ａ’～２０１ｃ’に対するエッチング速度よりも充分に遅いため、結果的にＳｉ半導体層３３ａ～３３ｃのみが分断されずに架橋された状態となり、前記チャネル部の形成が可能となる（図１９（ａ），（ｂ）参照）。
これ以外の事項は、第１実施形態に係る半導体素子１０で説明した事項及び／又は公知の半導体素子の製造方法に基づき、第２実施形態に係る半導体素子２０素子構成に準じた前記半導体装置を製造することができる。
（半導体集積回路）
本発明の半導体集積回路は、本発明の前記半導体素子を有することを特徴とする。
前記半導体素子を集積化する方法としては、特に制限はなく、目的に応じて適宜選択することができ、公知の方法を適宜採用することができる。
本発明の半導体集積回路は、本発明の前記半導体素子を有することを特徴とする。
前記半導体素子を集積化する方法としては、特に制限はなく、目的に応じて適宜選択することができ、公知の方法を適宜採用することができる。
（シミュレーション）
前記間接遷移型半導体であるシリコンを２次元板状とすることで生じる、エネルギーバンド構造の変化とバンド間トンネル電流の変化とに関するシミュレーションを次のように実施した。
前記間接遷移型半導体であるシリコンを２次元板状とすることで生じる、エネルギーバンド構造の変化とバンド間トンネル電流の変化とに関するシミュレーションを次のように実施した。
＜エネルギーバンド構造の変化＞
それぞれ厚みの方向が＜１００＞方向であるシリコンであって、厚みが無限のバルク状シリコンと、厚みが約１．１ｎｍの板状シリコンとの２つを対象として、エネルギーバンド構造の変化に関するシミュレーション試験を行った。
具体的には、次のようにシミュレーション試験を行った。
先ず、シリコンのエネルギーバンド構造は、密度汎関数理論に基づく第一原理計算により求めた。
計算には、計算ソフトウエアVASP（Vienna Ab Initio Simulation Package）バージョン５．４を用いた。
電子の相互作用を記述する交換相関汎関数には、一般化勾配近似（GGA、Generalized Gradient Approximation）及びPBE（Perdue-Burke-Ernzerhof）形式を用いた。
価電子の波動関数は、平面波の重ね合わせによって表現され、最大５００ｅＶの運動エネルギーに対応する波数までを考慮した。内殻電子の価電子に対する相互作用は、PAW（Projector Augmented Wave）法の擬ポテンシャルを用いて表現することとした。
ここで、厚みが約１．１ｎｍの板状シリコンは、１層あたり２個の原子からなる層を８層分重ねた構造を基準単位とし、面内方向には周期的に無限に繰り返される系を仮定して準備した。このとき、シリコンの厚さ方向上下の表面はともに水素で終端され、更に、その外側には、厚みが２ｎｍ以上の真空層が存在すると仮定した。
一方、バルク状シリコンは、１層あたり２個の原子からなる層を４層分重ねた構造を基準単位とし、この基準単位が面内及び面直の方向に周期的に無限に繰り返される系を仮定して準備した。
それぞれ厚みの方向が＜１００＞方向であるシリコンであって、厚みが無限のバルク状シリコンと、厚みが約１．１ｎｍの板状シリコンとの２つを対象として、エネルギーバンド構造の変化に関するシミュレーション試験を行った。
具体的には、次のようにシミュレーション試験を行った。
先ず、シリコンのエネルギーバンド構造は、密度汎関数理論に基づく第一原理計算により求めた。
計算には、計算ソフトウエアVASP（Vienna Ab Initio Simulation Package）バージョン５．４を用いた。
電子の相互作用を記述する交換相関汎関数には、一般化勾配近似（GGA、Generalized Gradient Approximation）及びPBE（Perdue-Burke-Ernzerhof）形式を用いた。
価電子の波動関数は、平面波の重ね合わせによって表現され、最大５００ｅＶの運動エネルギーに対応する波数までを考慮した。内殻電子の価電子に対する相互作用は、PAW（Projector Augmented Wave）法の擬ポテンシャルを用いて表現することとした。
ここで、厚みが約１．１ｎｍの板状シリコンは、１層あたり２個の原子からなる層を８層分重ねた構造を基準単位とし、面内方向には周期的に無限に繰り返される系を仮定して準備した。このとき、シリコンの厚さ方向上下の表面はともに水素で終端され、更に、その外側には、厚みが２ｎｍ以上の真空層が存在すると仮定した。
一方、バルク状シリコンは、１層あたり２個の原子からなる層を４層分重ねた構造を基準単位とし、この基準単位が面内及び面直の方向に周期的に無限に繰り返される系を仮定して準備した。
前記シミュレーション試験により得られた、バルク状シリコンのエネルギーバンド構造を図２０（ａ）に示す。また、厚みが約１．１ｎｍの板状シリコンのエネルギーバンド構造を図２０（ｂ）に示す。
図２０（ａ）に示すように、バルク状シリコンでは、価電子帯最上端が運動量ゼロを意味するΓ点に位置しているのに対し、伝導帯最下端は、Γ点とは異なる点に位置している。つまり、前記間接遷移型半導体の端的な特徴が示されている。
一方、図２０（ｂ）に示すように、厚みが約１．１ｎｍの板状シリコンでは、価電子帯最上端及び伝導帯最下端がともにΓ点に位置している。つまり、本来、前記間接遷移型半導体であるシリコンが薄い板状形状にされることで疑似的に直接遷移型半導体化されていることが分かる。
図２０（ａ）に示すように、バルク状シリコンでは、価電子帯最上端が運動量ゼロを意味するΓ点に位置しているのに対し、伝導帯最下端は、Γ点とは異なる点に位置している。つまり、前記間接遷移型半導体の端的な特徴が示されている。
一方、図２０（ｂ）に示すように、厚みが約１．１ｎｍの板状シリコンでは、価電子帯最上端及び伝導帯最下端がともにΓ点に位置している。つまり、本来、前記間接遷移型半導体であるシリコンが薄い板状形状にされることで疑似的に直接遷移型半導体化されていることが分かる。
続いて、前記第一原理計算と同じ手法を用いて求めた、シリコンのエネルギーバンド構造とシリコン膜厚との相関を図２１に示す。ただし、ここでは、波動関数を表現する平面波の波数の運動エネルギーを最大５５０ｅＶと仮定し、シリコン薄膜の外側の真空層の厚みを１．１ｎｍと仮定した。図２１中の縦軸は、前記シミュレーション試験における板状シリコンの厚みを変化させたときのバンドギャップ（価電子帯最上端と伝導帯最下端とのエネルギー差、Ｅｇｔｈｉｎ）と、バルク状シリコンのバンドギャップ（価電子帯最上端と伝導帯最下端とのエネルギー差、Ｅｇｂｕｌｋ）との差分を、バルク状シリコンのバンドギャップとの割合で示したものである（＝｛Ｅｇｔｈｉｎ－Ｅｇｂｕｌｋ｝／Ｅｇｂｕｌｋ）。また、横軸は、板状シリコンの厚みを示している。
シリコンのバンドギャップ変化は、前記間接遷移に関する成分と前記直接遷移に関する成分との電子軌道の混成によって生じるため、薄膜化に伴うバンドギャップの変化は、前記直接遷移に関する成分の増強を裏付ける結果となる。
図２１に示すように、板状シリコンの厚みが１５ｎｍ以下になると、シリコンのバンド構造に変化が生じ始め、前記直接遷移に関する成分が増強されることが確認される。
シリコンのバンドギャップ変化は、前記間接遷移に関する成分と前記直接遷移に関する成分との電子軌道の混成によって生じるため、薄膜化に伴うバンドギャップの変化は、前記直接遷移に関する成分の増強を裏付ける結果となる。
図２１に示すように、板状シリコンの厚みが１５ｎｍ以下になると、シリコンのバンド構造に変化が生じ始め、前記直接遷移に関する成分が増強されることが確認される。
＜バンド間トンネル電流＞
次に、バンド間トンネル電流の変化に関するシミュレーション試験を行った。
このシミュレーション試験の対象は、次の薄膜化ＴＦＥＴとバルクＴＦＥＴとの２つを想定した。
次に、バンド間トンネル電流の変化に関するシミュレーション試験を行った。
このシミュレーション試験の対象は、次の薄膜化ＴＦＥＴとバルクＴＦＥＴとの２つを想定した。
先ず、前記薄膜化ＴＦＥＴは、図２２に示すように、厚みの方向が＜１００＞方向であり、厚みが１．１ｎｍで一様であり、表面及び裏面が｛１００｝面であるシリコン板４０を基材とし、長さ方向の一端側に形成されるソース領域４４と、他端側に形成されるドレイン領域４５との間にチャネル領域４３が形成されたものを構成部材とする。このとき、厚み方向上下の表面はともに水素で終端され、更に、その外側には、厚みが無限に大きい真空層が存在すると仮定した。
ここで、ソース領域４４は、Ｐ型シリコンであり、不純物濃度をおよそ５×１０１９ｃｍ－３として、フェルミレベルと価電子帯上端とのエネルギーが一致するように設定した。
また、ドレイン領域４５は、Ｎ型シリコンであり、不純物濃度をおよそ５×１０１９ｃｍ－３として、フェルミレベルと伝導帯下端とのエネルギーが一致するように設定した。
また、チャネル領域４３は、シリコンであり、不純物物質を加えていないものとして設定した。
また、トンネル接合４２は、ソース領域４４とチャネル領域４３との半導体同士の接合で構成される半導体接合として設定した。
また、ソース領域４４は、図示しない金属電極（ソース電極）と接続され、前記金属電極とソース領域４４との接合は、理想的なオーミック接合であるとして設定した。
ドレイン領域４５も、同様に、図示しない金属電極（ドレイン電極）と接続され、前記金属電極とドレイン領域４５との接合は、理想的なオーミック接合であるとして設定した。
なお、図２２は、前記シミュレーション試験の対象である前記薄膜化ＴＦＥＴの構成を説明するための説明図である。
ここで、ソース領域４４は、Ｐ型シリコンであり、不純物濃度をおよそ５×１０１９ｃｍ－３として、フェルミレベルと価電子帯上端とのエネルギーが一致するように設定した。
また、ドレイン領域４５は、Ｎ型シリコンであり、不純物濃度をおよそ５×１０１９ｃｍ－３として、フェルミレベルと伝導帯下端とのエネルギーが一致するように設定した。
また、チャネル領域４３は、シリコンであり、不純物物質を加えていないものとして設定した。
また、トンネル接合４２は、ソース領域４４とチャネル領域４３との半導体同士の接合で構成される半導体接合として設定した。
また、ソース領域４４は、図示しない金属電極（ソース電極）と接続され、前記金属電極とソース領域４４との接合は、理想的なオーミック接合であるとして設定した。
ドレイン領域４５も、同様に、図示しない金属電極（ドレイン電極）と接続され、前記金属電極とドレイン領域４５との接合は、理想的なオーミック接合であるとして設定した。
なお、図２２は、前記シミュレーション試験の対象である前記薄膜化ＴＦＥＴの構成を説明するための説明図である。
前記薄膜化ＴＦＥＴの動作設定は、ゲート電圧の入力に代えて、任意のゲート絶縁膜及びゲート電極によりチャネル領域４３に印加される電界を入力することで動作することとした。
電界は、トンネル接合４２の位置からドレイン領域４５に向けたチャネル領域４３の延在方向に１０ｎｍ離れた位置までのチャネル領域４３の部分に対して印加されるように設定した。なお、不純物物質の濃度が高濃度であるため、ソース領域４４には電界がかかっていないものとして設定した。なお、この設定に基づき、トンネル接合４２にかかる電界（Ｅ）は、次式、電界（Ｅ）＝電圧降下（ΔＶ）／距離（＝１０ｎｍ）で設定される。
トンネル接合４２の位置から前記延在方向に１０ｎｍよりも長い距離で離れたチャネル領域４３の部分では、電界が印加されず、フェルミレベルと伝導帯下端とのエネルギーが一致してドレイン領域４５とバリアなく繋がっているものとして設定した。
電界は、トンネル接合４２の位置からドレイン領域４５に向けたチャネル領域４３の延在方向に１０ｎｍ離れた位置までのチャネル領域４３の部分に対して印加されるように設定した。なお、不純物物質の濃度が高濃度であるため、ソース領域４４には電界がかかっていないものとして設定した。なお、この設定に基づき、トンネル接合４２にかかる電界（Ｅ）は、次式、電界（Ｅ）＝電圧降下（ΔＶ）／距離（＝１０ｎｍ）で設定される。
トンネル接合４２の位置から前記延在方向に１０ｎｍよりも長い距離で離れたチャネル領域４３の部分では、電界が印加されず、フェルミレベルと伝導帯下端とのエネルギーが一致してドレイン領域４５とバリアなく繋がっているものとして設定した。
次に、前記バルクＴＦＥＴは、前記薄膜化ＴＦＥＴにおいて、シリコン板４０の厚みを１．１ｎｍから無限大に変更したこと以外は、前記薄膜化ＴＦＥＴと同様に設定した。
前記シミュレーション試験では、これら２つのＴＦＥＴを対象とし、電界の入力値を変数としたバンド間トンネル電流を比較することで、これら２つのＴＦＥＴにおけるバンド間トンネル電流を確認する。
このシミュレーション試験では、下記参考文献２において、中間不純物準位を含むバルク状シリコン及び化合物族半導体についてのバンド間トンネル電流の計算に用いた計算ソフトウエアと同じものを用いて、バンド間トンネル電流を計算した。
ここで、電流強度は、非平衡グリーン関数の透過係数を計算することで求めた。電子の波動関数や密度を表現する基底には、強束縛近似に基づくシリコン原子のsp3s*軌道を採用した。強束縛近似に用いる電子の軌道エネルギーと原子間飛び移りエネルギーは、前記バルクシリコンのバンド構造（図２０（ａ）参照）と実験で求められているシリコンの既知のバンドギャップエネルギー（１．１ｅＶ）を再現するように決めた。この強束縛近似を用いて、厚さ１．１ｎｍの薄膜のエネルギーバンド構造を求め、それを使ってトンネル電流の計算を行った。ｐｎ接合界面をトンネルする電子の相互作用は、電極、電極－半導体間、半導体自身の電子のグリーン関数により記述した。
参考文献２：趙祥勲、中山隆史、“p/n接合中の共鳴不純物準位によるトンネル電流の増大：直接・間接バンドギャップ系の比較”第２６回 電子デバイス界面テクノロジー研究会予稿集 pp.109-113, 2021年1月.
このシミュレーション試験では、下記参考文献２において、中間不純物準位を含むバルク状シリコン及び化合物族半導体についてのバンド間トンネル電流の計算に用いた計算ソフトウエアと同じものを用いて、バンド間トンネル電流を計算した。
ここで、電流強度は、非平衡グリーン関数の透過係数を計算することで求めた。電子の波動関数や密度を表現する基底には、強束縛近似に基づくシリコン原子のsp3s*軌道を採用した。強束縛近似に用いる電子の軌道エネルギーと原子間飛び移りエネルギーは、前記バルクシリコンのバンド構造（図２０（ａ）参照）と実験で求められているシリコンの既知のバンドギャップエネルギー（１．１ｅＶ）を再現するように決めた。この強束縛近似を用いて、厚さ１．１ｎｍの薄膜のエネルギーバンド構造を求め、それを使ってトンネル電流の計算を行った。ｐｎ接合界面をトンネルする電子の相互作用は、電極、電極－半導体間、半導体自身の電子のグリーン関数により記述した。
参考文献２：趙祥勲、中山隆史、“p/n接合中の共鳴不純物準位によるトンネル電流の増大：直接・間接バンドギャップ系の比較”第２６回 電子デバイス界面テクノロジー研究会予稿集 pp.109-113, 2021年1月.
バンド間トンネル電流のシミュレーション試験結果を図２３に示す。なお、図２３では、１×１０－１５Ａ／μｍの電流の導通をトンネル電流の流れ始めとし、このトンネル電流が流れ始めた電界を閾電界として０ＭＶ／ｃｍとし、この閾電界からの差で横軸の電界を表示している。
図２３に示すように、薄膜化ＴＦＥＴでは、バルクＴＦＥＴに対し、バンド間トンネル電流が大幅に増大されることが確認される。
以上より、本発明の前記半導体素子では、前記間接遷移型半導体で形成される前記チャネル部を疑似的に直接遷移型半導体化させ、トンネル電流を増大させることができる。
図２３に示すように、薄膜化ＴＦＥＴでは、バルクＴＦＥＴに対し、バンド間トンネル電流が大幅に増大されることが確認される。
以上より、本発明の前記半導体素子では、前記間接遷移型半導体で形成される前記チャネル部を疑似的に直接遷移型半導体化させ、トンネル電流を増大させることができる。
前記シミュレーション結果及び本発明がもたらす効果の有効性を確認するため、前記半導体素子を製造し、その性能評価を行った。以下、具体的に説明する。
（実施例１）
実施例１に係る半導体素子を、図５（ａ），（ｂ）に示す第１実施形態に係る半導体素子１０の構成に準じて製造した。
実施例１に係る半導体素子は、有効性確認のための試作に係り、第１実施形態に係る半導体素子１０において、ゲート絶縁膜１６及びゲート電極１７を形成せず、半導体層１１（図５（ａ），（ｂ）参照）を前記ゲート電極として利用するバックゲート構造の素子に係る。前記バックゲート構造の実施例１に係る半導体素子は、ゲート絶縁膜１６及びゲート電極１７を有する第１実施形態に係る半導体素子１０と比べ、得られるオン電流が小さいことが想定されるものの、スイッチング特性、並びに、大きなトンネル電流及びトンネル電流密度が得られる諸条件について第１実施形態に係る半導体素子１０と共通する。実施例１に係る半導体素子に対する有効性の確認結果は、第１実施形態に係る半導体素子１０を含めた本発明の前記半導体素子の有効性を強く支持する。
実施例１に係る半導体素子を、図５（ａ），（ｂ）に示す第１実施形態に係る半導体素子１０の構成に準じて製造した。
実施例１に係る半導体素子は、有効性確認のための試作に係り、第１実施形態に係る半導体素子１０において、ゲート絶縁膜１６及びゲート電極１７を形成せず、半導体層１１（図５（ａ），（ｂ）参照）を前記ゲート電極として利用するバックゲート構造の素子に係る。前記バックゲート構造の実施例１に係る半導体素子は、ゲート絶縁膜１６及びゲート電極１７を有する第１実施形態に係る半導体素子１０と比べ、得られるオン電流が小さいことが想定されるものの、スイッチング特性、並びに、大きなトンネル電流及びトンネル電流密度が得られる諸条件について第１実施形態に係る半導体素子１０と共通する。実施例１に係る半導体素子に対する有効性の確認結果は、第１実施形態に係る半導体素子１０を含めた本発明の前記半導体素子の有効性を強く支持する。
実施例１に係る半導体素子は、図９～図１３（ｂ）を参照しつつ説明した方法と同様の製造方法で以下のように製造した。なお、説明中の符号は、図９～図１３（ｂ）における符号と共通する。
先ず、ハンドル用Ｓｉ半導体層１１上に、厚み１４５ｎｍのＳｉＯ２表面絶縁層（ＢＯＸ層）１２と、Ｓｉで厚み５０ｎｍに形成されるＳＯＩ層１３’とが、この順で形成されたＳＯＩ基板を用意した（図９（ａ），（ｂ）参照）。ＳＯＩ層１３’には、ｐ型不純物が１×１０１５ｃｍ－３程度ドープされている。
ここで、前記ＳＯＩ基板としては、（１００）面を主面とするものを用い、以降の製造工程において、前記ＳＯＩ基板における［１１０］方向の切欠き部分に対して、４５度方向にチャネル部１３の延在方向を合わせることで、形成されるチャネル部１３に前記電子閉じ込め面を持たせることとした（図１６（ａ）参照）。
先ず、ハンドル用Ｓｉ半導体層１１上に、厚み１４５ｎｍのＳｉＯ２表面絶縁層（ＢＯＸ層）１２と、Ｓｉで厚み５０ｎｍに形成されるＳＯＩ層１３’とが、この順で形成されたＳＯＩ基板を用意した（図９（ａ），（ｂ）参照）。ＳＯＩ層１３’には、ｐ型不純物が１×１０１５ｃｍ－３程度ドープされている。
ここで、前記ＳＯＩ基板としては、（１００）面を主面とするものを用い、以降の製造工程において、前記ＳＯＩ基板における［１１０］方向の切欠き部分に対して、４５度方向にチャネル部１３の延在方向を合わせることで、形成されるチャネル部１３に前記電子閉じ込め面を持たせることとした（図１６（ａ）参照）。
次に、電子線リソグラフィーにより、ＳＯＩ層１３’上の所定位置にエッチングマスク１０１を厚み６５ｎｍで形成後、エッチングマスク１０１をマスクとしたリアクティブイオンエッチング（ＲＩＥ）を行い、ＳＯＩ層１３’の形状をチャネル部１３、ソース部１４及びドレイン部１５の形状に加工した（図１０（ａ），（ｂ）参照）。前記リアクティブイオンエッチング（ＲＩＥ）におけるプラズマには、臭化水素（ＨＢｒ）とアルゴン（Ａｒ）との混合プラズマを使用した。
ここで、ＳＯＩ層１３’の形状加工は、後工程で形成されるチャネル部１３のＦｉｎ幅（図５（ａ）における厚みＤ１に相当）が１４ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を調整して行った。つまり、次工程で形成されるＳｉＯ２保護酸化膜１０２の厚み４ｎｍを考慮して、ＳＯＩ層１３’の厚みが１８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を調整して行った。
次に、エッチングマスク１０１を除去した後、後続のイオン注入のため、ＳＯＩ層１３’の表面に厚み４ｎｍのＳｉＯ２保護酸化膜１０２を形成した（図１１（ａ），（ｂ）参照）。
ここで、ＳＯＩ層１３’の形状加工は、後工程で形成されるチャネル部１３のＦｉｎ幅（図５（ａ）における厚みＤ１に相当）が１４ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を調整して行った。つまり、次工程で形成されるＳｉＯ２保護酸化膜１０２の厚み４ｎｍを考慮して、ＳＯＩ層１３’の厚みが１８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を調整して行った。
次に、エッチングマスク１０１を除去した後、後続のイオン注入のため、ＳＯＩ層１３’の表面に厚み４ｎｍのＳｉＯ２保護酸化膜１０２を形成した（図１１（ａ），（ｂ）参照）。
次に、電子線リソグラフィーにより、保護酸化膜１０２上に厚み１００ｎｍのレジスト層１０３を形成し、このレジスト層１０３をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、Ａｓを用いたイオン注入を行い、ＳＯＩ層１３’中に前記ソース領域としてのソース部１４を形成した。
次に、酸素アッシング処理により、レジスト層１０３を除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）洗浄した。ＳＰＭ洗浄としは、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いた。
次に、ＳＰＭ洗浄された保護酸化膜１０２上に厚み１００ｎｍのレジスト層１０４を形成し、このレジスト層１０４をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、ＢＦ２を用いたイオン注入を行い、ＳＯＩ層１３’中に前記ドレイン領域としてのドレイン部１５を形成した（ソース部１４，ドレイン部１５の形成例について、図１２，１３参照）。
ＳＯＩ層１３’にソース部１４及びドレイン部１５を形成した残余の部分がチャネル部１３を構成する。
次に、酸素アッシング処理により、レジスト層１０４を除去し、表面をＳＰＭ洗浄した。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いた。
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース部１４及びドレイン部１５内の各不純物物質を活性化させた。
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１０２を除去した。
次に、酸素アッシング処理により、レジスト層１０３を除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ Ａｃｉｄ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）洗浄した。ＳＰＭ洗浄としは、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いた。
次に、ＳＰＭ洗浄された保護酸化膜１０２上に厚み１００ｎｍのレジスト層１０４を形成し、このレジスト層１０４をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、ＢＦ２を用いたイオン注入を行い、ＳＯＩ層１３’中に前記ドレイン領域としてのドレイン部１５を形成した（ソース部１４，ドレイン部１５の形成例について、図１２，１３参照）。
ＳＯＩ層１３’にソース部１４及びドレイン部１５を形成した残余の部分がチャネル部１３を構成する。
次に、酸素アッシング処理により、レジスト層１０４を除去し、表面をＳＰＭ洗浄した。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２Ｏ２を３：１の割合で混合させたものを用いた。
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース部１４及びドレイン部１５内の各不純物物質を活性化させた。
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１０２を除去した。
以上により、実施例１に係る半導体素子を製造した。
この実施例１に係る半導体素子では、チャネル部１３のＦｉｎ幅（図５（ａ）における厚みＤ１に相当）が１４ｎｍであり、かつ、Ｆｉｎ幅を規制するチャネル部１３の対向面同士が前記電子閉じ込め面とされる。
この実施例１に係る半導体素子では、チャネル部１３のＦｉｎ幅（図５（ａ）における厚みＤ１に相当）が１４ｎｍであり、かつ、Ｆｉｎ幅を規制するチャネル部１３の対向面同士が前記電子閉じ込め面とされる。
（実施例２）
Ｆｉｎ幅が１２ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例２に係る半導体素子を製造した。
Ｆｉｎ幅が１２ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例２に係る半導体素子を製造した。
（実施例３）
Ｆｉｎ幅が１０ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例３に係る半導体素子を製造した。
Ｆｉｎ幅が１０ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例３に係る半導体素子を製造した。
（実施例４）
Ｆｉｎ幅が８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例４に係る半導体素子を製造した。
Ｆｉｎ幅が８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例４に係る半導体素子を製造した。
（実施例５）
Ｆｉｎ幅が４ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例５に係る半導体素子を製造した。
Ｆｉｎ幅が４ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、実施例５に係る半導体素子を製造した。
（比較例１）
Ｆｉｎ幅が１６ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、比較例１に係る半導体素子を製造した。
Ｆｉｎ幅が１６ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、比較例１に係る半導体素子を製造した。
（比較例２）
Ｆｉｎ幅が２８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、比較例２に係る半導体素子を製造した。
Ｆｉｎ幅が２８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、比較例２に係る半導体素子を製造した。
（比較例３）
Ｆｉｎ幅が３８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、比較例３に係る半導体素子を製造した。
Ｆｉｎ幅が３８ｎｍとなるように、前記リアクティブイオンエッチング（ＲＩＥ）の設定を変更してＳＯＩ層１３’の形状加工を行ったこと以外は、実施例１と同様にして、比較例３に係る半導体素子を製造した。
＜性能評価＞
実施例１～５及び比較例１～３の各半導体素子の性能評価にあたり、これら各半導体素子を電子顕微鏡で撮影することで、Ｆｉｎ幅を含む各設定が正しく実現できていることを事前に確認した。
例として、実施例４に係る半導体素子を上面から撮影した走査型電子顕微鏡像を図２４に示す。
実施例１～５及び比較例１～３の各半導体素子の性能評価にあたり、これら各半導体素子を電子顕微鏡で撮影することで、Ｆｉｎ幅を含む各設定が正しく実現できていることを事前に確認した。
例として、実施例４に係る半導体素子を上面から撮影した走査型電子顕微鏡像を図２４に示す。
（スイッチング特性）
次に、実施例１～５及び比較例１～３の各半導体素子に対し、スイッチング特性の測定を行った。
スイッチング特性の測定は、次のように実施した。
即ち、半導体デバイスパラメーターアナライザー（アジレント・テクノロジー社製、B1500）に接続されたマニュアルプローバー（日本マイクロニクス社製、708fT）の各測定針をソース部１４、ドレイン部１５及びゲート電極としてのＳｉ半導体層１１に対して金属板（アルミニウム（約９８質量％）に微量のシリコン及び銅を混合した合金）を介して端子接続し、所定のドレイン電圧でゲート電圧を掃引してドレイン電流（トンネル電流）の測定を行い、スイッチング特性の測定を実施した。なお、測定は、室温環境下で実施した。
次に、実施例１～５及び比較例１～３の各半導体素子に対し、スイッチング特性の測定を行った。
スイッチング特性の測定は、次のように実施した。
即ち、半導体デバイスパラメーターアナライザー（アジレント・テクノロジー社製、B1500）に接続されたマニュアルプローバー（日本マイクロニクス社製、708fT）の各測定針をソース部１４、ドレイン部１５及びゲート電極としてのＳｉ半導体層１１に対して金属板（アルミニウム（約９８質量％）に微量のシリコン及び銅を混合した合金）を介して端子接続し、所定のドレイン電圧でゲート電圧を掃引してドレイン電流（トンネル電流）の測定を行い、スイッチング特性の測定を実施した。なお、測定は、室温環境下で実施した。
実施例１～５及び比較例１～３の各半導体素子に対し、スイッチング特性を測定した結果、ゲート電圧に応じた、ドレイン電流（トンネル電流）のオン状態－オフ状態間のスイッチング特性が確認された。つまり、実施例１～５及び比較例１～３の各半導体素子は、いずれも前記トンネル電界効果トランジスタとして動作する。
例として、実施例４に係る半導体素子のスイッチング特性を図２５に示す。なお、図２５では、黒丸で表示されたプロットが右軸の対数スケールでのドレイン電流を示し、白抜きの菱形で表示されたプロットが左軸の線形スケールでのドレイン電流を示している。また、ドレイン電流が１×１０－１２Ａのときのゲート電圧をＶｏｆｆとして０Ｖにシフト表示している。
図２５に示すように、実施例４に係る半導体素子では、オフ状態のゲート電圧Ｖｏｆｆからゲート電圧の値を負の方向に大きくすると、オン状態となりドレイン電流が流れる。この時、右軸の対数スケールでのドレイン電流の推移から理解されるように、実施例４に係る半導体素子は、前記トンネル電界効果トランジスタの特徴の一つである、低電圧領域での急峻なスイッチング特性を示している。これらの特徴は、実施例２～５及び比較例１～３の各半導体素子において共通して見られる特徴である。
例として、実施例４に係る半導体素子のスイッチング特性を図２５に示す。なお、図２５では、黒丸で表示されたプロットが右軸の対数スケールでのドレイン電流を示し、白抜きの菱形で表示されたプロットが左軸の線形スケールでのドレイン電流を示している。また、ドレイン電流が１×１０－１２Ａのときのゲート電圧をＶｏｆｆとして０Ｖにシフト表示している。
図２５に示すように、実施例４に係る半導体素子では、オフ状態のゲート電圧Ｖｏｆｆからゲート電圧の値を負の方向に大きくすると、オン状態となりドレイン電流が流れる。この時、右軸の対数スケールでのドレイン電流の推移から理解されるように、実施例４に係る半導体素子は、前記トンネル電界効果トランジスタの特徴の一つである、低電圧領域での急峻なスイッチング特性を示している。これらの特徴は、実施例２～５及び比較例１～３の各半導体素子において共通して見られる特徴である。
（トンネル電流及びトンネル電流密度）
先のスイッチング特性の測定におけるゲート電圧が－１１．５Ｖのときの実施例１～５及び比較例１～３の各半導体素子のドレイン電流及びドレイン電流密度を図２６，２７に示す。なお、図２６は、トンネル電流とＦｉｎ幅との関係を示す図であり、図２７は、トンネル電流密度とＦｉｎ幅との関係を示す図である。
先のスイッチング特性の測定におけるゲート電圧が－１１．５Ｖのときの実施例１～５及び比較例１～３の各半導体素子のドレイン電流及びドレイン電流密度を図２６，２７に示す。なお、図２６は、トンネル電流とＦｉｎ幅との関係を示す図であり、図２７は、トンネル電流密度とＦｉｎ幅との関係を示す図である。
図２６に示すように、Ｆｉｎ幅が１６ｎｍのときにドレイン電流が最小となる状態を迎え、グラフ上、Ｆｉｎ幅がおよそ１５ｎｍ以下まで減少すると、一転、ドレイン電流が増大する傾向を迎える。
この現象は、Ｆｉｎ幅が１５ｎｍとなるのを機に、前記間接遷移型半導体の疑似的な直接遷移型半導体化に基づく前記閉じ込め効果を受けてトンネル電流が増大することを表しており、前記シミュレーション結果及び本発明がもたらす効果の有効性を明確に支持する。
また、このドレイン電流増大の効果は、図２７に示すトンネル電流密度から理解されるように、極めて大きい。
実施例１～５の各半導体素子では、前記間接遷移型半導体の疑似的な直接遷移型半導体化に基づく前記閉じ込め効果によりトンネル電流が増大化されており、比較例１～３の各半導体素子が示すＦｉｎ幅減少に伴うトンネル電流の減少傾向から見積もられる同一Ｆｉｎ幅でのトンネル電流からみて、大きなトンネル電流が得られることが明らかである。よって、本発明に係る半導体素子は、大きなオン電流が得られると評価できる。
加えて、実施例１～５の各半導体素子では、Ｆｉｎ幅が減少するにつれて、逆にトンネル電流が増加する傾向を示すことから、本発明に係る半導体素子は、高集積化に必要な素子の小型化への要求を同時に満足させることができる。
かつ、実施例１～５の各半導体素子は、加工上の難点を持つことなく既存の製造設備を用いて製造することができることから、本発明に係る半導体素子は、既存の製造設備を利用しつつ、簡易かつ低コストに製造することができるメリットを兼ね備える。
この現象は、Ｆｉｎ幅が１５ｎｍとなるのを機に、前記間接遷移型半導体の疑似的な直接遷移型半導体化に基づく前記閉じ込め効果を受けてトンネル電流が増大することを表しており、前記シミュレーション結果及び本発明がもたらす効果の有効性を明確に支持する。
また、このドレイン電流増大の効果は、図２７に示すトンネル電流密度から理解されるように、極めて大きい。
実施例１～５の各半導体素子では、前記間接遷移型半導体の疑似的な直接遷移型半導体化に基づく前記閉じ込め効果によりトンネル電流が増大化されており、比較例１～３の各半導体素子が示すＦｉｎ幅減少に伴うトンネル電流の減少傾向から見積もられる同一Ｆｉｎ幅でのトンネル電流からみて、大きなトンネル電流が得られることが明らかである。よって、本発明に係る半導体素子は、大きなオン電流が得られると評価できる。
加えて、実施例１～５の各半導体素子では、Ｆｉｎ幅が減少するにつれて、逆にトンネル電流が増加する傾向を示すことから、本発明に係る半導体素子は、高集積化に必要な素子の小型化への要求を同時に満足させることができる。
かつ、実施例１～５の各半導体素子は、加工上の難点を持つことなく既存の製造設備を用いて製造することができることから、本発明に係る半導体素子は、既存の製造設備を利用しつつ、簡易かつ低コストに製造することができるメリットを兼ね備える。
１，１’ 間接遷移半導体
２，４２ トンネル接合
１０，２０ 半導体素子
１１，２１ 半導体層
１２，２２ 表面絶縁層
１３，２３ａ，２３ｂ，２３ｃ チャネル部
１３’ ＳＯＩ層
１４，２４ ソース部
１５，２５ ドレイン部
１６，２６ａ，２６ｂ，２６ｃ ゲート絶縁膜
１６’ ゲート絶縁膜形成膜
１７，２７ ゲート電極
１７’ ゲート電極形成層
３１ 基板
３３ａ，３３ｂ，３３ｃ Ｓｉ半導体層
４０ シリコン板
４３ チャネル領域
４４ ソース領域
４５ ドレイン領域
１０２ 保護酸化膜
１０３，１０４ レジスト層
２０１ａ，２０１ａ’，２０１ｂ，２０１ｂ’，２０１ｃ，２０１ｃ’ シリコン－ゲルマニウム犠牲層
２，４２ トンネル接合
１０，２０ 半導体素子
１１，２１ 半導体層
１２，２２ 表面絶縁層
１３，２３ａ，２３ｂ，２３ｃ チャネル部
１３’ ＳＯＩ層
１４，２４ ソース部
１５，２５ ドレイン部
１６，２６ａ，２６ｂ，２６ｃ ゲート絶縁膜
１６’ ゲート絶縁膜形成膜
１７，２７ ゲート電極
１７’ ゲート電極形成層
３１ 基板
３３ａ，３３ｂ，３３ｃ Ｓｉ半導体層
４０ シリコン板
４３ チャネル領域
４４ ソース領域
４５ ドレイン領域
１０２ 保護酸化膜
１０３，１０４ レジスト層
２０１ａ，２０１ａ’，２０１ｂ，２０１ｂ’，２０１ｃ，２０１ｃ’ シリコン－ゲルマニウム犠牲層
Claims (10)
- トンネル電界効果トランジスタの素子構造を有する半導体素子において、
間接遷移型半導体で形成されるチャネル部が、一端がソース部に接続され他端がドレイン部に接続される板状形状部を有して構成されるとともに、
前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士が、電子運動の規制により前記間接遷移型半導体に対し疑似的に直接遷移型半導体のバンド構造が付与可能とされる電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成されることを特徴とする半導体素子。 - 第１対向面同士及び第２対向面同士を構成する４面の構成面全てが電子閉じ込め面で構成される請求項１に記載の半導体素子。
- トンネル電界効果トランジスタの素子構造を構成するゲート部が、第１対向面同士及び第２対向面同士を構成する４面の構成面のうち多くとも３面の全体又は一部を覆うように配される請求項１から２のいずれかに記載の半導体素子。
- 間接遷移型半導体がシリコンであり、電子閉じ込め面が｛１００｝面である請求項１から３のいずれかに記載の半導体素子。
- 間接遷移型半導体がゲルマニウムであり、電子閉じ込め面が｛１１１｝面である請求項１から３のいずれかに記載の半導体素子。
- 間接遷移型半導体がシリコンとゲルマニウムとの混晶であり、前記ゲルマニウムの含有率が８５原子％未満のときに電子閉じ込め面が｛１００｝面であり、前記ゲルマニウムの含有率が８５原子％以上のときに前記電子閉じ込め面が｛１１１｝面である請求項１から３のいずれかに記載の半導体素子。
- トンネル電界効果トランジスタに形成されるトンネル接合が半導体接合で構成される請求項１から６のいずれかに記載の半導体素子。
- トンネル電界効果トランジスタに形成されるトンネル接合がショットキー接合で構成される請求項１から６のいずれかに記載の半導体素子。
- 請求項１から８のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
- 請求項１から８のいずれかに記載の半導体素子の製造方法であって、
間接遷移型半導体により一端がソース部に接続され他端がドレイン部に接続される板状形状部を有するチャネル部を形成するとともに、前記板状形状部を構成する、前記ソース部から前記ドレイン部に向かう電流が流れる方向に対して直交方向で対向する第１対向面同士及び第２対向面同士の２組の対向面同士のうち少なくとも１組の前記対向面同士を、電子運動の規制により前記間接遷移型半導体に対し疑似的に直接遷移型半導体のバンド構造が付与可能とされる電子閉じ込め面を長くとも１５ｎｍの対向間隔で配して形成するチャネル部形成工程を含むことを特徴とする半導体素子の製造方法。
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-
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