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KR20230158583A - 반도체 소자, 반도체 집적 회로 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자, 반도체 집적 회로 및 반도체 소자의 제조 방법 Download PDF

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KR20230158583A
KR20230158583A KR1020237035766A KR20237035766A KR20230158583A KR 20230158583 A KR20230158583 A KR 20230158583A KR 1020237035766 A KR1020237035766 A KR 1020237035766A KR 20237035766 A KR20237035766 A KR 20237035766A KR 20230158583 A KR20230158583 A KR 20230158583A
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South Korea
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semiconductor device
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opposing
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KR1020237035766A
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기미히코 가토
다카히로 모리
쇼타 이이즈카
다카시 나카야마
상훈 조
쥬라이 가토
Original Assignee
고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼
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Abstract

(과제) 본 발명은, 소형이고 간이하고 또한 저비용으로 제조할 수 있고, 또한, 큰 온 전류가 얻어지는 반도체 소자, 반도체 집적 회로 및 상기 반도체 소자의 제조 방법을 제공하는 것을 과제로 한다.
(해결 수단) 반도체 소자 (10) 는, 터널 전계 효과 트랜지스터의 소자 구조를 갖고, 간접 천이형 반도체로 형성되는 채널부 (13) 가 일단이 소스부 (14) 에 접속되고 타단이 드레인부 (15) 에 접속되는 판상 형상부로서 구성됨과 함께, 채널부 (13) 를 구성하는, 소스부 (14) 로부터 드레인부 (14) 를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리가, 전자 운동의 규제에 의해 상기 간접 천이형 반도체에 대해 의사적으로 직접 천이형 반도체의 밴드 구조가 부여 가능하게 되는 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성되는 것을 특징으로 한다.

Description

반도체 소자, 반도체 집적 회로 및 반도체 소자의 제조 방법
본 발명은, 터널 전계 효과 트랜지스터의 소자 구조를 갖는 반도체 소자, 반도체 집적 회로 및 상기 반도체 소자의 제조 방법에 관한 것이다.
최근, LSI 의 저소비 전력화를 목표로 한 시도가 활발하다. 동작 전압의 저감은, 그 시도의 하나이지만, 종래의 회로에서 사용되고 있는 MOS 트랜지스터에서는, 물리적인 한계로부터 대폭적인 저전압화가 곤란하다. 그 때문에, LSI 의 저소비 전력화를 위해, 상이한 동작 원리에 기초하는 저전압 스위칭 디바이스의 개발이 대망되고 있다.
반도체의 밴드간 터널 현상을 이용한 터널 전계 효과 트랜지스터는, 그 하나이고, 상기 MOS 트랜지스터와는 상이한 동작 원리로서 터널 현상을 이용한다. 상기 밴드간 터널 현상은, 전위에 의한 장벽을 넘지 않는 에너지의 전자여도, 어떤 확률로 그 장벽의 반대측으로 통과하는 현상이다. 이 전위에 의한 장벽은, 터널 장벽이라고 불린다.
상기 터널 전계 효과 트랜지스터는, 그 동작 원리상, 전자가 상기 터널 장벽을 통과하는 속도, 요컨대 터널 전류의 대소를 게이트 전압으로 제어하는 것이 가능하고, 상기 MOS 트랜지스터보다 낮은 전압으로 동작 가능한 프로토타입이 보고되어 있다 (예를 들어, 비특허문헌 1 참조).
그러나, 상기 프로토타입에서는, 상기 터널 전류의 전류량을 규정하는 터널 저항이 크기 때문에, 온 상태에서의 전류 (온 전류) 가 작은 문제가 있다.
이 문제에 대해, 상기 터널 장벽을 형성하는 터널 접합 부분의 면적, 요컨대, 상기 밴드간 터널 현상이 발생하는 면적을 단순하게 늘려, 저전류 밀도에서도 1 소자당의 전류를 크게 하는 것도 생각되지만, 이와 같은 구성으로 하면, 소자가 대형화되어, 집적 회로의 형성에 적합하지 않은 비실용적인 소자가 된다. 고집적의 실용적인 집적 회로를 얻기 위해, 소자의 소형화가 요구된다.
그런데, 상기 터널 전계 효과 트랜지스터를 제조하기 위한 반도체 재료에는, 직접 천이형 반도체와, 간접 천이형 반도체의 2 개가 있다. 전자에는, 주로 화합물 반도체가 해당하고, 후자에는, 주로 IV 족 반도체가 해당한다.
상기 밴드간 터널 현상이 발생할 확률은, 일반적으로, 상기 직접 천이형 반도체쪽이 상기 간접 천이형 반도체보다 높은 점에서, 상기 화합물 반도체의 이용은, 온 전류의 증대에 대해 유효하다고 생각된다 (비특허문헌 2 참조).
그러나, 상기 화합물 반도체를 이용하는 수법에는, 상기 터널 전계 효과 트랜지스터의 제조에 기존의 반도체 소자 제조 설비의 대부분을 이용할 수 없으므로, 새로운 설비 투자가 필요해져, 제조 비용이 높아진다는 문제가 있다.
한편, 상기 IV 족 반도체의 대표적인 재료는, 실리콘이나 게르마늄이고, 기존의 반도체 소자 제조 설비를 이용하여 상기 터널 전계 효과 트랜지스터를 제조할 수 있지만, 상기 밴드간 터널 현상이 발생할 확률이 낮아, 여전히 온 전류의 증대에 대한 과제가 남는다.
이 과제에 대해, 본 발명자들은, 상기 간접 천이형 반도체에 아이소일렉트로닉 트랩 형성 불순물을 도입함으로써, 온 전류를 증대시킨 상기 터널 전계 효과 트랜지스터를 보고하고 있다 (특허문헌 1 참조).
이 아이소일렉트로닉 트랩 형성 불순물을 도입하는 수법도, 과제 해결의 수법의 하나이다.
또, 다른 수법으로서, 실리콘을 직경 약 3 ㎚ 의 와이어상으로 가공한 실리콘 나노 와이어의 구조를 도입함으로써, 온 전류를 증대시키는 것이 보고되어 있다 (비특허문헌 3 참조). 이 보고에서는, 상기 실리콘 나노 와이어의 구조로 함으로써, 본래, 상기 간접 천이형 반도체인 실리콘이 의사적으로 직접 천이화되는 것도 알려져 있다.
그러나, 직경 3 ㎚ 의 상기 실리콘 나노 와이어는, 가공이 어려워, 제조 비용의 증대를 초래하는 문제가 있다. 특히, 상기 실리콘 나노 와이어의 단면이 진원 형상으로 되고, 또한, 게이트 전극이 상기 실리콘 나노 와이어의 전체 둘레를 균일하게 덮도록 배치되므로, 가공 프로세스의 고난이도화, 제조 비용의 비대화가 현저하다.
일본 특허공보 제6253034호
본 발명은, 종래에 있어서의 상기 여러 문제를 해결하여, 이하의 목적을 달성하는 것을 과제로 한다. 즉, 본 발명은, 소형이고 간이하고 또한 저비용으로 제조할 수 있고, 또한, 큰 온 전류가 얻어지는 반도체 소자, 반도체 집적 회로 및 상기 반도체 소자의 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위한 수단으로는 이하와 같다. 즉,
<1> 터널 전계 효과 트랜지스터의 소자 구조를 갖는 반도체 소자에 있어서, 간접 천이형 반도체로 형성되는 채널부가, 일단이 소스부에 접속되고 타단이 드레인부에 접속되는 판상 형상부를 가지고 구성됨과 함께, 상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리가, 전자 운동의 규제에 의해 상기 간접 천이형 반도체에 대해 의사적으로 직접 천이형 반도체의 밴드 구조가 부여 가능하게 되는 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성되는 것을 특징으로 하는 반도체 소자.
<2> 제 1 대향면끼리 및 제 2 대향면끼리를 구성하는 4 면의 구성면 모두가 전자 가둠면으로 구성되는 상기 <1> 에 기재된 반도체 소자.
<3> 터널 전계 효과 트랜지스터의 소자 구조를 구성하는 게이트부가, 제 1 대향면끼리 및 제 2 대향면끼리를 구성하는 4 면의 구성면 중 많아도 3 면의 전체 또는 일부를 덮도록 배치되는 상기 <1> 내지 <2> 중 어느 하나에 기재된 반도체 소자.
<4> 간접 천이형 반도체가 실리콘이고, 전자 가둠면이 {100} 면인 상기 <1> 내지 <3> 중 어느 하나에 기재된 반도체 소자.
<5> 간접 천이형 반도체가 게르마늄이고, 전자 가둠면이 {111} 면인 상기 <1> 내지 <3> 중 어느 하나에 기재된 반도체 소자.
<6> 간접 천이형 반도체가 실리콘과 게르마늄의 혼정이고, 상기 게르마늄의 함유율이 85 원자％ 미만일 때에 전자 가둠면이 {100} 면이고, 상기 게르마늄의 함유율이 85 원자％ 이상일 때에 상기 전자 가둠면이 {111} 면인 상기 <1> 내지 <3> 중 어느 하나에 기재된 반도체 소자.
<7> 터널 전계 효과 트랜지스터에 형성되는 터널 접합이 반도체 접합으로 구성되는 상기 <1> 내지 <6> 중 어느 하나에 기재된 반도체 소자.
<8> 터널 전계 효과 트랜지스터에 형성되는 터널 접합이 쇼트키 접합으로 구성되는 상기 <1> 내지 <6> 중 어느 하나에 기재된 반도체 소자.
<9> 상기 <1> 내지 <8> 중 어느 하나에 기재된 반도체 소자를 갖는 것을 특징으로 하는 반도체 집적 회로.
<10> 상기 <1> 내지 <8> 중 어느 하나에 기재된 반도체 소자의 제조 방법으로서,
간접 천이형 반도체에 의해 일단이 소스부에 접속되고 타단이 드레인부에 접속되는 판상 형상부를 갖는 채널부를 형성함과 함께, 상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리를, 전자 운동의 규제에 의해 상기 간접 천이형 반도체에 대해 의사적으로 직접 천이형 반도체의 밴드 구조가 부여 가능하게 되는 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성하는 채널부 형성 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
본 발명에 의하면, 종래 기술에 있어서의 상기 여러 문제를 해결할 수 있고, 소형이고 간이하고 또한 저비용으로 제조할 수 있고, 또한, 큰 온 전류가 얻어지는 반도체 소자, 반도체 집적 회로 및 상기 반도체 소자의 제조 방법을 제공할 수 있다.
도 1(a) 는, 벌크 상태에 있어서의 간접 천이 반도체의 에너지 밴드를 나타내는 도면이다.
도 1(b) 는, 의사적으로 직접 천이형 반도체화된 간접 천이 반도체의 에너지 밴드를 나타내는 도면이다.
도 2 는, 간접 천이형 반도체가 의사적으로 직접 천이형 반도체화되는 모습을 설명하기 위한 설명도이다.
도 3 은, N 형 터널 전계 효과 트랜지스터를 예로 하여 터널 전류가 증대되는 모습을 모식적으로 나타낸 도면이다.
도 4 는, 제 1 실시형태에 관련된 반도체 소자의 분해 사시도이다.
도 5(a) 는, 전류가 흐르는 방향과 직교하는 방향 (도 4 에 있어서의 X 방향) 의 단면도이다.
도 5(b) 는, 도 5(a) 에 있어서의 전류가 흐르는 방향과 평행한 방향 (도 4 에 있어서의 Y 방향) 의 A-A 선 단면도이다.
도 6(a) 는, 벌크 상태의 실리콘의 전도대 하단 부근의 등 에너지면을 나타내는 도면이다.
도 6(b) 는, 벌크 상태의 게르마늄의 전도대 하단 부근의 등 에너지면을 나타내는 도면이다.
도 7 은, 제 2 실시형태에 관련된 반도체 소자의 분해 사시도이다.
도 8(a) 는, 전류가 흐르는 방향과 직교하는 방향 (도 7 에 있어서의 X 방향) 의 단면도이다.
도 8(b) 는, 도 8(a) 에 있어서의 전류가 흐르는 방향과 평행한 방향 (도 7 에 있어서의 Y 방향) 의 A-A 선 단면도이다.
도 9(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (1) 이다.
도 9(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (1) 이고, 도 9(a) 의 A-A 선 단면도이다.
도 10(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (2) 이다.
도 10(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (2) 이고, 도 10(a) 의 A-A 선 단면도이다.
도 11(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (3) 이다.
도 11(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (3) 이고, 도 11(a) 의 A-A 선 단면도이다.
도 12(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (4) 이다.
도 12(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (4) 이고, 도 12(a) 의 A-A 선 단면도이다.
도 13(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (5) 이다.
도 13(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (5) 이고, 도 13(a) 의 A-A 선 단면도이다.
도 14(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (6) 이다.
도 14(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (6) 이고, 도 14(a) 의 A-A 선 단면도이다.
도 15(a) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (7) 이다.
도 15(b) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (7) 이고, 도 15(a) 의 A-A 선 단면도이다.
도 16(a) 는, (100) 면을 주면으로 하는 SOI 기판을 사용한 채널부의 형성 방법의 개요를 나타내는 도면이다.
도 16(b) 는, (110) 면을 주면으로 하는 GOI 기판을 사용한 채널부의 형성 방법의 개요를 나타내는 도면이다.
도 17(a) 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (1) 이다.
도 17(b) 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (1) 이고, 도 17(a) 의 A-A 선 단면이다.
도 18(a) 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (2) 이다.
도 18(b) 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (2) 이고, 도 18(a) 의 A-A 선 단면이다.
도 19(a) 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (3) 이다.
도 19(b) 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (3) 이고, 도 19(a) 의 A-A 선 단면이다.
도 20(a) 는, 벌크상 실리콘의 에너지 밴드 구조를 나타내는 도면이다.
도 20(b) 는, 두께가 약 1.1 ㎚ 인 판상 실리콘의 에너지 밴드 구조를 나타내는 도면이다.
도 21 은, 실리콘의 에너지 밴드 구조와 실리콘 막두께의 상관을 나타내는 도면이다.
도 22 는, 시뮬레이션 시험의 대상인 박막화 TFET 의 구성을 설명하기 위한 설명도이다.
도 23 은, 밴드간 터널 전류의 시뮬레이션 시험 결과를 나타내는 도면이다.
도 24 는, 실시예 4 에 관련된 반도체 소자를 상면에서 촬영한 주사형 전자 현미경 이미지를 나타내는 도면이다.
도 25 는, 실시예 4 에 관련된 반도체 소자의 스위칭 특성을 나타내는 도면이다.
도 26 은, 터널 전류와 Fin 폭의 관계를 나타내는 도면이다.
도 27 은, 터널 전류 밀도와 Fin 폭의 관계를 나타내는 도면이다.
(반도체 소자 및 그 제조 방법)
본 발명의 반도체 소자는, 터널 전계 효과 트랜지스터의 소자 구조를 갖고, 간접 천이형 반도체로 형성되는 채널부가, 일단이 소스부에 접속되고 타단이 드레인부에 접속되는 판상 형상부를 가지고 구성됨과 함께, 상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리가, 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성되는 것을 특징으로 한다.
또, 본 발명의 반도체 소자의 제조 방법은, 본 발명의 상기 반도체 소자를 제조하는 방법이고, 상기 간접 천이형 반도체에 의해 일단이 상기 소스부에 접속되고 타단이 상기 드레인부에 접속되는 상기 판상 형상부를 갖는 상기 채널부를 형성함과 함께, 상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 상기 제 1 대향면끼리 및 상기 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리를, 상기 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성하는 채널부 형성 공정을 포함하는 것을 특징으로 한다.
이들의 특징에 의해, 상기 전자 가둠면에 가두어진 전자의 거동이, 상기 간접 천이형 반도체로 형성되는 상기 판상 형상부에 있어서, 상기 직접 천이형 반도체와 동일하게 제어되어, 상기 반도체 소자의 터널 전류를 증대시킨다. 또, 상기 터널 전류가 흐르는 상기 채널부를 기존의 제조 설비를 이용하면서, 소형이고 간이하고 또한 저비용으로 제조 가능한 상기 판상 형상부를 가지고 형성함으로써, 상기 반도체 소자를 소형이고 간이하고 또한 저비용으로 제조 가능하게 한다.
상기 터널 전류의 증대 메커니즘에 대해 상세하게 설명한다.
상기 간접 천이형 반도체의 단적인 특징은, 가전자대 최상단에 있어서의 운동량과 전도대 최하단에 있어서의 운동량이 일치하고 있지 않은 것에 있다.
즉, 도 1(a) 에 나타내는 바와 같이, 가전자대 최상단에 있어서의 전자의 운동량이 제로인 데에 대해, 전도대 최하단에 있어서의 전자의 운동량이 제로는 아니다. 요컨대, 가전자대 최상단에 있어서의 전자와, 전도대 최하단에 있어서의 전자 사이에는 운동량의 어긋남이 있다. 또한, 도 1(a) 는, 벌크 상태에 있어서의 상기 간접 천이 반도체의 에너지 밴드를 나타내는 도면이다.
밴드간 터널에 수반하는 가전자대로부터 전도대로의 전자의 상태 천이에 있어서는, 운동량 보존칙을 만족시키고 있을 필요가 있고, 이 운동량 보존칙의 제한에 의해, 운동량에 어긋남이 있는 상기 간접 천이형 반도체를 사용한 상기 터널 전계 효과 트랜지스터에 있어서는, 큰 상기 터널 전류를 얻는 것이 어렵다.
그러나, 상기 간접 천이형 반도체를 의사적으로 직접 천이형 반도체화함으로써, 상기 간접 천이형 반도체를 사용한 상기 터널 전계 효과 트랜지스터여도, 상기 터널 전류를 증대시킬 수 있고, 또한, 그 때문에 필요한 구성은, 상기 채널부에 대해 상기 판상 형상부를 부여한 구성으로 된다.
상기 판상 형상부에서는, (1) 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리가 전자 가둠면으로 구성되는 것, (2) 상기 전자 가둠면을 길어도 15 ㎚ 의 거리인 매우 짧은 대향 간격으로 배치하는 것의 2 개의 조건을 만족하면, 상기 간접 천이형 반도체이면서 의사적으로 직접 천이형 반도체화된다.
즉, 도 1(b) 에 나타내는 바와 같이, 상기 2 조건을 만족하는 상기 판상 형상부에서는, 상기 간접 천이형 반도체의 단적인 특징으로서 상기 서술한 특징을 상실하여, 가전자대 최상단 및 전도대 최하단에 있어서의 전자의 운동량이 모두 제로가 된다. 또한, 도 1(b) 는, 의사적으로 직접 천이형 반도체화된 상기 간접 천이 반도체의 에너지 밴드를 나타내는 도면이다.
이 모습을 도 2 를 참조하면서 설명한다.
도 2 의 예에 나타내는 바와 같이, 상기 전자 가둠면의 대향 간격을 짧게 해 가면, 요컨대, 판상의 간접 천이형 반도체 (1) 의 kx 방향의 두께를 얇게 해 가면, 전자가 좁은 영역에 가두어져 가고, 이 두께가 15 ㎚ 이하가 되면, kx 방향에 있어서의 전자의 운동량이 상실된다. 그 때문에, 가전자대 최상단 및 전도대 최하단에 있어서의 전자의 운동량이 모두 제로가 되는 상태가 발생한다 (상기 직접 천이형 반도체의 천이 상태). 이 때, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향이 ky 방향 (또는 kz 방향) 과 평행이 되는 방향에서 간접 천이형 반도체 (1) 를 배치하고, ky 방향 (또는 kz 방향) 과 직교 방향의 kx 방향에서 대향하는 상기 대향면끼리를 상기 전자 가둠면으로 구성하면, 운동량 보존칙에 의한 제한을 완화하여, 전자가 가전자대로부터 전도대로 직접 천이되는 터널 확률을 증가시켜, 큰 터널 전류가 얻어지게 된다. 이하에서는, 이 전자 운동의 제어에 기초하여 큰 터널 전류가 얻어지는 효과를, 두께에 따라 전자가 국소 위치에 컨벌루션되는 모습을 모방하여, "컨벌루션 효과" 라고 칭한다.
또한, 도 2 는, 상기 간접 천이형 반도체가 의사적으로 직접 천이형 반도체화되는 모습을 설명하기 위한 설명도이다.
상기 간접 천이형 반도체의 박층화에 의한 의사적인 직접 천이형 반도체화를 시사하는 물리 현상으로서, 상기 간접 천이형 반도체로부터의 발광 현상을 들 수 있다. 본래, 상기 간접 천이형 반도체로부터 큰 발광을 얻을 수는 없지만, 박층화됨으로써, 발광 강도가 지수 함수적으로 증가하는 것이 알려져 있다 (하기 참고 문헌 1 참조).
이것은, 상기 간접 천이형 반도체가 의사적으로 직접 천이형 반도체화되어, 운동량 제로의 지점에 있어서, 전자-정공 페어가 용이하게 재결합하는 것에서 기인한다.
참고 문헌 1 : 일본 공개특허공보 2007-294628호
상기 발광 현상과 상기 밴드간 터널 현상은 상이한 현상이지만, 본 발명에서는, 상기 간접 천이형 반도체의 박층화에 의한 의사적인 직접 천이형 반도체화를 상기 밴드간 터널 현상을 이용한 터널 전계 효과형 트랜지스터에 대해 적용한다. 상기 판상 형상부에 대한 전술한 2 조건을 만족시킴으로써, 상기 터널 전계 효과형 트랜지스터에 있어서의 터널 전류의 증대 효과가 얻어진다.
도 3 은, N 형 터널 전계 효과 트랜지스터를 예로 하여 터널 전류가 증대되는 모습을 모식적으로 나타낸 도면이다.
이 도 3 의 예에 나타내는 바와 같이, 판상의 간접 천이형 반도체 (1') 에 있어서의 p+ 소스 영역과 N 형 채널 영역 사이에 형성된 터널 접합 (2) 의 터널 장벽을 통과할 때, 판상의 간접 천이형 반도체 (1') 에서는, 상기 컨벌루션 효과에 의해, 가전자대 최상단 및 전도대 최하단에 있어서의 전자의 운동량이 모두 제로가 되는 상태가 발생하여, 운동량 보존칙에 의한 제한이 완화되어, 터널 확률이 증가한다.
다음으로, 본 발명의 상기 반도체 소자에 있어서의 각 구성에 대해, 상세하게 설명한다.
<터널 전계 효과 트랜지스터의 소자 구조>
상기 터널 전계 효과 트랜지스터의 상기 소자 구조는, 상기 소스부와, 상기 소스부에 인접하여 배치되고, 그 경계를 상기 터널 장벽이 형성되는 상기 터널 접합으로 하는 상기 채널부와, 상기 채널부에 인접하여 배치되는 상기 드레인부와, 상기 채널부의 노출부 전체 또는 일부를 덮도록 배치되는 게이트부로 구성된다.
본 발명의 상기 반도체 소자는, 이 상기 소자 구조에 있어서의 상기 채널부의 보다 구체적인 구조가 상기 서술한 특징을 갖는다.
<소스부 및 드레인부>
상기 소스부 및 상기 드레인부는, 반도체에 불순물을 도입하여 형성되는 공지된 소스 영역 및 드레인 영역, 또는 금속 재료에 의해 형성되는 공지된 소스 전극 및 드레인 전극과 동일하게 형성된다.
상기 소스부 및 상기 드레인부를 상기 소스 영역 및 상기 드레인 영역으로서 형성하는 경우, 상기 소스 영역은, P 형 또는 N 형 중 어느 도전형인 제 1 도전형으로 형성되고, 상기 드레인 영역은, 상기 제 1 도전형과 상이한 상기 도전형인 제 2 도전형으로 형성된다. 또, 상기 소스 영역은, 상기 간접 천이형 반도체로 형성되는 상기 채널부와, 반도체끼리의 접합으로 구성되는 반도체 접합을 형성하고, 상기 터널 접합이 상기 반도체 접합으로 구성된다.
상기 반도체 접합에 있어서 상기 터널 접합을 형성하는 방법으로는, 특별히 제한은 없고, 상기 소스 영역과 상기 채널부 사이에 불순물 물질의 급준한 농도 프로파일을 부여하는 등의 공지된 방법을 들 수 있다.
상기 소스 영역 및 상기 드레인 영역을 형성하는 상기 반도체로는, 상기 채널부와 터널 접합을 형성 가능한 재료인 한, 특별히 제한은 없고, 공지된 반도체 재료를 적용할 수 있지만, 제조상, 상기 채널부를 구성하는 상기 간접 천이형 반도체와 동일한 반도체 재료로 형성하는 것이 바람직하다. 즉, 이 경우, 하나의 반도체 기판에 상기 불순물을 이온 주입 등에 의해 도프하여 상기 소스 영역, 상기 드레인 영역을 형성하는 대표적인 제조 방법을 적용할 수 있다.
또, 상기 불순물로는, 특별히 제한은 없고, 보론, 인, 비소 등의 공지된 불순물을 사용할 수 있다.
또한, 상기 반도체 소자를 P 형 터널 전계 효과 트랜지스터로서 동작시키는 경우, 상기 소스 영역을 N 형 (N+) 의 반도체 영역으로 하고, 상기 드레인 영역을 P 형 (P+) 의 반도체 영역으로서 구성한다. 반대로, 상기 반도체 소자를 N 형 터널 전계 효과 트랜지스터로서 동작시키는 경우, 상기 소스 영역을 P 형 (P+) 의 반도체 영역으로 하고, 상기 드레인 영역을 N 형 (N+) 의 반도체 영역으로서 구성한다.
상기 소스부 및 상기 드레인부를 상기 소스 전극 및 상기 드레인 전극으로서 형성하는 경우, 상기 소스 전극과 상기 채널부를 쇼트키 접합으로 접합하여 터널 접합이 형성된다.
이와 같은 상기 소스 전극 및 상기 드레인 전극으로는, 특별히 제한은 없고, 공지된 금속 재료를 들 수 있고, 예를 들어, 상기 채널부가 실리콘으로 구성되는 경우, NiSi2 등의 금속 실리사이드를 들 수 있고, 상기 채널부가 게르마늄으로 구성되는 경우, NiGe 등의 금속 저마나이드 등을 들 수 있고, 상기 채널부가 실리콘과 게르마늄의 혼정으로 구성되는 경우, NiSi 와 NiGe 의 합금 등의 Ni, Si, Ge 를 포함하는 합금 등을 들 수 있다.
또, 상기 소스 전극 및 상기 드레인 전극의 형성 방법으로서도 특별히 제한은 없고, 상기 금속 재료를 사용한, 스퍼터링법, CVD 법 등의 공지된 형성 방법을 들 수 있다.
<채널부>
상기 채널부는, 상기 서술한 바와 같이, 상기 간접 천이형 반도체로 형성됨과 함께, 일단이 상기 소스부에 접속되고 타단이 상기 드레인부에 접속되는 상기 판상 형상부를 가지고 구성된다.
상기 판상 형상부는, 상기 서술한 2 조건에 기초하여, 상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 상기 제 1 대향면끼리 및 상기 제 2 대향면끼리의 2 세트의 상기 대향면끼리 중 적어도 1 세트의 상기 대향면끼리가, 상기 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성된다.
상기 판상 형상부로는, 상기 채널부 중에 존재하는 형상부이면 되고, 상기 채널부 전체에서 상기 판상 형상부를 구성해도 되고, 상기 채널부의 일부분에서 상기 판상 형상부를 구성해도 된다. 상기 밴드간 터널 현상은, 상기 소스 영역-상기 채널부간에 형성되는 상기 터널 접합을 전자가 통과하는 형태로 발생하기 때문에, 상기 터널 접합에 관여하지 않는 부분을 포함한 상기 채널부 전체가 박층화되어 있을 필요는 없다.
또, 상기 판상 형상부로는, 1 장의 상기 판상 형상부로 상기 채널부를 구성해도 되고, 복수장의 상기 판상 형상부로 상기 채널부를 구성해도 된다.
상기 제 1 대향면끼리 및 상기 제 2 대향면끼리를 구성하는 4 면의 모든 구성면이 상기 전자 가둠면으로 구성되면, 운동량 보존칙에 의한 제한이 보다 한층 완화되어, 보다 한층 터널 확률을 증가시킬 수 있다.
더하여, 상기 전자 가둠면으로 구성되는 상기 제 1 대향면끼리 및 상기 제 2 대향면끼리의 2 세트 모두, 상기 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성되는 구성이면, 운동량 보존칙에 의한 제한이 더욱 완화되어, 터널 확률을 더욱 증가시킬 수 있다.
상기 전자 가둠면은, 전자 운동의 규제에 의해 상기 간접 천이형 반도체에 대해 의사적으로 상기 직접 천이형 반도체의 밴드 구조가 부여 가능하게 되는 면이고, 상기 간접 천이형 반도체의 종류마다 상이하다. 이 상기 전자 가둠면은, 상기 간접 천이형 반도체의 종류마다, 그 결정면으로 기술할 수 있다.
구체적으로는, 도 1(a) 에서 예시하는 벌크 재료 고유의 밴드 구조로부터, 상기 간접 천이형 반도체의 종류마다 정해지고, 예를 들어, 실리콘이면 {100} 면이 상기 전자 가둠면에 해당하고, 게르마늄이면 {111} 면이 상기 전자 가둠면에 해당한다. 또, 상기 실리콘과 상기 게르마늄의 혼정인 경우, 상기 게르마늄의 함유율이 85 원자％ 미만이면 {100} 면이 상기 전자 가둠면에 해당하고, 상기 게르마늄의 함유율이 85 원자％ 이상이면, {111} 면이 상기 전자 가둠면에 해당한다.
상기 컨벌루션 효과를 얻기 위한 상기 대향면끼리 (상기 전자 가둠면끼리) 의 대향 간격으로는, 15 ㎚ 이하이면 특별히 제한은 없지만, 소형화와 동시에, 보다 큰 터널 전류를 얻는 관점에서, 10 ㎚ 이하가 바람직하고, 8 ㎚ 이하가 보다 바람직하고, 6 ㎚ 이하가 보다 바람직하고, 4 ㎚ 이하가 특히 바람직하다. 또한, 하한으로는, 상기 채널부의 표면 러프니스에 의한 전류량 저감의 관점에서 1 ㎚ 정도이다.
상기 채널부의 형성 방법으로는, 특별히 제한은 없고, 기존의 반도체 설비에 있어서의 형성 방법 중에서 적절히 선택할 수 있고, 예를 들어, 전자선 리소그래피 가공법, 성장 시간을 제어하여 실시하는 에피택셜 성장법 등을 들 수 있다.
또, 상기 채널부로는, 상기 간접 천이형 반도체로 형성되면 되고, 그 형성 재료의 단결정 구조에서, 진성 반도체의 것 또는 상기 불순물이 저농도로 도프된 것을 바람직하게 사용할 수 있다.
<게이트부>
상기 게이트부는, 게이트 절연막을 개재하여 게이트 전극이 상기 채널부의 노출부 전체 또는 일부를 덮도록 구성되는 부이다.
상기 게이트 절연막의 형성 재료로는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들어, HfO2, Al2O3, ZrO2 등을 들 수 있다.
또, 상기 게이트 절연막의 형성 방법으로는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들어, 상기 형성 재료를 사용한, ALD 법, 스퍼터링법, CVD 법 등을 들 수 있다.
상기 게이트 전극의 형성 재료로는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들어, TiN, TaN, NiSi 등을 들 수 있다.
또, 상기 게이트 전극의 형성 방법으로는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들어, 상기 형성 재료를 사용한, ALD 법, 스퍼터링법, CVD 법 등을 들 수 있다.
상기 게이트부의 구체적인 구성으로는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들어, 상기 채널부의 상기 판상 형상부에 있어서의 상기 제 1 대향면 및 상기 제 2 대향면끼리를 구성하는 4 면의 상기 구성면 모두를 덮는 올어라운드 구조로 구성할 수도 있지만, 상기 구성면 모두를 덮을 필요는 없고, 소형이고 간이하고 또한 저비용으로 제조하는 관점에서, 상기 제 1 대향면 및 상기 제 2 대향면끼리를 구성하는 4 면의 상기 구성면 중, 많아도 3 면의 전체 또는 일부를 덮도록 배치되는 것이 바람직하다.
[제 1 실시형태]
이하, 본 발명의 제 1 실시형태에 관련된 반도체 소자를 도면을 참조하면서 설명한다.
도 4 는, 제 1 실시형태에 관련된 반도체 소자의 분해 사시도이다. 또, 도 5(a) 는, 전류가 흐르는 방향과 직교하는 방향 (도 4 에 있어서의 X 방향) 의 단면도이고, 도 5(b) 는, 도 5(a) 에 있어서의 전류가 흐르는 방향과 평행한 방향 (도 4 에 있어서의 Y 방향) 의 A-A 선 단면도이다.
도 4 에 나타내는 바와 같이, 반도체 소자 (10) 는, 소스부 (14) 와, 소스부 (14) 에 인접하여 배치되고, 그 경계를 상기 터널 장벽이 형성되는 상기 터널 접합으로 하는 채널부 (13) 와, 채널부 (13) 에 인접하여 배치되는 드레인부 (15) 와, 채널부 (13) 의 노출부 전체 또는 일부를 덮도록 배치되는 게이트부 (G) 로 구성되고, 상기 터널 전계 효과 트랜지스터의 상기 소자 구조를 갖는다.
이 반도체 소자 (10) 는, 예를 들어, 도 5(a), (b) 에 나타내는 바와 같이, SOI (Silicon-on-insulator) 기판 등의 반도체층 (11) 상에 표면 절연층 (12) 이 형성된 임의의 기판 상에 형성할 수 있지만, 반도체층 (11) 및 표면 절연층 (12) 은, 반도체 소자 (10) 의 동작에 관여하지 않는 임의 구조물이다.
채널부 (13) 는, 진성 반도체 또는 상기 불순물이 저농도 (예를 들어, 1 × 1013 ㎝-3 ∼ 1 × 1016 ㎝-3 정도) 로 도프된 실리콘으로 형성됨과 함께, 일단이 소스부 (14) 에 접속되고 타단이 드레인부 (15) 에 접속되는 상기 판상 형상부 자체로 구성된다.
채널부 (13) 의 상기 판상 형상부를 구성하는, 소스부 (14) 로부터 드레인부 (15) 를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 상기 제 1 대향면끼리 및 상기 제 2 대향면끼리의 2 세트의 대향면끼리 중 1 세트의 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 는, 각각 실리콘에 있어서의 {100} 면으로 형성되어, 상기 전자 가둠면을 구성한다. 이들 상기 전자 가둠면끼리의 대향 간격을 다루는, 도 4 중의 X 방향에 있어서의 채널부 (13) 의 두께 (D1) (도 5(a) 참조) 는, 길어도 15 ㎚ 로 되고, 채널부 (13) 는, 상기 컨벌루션 효과가 얻어지도록 구성된다.
소스부 (14) 및 드레인부 (15) 는, 실리콘에 상기 불순물을 고농도 (예를 들어, 1 × 1019 ㎝-3 ∼ 1 × 1021 ㎝-3 정도) 로 도프하여 형성되는 상기 소스 영역 및 상기 드레인 영역으로서 구성되고, 상기 터널 접합이 채널부 (13) 와 소스부 (14) 사이의 상기 반도체 접합으로 구성된다.
게이트부 (G) 는, 게이트 절연막 (16) 을 개재하여 게이트 전극 (17) 이 채널부 (13) 의 노출부 전체 또는 일부를 덮도록 구성되고, 구체적으로는, 상기 제 1 대향면 및 상기 제 2 대향면끼리를 구성하는 4 면의 상기 구성면 중 3 면을 덮도록 배치된다. 또한, 이와 같이 판상의 채널부 (13) 의 3 면을 게이트부 (G) 로 덮는 트랜지스터의 소자 구조는, Fin-FET 로서 알려지고, 기존의 반도체 설비를 이용하여 바람직하게 제조할 수 있다.
본 예에서는, 채널부 (13) 의 두께 (D1) 가 균일하게 되지만, 밴드간 터널 현상은, 이 채널부 (13) 와 소스부 (14) 사이의 상기 반도체 접합으로 구성되는 상기 터널 접합을 전자가 통과하는 형태로 발생하기 때문에, 채널부 (13) 에 있어서의, 소스부 (14) 와 접하는 일단 및 이 일단으로부터 드레인부 (15) 를 향하는 방향 (도 4 중의 Y 방향) 외단측으로 연장되는 상기 터널 접합의 근방 부분 (짧아도 일단으로부터 타단측을 향하여 15 ㎚ 정도 연장되는 부분) 의 상기 전자 가둠면끼리의 대향 간격 (채널부 (13) 의 두께 (D1)) 이 길어도 15 ㎚ 의 단간격으로 되고, 상기 근방 부분보다 드레인부 (15) 측의 채널부 (13) 에서는, 상기 전자 가둠면끼리의 대향 간격 (채널부 (13) 의 두께 (D1)) 이 15 ㎚ 를 초과하여 구성되어도 된다.
또, 본 예에서는, 채널부 (13) 와 상기 터널 접합을 형성하는 소스부 (14) 의 부분이 채널부 (13) 의 상기 판상 형상부와 동일한 형상이 된다. 즉, 소스부 (14) 는, 채널부 (13) 측을 향하여 끝이 가늘어지도록 형성됨과 함께 채널부 (13) 와 접합하는 단부를 일단으로 하여, 상기 일단측의 부분이 판상 형상부로 형성되고, 이 판상 형상부를 구성하는, 소스부 (14) 로부터 드레인부 (15) 를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 상기 제 1 대향면끼리 및 상기 제 2 대향면끼리의 2 세트의 대향면끼리 중 1 세트의 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 는, 채널부 (13) 에 있어서의 상기 판상 형상부와 동일하게, 각각 실리콘에 있어서의 {100} 면으로 형성되어, 상기 전자 가둠면을 구성한다. 또, 이들 상기 전자 가둠면끼리의 대향 간격을 다루는, 도 4 중의 X 방향에 있어서의 소스부 (14) 에 있어서의 상기 판상 형상부의 두께는, 길어도 15 ㎚ 로 되고, 소스부 (14) 에 있어서 상기 판상 형상부로서 형성되는 상기 터널 접합의 근방 부분 (짧아도 상기 일단으로부터, 전류가 흐르는 방향과 역방향인 드레인부 (15) 로부터 멀어지는 방향의 타단을 향하여 10 ㎚ 정도 연장되는 부분) 은, 상기 컨벌루션 효과가 얻어지도록 구성된다.
이와 같이 상기 터널 접합을 형성하는 채널부 (13) 와 소스부 (14) 의 각각 부분이 상기 컨벌루션 효과가 얻어지도록 구성되는 경우, 상기 터널 접합에 있어서의 터널 확률이 높아져, 보다 큰 터널 전류를 얻을 수 있다.
본 예에서는, 채널부 (13) 가 실리콘으로 형성되지만, 채널부 (13) 를 게르마늄으로 형성하는 경우, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 각각 게르마늄에 있어서의 {111} 면으로 형성하여, 상기 전자 가둠면을 구성한다. 또, 채널부 (13) 를 실리콘과 게르마늄의 혼정으로 형성하는 경우, 게르마늄의 함유율이 85 원자％ 미만일 때에는, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 각각 실리콘과 게르마늄의 혼정에 있어서의 {100} 면으로 형성하여, 상기 전자 가둠면을 구성하고, 게르마늄의 함유율이 85 원자％ 이상일 때에는, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 각각 실리콘과 게르마늄의 혼정에 있어서의 {111} 면으로 형성하여, 상기 전자 가둠면을 구성한다.
이 이유는 다음과 같다.
먼저, 벌크상의 실리콘의 전도대 하단 부근의 등 에너지면을 도 6(a) 에 나타낸다. 실리콘의 경우, 전도대 하단의 위치는, 운동량 제로의 점이 아니라, 6 회 대칭인 <100> 방향의 축 상에 존재한다. 그 때문에, <100> 방향에 대해 수직 방향으로 박층화하여 상기 컨벌루션 효과를 얻는 것이 가장 효과적이다. 요컨대, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 실리콘에 있어서의 {100} 면으로 형성하여, 상기 전자 가둠면을 구성하는 것이 가장 효과적이다.
다음으로, 벌크 상태의 게르마늄의 전도대 하단 부근의 등 에너지면을 도 6(b) 에 나타낸다. 게르마늄의 경우, 전도대 하단의 위치는, 운동량 제로의 점이 아니라, 8 회 대칭인 <111> 방향의 축 상에 존재한다. 그 때문에, <111> 방향에 대해 수직 방향으로 박층화하여 상기 컨벌루션 효과를 얻는 것이 가장 효과적이다. 요컨대, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 게르마늄에 있어서의 {111} 면으로 형성하여, 상기 전자 가둠면을 구성하는 것이 가장 효과적이다.
다음으로, 게르마늄 함유율이 85 ％ 미만인 실리콘과 게르마늄의 혼정인 경우, 외부 응력이 가해져 있지 않은 상태에서는, 실리콘에 기여하는 성분이 강하기 때문에, 실리콘과 동일하게, 전도대 하단의 위치는, 6 회 대칭인 <100> 방향의 축 상에 존재한다. 따라서, 실리콘과 동일하게, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 실리콘과 게르마늄의 혼정에 있어서의 {100} 면으로 형성하여, 상기 전자 가둠면을 구성하는 것이 가장 효과적이다.
다음으로, 게르마늄 함유율이 85 ％ 이상인 실리콘과 게르마늄의 혼정인 경우, 이쪽은, 외부 응력이 가해져 있지 않은 상태에서, 게르마늄에 기여하는 성분이 강하기 때문에, 게르마늄과 동일하게, 전도대 하단의 위치는, 8 회 대칭인 <111> 방향의 축 상에 존재한다. 따라서, 게르마늄과 동일하게, 상기 대향면끼리 (도 4 중의 X 방향에서 대향하는 대향면끼리) 를, 실리콘과 게르마늄의 혼정에 있어서의 {111} 면으로 형성하여, 상기 전자 가둠면을 구성하는 것이 가장 효과적이다.
이와 같이, 상기 전자 가둠면은, 벌크 상태에 있어서의 상기 간접 천이형 반도체의 재료 고유의 에너지 상태로부터 전자 운동을 규제하는 결정 방향을 결정하여 정할 수 있다.
이상과 같이, 반도체 소자 (10) 에서는, 밴드간 터널 현상이 발생하는 상기 터널 접합 및 그 근방에 있어서, 상기 컨벌루션 효과에 의해 상기 터널 접합을 통과하는 전자의 터널 확률이 상기 직접 천이형 반도체와 동등하게 향상되어, 터널 전류를 증가시킬 수 있다. 또, 상기 간접 천이형 반도체에 대한 기존의 제조 설비를 이용하여, 소형이고 간이하고 또한 저비용으로 제조할 수 있다.
제 1 실시형태에 있어서의 변형예로서, 상기 소스 전극 및 상기 드레인 전극을 배치하고, 상기 소스 전극과 상기 채널부를 상기 쇼트키 접합으로 접합하여 상기 터널 접합을 형성하는 경우, 반도체 소자 (10) 에 있어서의 소스부 (14) 및 드레인부 (15) 를 상기 소스 전극 및 상기 드레인 전극으로 구성하고, 상기 소스 전극과 채널부 (13) 를 상기 쇼트키 접합으로 접합하여 상기 터널 접합을 형성하면 된다.
[제 2 실시형태]
이하, 본 발명의 제 2 실시형태에 관련된 반도체 소자를 도면을 참조하면서 설명한다.
도 7 은, 제 2 실시형태에 관련된 반도체 소자의 분해 사시도이다. 또, 도 8(a) 는, 전류가 흐르는 방향과 직교하는 방향 (도 7 에 있어서의 X 방향) 의 단면도이고, 도 8(b) 는, 도 8(a) 에 있어서의 전류가 흐르는 방향과 평행한 방향(도 7 에 있어서의 Y 방향) 의 A-A 선 단면도이다.
도 7 에 나타내는 바와 같이, 반도체 소자 (20) 는, 소스부 (24) 와, 소스부 (24) 에 인접하여 배치되고, 그 경계를 상기 터널 장벽이 형성되는 상기 터널 접합으로 하는 채널부 (23a ∼ 23c) 와, 채널부 (23a ∼ 23c) 에 인접하여 배치되는 드레인부 (25) 와, 채널부 (23a ∼ 23c) 의 노출부 전체 또는 일부를 덮도록 배치되는 게이트부 (G) 로 구성되고, 상기 터널 전계 효과 트랜지스터의 상기 소자 구조를 갖는다.
이 반도체 소자 (20) 는, 예를 들어, 도 8(a), (b) 에 나타내는 바와 같이, SOI 기판 등의 반도체층 (21) 상에 표면 절연층 (22) 이 형성된 임의의 기판 상에 형성할 수 있지만, 반도체층 (21) 및 표면 절연층 (22) 은, 반도체 소자 (20) 의 동작에 관여하지 않는 임의 구조물이다.
제 2 실시형태에 관련된 반도체 소자 (20) 는, 제 1 실시형태에 관련된 반도체 소자 (10) 와 비교하여, 채널부 (13) 가 채널부 (23a ∼ 23c) 로 구성되는 점에 구조상의 상이가 있다. 이하, 상이점에 대해 설명한다.
채널부 (23a ∼ 23c) 는, 각각, 상기 간접 천이형 반도체로 형성되고, 일단이 소스부 (24) 에 접속되고 타단이 드레인부 (25) 에 접속되는 상기 판상 형상부 자체로 구성된다.
채널부 (23a) 의 상기 판상 형상부를 구성하는, 소스부 (24) 로부터 드레인부 (25) 를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 상기 제 1 대향면끼리 및 상기 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리 (도 7 중의 Z 방향에서 대향하는 대향면끼리) 가 상기 전자 가둠면을 구성한다. 이들 상기 전자 가둠면끼리의 대향 간격을 다루는, 도 7 중의 Z 방향에 있어서의 채널부 (23a) 의 두께 (D2) (도 8(a) 참조) 는, 길어도 15 ㎚ 로 되고, 채널부 (23a) 는, 상기 컨벌루션 효과가 얻어지도록 구성된다.
또, 채널부 (23b, 23c) 는, 각각, 채널부 (23a) 와 동일한 구조를 갖고, 채널부 (23a) 와 병설되도록 배치된다.
즉, 반도체 소자 (20) 에서는, 상기 컨벌루션 효과가 얻어지는 상기 판상 형상부를 복수장 배치하고, 1 장의 것보다, 보다 큰 터널 전류를 얻는 것으로 하고 있다.
상기 컨벌루션 효과를 얻기 위한 채널부 (23a ∼ 23c) 의 박층화는, 벌크 상태에서 상기 채널부를 형성하는 경우와 동일한 형성 영역 내에 복수장의 상기 판상 형상부를 형성하는 여지를 부여한다.
이 관점에서, 채널부 (23b, 23c) 는, 도시한 바와 같이, 채널부 (23a) 에 있어서의, 대향 간격이 길어도 15 ㎚ 로 됨과 함께 상기 전자 가둠면에서 형성되는 상기 대향면끼리의 대향 방향 (도 7 중의 Z 방향) 에서, 채널부 (23a) 와 나란히 병설되는 상기 판상 형상부 자체 (또는 상기 판상 형상부를 갖는 상기 채널부) 인 것이 바람직하다.
이와 같이 구성되는 채널부 (23a ∼ 23c) 는, 각각, 소스부 (24) 및 드레인부 (25) 와의 접속면을 제외한 노출부 전체가 게이트 절연막 (26a ∼ 26c) 으로 덮이고, 또한, 게이트 절연막 (26a ∼ 26c) 을 개재하여 게이트 전극 (27) 으로 덮인다.
또한, 본 예에서는, 채널부 (23a) 와 나란히 병설되는 23b, 23c 모두가, 상기 컨벌루션 효과가 얻어지도록 구성되지만, 어느 1 개만이 상기 컨벌루션 효과가 얻어지도록 구성되어도 된다.
또, 이 이외의 사항은, 제 1 실시형태에 관련된 반도체 소자 (10) 에 대해 설명한 사항을 적용할 수 있다.
다음으로, 본 발명의 상기 반도체 소자의 제조 방법의 예를 도면을 참조하면서 설명한다.
도 9 ∼ 15 는, 제 1 실시형태에 관련된 반도체 소자 (10) 의 제조 공정을 나타내는 도 (1) ∼ (7) 이고, 각 도면의 (b) 는, (a) 에 있어서의 A-A 선 단면도이다.
먼저, 핸들용 Si 반도체층 (11) 상에, 두께 145 ㎚ 의 SiO2 표면 절연층 (BOX 층) (12) 과, Si 로 두께 50 ㎚ 로 형성되는 SOI 층 (13') 이, 이 순서로 형성된 SOI 기판을 준비한다 (도 9(a), (b) 참조). SOI 층 (13') 에는, p 형 불순물이 1 × 1015 ㎝-3 정도 도프되어 있다.
다음으로, 전자선 리소그래피에 의해, SOI 층 (13') 상의 소정 위치에 에칭 마스크 (101) 를 두께 65 ㎚ 로 형성 후, 에칭 마스크 (101) 를 마스크로 한 리액티브 이온 에칭 (RIE) 을 실시하여, SOI 층 (13') 의 형상을 채널부 (13), 소스부 (14) 및 드레인부 (15) 의 형상으로 가공한다 (도 10(a), (b) 참조). 상기 리액티브 이온 에칭 (RIE) 에 있어서의 플라즈마에는, 브롬화수소 (HBr) 의 플라즈마, 브롬화수소 (HBr) 와 염소 (Cl2) 의 혼합 플라즈마 및 브롬화수소 (HBr) 와 아르곤 (Ar)의 혼합 플라즈마 등을 사용한다.
다음으로, 에칭 마스크 (101) 를 제거한 후, 후속되는 이온 주입을 위해, SOI 층 (13') 의 표면에 두께 4 ㎚ 의 SiO2 보호 산화막 (102) 을 형성한다 (도 11(a), (b) 참조).
다음으로, 전자선 리소그래피에 의해, 보호 산화막 (102) 상에 두께 100 ㎚ 의 레지스트층 (103) 을 형성하고, 이 레지스트층 (103) 을 마스크로 하여, 5 keV 의 가속 에너지 및 2 × 1015 ㎝-2 의 도스량으로, BF2 를 사용한 이온 주입을 실시하고, SOI 층 (13') 중에 상기 드레인 영역으로서의 드레인부 (15) 를 형성한다 (도 12(a), (b) 참조).
다음으로, 산소 애싱 처리에 의해, 레지스트층 (103) 을 제거하고, 표면을 SPM (Sulfuric Acid Peroxide Mixture) 세정한다. SPM 세정은, 세정액으로서, H2SO4 와 H2O2 를 3 : 1 의 비율로 혼합시킨 것을 사용한다.
다음으로, SPM 세정된 보호 산화막 (102) 상에 두께 100 ㎚ 의 레지스트층 (104) 을 형성하고, 이 레지스트층 (104) 을 마스크로 하여, 5 keV 의 가속 에너지 및 2 × 1015 ㎝-2 의 도스량으로, As 를 사용한 이온 주입을 실시하고, SOI 층 (13') 중에 상기 소스 영역으로서의 소스부 (14) 를 형성한다 (도 13(a), (b) 참조).
SOI 층 (13') 에 소스부 (14) 및 드레인부 (15) 를 형성한 잔여의 부분이 채널부 (13) 를 구성한다.
다음으로, 산소 애싱 처리에 의해, 레지스트층 (104) 을 제거하고, 표면을 SPM 세정한다. SPM 세정은, 세정액으로서, H2SO4 와 H2O2 를 3 : 1 의 비율로 혼합시킨 것을 사용한다.
다음으로, N2 가스 분위기의 대기압하에서, 1,000 ℃ 의 온도에서 1 초간, 활성화 어닐 처리하여, 소스부 (14) 및 드레인부 (15) 내의 각 불순물 물질을 활성화시킨다.
다음으로, 1 ％ 농도의 희불산 (DHF) 을 사용하여, 보호 산화막 (102) 을 제거한다.
다음으로, SC2 세정액 (HCl, H2O2 및 H2O 를 1 : 1 : 6 으로 혼합한 혼합액) 에 70 ℃ 의 온도 조건에서 5 분간 침지시켜, 세정한다.
다음으로, ALD 법에 의해, 250 ℃ 의 온도 조건하에서 HfO2 를 퇴적시키고, 채널부 (13) 의 주위에 두께 2.4 ㎚ 의 게이트 절연막 형성막 (16') 을 형성함과 함께, 스퍼터링법에 의해, 게이트 절연막 형성막 (16') 상에 두께 30 ㎚ TaN 게이트 전극 형성층 (17') 을 형성한다 (도 14(a), (b) 참조).
다음으로, 마스크를 사용한 Cl2 플라즈마에서의 리액티브 이온 에칭 가공에 의해, 게이트 절연막 형성막 (16') 및 게이트 전극 형성층 (17') 을 형상 가공하여, 게이트 절연막 (16) 및 게이트 전극 (17) 을 형성한다 (도 15(a), (b) 참조).
이상에 의해, 반도체 소자 (10) 를 제조한다.
또한, 이 제조 방법은, 반도체 소자 (10) 의 제조 방법의 일례를 나타내는 것이고, 사용자에게 있어서 바람직한 제조 설비를 적절히 선택하고, 공지된 방법으로 제조할 수 있다.
반도체 소자 (10) 의 제조에 있어서 중요한 사항은, 채널부 (13) 에 있어서 상기 전자 가둠면을 확보하는 것에 있다.
이 점에 대해서는, 스타트 기판인 상기 SOI 기판의 결정면 방위 (기판에 대해 면직인 결정축 방향) 및 채널부 (13) 의 연장 방향의 선택에 의해 간단하게 실시할 수 있다.
예를 들어, 도 16(a) 에 나타내는 바와 같이, 실리콘에 있어서 <100> 방향에서의 상기 컨벌루션 효과를 얻기 위한 구조는, (100) 면을 주면으로 하는 상기 SOI 기판을 사용하고, 상기 SOI 기판에 있어서의 [110] 방향의 절결 부분 (오리엔테이션 플랫 또는 노치. 도면 중, 원의 하부에 횡선으로 나타낸다) 에 대해, 45 도 (또는 그것에 등가인) 방향으로 채널부 (13) 의 연장 방향을 맞춤으로써 얻을 수 있다.
또, 예를 들어, 도 16(b) 에 나타내는 바와 같이, 게르마늄에 있어서 <111> 방향에서의 상기 컨벌루션 효과를 얻기 위한 구조는, (110) 면을 주면으로 하는 GOI (Germanium-on-insulator) 기판을 사용하고, 상기 GOI 기판에 있어서의 [1-10] 방향의 절결 부분 (오리엔테이션 플랫 또는 노치. 도면 중, 원의 하부에 횡선으로 나타낸다) 에 대해, 55 도 (또는 그것에 등가인) 방향으로 채널부 (13) 의 연장 방향을 맞춤으로써 얻을 수 있다.
또한, 도 16(a) 는, (100) 면을 주면으로 하는 SOI 기판을 사용한 채널부의 형성 방법의 개요를 나타내는 도면이고, 도 16(b) 는, (110) 면을 주면으로 하는 GOI 기판을 사용한 채널부의 형성 방법의 개요를 나타내는 도면이다.
다음으로, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 방법의 예를 도면을 참조하면서 설명한다.
도 17 ∼ 19 는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 관련된 본 발명의 상기 반도체 소자의 제조 공정을 나타내는 도 (1) ∼ (3) 이고, 각 도면의 (b) 는, (a) 에 있어서의 A-A 선 단면도이다.
먼저, 핸들용 Si 기판 (31) 을 준비한다. 이 기판 (31) 은, 상기 SOI 기판에 대해 도 16(a) 를 사용하여 설명한 사항에 의해, 상기 SOI 기판과 동일한 결정면 방위를 선택함으로써, 후속되는 공정에 있어서 상기 전자 가둠면을 용이하게 확보할 수 있다.
이 기판 (31) 상에, 실리콘-게르마늄 희생층 (201a'), Si 반도체층 (33a), 실리콘-게르마늄 희생층 (201b'), Si 반도체층 (33b), 실리콘-게르마늄 희생층 (201c'), Si 반도체층 (33c) 의 순서로, 각 층을 에피택셜 성장법에 의해 형성한다 (도 17(a), (b) 참조). Si 반도체층 (33a ∼ 33c) 의 각 층의 두께는, 제 2 실시형태에 관련된 반도체 소자 (20) 에 있어서의 채널부 (23a) 의 두께 (D2) (도 8(a) 참조) 에 준하여, 두꺼워도 15 ㎚ 로 하고, 이 두께는, 에피택셜 성장 시간의 조정에 의해 제어할 수 있다.
다음으로, 마스크 (202) 를 사용한 리소그래피 가공에 의해, 실리콘-게르마늄 희생층 (201a' ∼ 201c') 및 Si 반도체층 (33a ∼ 33c) 의 형상을 가공한다 (도 18(a), (b) 참조).
다음으로, 과산화수소수 (H2O2) 에 의해, 실리콘-게르마늄 희생층 (201a') 을 2 개의 실리콘-게르마늄 희생층 (201a) 으로 분단되도록 중앙 부분을 선택적으로 에칭한다. 동시에, 실리콘-게르마늄 희생층 (201b', 201c') 에 대해서도 동일한 에칭을 실시한다. 이 때, 과산화수소수 (H2O2) 의 Si 반도체층 (33a ∼ 33c) 에 대한 에칭 속도는, 실리콘-게르마늄 희생층 (201a' ∼ 201c') 에 대한 에칭 속도보다 충분히 느리기 때문에, 결과적으로 Si 반도체층 (33a ∼ 33c) 만이 분단되지 않고 가교된 상태가 되어, 상기 채널부의 형성이 가능해진다 (도 19(a), (b) 참조).
이 이외의 사항은, 제 1 실시형태에 관련된 반도체 소자 (10) 에서 설명한 사항 및/또는 공지된 반도체 소자의 제조 방법에 기초하여, 제 2 실시형태에 관련된 반도체 소자 (20) 소자 구성에 준한 상기 반도체 장치를 제조할 수 있다.
(반도체 집적 회로)
본 발명의 반도체 집적 회로는, 본 발명의 상기 반도체 소자를 갖는 것을 특징으로 한다.
상기 반도체 소자를 집적화하는 방법으로는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 공지된 방법을 적절히 채용할 수 있다.
실시예
(시뮬레이션)
상기 간접 천이형 반도체인 실리콘을 2 차원 판상으로 함으로써 발생하는, 에너지 밴드 구조의 변화와 밴드간 터널 전류의 변화에 관한 시뮬레이션을 다음과 같이 실시하였다.
<에너지 밴드 구조의 변화>
각각 두께의 방향이 <100> 방향인 실리콘이며, 두께가 무한인 벌크상 실리콘과, 두께가 약 1.1 ㎚ 인 판상 실리콘의 2 개를 대상으로 하여, 에너지 밴드 구조의 변화에 관한 시뮬레이션 시험을 실시하였다.
구체적으로는, 다음과 같이 시뮬레이션 시험을 실시하였다.
먼저, 실리콘의 에너지 밴드 구조는, 밀도 범함수 이론에 기초하는 제 1 원리 계산에 의해 구하였다.
계산에는, 계산 소프트웨어 VASP (Vienna Ab Initio Simulation Package) 버젼 5.4 를 사용하였다.
전자의 상호 작용을 기술하는 교환 상관 범함수에는, 일반화 구배 근사 (GGA, Generalized Gradient Approximation) 및 PBE (Perdue-Burke-Ernzerhof) 형식을 사용하였다.
가전자의 파동 함수는, 평면파의 중첩에 의해 표현되고, 최대 500 eV 의 운동 에너지에 대응하는 파수까지를 고려하였다. 내각 전자의 가전자에 대한 상호 작용은, PAW (Projector Augmented Wave) 법의 의사 포텐셜을 사용하여 표현하는 것으로 하였다.
여기서, 두께가 약 1.1 ㎚ 인 판상 실리콘은, 1 층당 2 개의 원자로 이루어지는 층을 8 층분 겹친 구조를 기준 단위로 하고, 면내 방향으로는 주기적으로 무한으로 반복되는 계를 가정하여 준비하였다. 이 때, 실리콘의 두께 방향 상하의 표면은 모두 수소로 종단되고, 또한, 그 외측에는, 두께가 2 ㎚ 이상인 진공층이 존재한다고 가정하였다.
한편, 벌크상 실리콘은, 1 층당 2 개의 원자로 이루어지는 층을 4 층분 겹친 구조를 기준 단위로 하고, 이 기준 단위가 면내 및 면직의 방향으로 주기적으로 무한하게 반복되는 계를 가정하여 준비하였다.
상기 시뮬레이션 시험에 의해 얻어진, 벌크상 실리콘의 에너지 밴드 구조를 도 20(a) 에 나타낸다. 또, 두께가 약 1.1 ㎚ 인 판상 실리콘의 에너지 밴드 구조를 도 20(b) 에 나타낸다.
도 20(a) 에 나타내는 바와 같이, 벌크상 실리콘에서는, 가전자대 최상단이 운동량 제로를 의미하는 Γ 점에 위치하고 있는 데에 대해, 전도대 최하단은, Γ 점과는 상이한 점에 위치하고 있다. 요컨대, 상기 간접 천이형 반도체의 단적인 특징이 나타나 있다.
한편, 도 20(b) 에 나타내는 바와 같이, 두께가 약 1.1 ㎚ 인 판상 실리콘에서는, 가전자대 최상단 및 전도대 최하단이 모두 Γ 점에 위치하고 있다. 요컨대, 본래, 상기 간접 천이형 반도체인 실리콘이 얇은 판상 형상으로 됨으로써 의사적으로 직접 천이형 반도체화되어 있는 것을 알 수 있다.
계속해서, 상기 제 1 원리 계산과 동일한 수법을 사용하여 구한, 실리콘의 에너지 밴드 구조와 실리콘 막두께의 상관을 도 21 에 나타낸다. 단, 여기서는, 파동 함수를 표현하는 평면파의 파수의 운동 에너지를 최대 550 eV 로 가정하고, 실리콘 박막의 외측의 진공층의 두께를 1.1 ㎚ 로 가정하였다. 도 21 중의 세로축은, 상기 시뮬레이션 시험에 있어서의 판상 실리콘의 두께를 변화시켰을 때의 밴드 갭 (가전자대 최상단과 전도대 최하단의 에너지차, Egthin) 과, 벌크상 실리콘의 밴드 갭 (가전자대 최상단과 전도대 최하단의 에너지차, Egbulk) 의 차분을, 벌크상 실리콘의 밴드 갭과의 비율로 나타낸 것이다 (= {Egthin - Egbulk}/Egbulk). 또, 가로축은, 판상 실리콘의 두께를 나타내고 있다.
실리콘의 밴드 갭 변화는, 상기 간접 천이에 관한 성분과 상기 직접 천이에 관한 성분의 전자 궤도의 혼성에 의해 발생하기 때문에, 박막화에 수반하는 밴드 갭의 변화는, 상기 직접 천이에 관한 성분의 증강을 증명하는 결과가 된다.
도 21 에 나타내는 바와 같이, 판상 실리콘의 두께가 15 ㎚ 이하가 되면, 실리콘의 밴드 구조에 변화가 발생하기 시작하여, 상기 직접 천이에 관한 성분이 증강되는 것이 확인된다.
<밴드간 터널 전류>
다음으로, 밴드간 터널 전류의 변화에 관한 시뮬레이션 시험을 실시하였다.
이 시뮬레이션 시험의 대상은, 다음의 박막화 TFET 와 벌크 TFET 의 2 개를 상정하였다.
먼저, 상기 박막화 TFET 는, 도 22 에 나타내는 바와 같이, 두께의 방향이 <100> 방향이고, 두께가 1.1 ㎚ 로 균일하고, 표면 및 이면이 {100} 면인 실리콘판 (40) 을 기재로 하고, 길이 방향의 일단측에 형성되는 소스 영역 (44) 과, 타단측에 형성되는 드레인 영역 (45) 사이에 채널 영역 (43) 이 형성된 것을 구성 부재로 한다. 이 때, 두께 방향 상하의 표면은 모두 수소로 종단되고, 또한, 그 외측에는, 두께가 무한하게 큰 진공층이 존재한다고 가정하였다.
여기서, 소스 영역 (44) 은, P 형 실리콘이고, 불순물 농도를 대략 5 × 1019 ㎝-3 로 하여, 페르미 레벨과 가전자대 상단의 에너지가 일치하도록 설정하였다.
또, 드레인 영역 (45) 은, N 형 실리콘이고, 불순물 농도를 대략 5 × 1019 ㎝-3 로 하여, 페르미 레벨과 전도대 하단의 에너지가 일치하도록 설정하였다.
또, 채널 영역 (43) 은, 실리콘이고, 불순물 물질을 첨가하지 않은 것으로서 설정하였다.
또, 터널 접합 (42) 은, 소스 영역 (44) 과 채널 영역 (43) 의 반도체끼리의 접합으로 구성되는 반도체 접합으로서 설정하였다.
또, 소스 영역 (44) 은, 도시되지 않은 금속 전극 (소스 전극) 과 접속되고, 상기 금속 전극과 소스 영역 (44) 의 접합은, 이상적인 오믹 접합인 것으로서 설정하였다.
드레인 영역 (45) 도, 동일하게, 도시되지 않은 금속 전극 (드레인 전극) 과 접속되고, 상기 금속 전극과 드레인 영역 (45) 의 접합은, 이상적인 오믹 접합인 것으로서 설정하였다.
또한, 도 22 는, 상기 시뮬레이션 시험의 대상인 상기 박막화 TFET 의 구성을 설명하기 위한 설명도이다.
상기 박막화 TFET 의 동작 설정은, 게이트 전압의 입력 대신에, 임의의 게이트 절연막 및 게이트 전극에 의해 채널 영역 (43) 에 인가되는 전계를 입력함으로써 동작하는 것으로 하였다.
전계는, 터널 접합 (42) 의 위치로부터 드레인 영역 (45) 을 향한 채널 영역 (43) 의 연장 방향으로 10 ㎚ 떨어진 위치까지의 채널 영역 (43) 의 부분에 대해 인가되도록 설정하였다. 또한, 불순물 물질의 농도가 고농도이기 때문에, 소스 영역 (44) 에는 전계가 가해져 있지 않은 것으로서 설정하였다. 또한, 이 설정에 기초하여, 터널 접합 (42) 에 가해지는 전계 (E) 는, 다음 식, 전계 (E) = 전압 강하 (ΔV)/거리 (= 10 ㎚) 로 설정된다.
터널 접합 (42) 의 위치로부터 상기 연장 방향으로 10 ㎚ 보다 긴 거리로 떨어진 채널 영역 (43) 의 부분에서는, 전계가 인가되지 않고, 페르미 레벨과 전도대 하단의 에너지가 일치하여 드레인 영역 (45) 과 배리어없이 연결되어 있는 것으로서 설정하였다.
다음으로, 상기 벌크 TFET 는, 상기 박막화 TFET 에 있어서, 실리콘판 (40) 의 두께를 1.1 ㎚ 에서 무한대로 변경한 것 이외에는, 상기 박막화 TFET 와 동일하게 설정하였다.
상기 시뮬레이션 시험에서는, 이들 2 개의 TFET 를 대상으로 하고, 전계의 입력값을 변수로 한 밴드간 터널 전류를 비교함으로써, 이들 2 개의 TFET 에 있어서의 밴드간 터널 전류를 확인한다.
이 시뮬레이션 시험에서는, 하기 참고 문헌 2 에 있어서, 중간 불순물 준위를 포함하는 벌크상 실리콘 및 화합물족 반도체에 대한 밴드간 터널 전류의 계산에 사용한 계산 소프트웨어와 동일한 것을 사용하여, 밴드간 터널 전류를 계산하였다.
여기서, 전류 강도는, 비평형 그린 함수의 투과 계수를 계산함으로써 구하였다. 전자의 파동 함수나 밀도를 표현하는 기저에는, 밀접 결합 근사에 기초하는 실리콘 원자의 sp3s* 궤도를 채용하였다. 밀접 결합 근사에 사용하는 전자의 궤도 에너지와 원자간 호핑 에너지는, 상기 벌크 실리콘의 밴드 구조 (도 20(a) 참조) 와 실험에서 요구되고 있는 실리콘의 이미 알려진 밴드 갭 에너지 (1.1 eV) 를 재현하도록 결정하였다. 이 밀접 결합 근사를 사용하여, 두께 1.1 ㎚ 의 박막의 에너지 밴드 구조를 구하고, 그것을 사용하여 터널 전류의 계산을 실시하였다. pn 접합 계면을 터널하는 전자의 상호 작용은, 전극, 전극-반도체간, 반도체 자체의 전자의 그린 함수에 의해 기술하였다.
참고 문헌 2 : 조 상훈, 나카야마 타카시, "p/n 접합 중의 공명 불순물 준위에 의한 터널 전류의 증대 : 직접·간접 밴드 갭계의 비교" 제 26 회 전자 디바이스 계면 테크놀로지 연구회 예고집 pp.109 - 113, 2021년 1월.
밴드간 터널 전류의 시뮬레이션 시험 결과를 도 23 에 나타낸다. 또한, 도 23 에서는, 1 × 10-15 A/μm 의 전류의 도통을 터널 전류의 흐름 시작으로 하고, 이 터널 전류가 흐르기 시작한 전계를 임계 전계로 하여 0 MV/㎝ 로 하고, 이 임계 전계로부터의 차로 가로축의 전계를 표시하고 있다.
도 23 에 나타내는 바와 같이, 박막화 TFET 에서는, 벌크 TFET 에 대해, 밴드간 터널 전류가 대폭 증대되는 것이 확인된다.
이상으로부터, 본 발명의 상기 반도체 소자에서는, 상기 간접 천이형 반도체로 형성되는 상기 채널부를 의사적으로 직접 천이형 반도체화시켜, 터널 전류를 증대시킬 수 있다.
상기 시뮬레이션 결과 및 본 발명이 가져오는 효과의 유효성을 확인하기 위해, 상기 반도체 소자를 제조하고, 그 성능 평가를 실시하였다. 이하, 구체적으로 설명한다.
(실시예 1)
실시예 1 에 관련된 반도체 소자를, 도 5(a), (b) 에 나타내는 제 1 실시형태에 관련된 반도체 소자 (10) 의 구성에 준하여 제조하였다.
실시예 1 에 관련된 반도체 소자는, 유효성 확인을 위한 시작 (試作) 에 관련되고, 제 1 실시형태에 관련된 반도체 소자 (10) 에 있어서, 게이트 절연막 (16) 및 게이트 전극 (17) 을 형성하지 않고, 반도체층 (11) (도 5(a), (b) 참조) 을 상기 게이트 전극으로서 이용하는 백 게이트 구조의 소자에 관련된다. 상기 백 게이트 구조의 실시예 1 에 관련된 반도체 소자는, 게이트 절연막 (16) 및 게이트 전극 (17) 을 갖는 제 1 실시형태에 관련된 반도체 소자 (10) 와 비교하여, 얻어지는 온 전류가 작은 것이 상정되지만, 스위칭 특성, 그리고, 큰 터널 전류 및 터널 전류 밀도가 얻어지는 여러 조건에 대해 제 1 실시형태에 관련된 반도체 소자 (10) 와 공통된다. 실시예 1 에 관련된 반도체 소자에 대한 유효성의 확인 결과는, 제 1 실시형태에 관련된 반도체 소자 (10) 를 포함한 본 발명의 상기 반도체 소자의 유효성을 강하게 지지한다.
실시예 1 에 관련된 반도체 소자는, 도 9 ∼ 도 13(b) 를 참조하면서 설명한 방법과 동일한 제조 방법으로 이하와 같이 제조하였다. 또한, 설명 중의 부호는, 도 9 ∼ 도 13(b) 에 있어서의 부호와 공통된다.
먼저, 핸들용 Si 반도체층 (11) 상에, 두께 145 ㎚ 의 SiO2 표면 절연층 (BOX 층) (12) 과, Si 로 두께 50 ㎚ 로 형성되는 SOI 층 (13') 이, 이 순서로 형성된 SOI 기판을 준비하였다 (도 9(a), (b) 참조). SOI 층 (13') 에는, p 형 불순물이 1 × 1015 ㎝-3 정도 도프되어 있다.
여기서, 상기 SOI 기판으로는, (100) 면을 주면으로 하는 것을 사용하고, 이후의 제조 공정에 있어서, 상기 SOI 기판에 있어서의 [110] 방향의 절결 부분에 대해, 45 도 방향으로 채널부 (13) 의 연장 방향을 맞춤으로써, 형성되는 채널부 (13) 에 상기 전자 가둠면을 갖게 하는 것으로 하였다 (도 16(a) 참조).
다음으로, 전자선 리소그래피에 의해, SOI 층 (13') 상의 소정 위치에 에칭 마스크 (101) 를 두께 65 ㎚ 로 형성 후, 에칭 마스크 (101) 를 마스크로 한 리액티브 이온 에칭 (RIE) 을 실시하여, SOI 층 (13') 의 형상을 채널부 (13), 소스부 (14) 및 드레인부 (15) 의 형상으로 가공하였다 (도 10(a), (b) 참조). 상기 리액티브 이온 에칭 (RIE) 에 있어서의 플라즈마에는, 브롬화수소 (HBr) 와 아르곤 (Ar) 의 혼합 플라즈마를 사용하였다.
여기서, SOI 층 (13') 의 형상 가공은, 후공정에서 형성되는 채널부 (13) 의 Fin 폭 (도 5(a) 에 있어서의 두께 (D1) 에 상당) 이 14 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 조정하여 실시하였다. 요컨대, 다음 공정에서 형성되는 SiO2 보호 산화막 (102) 의 두께 4 ㎚ 를 고려하여, SOI 층 (13') 의 두께가 18 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 조정하여 실시하였다.
다음으로, 에칭 마스크 (101) 를 제거한 후, 후속되는 이온 주입을 위해, SOI 층 (13') 의 표면에 두께 4 ㎚ 의 SiO2 보호 산화막 (102) 을 형성하였다 (도 11(a), (b) 참조).
다음으로, 전자선 리소그래피에 의해, 보호 산화막 (102) 상에 두께 100 ㎚ 의 레지스트층 (103) 을 형성하고, 이 레지스트층 (103) 을 마스크로 하여, 5 keV 의 가속 에너지 및 2 × 1015 ㎝-2 의 도스량으로, As 를 사용한 이온 주입을 실시하고, SOI 층 (13') 중에 상기 소스 영역으로서의 소스부 (14) 를 형성하였다.
다음으로, 산소 애싱 처리에 의해, 레지스트층 (103) 을 제거하고, 표면을 SPM (Sulfuric Acid Peroxide Mixture) 세정하였다. SPM 세정으로는, H2SO4 와 H2O2 를 3 : 1 의 비율로 혼합시킨 것을 사용하였다.
다음으로, SPM 세정된 보호 산화막 (102) 상에 두께 100 ㎚ 의 레지스트층 (104) 을 형성하고, 이 레지스트층 (104) 을 마스크로 하여, 5 keV 의 가속 에너지 및 2 × 1015 ㎝-2 의 도스량으로, BF2 를 사용한 이온 주입을 실시하고, SOI 층 (13') 중에 상기 드레인 영역으로서의 드레인부 (15) 를 형성하였다 (소스부 (14), 드레인부 (15) 의 형성예에 대해, 도 12, 13 참조).
SOI 층 (13') 에 소스부 (14) 및 드레인부 (15) 를 형성한 잔여의 부분이 채널부 (13) 를 구성한다.
다음으로, 산소 애싱 처리에 의해, 레지스트층 (104) 을 제거하고, 표면을 SPM 세정하였다. SPM 세정은, 세정액으로서, H2SO4 와 H2O2 를 3 : 1 의 비율로 혼합시킨 것을 사용하였다.
다음으로, N2 가스 분위기의 대기압하에서, 1,000 ℃ 의 온도에서 1 초간, 활성화 어닐 처리하여, 소스부 (14) 및 드레인부 (15) 내의 각 불순물 물질을 활성화시켰다.
다음으로, 1 ％ 농도의 희불산 (DHF) 을 사용하여, 보호 산화막 (102) 을 제거하였다.
이상에 의해, 실시예 1 에 관련된 반도체 소자를 제조하였다.
이 실시예 1 에 관련된 반도체 소자에서는, 채널부 (13) 의 Fin 폭 (도 5(a) 에 있어서의 두께 (D1) 에 상당) 이 14 ㎚ 이고, 또한, Fin 폭을 규제하는 채널부 (13) 의 대향면끼리가 상기 전자 가둠면으로 된다.
(실시예 2)
Fin 폭이 12 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하고, 실시예 2 에 관련된 반도체 소자를 제조하였다.
(실시예 3)
Fin 폭이 10 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하고, 실시예 3 에 관련된 반도체 소자를 제조하였다.
(실시예 4)
Fin 폭이 8 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하여, 실시예 4 에 관련된 반도체 소자를 제조하였다.
(실시예 5)
Fin 폭이 4 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하여, 실시예 5 에 관련된 반도체 소자를 제조하였다.
(비교예 1)
Fin 폭이 16 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하여, 비교예 1 에 관련된 반도체 소자를 제조하였다.
(비교예 2)
Fin 폭이 28 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하여, 비교예 2 에 관련된 반도체 소자를 제조하였다.
(비교예 3)
Fin 폭이 38 ㎚ 가 되도록, 상기 리액티브 이온 에칭 (RIE) 의 설정을 변경하여 SOI 층 (13') 의 형상 가공을 실시한 것 이외에는, 실시예 1 과 동일하게 하여, 비교예 3 에 관련된 반도체 소자를 제조하였다.
<성능 평가>
실시예 1 ∼ 5 및 비교예 1 ∼ 3 의 각 반도체 소자의 성능 평가에 있어서, 이들 각 반도체 소자를 전자 현미경으로 촬영함으로써, Fin 폭을 포함하는 각 설정이 올바르게 실현되어 있는 것을 사전에 확인하였다.
예로서, 실시예 4 에 관련된 반도체 소자를 상면에서 촬영한 주사형 전자 현미경 이미지를 도 24 에 나타낸다.
(스위칭 특성)
다음으로, 실시예 1 ∼ 5 및 비교예 1 ∼ 3 의 각 반도체 소자에 대해, 스위칭 특성의 측정을 실시하였다.
스위칭 특성의 측정은, 다음과 같이 실시하였다.
즉, 반도체 디바이스 파라미터 애널라이저 (애질런트·테크놀로지사 제조, B1500) 에 접속된 매뉴얼 프로버 (니혼 마이크로닉스사 제조, 708fT) 의 각 측정 바늘을 소스부 (14), 드레인부 (15) 및 게이트 전극으로서의 Si 반도체층 (11) 에 대해 금속판 (알루미늄 (약 98 질량％) 에 미량의 실리콘 및 구리를 혼합한 합금) 을 개재하여 단자 접속하고, 소정의 드레인 전압으로 게이트 전압을 소인 (掃引) 하여 드레인 전류 (터널 전류) 의 측정을 실시하고, 스위칭 특성의 측정을 실시하였다. 또한, 측정은 실온 환경하에서 실시하였다.
실시예 1 ∼ 5 및 비교예 1 ∼ 3 의 각 반도체 소자에 대해, 스위칭 특성을 측정한 결과, 게이트 전압에 따른, 드레인 전류 (터널 전류) 의 온 상태-오프 상태간의 스위칭 특성이 확인되었다. 요컨대, 실시예 1 ∼ 5 및 비교예 1 ∼ 3 의 각 반도체 소자는, 모두 상기 터널 전계 효과 트랜지스터로서 동작한다.
예로서, 실시예 4 에 관련된 반도체 소자의 스위칭 특성을 도 25 에 나타낸다. 또한, 도 25 에서는, 흑색 동그라미로 표시된 플롯이 우축의 대수 스케일에서의 드레인 전류를 나타내고, 백색의 마름모꼴로 표시된 플롯이 좌축의 선형 스케일에서의 드레인 전류를 나타내고 있다. 또, 드레인 전류가 1 × 10-12 A 일 때의 게이트 전압을 Voff 로 하여 0 V 로 시프트 표시하고 있다.
도 25 에 나타내는 바와 같이, 실시예 4 에 관련된 반도체 소자에서는, 오프 상태의 게이트 전압 Voff 로부터 게이트 전압의 값을 부 (負) 의 방향으로 크게 하면, 온 상태가 되어 드레인 전류가 흐른다. 이 때, 우축의 대수 스케일에서의 드레인 전류의 추이로부터 이해되는 바와 같이, 실시예 4 에 관련된 반도체 소자는, 상기 터널 전계 효과 트랜지스터의 특징의 하나인, 저전압 영역에서의 급준한 스위칭 특성을 나타내고 있다. 이들 특징은, 실시예 2 ∼ 5 및 비교예 1 ∼ 3 의 각 반도체 소자에 있어서 공통되게 볼 수 있는 특징이다.
(터널 전류 및 터널 전류 밀도)
앞의 스위칭 특성의 측정에 있어서의 게이트 전압이 -11.5 V 일 때의 실시예 1 ∼ 5 및 비교예 1 ∼ 3 의 각 반도체 소자의 드레인 전류 및 드레인 전류 밀도를 도 26, 27 에 나타낸다. 또한, 도 26 은, 터널 전류와 Fin 폭의 관계를 나타내는 도면이고, 도 27 은, 터널 전류 밀도와 Fin 폭의 관계를 나타내는 도면이다.
도 26 에 나타내는 바와 같이, Fin 폭이 16 ㎚ 일 때에 드레인 전류가 최소가 되는 상태를 맞이하고, 그래프상, Fin 폭이 대략 15 ㎚ 이하까지 감소하면, 일전 (一轉) 하여, 드레인 전류가 증대되는 경향을 맞이한다.
이 현상은, Fin 폭이 15 ㎚ 가 되는 것을 기회로, 상기 간접 천이형 반도체의 의사적인 직접 천이형 반도체화에 기초하는 상기 가둠 효과를 받아 터널 전류가 증대되는 것을 나타내고 있고, 상기 시뮬레이션 결과 및 본 발명이 가져오는 효과의 유효성을 명확하게 지지한다.
또, 이 드레인 전류 증대의 효과는, 도 27 에 나타내는 터널 전류 밀도로부터 이해되는 바와 같이 매우 크다.
실시예 1 ∼ 5 의 각 반도체 소자에서는, 상기 간접 천이형 반도체의 의사적인 직접 천이형 반도체화에 기초하는 상기 가두는 효과에 의해 터널 전류가 증대화되어 있고, 비교예 1 ∼ 3 의 각 반도체 소자가 나타내는 Fin 폭 감소에 수반하는 터널 전류의 감소 경향으로부터 추측되는 동일 Fin 폭에서의 터널 전류에서 보았을 때, 큰 터널 전류가 얻어지는 것이 분명하다. 따라서, 본 발명에 관련된 반도체 소자는, 큰 온 전류가 얻어진다고 평가할 수 있다.
더하여, 실시예 1 ∼ 5 의 각 반도체 소자에서는, Fin 폭이 감소함에 따라, 반대로 터널 전류가 증가하는 경향을 나타내므로, 본 발명에 관련된 반도체 소자는, 고집적화에 필요한 소자의 소형화에 대한 요구를 동시에 만족시킬 수 있다.
또한, 실시예 1 ∼ 5 의 각 반도체 소자는, 가공상의 난점을 갖는 일 없이 기존의 제조 설비를 사용하여 제조할 수 있으므로, 본 발명에 관련된 반도체 소자는, 기존의 제조 설비를 이용하면서, 간이하고 또한 저비용으로 제조할 수 있는 장점을 겸비한다.
1, 1' : 간접 천이 반도체
2, 42 : 터널 접합
10, 20 : 반도체 소자
11, 21 : 반도체층
12, 22 : 표면 절연층
13, 23a, 23b, 23c : 채널부
13' : SOI 층
14, 24 : 소스부
15, 25 : 드레인부
16, 26a, 26b, 26c : 게이트 절연막
16' : 게이트 절연막 형성막
17, 27 : 게이트 전극
17' : 게이트 전극 형성층
31 : 기판
33a, 33b, 33c : Si 반도체층
40 : 실리콘판
43 : 채널 영역
44 : 소스 영역
45 : 드레인 영역
102 : 보호 산화막
103, 104 : 레지스트층
201a, 201a', 201b, 201b', 201c, 201c' : 실리콘-게르마늄 희생층

Claims (10)

  1. 터널 전계 효과 트랜지스터의 소자 구조를 갖는 반도체 소자에 있어서,
    간접 천이형 반도체로 형성되는 채널부가, 일단이 소스부에 접속되고 타단이 드레인부에 접속되는 판상 형상부를 가지고 구성됨과 함께,
    상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리가, 전자 운동의 규제에 의해 상기 간접 천이형 반도체에 대해 의사적으로 직접 천이형 반도체의 밴드 구조가 부여 가능하게 되는 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    제 1 대향면끼리 및 제 2 대향면끼리를 구성하는 4 면의 구성면 모두가 전자 가둠면으로 구성되는 반도체 소자.
  3. 제 1 항 내지 제 2 항 중 어느 한 항에 있어서,
    터널 전계 효과 트랜지스터의 소자 구조를 구성하는 게이트부가, 제 1 대향면끼리 및 제 2 대향면끼리를 구성하는 4 면의 구성면 중 많아도 3 면의 전체 또는 일부를 덮도록 배치되는 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    간접 천이형 반도체가 실리콘이고, 전자 가둠면이 {100} 면인 반도체 소자.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    간접 천이형 반도체가 게르마늄이고, 전자 가둠면이 {111} 면인 반도체 소자.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    간접 천이형 반도체가 실리콘과 게르마늄의 혼정이고, 상기 게르마늄의 함유율이 85 원자％ 미만일 때에 전자 가둠면이 {100} 면이고, 상기 게르마늄의 함유율이 85 원자％ 이상일 때에 상기 전자 가둠면이 {111} 면인 반도체 소자.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    터널 전계 효과 트랜지스터에 형성되는 터널 접합이 반도체 접합으로 구성되는 반도체 소자.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    터널 전계 효과 트랜지스터에 형성되는 터널 접합이 쇼트키 접합으로 구성되는 반도체 소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 반도체 소자를 갖는 것을 특징으로 하는 반도체 집적 회로.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 반도체 소자의 제조 방법으로서,
    간접 천이형 반도체에 의해 일단이 소스부에 접속되고 타단이 드레인부에 접속되는 판상 형상부를 갖는 채널부를 형성함과 함께, 상기 판상 형상부를 구성하는, 상기 소스부로부터 상기 드레인부를 향하는 전류가 흐르는 방향에 대해 직교 방향에서 대향하는 제 1 대향면끼리 및 제 2 대향면끼리의 2 세트의 대향면끼리 중 적어도 1 세트의 상기 대향면끼리를, 전자 운동의 규제에 의해 상기 간접 천이형 반도체에 대해 의사적으로 직접 천이형 반도체의 밴드 구조가 부여 가능하게 되는 전자 가둠면을 길어도 15 ㎚ 의 대향 간격으로 배치하여 형성하는 채널부 형성 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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