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JP6792336B2 - オフ電流を算出する方法 - Google Patents

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Description

本発明は、半導体装置及び記憶装置に関する。
また、本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。例えば、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１参照）。
また、酸化物半導体を用いたトランジスタはオフ電流が非常に小さい。そのことを利用して、特許文献２及び３には、酸化物半導体トランジスタを用いた不揮発性の記憶装置が開示されている。該記憶装置は、書き換え可能回数に制限がなく、さらに消費電力も少ない。
特開２００７−１２３８６１号公報 特開２０１２−２５６４００号公報 特開２０１５−００８０３０号公報
特許文献２及び３に記載の酸化物半導体を用いた記憶装置において、データの保持時間を正確に見積もるには、酸化物半導体トランジスタのオフ電流を正確に見積もる必要があるが、酸化物半導体トランジスタのオフ電流は測定器の検出下限値を下まわることが多く、直接測定することは難しい。
本発明の一態様は、微小な電流を測定することが可能な半導体装置の提供を課題の一とする。また、本発明の一態様は、長期間のデータ保持が可能な記憶装置の提供を課題の一とする。また、本発明の一態様は、微小な電流を測定することが可能で、且つ、長時間のデータ保持が可能な半導体装置の提供を課題の一とする。また、本発明の一態様は、新規な半導体装置の提供を課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１及び第２のトランジスタと、ノードと、容量素子と、を有する半導体装置である。第１のトランジスタはチャネル形成領域に酸化物半導体を有する。ノードは、第２のトランジスタのゲート及び容量素子の第１の端子に、電気的に接続される。ノードは、第１のトランジスタを介して、電位Ｖ０が与えられる。電位Ｖ０が与えられた後、第１のトランジスタをオフにすることで、ノードは電気的に浮遊状態とされる。ノードの電位ＶＦＮの時間変化は、式（１）で表される。式（１）において、ｔは、ノードが電気的に浮遊状態にされてからの経過時間である。τは、時間の単位をもつ定数である。βは、０．４以上０．６以下の定数である。
本発明の一態様は、第１乃至第３のトランジスタと、ノードと、容量素子と、を有する半導体装置である。第１のトランジスタはチャネル形成領域に酸化物半導体を有する。ノードは、第２のトランジスタのゲート及び容量素子の第１の端子に、電気的に接続される。第３のトランジスタのソース及びドレインの一方は、第２のトランジスタのソース及びドレインの一方に電気的に接続される。ノードは、第１のトランジスタを介して、電位Ｖ０が与えられる。電位Ｖ０が与えられた後、第１のトランジスタをオフにすることで、ノードは電気的に浮遊状態とされる。ノードの電位ＶＦＮの時間変化は、式（１）で表される。式（１）において、ｔは、ノードが電気的に浮遊状態にされてからの経過時間である。τは、時間の単位をもつ定数である。βは、０．４以上０．６以下の定数である。
上記態様において、τはアレニウスの式に従うことが好ましい。
上記態様において、電位ＶＦＮの時間変化を測定することで、第１のトランジスタのオフ電流を測定することが可能である。
本発明の一態様は、上記態様に記載の半導体装置を有する記憶装置である。
上記記憶装置は、８５℃で１０年以上のデータ保持が可能である。
上記記憶装置は、８５℃で１００年以上のデータ保持が可能である。
本発明の一態様は、上記記憶装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
本発明の一態様により、微小な電流を測定することが可能な半導体装置の提供が可能になる。また、本発明の一態様により、長期間のデータ保持が可能な記憶装置の提供が可能になる。また、本発明の一態様により、微小な電流を測定することが可能で、且つ、長時間のデータを保持することが可能な半導体装置の提供が可能になる。また、本発明の一態様により、新規な半導体装置の提供が可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
記憶装置の構成例を示す回路図。 特性評価用回路の一例を示す回路図。 特性評価用回路の動作例を示すタイミングチャート。 特性評価用回路の一例を示す回路図。 測定環境の一例を示す図。 メモリセルの一例を示す回路図。 メモリセルの動作例を示すタイミングチャート。 記憶装置の一例を示すブロック図。 メモリセルの一例を示す回路図。 メモリセルの一例を示す回路図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 ＣＰＵの一例を示すブロック図。 電子機器の一例を示す図。 ＲＦタグの一例を示す図。 試作した回路の断面ＳＴＥＭ像。 試作したトランジスタのＶｇ−Ｉｄ特性。 試作した回路の保持ノードの電位ＶＦＮの時間変化を示す図。 試作した回路の保持ノードの電位ＶＦＮの時間変化と、拡張型指数関数及び指数関数を示す図。 試作した回路における、拡張型指数関数のτ及びβの電位ＶＯＦＦ依存性を示す図。 試作した回路における、電流ＩＯＦＦの電位ＶＯＦＦ依存性を示す図。 試作した回路における、拡張型指数関数のτのアレニウスプロットを示す図。 試作したトランジスタの断面ＳＴＥＭ像。 試作した回路の保持ノードの電位ＶＦＮの時間変化と、拡張型指数関数を示す図。 試作したトランジスタの＋ＤＢＴＳ試験の結果を示す図。 試作したトランジスタの断面ＳＴＥＭ像。 試作したトランジスタのオフ電流を示す図。 試作した回路のデバイス構造を示す断面図。 試作した回路の光学顕微鏡写真。 試作したトランジスタのＶｇ−Ｉｄ特性を示す図。 試作した回路のビット不良率とデータの保持時間を示す図。 試作した回路のデータの保持時間のアレニウスプロットを示す図。 試作したトランジスタのＶｇ−Ｉｄ特性を示す図。 試作した回路のビット不良率とデータの保持時間を示す図。 （Ａ）試作したＴＥＧの回路図、（Ｂ）試作したＴＥＧの動作を説明するタイミングチャート、（Ｃ）上記ＴＥＧを複数有するセルアレイの回路図。 試作したＴＥＧを測定することで得られた電位ＶＳＬのヒストグラム。 試作したＴＥＧを測定することで得られた電位ＶＳＬのヒストグラム。 （Ａ）電位ＶＳＬの３σの電位ＶＷＬ依存性、（Ｂ）電位ＶＳＬの平均値の電位ＶＷＬ依存性。 同一基板上に形成されたＴＥＧの電位ＶＳＬの３σを示す図。 列方向に配置されたＴＥＧを測定することで得られた電位ＶＳＬのヒストグラム。 試作したチップの光学顕微鏡写真。 試作した記憶装置の電位ＶＦＮのヒストグラム。 試作した記憶装置のビット不良率とデータの保持時間を示す図。 試作した記憶装置の電位ＶＦＮのヒストグラム。 試作した記憶装置の電位ＶＦＮのヒストグラム。 試作した記憶装置の電位ＶＦＮのヒストグラム。 試作した記憶装置の電位ＶＦＮのヒストグラム。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
なお、本明細書中において、高電源電位をＨレベル（又は電位ＶＤＤ）、低電源電位をＬレベル（又は電位ＧＮＤ）と呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の一例について図を参照して説明する。以下に示す半導体装置の構成は、記憶装置及び特性評価用回路の構成として採用することが可能である。
〈〈回路ＭＣ０〉〉
図１（Ａ）に示す回路ＭＣ０は、トランジスタＭ０と、トランジスタＭ１と、容量素子Ｃｓを有する。
容量素子Ｃｓの第１端子、トランジスタＭ０のソースまたはドレインの一方及びトランジスタＭ１のゲートは電気的に接続されている。なお、容量素子Ｃｓの第１端子、トランジスタＭ０のソースまたはドレインの一方及びトランジスタＭ１のゲートとの結節点をノードＦＮと呼称する。
トランジスタＭ０はオフ電流が小さいトランジスタが好ましい。オフ電流が小さいトランジスタとして、例えば、チャネル形成領域に酸化物半導体を有するトランジスタ（酸化物半導体トランジスタ）など、ワイドバンドギャップ半導体を用いたトランジスタが挙げられる。
ノードＦＮにはトランジスタＭ０を介して電荷Ｑ（データ）が書き込まれる。ノードＦＮに電荷Ｑが書き込まれた後に、トランジスタＭ０をオフにすることで、ノードＦＮは、電気的に浮遊状態となり、電荷Ｑを保持することが可能になる。また、この状態でトランジスタＭ１のソースとドレインの間に電位差を与え、トランジスタＭ１を流れる電流を測定することで、ノードＦＮに書き込まれた電荷Ｑを読み出すことが可能になる。
上記の特徴を用いて、回路ＭＣ０は、記憶装置に用いることが可能である。
ノードＦＮに書き込まれた電荷Ｑは、僅かながら、トランジスタＭ０を流れるオフ電流によって外部へ流出していく。その結果、ノードＦＮの電位は徐々に低下していく。
ノードＦＮに書き込まれた電荷Ｑの保持特性を調べるには、トランジスタＭ０のオフ電流を測定する必要があるが、トランジスタＭ０のオフ電流は極めて小さいため直接測定することが難しい。例えば、トランジスタＭ０に、酸化物半導体トランジスタを用いた場合、トランジスタＭ０のオフ電流は測定器の検出下限を下回ることが多い。
そのため、図１（Ａ）に示すように、トランジスタＭ１を流れる電流値からノードＦＮの電位変化を測定し、ノードＦＮの電位変化からトランジスタＭ０のオフ電流を見積もる方法が効果的である。以下、その方法について説明を行う。
まず、トランジスタＭ０をオンにして、ノードＦＮに電位Ｖ０を与える。
次に、トランジスタＭ０をオフにして、ノードＦＮを電気的に浮遊状態とし、トランジスタＭ１のソースとドレインの間に電位差を与える。トランジスタＭ１には、ノードＦＮとソースとの電位差に応じて電流が流れる。この電流を読み取ることで、ノードＦＮの電位を測定する。以降、ノードＦＮの電位を電位ＶＦＮと呼称する。
電位ＶＦＮを定期的に測定することで、電位ＶＦＮの時系列データ（縦軸に電位ＶＦＮ、横軸にノードＦＮを電気的に浮遊状態にしてからの経過時間を表すグラフ）が作成される。
ノードＦＮを電気的に浮遊状態にした後、トランジスタＭ０を流れるオフ電流によって、ノードＦＮの電位ＶＦＮは、以下の式（２）で表される拡張型指数関数に従って低下する。
式（２）において、ｔはノードＦＮを電気的に浮遊状態にしてからの経過時間を表す。τは緩和時間を表し、時間の単位をもつ定数である。βは０以上１以下の値をとる定数である。また、式（２）において、ｔは測定時間という場合もある。
測定によって得られた電位ＶＦＮの時系列データに、式（２）をフィッティングさせることで、τとβを決定する。
式（２）の両辺を時間微分すると、以下の式（３）が得られる。
また、トランジスタＭ０のオフ電流ＩＯＦＦ、容量素子Ｃｓの容量値Ｃｓ、ノードＦＮの電位ＶＦＮとの間には以下の関係式が成り立つ。
式（３）を式（４）に代入することで、以下の式が得られる。
式（２）のフィッティングにより決定されたτとβを、式（５）に代入することで、トランジスタＭ０のオフ電流を見積もることが可能になる。
トランジスタＭ０のオフ電流が小さい場合、βは０．３以上、０．７以下、より好ましくは０．４以上、０．６以下の値をとり得る。
また、トランジスタＭ０のオフ電流が小さい場合、τは、８５℃において、１×１０７秒以上１×１０１０秒以下、または１×１０８秒以上１×１０９秒以下の値をとることが好ましい。
また、トランジスタＭ０のオフ電流が小さい場合、τはアレニウスの式に従う。
なお、上述のβとτがとり得る値の詳細は、後述する実施例１で説明を行う。
回路ＭＣ０は、図１（Ｂ）に示す回路ＭＣ０ａのように、トランジスタＭ２を有していてもよい。トランジスタＭ２のソース及びドレインの一方は、トランジスタＭ１のソース及びドレインの一方に電気的に接続されている。
回路ＭＣ０ａは、トランジスタＭ２を有することで、ノードＦＮの電荷を読み出すタイミング（トランジスタＭ１に電流を流すタイミング）を制御することが可能になる。
以上の方法により、回路ＭＣ０及び回路ＭＣ０ａは、記憶装置だけでなく、トランジスタＭ０を被試験用（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）トランジスタとした特性評価用回路として用いることも可能である。
なお、回路ＭＣ０及び回路ＭＣ０ａを特性評価用回路に用いた場合の、より具体的な構成例は、後述する実施の形態２で説明を行う。
また、回路ＭＣ０及び回路ＭＣ０ａを記憶装置に用いた場合の、より具体的な構成例は、後述する実施の形態３で説明を行う。
（実施の形態２）
本実施の形態では、実施の形態１に示す回路ＭＣ０及び回路ＭＣ０ａを、特性評価用回路として用いた場合のより具体的な構成例について説明を行う。
〈〈回路ＭＣ１の構成例〉〉
図２に示す回路ＭＣ１は、トランジスタＭ０と、トランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、容量素子Ｃｓと、インバータＩＮＶと、を有する。なお、容量素子Ｃｓの第１端子、トランジスタＭ０のソースまたはドレインの一方及びトランジスタＭ１のゲートとの結節点をノードＦＮと呼称する。
回路ＭＣ１は、被試験用トランジスタであるトランジスタＭ０のオフ電流を測定するための特性評価用回路である。回路ＭＣ１は、図１に示した回路ＭＣ０ａにトランジスタＭ３とインバータＩＮＶを追加したものである。
トランジスタＭ０は第１及び第２のゲートを有していてもよい。トランジスタＭ０の第１のゲートは端子ＷＷＬ＿ｔに電気的に接続され、トランジスタＭ０のソース及びドレインの一方はトランジスタＭ１のゲート及び容量素子Ｃｓの第１端子に電気的に接続され、トランジスタＭ０のソース及びドレインの他方は端子ＷＢＬ＿ｔに電気的に接続され、トランジスタＭ０の第２のゲートは端子ＢＧ＿ｔに電気的に接続される。なお、トランジスタＭ０の第２のゲート及び端子ＢＧ＿ｔは必要に応じて設ければよく、場合によっては省略してもよい。
トランジスタＭ１のソース及びドレインの一方は端子ＳＬ＿ｔに電気的に接続され、トランジスタＭ１のソース及びドレインの他方はトランジスタＭ２のソース及びドレインの一方に電気的に接続される。
トランジスタＭ２のゲートは端子ＲＷＬ＿ｔに電気的に接続され、トランジスタＭ２のソース及びドレインの他方はトランジスタＭ３のソース及びドレインの一方に電気的に接続される。
トランジスタＭ３のゲートは端子ＰＲＥ＿ｔに電気的に接続され、トランジスタＭ３のソース及びドレインの他方は端子ＧＮＤ＿ｔに電気的に接続される。
容量素子Ｃｓの第２の端子は端子ＣＮ＿ｔに電気的に接続される。
インバータＩＮＶの入力端子はトランジスタＭ２のソース及びドレインの他方に電気的に接続され、インバータＩＮＶの出力端子は端子ＯＵＴ＿ｔに電気的に接続される。
なお、図２に示す端子には、それぞれの端子に与えられる電位が記載されている。
回路ＭＣ１は、トランジスタＭ０を介して、ノードＦＮにデータを書き込み、トランジスタＭ０をオフにすることで、書き込まれたデータを保持する機能を有する。
また、トランジスタＭ１、Ｍ２は端子ＳＬ＿ｔとインバータＩＮＶの入力端子との導通を制御する機能を有する。特に、トランジスタＭ１は、ノードＦＮに与えられた電位に従って、端子ＳＬ＿ｔとインバータＩＮＶの入力端子との導通を制御する機能を有する。
また、トランジスタＭ３は、インバータＩＮＶの入力端子にＬレベルの電位を与える（端子ＯＵＴ＿ｔにＨレベルの電位を与える）機能を有する。
インバータＩＮＶは、出力バッファとしての機能を有する。
以下、回路ＭＣ１における、トランジスタＭ０のオフ電流の測定方法について説明を行う。なお、以下の説明は、トランジスタＭ０、Ｍ３をｎチャネル型トランジスタ、トランジスタＭ１、Ｍ２をｐチャネル型トランジスタとして扱うが、トランジスタＭ１、Ｍ２をｎチャネル型トランジスタとした場合にも適用可能である。
図２の回路ＭＣ１において、トランジスタＭ０のオフ電流を測定するには、端子ＷＢＬ＿ｔに流れる電流値を測定すればよいが、トランジスタＭ０のオフ電流が極めて小さい場合、端子ＷＢＬ＿ｔに流れる微小電流を直接測定することは難しい。
例えば、酸化物半導体など、ワイドバンドギャップ半導体をトランジスタＭ０に用いた場合、トランジスタＭ０のオフ電流は極めて小さい。
そのため、トランジスタＭ０のオフ電流が極めて小さい場合は、実施の形態１に示すように、ノードＦＮの電位変化からトランジスタＭ０のオフ電流を見積もる方法が好ましい。
〈〈回路ＭＣ１の動作例〉〉
図３は、回路ＭＣ１の動作を説明したタイミングチャートである。図３のタイミングチャートは上から順に、端子ＶＤＤ＿ｔ、端子ＧＮＤ＿ｔ、端子ＷＷＬ＿ｔ、端子ＷＢＬ＿ｔ、端子ＢＧ＿ｔ、端子ＲＷＬ＿ｔ、端子ＣＮ＿ｔ、端子ＳＬ＿ｔ、端子ＰＲＥ＿ｔ及び端子ＯＵＴ＿ｔの電位をそれぞれ表している。
図３のタイミングチャートは、期間ＰＷ、期間ＰＨ、期間ＰＲに分割される。期間ＰＷは、ノードＦＮに電荷を与える期間を表し、期間ＰＨは、ノードＦＮに与えられた電荷を保持する期間を表し、期間ＰＲは、ノードＦＮに与えられた電荷を読み出す期間を表す。
また、期間ＰＷは、期間ＰＷ１、期間ＰＷ２、期間ＰＷ３に分割され、期間ＰＲは、期間ＰＲ１、期間ＰＲ２、期間ＰＲ３に分割される。
なお、全期間に渡って、端子ＧＮＤ＿ｔ、端子ＢＧ＿ｔ及び端子ＣＮ＿ｔは電位ＧＮＤが与えられる。なお、端子ＢＧ＿ｔは、電位ＧＮＤの代わりに負電位を与えてもよい。
また、初期状態として、端子ＶＤＤ＿ｔに電位ＶＤＤが与えられ、端子ＲＷＬ＿ｔは電位ＶＢＬが与えられ、端子ＷＷＬ＿ｔ、端子ＷＢＬ＿ｔ、端子ＳＬ＿ｔ及び端子ＰＲＥ＿ｔに電位ＧＮＤが与えられる。
以下、期間ＰＷ１から順を追って説明を行う。
まず、期間ＰＷ１において、端子ＷＢＬ＿ｔに電位ＶＢＬが与えられる。
次に、期間ＰＷ２において、端子ＷＷＬ＿ｔに電位ＶＯＮが与えられる。電位ＶＯＮは、電位ＶＢＬにトランジスタＭ０のしきい値電圧を足し合わせた値よりも大きいことが好ましい。このとき、トランジスタＭ０はオンになり、ノードＦＮに電位ＶＢＬが書き込まれる。
次に、期間ＰＷ３において、端子ＷＷＬ＿ｔに電位ＶＯＦＦを与えてトランジスタＭ０をオフにする。
次に、期間ＰＨにおいて、端子ＶＤＤ＿ｔ、端子ＷＢＬ＿ｔ及び端子ＲＷＬ＿ｔに電位ＧＮＤを与える。このとき、回路ＭＣ１は、電源から遮断された状態に等しい。
次に、期間ＰＲ１において、端子ＶＤＤ＿ｔに電位ＶＤＤを与え、端子ＲＷＬ＿ｔに電位ＶＢＬを与え、端子ＳＬ＿ｔに電位ＶＳＬを与え、端子ＰＲＥ＿ｔに電位ＶＤＤを与える。電位ＶＤＤはトランジスタＭ３のしきい値電圧よりも大きいことが好ましい。このとき、トランジスタＭ３はオンになり、インバータＩＮＶの入力端子にＬレベル（電位ＧＮＤ）が与えられ、端子ＯＵＴはＨレベル（電位ＶＤＤ）を出力する。
次に、期間ＰＲ２において、端子ＰＲＥ＿ｔに電位ＧＮＤを与え、端子ＲＷＬ＿ｔに電位ＧＮＤを与える。このとき、トランジスタＭ３はオフになり、トランジスタＭ２はオンになる。また、トランジスタＭ１のゲート・ソース間電位差（ＶＧＳ）は、ノードＦＮと端子ＳＬ＿ｔの電位差、すなわち、電位ＶＢＬと電位ＶＳＬの電位差で表される（ＶＧＳ＝ＶＢＬ−ＶＳＬ）。
電位ＶＳＬが電位ＶＢＬよりも充分に大きい場合、トランジスタＭ１のＶＧＳはトランジスタＭ１のしきい値電圧よりも小さく、トランジスタＭ１はオンになり、端子ＯＵＴ＿ｔはＬレベルを出力する。
一方で、電位ＶＳＬが電位ＶＢＬよりも充分に小さい場合、トランジスタＭ１のＶＧＳはトランジスタＭ１のしきい値電圧よりも大きく、トランジスタＭ１はオフになり、端子ＯＵＴ＿ｔは、Ｈレベルを出力する。つまり、端子ＯＵＴ＿ｔは、電位ＶＳＬの値によって、電位の高低が決定される。
次に、期間ＰＲ３において、端子ＲＷＬ＿ｔに電位ＶＢＬを与え、トランジスタＭ２をオフにする。また、端子ＳＬ＿ｔに電位ＧＮＤを与える。
例えば、トランジスタＭ１のしきい値電圧を−０．５Ｖとし、電位ＶＢＬを１．８Ｖとした場合、電位ＶＳＬの値を２．６Ｖから０Ｖまで段階的に下げていくと、ＶＳＬ＝２．３Ｖにおいて、端子ＯＵＴ＿ｔの出力が、ＬレベルからＨレベルに切り替わる。この端子ＯＵＴ＿ｔの出力が切り替わる点を測定することで、ノードＦＮの電位を算出することが可能になる。
つまり、期間ＰＲ１乃至ＰＲ３のサイクルを異なる電位ＶＳＬについて繰り返すことで、ノードＦＮの電位を測定することが可能になる。
以降、期間ＰＨと期間ＰＲのサイクルを繰り返すことで、ノードＦＮの電位の時間変化を測定することが可能になる。
上述の方法により得られたノードＦＮの電位の時系列データを、実施の形態１に示した式（２）にフィッティングし、そこから得られたβとτを式（５）に代入することで、トランジスタＭ０のオフ電流を見積もることが可能になる。
上述の測定方法を用いることで、数か月先、または数年先のトランジスタＭ０のオフ電流を予測できるため、長期間に渡る電荷の保持特性を予測することが可能になる。
なお、図２に示す回路ＭＣ１は、図４に示す回路ＭＣ２のように、トランジスタＭ２及び端子ＲＷＬ＿ｔを省略してもよい。
〈〈測定環境〉〉
なお、図５に示すように、特性評価用回路を含む測定サンプルを、温度が一定に保たれたイナートオーブンに投入してもよい。また、測定器を取り巻く雰囲気の温度が一定になるように、恒温空気発生装置を用いてもよい。上述のように測定環境を整備することで、温度変化によるノイズの影響を低減することができる。
具体的には、例えば、サンプル３１０をイナートオーブン３００に入れ、サンプル３１０を恒温状態にする。このとき、イナートオーブン３００にドライエア３２０を供給すると、イナートオーブン３００内の湿度を低減することができ、低湿度の環境で測定することができる。また、サンプル３１０は中継部３３１とフラットケーブル３３２で接続されており、中継部は測定器３４１及び測定器３４２と同軸ケーブル３５１、３５２で接続されている。測定器３４２は、サンプル３１０の情報を中継部３３１に送るための信号を発信する。測定器３４１は、サンプル３１０の情報を中継部３３１から得る。なお、測定系（サンプル及び測定器を含む）は恒温状態であることが好ましい。例えば、測定系は、断熱材３６０やプラスチックダンボールなどで覆われ、恒温空気発生装置３７０及びダクトケーブル３８０を用いて恒温空気を供給し、恒温状態にすることができる。なお、測定系は、断熱材３６０やプラスチックダンボールなどで完全に覆わず、少量の恒温空気が外部に流れるようにしておくと好ましい。
（実施の形態３）
本実施の形態では、実施の形態１に示した回路ＭＣ０及び回路ＭＣ０ａを、記憶装置として用いた場合のより具体的な構成例について説明を行う。
〈〈メモリセルの構成例〉〉
図６は、本発明の一態様である半導体装置を利用したメモリセルの回路図である。図６に示すメモリセル１０ａは、トランジスタＭ０と、トランジスタＭ１と、トランジスタＭ２と、容量素子Ｃｓと、を有する。
また、メモリセル１０ａは、配線ＢＬ、配線ＳＬ、配線ＷＷＬ、配線ＲＷＬ、配線ＷＣＬ及び配線ＢＧに電気的に接続されている。
メモリセル１０ａは、実施の形態１に示した回路ＭＣ０または回路ＭＣ０ａを含む。
トランジスタＭ０のソースまたはドレインの一方はトランジスタＭ１のゲート及び容量素子Ｃｓの第１端子に電気的に接続され、これらの結節点をノードＦＮと呼称する。トランジスタＭ１のソース及びドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ１のソース及びドレインの他方は、トランジスタＭ２を介して、配線ＢＬに電気的に接続されている。トランジスタＭ２のゲートは配線ＲＷＬに電気的に接続されている。
トランジスタＭ０のソースまたはドレインの他方は配線ＢＬに電気的に接続されている。トランジスタＭ０の第１のゲートは配線ＷＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧに電気的に接続されている。
容量素子Ｃｓの第２の端子は配線ＷＣＬに電気的に接続されている。
トランジスタＭ０は、導通状態と非導通状態とを切り換えることで、ノードＦＮへのデータの書き込みを制御するスイッチとしての機能を有する。
なお、トランジスタＭ０は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が小さいトランジスタが用いられることが好適である。ここでは、オフ電流が小さいとは、ソースとドレインとの間の電圧を１．８Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、又は１２５℃において１×１０−１６Ａ以下、であることをいう。このようにオフ電流が低いトランジスタとしては、酸化物半導体トランジスタなど、ワイドバンドギャップ半導体を用いたトランジスタが挙げられる。
ノードＦＮは、トランジスタＭ０をオフにすることで、１ビット（２値）のデータを保持する機能を有する。ノードＦＮは、１ビットに限らず、Ｋビット（２Ｋ値、Ｋは２以上の自然数）のデータを保持することも可能である。
なお、以下では、ノードＦＮが１ビットのデータを保持する場合について説明を行う。
以下に、メモリセル１０ａの書き込み動作と読み出し動作について、図７を用いて説明を行う。なお、トランジスタＭ０はｎチャネル型のトランジスタ、トランジスタＭ１、Ｍ２はｐチャネル型のトランジスタとして説明を行うものとする。
〈〈メモリセルの動作例〉〉
図７は、メモリセル１０ａの動作例を示すタイミングチャートである。上から順に、配線ＷＷＬ、配線ＲＷＬ、配線ＷＣＬ、配線ＢＬ、配線ＳＬ、ノードＦＮ、配線ＢＧに与えられる電位をそれぞれ表している。また、図７のタイミングチャートは、期間Ｐ１乃至Ｐ５に分割することが可能である。
期間Ｐ１、Ｐ３、Ｐ５はメモリセル１０ａのスタンバイ期間を表す。期間Ｐ２はメモリセル１０ａの書き込み期間を表す。期間Ｐ４はメモリセル１０ａの読み出し期間を表す。
なお、期間Ｐ１乃至Ｐ５において、配線ＷＣＬは、常に電位ＧＮＤが与えられている。電位ＧＮＤは、低電源電位または接地電位であることが好ましい。
また、期間Ｐ１乃至Ｐ５において、配線ＳＬは、常に電位Ｖ３が与えられ、配線ＢＧは、常に電位ＶＢＧが与えられている。電位ＶＢＧは、負電位であることが好ましい。電位ＶＢＧに負電位を与えることで、トランジスタＭ０を、ノーマリ・オフにすることが可能になる。なお、ここで言うノーマリ・オフとは、配線ＷＷＬに電位ＧＮＤを与えたとき、トランジスタＭ０に流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、又は１２５℃において１×１０−１６Ａ以下であることをいう。
以下、それぞれの期間の動作について順を追って説明を行う。
〈期間Ｐ１〉
まず、期間Ｐ１において、配線ＷＷＬ、ＢＬは電位ＧＮＤが与えられ、配線ＲＷＬは電位Ｖ２が与えられている。このとき、トランジスタＭ２はオフになり、配線ＢＬと配線ＳＬとの間に電流は流れない。トランジスタＭ２をオフにするために、電位Ｖ２と電位Ｖ３の差（Ｖ２−Ｖ３）は、トランジスタＭ２のしきい値電圧よりも大きいことが好ましい。
〈期間Ｐ２〉
次に、期間Ｐ２において、配線ＷＷＬに電位Ｖ１を与え、配線ＢＬに電位Ｖ２（データ「１」）、または電位ＧＮＤ（データ「０」）を与える。電位Ｖ１は、電位Ｖ２にトランジスタＭ０のしきい値電圧を足し合わせた値よりも、大きいことが好ましい。このとき、トランジスタＭ０はオンになり、配線ＢＬに与えられたデータはノードＦＮに書き込まれる。
〈期間Ｐ３〉
次に、期間Ｐ３において、配線ＷＷＬ及び配線ＢＬに電位ＧＮＤを与える。このとき、トランジスタＭ０はオフになり、ノードＦＮに書き込まれたデータは保持される。
〈期間Ｐ４〉
次に、期間Ｐ４において、配線ＢＬを電気的に浮遊状態にし、配線ＲＷＬに電位ＧＮＤを与える。このとき、トランジスタＭ２がオンになる。
もし、ノードＦＮに「１」が書き込まれている場合は、トランジスタＭ１はオフであるため、配線ＳＬと配線ＢＬの間に電流は流れず、配線ＢＬは電位ＧＮＤを維持する。なお、トランジスタＭ１をオフにするために、電位Ｖ２と電位Ｖ３の差（Ｖ２−Ｖ３）は、トランジスタＭ１のしきい値電圧よりも大きいことが好ましい。
もし、ノードＦＮに「０」が書き込まれている場合は、トランジスタＭ１はオンであるため、配線ＳＬと配線ＢＬは導通状態になり、配線ＢＬは電位Ｖ３になるまで（配線ＢＬと配線ＳＬが等電位になるまで）充電される。なお、トランジスタＭ１をオンにするために、電位ＧＮＤと電位Ｖ３の差（−Ｖ３）はトランジスタＭ１のしきい値電圧よりも小さいことが好ましい。また、トランジスタＭ２をオンにするために、電位ＧＮＤと電位Ｖ３の差（−Ｖ３）はトランジスタＭ２のしきい値電圧よりも小さいことが好ましい。
期間Ｐ４において、配線ＢＬの電位を読み出すことで、ノードＦＮに書き込まれたデータを判定することが可能になる。
〈期間Ｐ５〉
次に、期間Ｐ５において、配線ＲＷＬに電位Ｖ２を与え、配線ＢＬに電位ＧＮＤを与え、ノードＦＮのデータを保持する。
以上、期間Ｐ１乃至Ｐ５に示した動作により、メモリセル１０ａのデータの読み出しと書き込みが可能になる。
〈〈記憶装置の構成例〉〉
図８は、メモリセル１０ａを有する、記憶装置の構成例を示すブロック図である。
図８に示す記憶装置２００は、メモリセル１０ａが複数設けられたメモリセルアレイ２０１、行選択ドライバ２０２、列選択ドライバ２０３を有する。なお記憶装置２００は、ｍ行（ｍは２以上の自然数）ｎ列（ｎは２以上の自然数）のマトリクス状に設けられたメモリセル１０ａを有する。
図８では、（ｍ−１）行目のメモリセル１０ａに接続された配線ＷＷＬ［ｍ−１］、配線ＲＷＬ［ｍ−１］を示し、ｍ行目のメモリセル１０ａに接続された配線ＷＷＬ［ｍ］、配線ＲＷＬ［ｍ］を示し、（ｍ−１）行目のメモリセル１０ａ及びｍ行目のメモリセル１０ａに接続された配線ＷＣＬを示し、（ｍ−１）行目のメモリセル１０ａ及びｍ行目のメモリセル１０ａに接続された配線ＢＧを示している。
また、図８では、（ｎ−１）列目のメモリセル１０ａに接続された配線ＢＬ［ｎ−１］、ｎ列目のメモリセル１０ａに接続された配線ＢＬ［ｎ］を示し、（ｎ−１）列目のメモリセル１０ａ、及びｎ列目のメモリセル１０ａに接続された配線ＳＬを示している。
なお図８に示すメモリセルアレイ２０１では、隣り合うメモリセルで、配線ＳＬ、ＷＣＬ、ＢＧを共有化した構成としている。この構成を採用することにより、各配線の占有面積の縮小が図られる。そのため、この構成を採用する記憶装置では、単位面積あたりの記憶容量の向上を図ることができる。
行選択ドライバ２０２は、メモリセル１０ａの各行におけるトランジスタＭ０、Ｍ２を選択的に導通状態とする機能を備えた回路である。行選択ドライバ２０２を備えることで、記憶装置２００は、メモリセル１０ａへのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
列選択ドライバ２０３は、メモリセル１０ａの各列におけるノードＦＮに選択的にデータを書き込む機能、配線ＢＬの電位を初期化する機能、配線ＢＬを電気的に浮遊状態とする機能、を備えた回路である。具体的には、配線ＢＬに、データに対応する電位を与える回路である。列選択ドライバ２０３を備えることで、記憶装置２００は、メモリセル１０ａへのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
〈〈メモリセルの他の構成例〉〉
なお、図６のメモリセル１０ａは、トランジスタＭ０の第２のゲート及び配線ＢＧを省略してもよい（図９（Ａ）、メモリセル１０ｂ）。
また、図６のメモリセル１０ａは、トランジスタＭ２及び配線ＲＷＬを省略してもよい（図９（Ｂ）、メモリセル１０ｃ）。
また、図６のメモリセル１０ａは、トランジスタＭ１、Ｍ２を、ｎチャネル型トランジスタとしてもよい（図１０（Ａ）、メモリセル１０ｄ）。
また、図６のメモリセル１０ａは、配線ＢＬを、配線ＢＬ１及び配線ＢＬ２に分割してもよい（図１０（Ｂ）、メモリセル１０ｅ）。
以上、本実施の形態に示す記憶装置は、トランジスタのオン・オフによってデータの書き込みと読み出しを行うので、書き込み回数に制限が無く、且つ信頼性が高い。また、低電圧でデータの書き込みと読み出しを行うので、消費電力が低い。
（実施の形態４）
本実施の形態では、実施の形態１乃至３で示したトランジスタＭ０に適用可能な、酸化物半導体トランジスタの構成例について説明を行う。
〈〈トランジスタの構成例１〉〉
図１１（Ａ）乃至図１１（Ｄ）は、トランジスタ６００の上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１１（Ｂ）に相当し、図１１（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１１（Ｃ）に相当し、図１１（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１１（Ｄ）に相当する。なお、図１１（Ａ）乃至図１１（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ６００は、基板６４０と、基板６４０上に形成された絶縁膜６５０と、絶縁膜６５０上に形成された導電膜６７４と、導電膜６７４を覆うように形成された絶縁膜６５１と、絶縁膜６５１上に形成された絶縁膜６５６と、絶縁膜６５６上に形成された絶縁膜６５２と、絶縁膜６５２上に、半導体６６１、半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６１、半導体６６２、導電膜６７１および導電膜６７２と接する半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、半導体６６１、半導体６６２および半導体６６３をまとめて、半導体６６０と呼称する。
導電膜６７１は、トランジスタ６００のソース電極及びドレイン電極の一方としての機能を有する。導電膜６７２は、トランジスタ６００のソース電極及びドレイン電極の他方としての機能を有する。
導電膜６７３は、トランジスタ６００の第１のゲート電極としての機能を有する。
絶縁膜６５３は、トランジスタ６００の第１のゲート絶縁膜としての機能を有する。
導電膜６７４は、トランジスタ６００の第２のゲート電極としての機能を有する。
導電膜６７３と導電膜６７４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜６７４は、場合によっては省略してもよい。
絶縁膜６５０、６５１、６５２、６５６は、下地絶縁膜としての機能を有する。また、絶縁膜６５１、６５２、６５６は、トランジスタ６００の第２のゲート絶縁膜としての機能も有する。
絶縁膜６５４、６５５は、保護絶縁膜又は層間絶縁膜としての機能を有する。
図１１（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
以下、トランジスタ６００の各構成要素について説明を行う。
〈半導体〉
まず、半導体６６１乃至６６３に適用可能な半導体について説明を行う。
トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
半導体６６２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。
なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。
次に、半導体６６１乃至６６３の積層により構成される半導体６６０の機能およびその効果について、図１２（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１２（Ａ）は、図１１（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図１２（Ｂ）は、図１２（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１２（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。
図１２（Ｂ）中、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜６５２と絶縁膜６５３は絶縁体であるため、ＥｃＩ２とＥｃＩ１は、ＥｃＳ１、ＥｃＳ２、およびＥｃＳ３よりも真空準位に近い（電子親和力が小さい）。
半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。
ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体６６２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
〈基板〉
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。
〈下地絶縁膜〉
絶縁膜６５０は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。
絶縁膜６５０又は絶縁膜６５１は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁膜６５１として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜６５１を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５１又は６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。
または、絶縁膜６５２として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜６５２に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５６を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ６００は、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能である。電荷捕獲層は、絶縁膜６５１又は絶縁膜６５６に設けることが好ましい。例えば、絶縁膜６５６を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
〈ゲート電極、ソース電極、ドレイン電極〉
導電膜６７１乃至６７３として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜６７１乃至６７３には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
〈ゲート絶縁膜〉
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化ハフニウムは酸化シリコンを用いた場合と比べて膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
〈保護絶縁膜〉
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。
絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することが可能になる。
絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。
〈トランジスタの構成例２〉
図１１で示したトランジスタ６００は、導電膜６７４を省略してもよい。一例を図１３に示す。図１３（Ａ）乃至図１３（Ｄ）は、トランジスタ６００ａの上面図および断面図である。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１３（Ｂ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１３（Ｃ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１３（Ｄ）に相当する。なお、図１３（Ａ）乃至図１３（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
図１３に示すトランジスタ６００ａは、図１１に示したトランジスタ６００の導電膜６７４及び絶縁膜６５０を省略したものである。
〈トランジスタの構成例３〉
図１１で示したトランジスタ６００は、導電膜６７３と導電膜６７４を接続しても良い。一例を図１４に示す。
図１４（Ａ）乃至図１４（Ｄ）は、トランジスタ６００ｂの上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１４（Ｂ）に相当し、図１４（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１４（Ｃ）に相当し、図１４（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１４（Ｄ）に相当する。なお、図１４（Ａ）乃至図１４（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ６００ｂは、絶縁膜６５３、半導体６６３、絶縁膜６５２及び絶縁膜６５６に開口部６７５を有し、開口部６７５を介して、導電膜６７３と導電膜６７４とが、互いに接続されている。
〈トランジスタの構成例４〉
図１１で示したトランジスタ６００は、導電膜６７３をエッチングで形成する際に、半導体６６３及び絶縁膜６５３を、同時にエッチングしてもよい。一例を図１５に示す。
図１５に示すトランジスタ６００ｃは、図１１（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。
〈トランジスタの構成例５〉
図１１で示したトランジスタ６００は、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例を図１６に示す。
図１６に示すトランジスタ６００ｄは、図１１（Ｂ）において、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接している場合である。
〈トランジスタの構成例６〉
図１１で示したトランジスタ６００は、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造としてもよい。一例として、図１７に示す。
図１７に示すトランジスタ６００ｅは、図１１（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。
導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
〈トランジスタの構成例７〉
図１８（Ａ）及び図１８（Ｂ）は、トランジスタ６８０の上面図および断面図である。図１８（Ａ）は上面図であり、図１８（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図１８（Ｂ）に相当する。なお、図１８（Ａ）及び図１８（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図１８（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電膜６８９と、第２のゲートとして機能する導電膜６８８と、半導体６８２と、ソース及びドレインとして機能する導電膜６８３及び導電膜６８４と、絶縁膜６８１と、絶縁膜６８５と、絶縁膜６８６と、絶縁膜６８７と、を有する。
導電膜６８９は、絶縁表面上に設けられる。導電膜６８９と、半導体６８２とは、絶縁膜６８１を間に挟んで、互いに重なる。また、導電膜６８８と、半導体６８２とは、絶縁膜６８５、絶縁膜６８６及び絶縁膜６８７を間に挟んで、互いに重なる。また、導電膜６８３及び導電膜６８４は、半導体６８２に、接続されている。
導電膜６８９及び導電膜６８８の詳細は、図１１に示す導電膜６７３及び導電膜６７４の記載を参照すればよい。
導電膜６８９と導電膜６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ６８０は、第２のゲート電極として機能する導電膜６８８を設けることで、しきい値電圧を安定化させることが可能になる。なお、導電膜６８８は、場合によっては省略してもよい。
半導体６８２の詳細は、図１１に示す半導体６６２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜６８３及び導電膜６８４の詳細は、図１１に示す導電膜６７１及び導電膜６７２の記載を参照すればよい。
絶縁膜６８１の詳細は、図１１に示す絶縁膜６５３の記載を参照すればよい。
なお、図１８（Ｂ）では、半導体６８２、導電膜６８３及び導電膜６８４上に、順に積層された絶縁膜６８５乃至絶縁膜６８７が設けられている場合を例示しているが、半導体６８２、導電膜６８３及び導電膜６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体６８２に酸化物半導体を用いた場合、絶縁膜６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜６８６を半導体６８２上に直接設けると、絶縁膜６８６の形成時に半導体６８２にダメージが与えられる場合、図１８（Ｂ）に示すように、絶縁膜６８５を半導体６８２と絶縁膜６８６の間に設けると良い。絶縁膜６８５は、その形成時に半導体６８２に与えるダメージが絶縁膜６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁膜６８６を直接形成することができるのであれば、絶縁膜６８５は必ずしも設けなくとも良い。
例えば、絶縁膜６８６及び絶縁膜６８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体６８２に侵入するのを防ぐことができる。半導体６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜６８７を用いることで、トランジスタ６８０のしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体６８２に酸化物半導体を用いる場合、絶縁膜６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ６８０のしきい値電圧がドナーの生成によりシフトするのを防ぐことができる。
（実施の形態５）
本実施の形態では、本発明の一態様である半導体装置又は記憶装置を含むＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央演算処理装置）について説明する。
図１９はＣＰＵの一例の構成を示すブロック図である。図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、本発明の一態様である半導体装置又は記憶装置を用いることができる。
図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
（実施の形態６）
本発明の一態様に係る半導体装置又は記憶装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置又は記憶装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０に示す。
図２０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２０（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイクロフォン９１２などを備えている。図２０（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図２０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図２０（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置又は記憶装置を備えることができるＲＦタグの使用例について図２１を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２１（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２１（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２１（Ｃ）参照）、乗り物類（自転車等、図２１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２１（Ｅ）、図２１（Ｆ）参照）等に設けて使用することができる。
ＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。ＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、ＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、ＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
次に、本発明の一態様の半導体装置又は記憶装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイ（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子又は発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
（実施の形態８）
本実施の形態では、上記実施の形態で示した酸化物半導体トランジスタに適用可能な酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
上記実施の形態で説明したように、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、”ＯＳ−トランジスタ”と呼ぶ場合がある。）は、オフ電流が極めて小さい。本実施例では、図２に示す回路ＭＣ１を実際に作製し、ＯＳトランジスタのオフ電流が極めて小さく、上掲の拡張型指数関数より導かれる式（２）で表されることを確認した。
図２に示す回路ＭＣ１を作製し、実施の形態２に示す方法で、トランジスタＭ０のオフ電流を測定した。
トランジスタＭ１乃至Ｍ３及びインバータＩＮＶは、ＳＯＩ基板に作製した。
トランジスタＭ０には、図１１に示すＯＳトランジスタを用いた。
図１１の半導体６６１乃至６６３には、スパッタリング法で成膜された酸化物半導体を用いた。
半導体６６１は、膜厚が４０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６１の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６１を成膜した後に、イオン注入法にて、半導体６６１に酸素の導入を行った。
半導体６６２は、膜厚が２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態８で説明したＣＡＡＣ−ＯＳ膜で形成した。
半導体６６３は、膜厚が５ｎｍの酸化ガリウムで成る。半導体６６３の成膜は、酸化ガリウムのターゲットを用いて、ＲＦスパッタリング法で行った。
絶縁膜６５２として、ＰＥＣＶＤ法で成膜された酸化窒化シリコン膜を用いた。
絶縁膜６５３として、厚さ１０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法を用いて成膜した。
また、半導体６６１、６６２を形成した後に、５５０℃の熱処理を、窒素雰囲気と酸素雰囲気で、それぞれ１時間ずつ行った。
トランジスタＭ０乃至Ｍ３のＬ（チャネル長）／Ｗ（チャネル幅）は０．３５μｍ／０．３５μｍとした。
図２２に試作した回路ＭＣ１の断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像を示す。ＳＯＩ基板にトランジスタＭ１、Ｍ２を形成し、トランジスタＭ１、Ｍ２の上層にトランジスタＭ０を形成した。
図２３にトランジスタＭ０と同じ製造工程を用いて作製されたトランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を示す。図２３において、測定したトランジスタのＬ／Ｗは０．３５μｍ／０．３５μｍ、ドレイン電圧（Ｖｄｓ）は０．１Ｖと１．８Ｖである。
また、図２３で測定されたトランジスタの電界効果移動度（μＦＥ）は２．５ｃｍ２／Ｖｓ、しきい値電圧（Ｉｄ＝１ｐＡとなるＶｇ）は０．４Ｖ、サブスレッショルド係数は１２９ｍＶ／ｄｅｃであった。
次に、実施の形態２で示した方法を用いて、ノードＦＮに１ビットのデータを与えた後の、ノードＦＮの電圧降下（ノードＦＮのデータの保持特性）を測定した。なお、図２及び図３において、電位ＶＤＤ＝１．２Ｖ、電位ＶＯＮ＝３．３Ｖ、電位ＶＢＬ＝１．８Ｖ、電位ＶＳＬ＝２．６Ｖとした。また、電位ＶＯＦＦは−０．５Ｖと−１．０Ｖの２つの電位で測定を行った。
また、容量素子Ｃｓの容量値は２０ｆＦとし、測定にはアドバンテスト製ＳｏＣテストシステム（Ｔ２０００）を用いた。
図２４は、電位ＶＯＦＦに−０．５Ｖを与えてノードＦＮの電圧降下を測定した場合の結果を示している。図２４において、縦軸はノードＦＮの電位（ＶＦＮ）を表し、横軸は測定時間（ノードＦＮを電気的に浮遊状態にしてからの経過時間）を示している。測定時間は３００秒、測定温度は１２５℃である。
図２４における、電位ＶＦＮのグラフは、以下の式（６）で表される指数関数で近似できることが確認された（図中点線）。式（６）において、τは緩和時間であり、ｔはノードＦＮを電気的に浮遊状態にしてからの経過時間に相当する。また、式（６）は式（２）にβ＝１を与えた場合に等しい。
図２５は、電位ＶＯＦＦに−１．０Ｖを与えてノードＦＮの電圧降下を測定した場合の結果を示している。図２４と同様に、縦軸は電位ＶＦＮ、横軸は測定時間（ノードＦＮを電気的に浮遊状態にしてからの経過時間）を示している。測定時間は２１６０００秒、測定温度は１２５℃である。
図２５において、実線は、式（２）に示す拡張型指数関数でフィッティングを行った場合の結果を示し、点線は、式（６）に示す指数関数でフィッティングを行った場合の結果を示している。この場合、拡張型指数関数の方が、測定データを精度良く近似できていることがわかる。
図２６は、式（２）の拡張型指数関数を用いて、電位ＶＦＮのフィッティングを行った際に得られたτおよびβを示している。縦軸（左）はτを示し、縦軸（右）はβを示し、横軸は電位ＶＯＦＦを示している。フィッティングは、測定データと近似式の残差の２乗和が最小になるように行っている。また、同一基板で作製された８個の回路ＭＣ１について測定を行い、その平均値を図２６に示した。なお、図２６において、測定時間は３６００秒、測定温度は１５０℃とした。
τは大きいほど、ノードＦＮからの電荷の流出が小さいことを示している。つまり、トランジスタＭ０のオフ電流が小さいことを示している。一方で、τは小さいほど、トランジスタＭ０のオフ電流が大きいことを示している。βは値が１に近いほど、電位ＶＦＮが指数関数で表せることを示している。一方で、βの値が０．５に近いほど、電位ＶＦＮが拡張型指数関数で表せることを示している。
図２６より、電位ＶＯＦＦが小さいほど、τは大きくなり、逆に電位ＶＯＦＦが大きいほど、τは小さくなる。また、電位ＶＯＦＦが大きいほど、βは１に近づき、電位ＶＯＦＦが−１Ｖ以下では、βはおよそ０．５となる。
図２７は、図２６で示したτ及びβを用いて、式（５）よりトランジスタＭ０のオフ電流（電流ＩＯＦＦ）を算出した結果である。縦軸は電流ＩＯＦＦを示し、横軸は電位ＶＯＦＦを示している。図２７より、電位ＶＯＦＦの値が大きいほど、電流ＩＯＦＦは大きくなり、電位ＶＯＦＦの値が小さいほど、電流ＩＯＦＦは小さいことがわかる。
図２６及び図２７の結果より、トランジスタＭ０のオフ電流が小さいときは、τは大きくなり、また、電位ＶＦＮは拡張型指数関数で近似することが好ましいことがわかる。一方で、トランジスタＭ０のオフ電流が大きいときは、τは小さくなり、また、電位ＶＦＮは指数関数で近似することが好ましいことがわかる。
図２６及び図２７の結果より、電位ＶＯＦＦが−１Ｖ以下では、電流ＩＯＦＦが１０−２１Ａ近傍に抑えられている。またこのとき、βは０．５近傍の値をとり、τは１×１０６秒以上、１×１０８秒以下に収まっている。
つまり、トランジスタＭ０がオフ状態にあり、且つ、そのオフ電流が小さいとき、βは０．３以上、０．７以下、より好ましくは０．４以上、０．６以下の値をとる。
同様に、トランジスタＭ０がオフ状態にあり、且つ、そのオフ電流が小さいとき、τは、１×１０６秒以上、１×１０８秒以下の値をとる。
図２８は、拡張型指数関数によって得られたτのアレニウスプロットを示している。図２８において、電位ＶＯＦＦは−１．０Ｖ、測定時間は、１５０℃において１時間、１２５℃において６時間、１００℃において２４時間である。
図２８より、各データを繋ぐと直線が得られることから、τはアレニウスの式（式（７））に従うことが確認された。式（７）において、ｋは速度定数、Ａは温度に無関係な定数、Ｅａは活性化エネルギー、ｋＢはボルツマン定数、Ｔは温度を表す。
図２８より得られた活性化エネルギーは１．１ｅＶである。また、図の直線を外挿することによって、τは、８５℃において、１×１０７秒以上１×１０１０秒以下、または１×１０８秒以上１×１０９秒以下の値をとることが確認された。
本実施例では、Ｌ長が１００ｎｍ以下のトランジスタＭ０を用いて、回路ＭＣ１を試作し、微細ＯＳトランジスタのオフ電流が極めて小さく、上掲の拡張型指数関数より導かれる式（２）で表されることを確認した。
実施例１と同様に、トランジスタＭ１乃至Ｍ３及びインバータＩＮＶは、ＳＯＩ基板に作製した。
また、トランジスタＭ０には、図１１に示すＯＳトランジスタを用いた。図１１の半導体６６１乃至６６３には、スパッタリング法で成膜された酸化物半導体を用いた。
半導体６６１は、膜厚が２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６１の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
半導体６６２は、膜厚が１５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態８で説明したＣＡＡＣ−ＯＳ膜で形成した。
半導体６６３は、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６３の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
絶縁膜６５２として、ＰＥＣＶＤ法で成膜された酸化窒化シリコン膜を用いた。また、絶縁膜６５２を成膜した後に、イオン注入法にて、絶縁膜６５２に酸素の導入を行った。
絶縁膜６５３として、厚さ１０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて成膜した。
また、半導体６６１、６６２を形成した後に、４５０℃の熱処理を、窒素雰囲気と酸素雰囲気で、それぞれ１時間ずつ行った。
実施例１と同様、トランジスタＭ１乃至Ｍ３のＬ（チャネル長）／Ｗ（チャネル幅）は０．３５μｍ／０．３５μｍとした。
図２９に、試作したトランジスタＭ０の断面ＳＴＥＭ像を示す。図２９（ａ）はトランジスタＭ０をチャネル幅方向に切断した場合の断面図を表し、図２９（ｂ）はトランジスタＭ０をチャネル長方向に切断した場合の断面図を表す。図２９（ａ）（ｂ）より、チャネル長がおよそ５０ｎｍ、チャネル幅がおよそ３０ｎｍの微細なトランジスタが形成できていることを確認した。
図２５と同様に、図３０に、ノードＦＮの電圧降下の測定結果を示す。トランジスタＭ０のチャネル長が５０ｎｍ、１００ｎｍ、３５０ｎｍで成る回路ＭＣ１について、それぞれ測定を行った。測定時間は２１６００秒、測定温度は１２５℃、電位ＶＯＦＦは−１．０Ｖを与えた。また、それぞれの測定データを、拡張型指数関数を用いてフィッティングした結果も図中に示す。
図３０の結果より、チャネル長が１００ｎｍ以下の場合でも、拡張型指数関数に従って、ノードＦＮの電圧降下が起きることが確認された。つまり、チャネル長が１００ｎｍ以下のＯＳトランジスタにおいても、拡張型指数関数を用いてオフ電流を測定できることが示された。
本実施例では、図１１に示すＯＳトランジスタを試作し、ＤＢＴＳ（Ｄｒａｉｎ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験及び、オフ電流測定を行った。試作したＯＳトランジスタはＤＢＴＳ耐性に優れ、オフ電流が小さいことを示した。
試作したＯＳトランジスタにおいて、図１１に示す半導体６６１は、膜厚が４０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６１の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
半導体６６２は、膜厚が２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態８で説明したＣＡＡＣ−ＯＳ膜で形成した。
半導体６６１、６６２を形成後に５５０℃の熱処理を窒素雰囲気と酸素雰囲気で、それぞれ１時間ずつ行った。
半導体６６３は、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６３の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
その他、試作したＯＳトランジスタの詳細は、実施例１で試作したトランジスタＭ０の記載を参照すればよい。
試作したＯＳトランジスタに対してＤＢＴＳ試験を行った結果を図３１に示す。図３１は、Ｖｇｓ＝０Ｖ、Ｖｄｓ＝１．８Ｖ、１５０℃におけるＯＳトランジスタのしきい値電圧の変動量（ΔＶｔｈ）を表している。また、評価したＯＳトランジスタのサイズは、Ｌ／Ｗ＝０．１８μｍ／０．３５μｍである。
図３１の結果より、試作したＯＳトランジスタは、１０時間経過後でもΔＶｔｈがおよそ−０．０１Ｖから＋０．０１Ｖの範囲内で抑えられていることが確認された。
図３２に試作したＯＳトランジスタの断面ＳＴＥＭ像を示す。
図３３は、試作したＯＳトランジスタのオフ電流を計測した結果である。この結果より、ＯＳトランジスタのオフ電流は、８５℃で、９０×１０−２４Ａ／μｍという極めて小さい値を示すことが確認された。
本実施例では、図６に示すメモリセル１０ａを含む記憶装置を試作した。試作した記憶装置のデータ保持特性について測定を行ったところ、８５℃で１０年以上のデータ保持が可能であることが確認された。
図３４に試作したメモリセル１０ａのデバイス構造を示す。図３４は、メモリセル１０ａを特定の線で切った断面図ではなく、メモリセル１０ａの層構造、接続構造等の理解が容易になるように表した断面図である。
トランジスタＭ１、Ｍ２は、プラナー型であり、ＳＯＩ型半導体基板に作製されている。５００は単結晶シリコンウエハであり、５０１はシリコン酸化物層である。１つの単結晶シリコン層５２０に、トランジスタＭ１、Ｍ２のチャネル領域、ソース領域、ドレイン領域が形成されている。
トランジスタＭ０および容量素子Ｃｓは、トランジスタＭ１、Ｍ２より上層に形成されている。試作したメモリセル１０ａは、絶縁膜５０２乃至５１１および、７層の配線層を有する。第１乃至第７配線層に形成された導電層により、図６のように、トランジスタ（Ｍ０、Ｍ１、Ｍ２）、および容量素子Ｃｓが配線される。
第１配線層には、導電層５３１＿１、２が形成されている。第２配線層には導電層５３２＿１―４が形成されている。第３配線層には導電層５３３＿１−５が形成されている。第４配線層には導電層５３４＿１、２が形成されている。第５配線層には導電層５３５＿１，２が形成されている。第６配線層には導電層５３６＿１―７が形成されている。第７配線層には導電層５３７＿１―８が形成されている。導電層（５３７＿１、＿２、＿３、＿４、＿５、＿７、＿８）は、それぞれ、配線（ＷＣＬ、ＢＧ、ＷＷＬ、ＢＬ、ＳＬ、ＲＷＬ、ＢＬ）となる部分を有する。
本実施例では、トランジスタＭ１、Ｍ２はシリコントランジスタで作製し、トランジスタＭ０はＣＡＡＣ−ＯＳを有するＯＳトランジスタで作製した。
トランジスタＭ０は、図１１に示すＯＳトランジスタと同様の構成を有しており、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタＭ０の半導体は３層の半導体層５４０＿１−３で成る。半導体層５４０＿１−３に関する詳細は、実施例１の半導体６６１乃至６６３の記載を参照すればよい。
容量素子ＣｓはＭＩＭ型であり、導電層５３４＿２、半導体層５４０＿３、絶縁膜５０７、および導電層５３５＿２を有する。導電層５３５＿２はノードＦＮに含まれる。
導電層５３４＿１、２は、窒化チタンとタングステンとの積層でなる。導電層５３５＿１、２は、タングステンでなる。導電層５３５＿２は、図示されていない第６配線層の導電体を介して、導電層５３７＿６と電気的に接続されている。このような配線構造によって、容量素子ＣｓがトランジスタＭ１のゲート電極に電気的に接続されている。
絶縁膜５０７は、酸化窒化シリコンでなる。絶縁膜５０５、絶縁膜５０８は、酸素、水素、水等のブロッキング効果を持たせるため、スパッタ法で成膜された酸化アルミニウムでなる。
導電層５３３＿１は、トランジスタＭ０のチャネルと重なり、バックゲートとしての機能を有する。絶縁膜５０４は酸化シリコンでなり、絶縁膜５０５は酸化窒化シリコンでなる。また、導電層５３３＿１は、第５、６配線層の導電層（図示せず）により導電層５３７＿２に電気的に接続されている。
図３５は、試作した記憶装置の光学顕微鏡写真である。図３５の記憶装置は、主にコントローラ、カラムドライバー、ロウドライバー、メモリセルアレイで構成される。
表１に試作した記憶装置の主な仕様値を示す。モジュールサイズは１．１×０．５ｍｍ２で、１０４０ｂｉｔの容量値をもつ記憶装置を作製した。
図３６は、配線ＢＧに−５Ｖを与えたときのトランジスタＭ０のＶｇ−Ｉｄ特性を示している。ドレイン電圧（Ｖｄｓ）は０．１Ｖ及び１．８Ｖを与えた。図３６は同一基板面内に作製された２５個のトランジスタの特性を重ね合わせたものである。図３６より、トランジスタＭ０のオフ電流が測定限界以下であることが確認された。
図７に示すタイミングチャートに従って、メモリセル１０ａを動作させ、データの書き込みと読み出しを行った。図７において、電位Ｖ１＝３．３Ｖ、電位Ｖ２＝１．８Ｖ、電位Ｖ３＝１．２Ｖ、電位ＶＢＧ＝−５Ｖとした。
次に、試作した記憶装置のデータ保持特性について測定を行った。５つの記憶装置を試作し、それぞれの記憶装置について測定を行った。測定結果を図３７に示す。また、測定は、１５０℃（図３７（Ａ））、１４０℃（図３７（Ｂ））、１２５℃（図３７（Ｃ））、８５℃（図３７（Ｄ））について行った。図の縦軸は、不良率（各記憶装置における不良ビットの割合）を表し、横軸は測定時間を示している。
ビット不良率が１０％以上（図中、点線）になった時間をデータが保持された時間（データ保持時間）と定めた場合、１５０℃の場合は、平均で４３時間のデータ保持が確認された。同様に、１４０℃の場合は、平均で１９４時間のデータ保持が確認され、１２５℃の場合は、平均で１５０９時間のデータ保持が確認され、８５℃の場合は、平均で４０００時間以上のデータ保持が確認された。
図３８は、図３７で得られたデータ保持時間をアレニウスプロットで表したものである。各温度におけるデータ保持時間の平均値を線で繋ぐと直線が得られることから、図３８はアレニウスの式に従うことが確認された。直線を外挿することで、８５℃におけるデータ保持時間を算出したところ、１３８年と算出された。試作した記憶装置は、８５℃において、１０年以上、さらには１００年以上のデータ保持が可能であることが確認された。
以上、本発明の一態様である記憶装置は、長時間のデータ保持が可能であることが示された。
本実施例では、Ｌ＝１８０ｎｍテクノロジーで作製したＣＡＡＣ−ＯＳトランジスタ及びＳｉトランジスタを用いて、図６に示すメモリセル１０ａを含む記憶装置を試作した。試作した記憶装置のデータ保持特性について測定を行ったところ、８５℃で１０００時間以上のデータ保持が可能であることが確認された。
実施例４と同様に、図３４に示すデバイス構造のメモリセル１０ａを試作した。
図３９は、Ｌ＝１８０ｎｍテクノロジーで作製したトランジスタＭ０のＶｇ−Ｉｄ特性を示す。配線ＢＧに−５Ｖを与え、Ｖｄｓは０．１Ｖと１．８Ｖを与えた。図３９は同一基板面内に作製された２５個のトランジスタの特性を重ね合わせたものである。
図４０は、本実施例で試作した記憶装置のデータ保持特性を測定した結果である。測定は８５℃で行った。図３７と同様に、ビット不良率が１０％以上になった時間をデータ保持時間と定めた場合、本実施例で試作した記憶装置は、１０００時間以上のデータ保持が確認された。
以上、本発明の一態様である記憶装置は、長時間のデータ保持が可能であることが示された。
本実施例では、図６に示すメモリセル１０ａを有する記憶装置において、トランジスタＭ０の電気特性のばらつきを調査した。
図４１（Ａ）は、トランジスタＭ０の電気特性のばらつきを評価するために試作したＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の回路図である。図４１（Ａ）に示すセル１１は、図６に示すメモリセル１０ａにおいて、トランジスタＭ１、Ｍ２及び配線ＲＷＬを省略し、トランジスタＭ０のソース及びドレインの一方及び容量素子Ｃｓの第１の端子を、配線ＳＬに接続したものである。
セル１１は、配線ＢＬから、トランジスタＭ０を介して、容量素子Ｃｓ及び配線ＳＬに電荷を書き込む機能を有する。
図４１（Ｂ）はセル１１の動作方法を示すタイミングチャートである。まず、配線ＢＬに電位ＢＬを与える。次に、配線ＳＬを電気的に浮遊状態にした後、配線ＷＷＬにＨレベル（電位ＶＷＬ）を与えトランジスタＭ０をオン状態にする。その結果、配線ＢＬから、トランジスタＭ０を介して、容量素子Ｃｓ及び配線ＳＬに電荷が充電され、配線ＳＬの電位は上昇する。充電を開始してから、１５μ秒経過した後の配線ＳＬの電位ＶＳＬを読み出すことで、トランジスタＭ０の特性を評価する。なお、配線ＷＣＬ及び配線ＢＧは、常に電位ＧＮＤを与える。
セル１１は、配線ＷＷＬに与える電位ＶＷＬの大小によって、評価する特性が異なる。電位ＶＷＬが電位ＶＢＬとＶｔｈ（トランジスタＭ０のしきい値電圧）の和よりも小さい場合（ＶＷＬ＜ＶＢＬ＋Ｖｔｈ）、電位ＶＳＬは電位ＶＷＬからＶｔｈを引いた差とおよそ等しくなるので、電位ＶＳＬを測定することで、トランジスタＭ０のしきい値電圧に起因した特性が求まる。
電位ＶＷＬが電位ＶＢＬとＶｔｈの和よりも大きい場合（ＶＷＬ＞ＶＢＬ＋Ｖｔｈの場合）、電位ＶＳＬは電位ＶＷＬからΔＶＯＳ（トランジスタＭ０のオン抵抗に起因した電圧降下）を引いた差とおよそ等しくなるので、電位ＶＳＬを測定することで、トランジスタＭ０のオン抵抗に起因した特性が求まる。なお、オン抵抗とは、トランジスタＭ０をオン状態にしたときの、ソースとドレインの間に生じる抵抗のことをいう。
図４１（Ｃ）は、複数のセル１１を有するセルアレイ２０の回路図を示している。セルアレイ２０において、セル１１は５１２行×６４列のマトリックス状に配置され、全ての配線ＳＬは、回路３０に接続されている（図４１（Ｃ））。回路３０は、ボルテージフォロワ回路を有し、３２７６８個（５１２×６４）のセル１１から出力された電位ＶＳＬを、順次読み出す機能を有する。
本実施例では、図４７に示す記憶装置を作成した。図４７は、試作した記憶装置を含むチップの外観写真である。図４１（Ｃ）に示すセルアレイ２０は、試作したチップのセルアレイの中に配置された。
図３４と同様に、ＳＯＩ基板に作製したトランジスタＭ１、Ｍ２の上層に、トランジスタＭ０及び容量素子Ｃｓを形成した。また、トランジスタＭ０として、図１１に示すＯＳトランジスタを用いた。
半導体６６１は、膜厚が４０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６１の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
半導体６６２は、膜厚が２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態８で説明したＣＡＡＣ−ＯＳ膜で形成した。
半導体６６３は、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６３の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
絶縁膜６５２として、ＰＥＣＶＤ法で成膜された酸化窒化シリコン膜を用いた。
絶縁膜６５３として、厚さ１０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて成膜した。
絶縁膜６５４は、厚さ１４０ｎｍの酸化アルミニウムでなる。絶縁膜６５４の成膜は、酸化アルミニウムのターゲットを用いて、Ａｒと酸素の混合ガスによるＲＦスパッタリング法で行った。
トランジスタＭ０のＬ／Ｗは０．１８μｍ／０．３５μｍとした。
図４１（Ｃ）に示す３２７６８個のセル１１について測定を行った。図４２（Ａ）、（Ｂ）は、測定によって得られた電位ＶＳＬのヒストグラムを示している。電位ＶＢＬ＝電位ＶＷＬ＝１．８Ｖを与えて測定を行った図４２（Ａ）は、縦軸を線形表示で示し、図４２（Ｂ）は縦軸を対数表示で示した。また、図中の点線は、測定結果を確率密度関数でフィッティングした際に得られた正規分布曲線を示している。
図４２（Ａ）、（Ｂ）の結果より、電位ＶＳＬのばらつきは、３σ＝７２ｍＶであることが確認された。
図４３は、図４２（Ａ）と同様に、図４１（Ｃ）に示すセル１１の電位ＶＳＬのヒストグラムを示している。なお、図４３において、電位ＶＢＬには１．８Ｖ、電位ＶＷＬには１．０Ｖから２．９Ｖまで０．１Ｖ刻みの電位を与えた。
図４３のヒストグラムから、回路３０が動作しないＶＷＬ＝１．０Ｖを除くすべての測定において、電位ＶＳＬは正規分布に従うことが確認された。特に、電位ＶＷＬ＝１．１Ｖにおいて、電位ＶＳＬのばらつきは、３σ＝４９．１ｍＶと、非常に小さい値が得られた。
図４４（Ａ）に、図４３のヒストグラムから得られた電位ＶＳＬの３σの電位ＶＷＬ依存性を示す。同様に、図４４（Ｂ）に、図４３のヒストグラムから得られた電位ＶＳＬの平均値（正規分布曲線の中央値）の電位ＶＷＬ依存性を示す。
図４４（Ａ）の結果より、電位ＶＷＬの上昇とともに、電位ＶＳＬの３σは、徐々に増大し、電位ＶＷＬ＝２．５Ｖにおいて極大値（３σ＝８２．５ｍＶ）をとるようすが確認された。上述したように、電位ＶＷＬの値によって、トランジスタＭ０の電気特性のばらつきの要因は異なる。図４４（Ａ）より、トランジスタＭ０の電気特性のばらつきは、トランジスタＭ０のしきい値電圧よりも、トランジスタＭ０のオン抵抗に、大きく影響されることがわかる。
また、図４４（Ｂ）の結果より、電位ＶＷＬの上昇とともに、電位ＶＳＬの平均値は、徐々に増大するようすが確認された。電位ＶＷＬにより、電位ＶＳＬの平均値も変化していることから、図４３の結果は、トランジスタＭ０のスイッチング特性が反映されていることが確認された。
本実施例で試作した記憶装置は、１つのチップあたり８個のセルアレイ２０を含む。また、本実施例では、同一基板から複数のチップが切り出せるように記憶装置を作製した。図４５（Ａ）、（Ｂ）は、同一基板に形成された８個のチップ（チップＡ乃至Ｈ）がそれぞれ有する８個のセルアレイ２０について（すなわち、同一基板上に形成された８×８＝６４個のセルアレイ２０について）、電位ＶＳＬの３σを測定した結果である。なお、電位ＶＢＬ＝電位ＶＷＬ＝１．８Ｖとして測定を行った。また、チップＡに含まれる１つのセルアレイ２０は、回路３０の動作不良により、データを取得できなかった。
図４５（Ａ）、（Ｂ）の結果より、異なるチップや異なるセルアレイ２０においても、電位ＶＳＬのばらつきは、３σ＝５０ｍＶからおよそ３σ＝８０ｍＶに収まることが確認された。
図４６は、１つの配線ＢＬに接続された５１２個のセル１１について測定を行った場合の（図４１（Ｃ）参照）、電位ＶＳＬのヒストグラムを示している。なお、電位ＶＢＬ＝電位ＶＷＬ＝１．８Ｖとして測定を行った。図４６より、列方向に配置されたトランジスタＭ０に起因する電位ＶＳＬのばらつきは、３σ＝４３．８ｍＶ（５０ｍＶ以下）であることが確認された。
本実施例では、Ｌ＝１８０ｎｍテクノロジーで作製したＣＡＡＣ−ＯＳトランジスタ及びＳｉトランジスタを用いて、図６に示すメモリセル１０ａを有する記憶装置を試作し、そのデータの保持特性について評価を行った。
図３４と同様に、ＳＯＩ基板に作製したトランジスタＭ１、Ｍ２の上層に、トランジスタＭ０を形成した。また、トランジスタＭ０として、図１１に示すＯＳトランジスタを用いた。
図１１に示す絶縁膜６５１として、厚さ１０ｎｍのＰＥＣＶＤ法で成膜された酸化窒化シリコン膜を用いた。絶縁膜６５６として、厚さ２０ｎｍのＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜された酸化ハフニウム膜を用いた。絶縁膜６５２として、厚さ３０ｎｍのＰＥＣＶＤ法で成膜された酸化窒化シリコン膜を用いた。なお、絶縁膜６５６は電荷捕獲層としての機能を有する。
半導体６６１は、膜厚が４０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６１の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６１を成膜した後に、イオン注入法にて、半導体６６１に酸素の導入を行った。
半導体６６２は、膜厚が２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態８で説明したＣＡＡＣ−ＯＳ膜で形成した。
また、半導体６６１、６６２を成膜した後に、５５０℃の熱処理を、窒素雰囲気と酸素雰囲気で、それぞれ１時間ずつ行った。
半導体６６３は、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６３の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
絶縁膜６５３として、厚さ１３ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて成膜した。
絶縁膜６５４は、厚さ１４０ｎｍの酸化アルミニウムでなる。絶縁膜６５４の成膜は、酸化アルミニウムのターゲットを用いて、Ａｒと酸素の混合ガスによるＲＦスパッタリング法で行った。
また、トランジスタＭ０のしきい値電圧を制御するために、導電膜６７４に、３８Ｖの電圧を３秒間印加し、絶縁膜６５６に電荷を注入した。
メモリセル１０ａのノードＦＮにデータを書き込み、書き込み直後のノードＦＮの電位ＶＦＮを測定した。ノードＦＮへデータの書き込みは、配線ＷＷＬに電位ＶＷＬ＝３．３Ｖを、配線ＢＬに電位ＶＢＬ＝１．８Ｖ（データ”１”書き込み）または０Ｖ（データ”０”書き込み）を、配線ＷＣＬに０Ｖまたは１．２Ｖを、それぞれ与えることで行った。
１０４０個のメモリセル１０ａを有するメモリセルアレイに対して、データの書き込みを行った。書き込みを行った直後の電位ＶＦＮのヒストグラムを図４８に示す。
図４８は、横軸に電位ＶＦＮの値、縦軸に横軸に対応する電位ＶＦＮが書き込まれたメモリセル１０ａの数を示している。図４８より、データ”１”またはデータ”０”を書き込んだ場合のヒストグラムは、両者ともに正規分布に従うことが確認された。
次に、上記１０４０個のメモリセル１０ａにデータの書き込みを行った後、測定環境の温度を１５０℃に設定し、電位ＶＷＬ、電位ＶＢＬ及び電位ＶＢＧ（配線ＢＧの電位）に０Ｖを与えた状態で電位ＶＦＮの測定を行った。測定はメモリセル１０ａにデータが書き込まれてから、３２２時間経過するまで行われた。測定結果を図４９乃至図５１に示す。
図４９（Ａ）、（Ｂ）は、測定時間に対するメモリセル１０ａのビット不良率を示している。なお、図４９（Ａ）、（Ｂ）において、データが書き込まれた直後の時刻を「ｉｎｉ」と表記している。図４９（Ａ）（データ”０”）、図４９（Ｂ）（データ”０”）ともに、１０４０個の全てのメモリセル１０ａにおいて、１５０℃、３２２時間のデータ保持が確認された。
図５０は、図４９（Ａ）、（Ｂ）の測定において、０時間経過後、１１３時間経過後、３３２時間経過後における、電位ＶＦＮのヒストグラムを示している。データ”１”において、測定時間の経過とともに、ヒストグラムの中央値が低電圧側にシフトするようすが確認された。一方で、ヒストグラムの幅（電位ＶＦＮのばらつき）に変化は見られなかった。
図５１（Ａ）乃至（Ｃ）は、前述のメモリセルアレイとは異なる３つのメモリセルアレイの電位ＶＦＮのヒストグラムを示している。図５０及び図５１（Ａ）乃至（Ｃ）に示すヒストグラムは、同一基板上の異なる場所にそれぞれ形成されたメモリセルアレイの測定結果である。図５１（Ａ）乃至（Ｃ）の測定条件は、図５０を参照すればよい。図５０及び図５１（Ａ）乃至（Ｃ）の測定結果より、同一基板に形成されたメモリセルアレイは、どれも同様の測定結果が得られることが確認された。データ”１”において、電位ＶＦＮは、測定開始直後が最も変動し易く、一定時間が経過した後は変動し難いことが確認された。データ”０”において、測定時間の経過による、ヒストグラムの大きな変化は確認されなかった。
図５２は、測定環境の温度を６０℃とした場合の電位ＶＦＮのヒストグラムを示している。メモリセル１０ａにデータが書き込まれてから、３６９時間経過するまで測定を行った。その他の測定条件は、これまでの測定条件を参照すればよい。なお、６０℃は、メモリセル１０ａが実際に使用される環境の温度に近い。
図５２の結果より、メモリセル１０ａは、６０℃において、３６９時間経過した状態でも、ノードＦＮに書き込まれた電位に変化がみられないことが確認された。
図５３は、測定環境の温度を、室温（ＲＴ）、６０℃、８５℃、１００℃、１２５℃、１５０℃とした場合の電位ＶＦＮのヒストグラムを示している。その他の測定条件は、これまでの測定条件を参照すればよい。また、図５３は、メモリセル１０ａにデータが書き込まれてから、０時間経過後と２００時間経過後のヒストグラムをそれぞれ示している。
図５３の結果より、全ての温度域において、データ”０”のヒストグラムの変動は、ほとんど確認されなかった。データ”１”は、高温になるほど、ヒストグラムの中央値が、低電圧側にシフトするようすが確認された。
ＢＬ１ 配線
ＢＬ２ 配線
ＦＮ ノード
Ｍ０‐Ｍ３ トランジスタ
ＭＣ０ 回路
ＭＣ０ａ 回路
ＭＣ１ 回路
ＭＣ２ 回路
Ｐ１‐Ｐ５ 期間
ＰＲ１‐ＰＲ３ 期間
ＰＷ１‐ＰＷ３ 期間
１０ａ‐１０ｅ メモリセル
１１ セル
２０ セルアレイ
３０ 回路
２００ 記憶装置
２０１ メモリセルアレイ
２０２ 行選択ドライバ
２０３ 列選択ドライバ
３００ イナートオーブン
３１０ サンプル
３２０ ドライエア
３３１ 中継部
３３２ フラットケーブル
３４１ 測定器
３４２ 測定器
３５１ 同軸ケーブル
３５２ 同軸ケーブル
３６０ 断熱材
３７０ 恒温空気発生装置
３８０ ダクトケーブル
５０２ 絶縁膜
５０４ 絶縁膜
５０５ 絶縁膜
５０７ 絶縁膜
５０８ 絶縁膜
５１１ 絶縁膜
５２０ 単結晶シリコン層
５３１＿１‐２ 導電層
５３２＿１‐４ 導電層
５３３＿１‐５ 導電層
５３４＿１‐２ 導電層
５３５＿１‐２ 導電層
５３６＿１‐７ 導電層
５３７＿１‐８ 導電層
５４０＿１‐３ 半導体層
６００ トランジスタ
６００ａ‐６００ｅ トランジスタ
６４０ 基板
６５０‐６５６ 絶縁膜
６６０‐６６３ 半導体
６７１ 導電膜
６７１ａ 導電膜
６７１ｂ 導電膜
６７２ 導電膜
６７２ａ 導電膜
６７２ｂ 導電膜
６７３ 導電膜
６７４ 導電膜
６７５ 開口部
６８０ トランジスタ
６８１ 絶縁膜
６８２ 半導体
６８３‐６８９ 導電膜
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイクロフォン
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ

Claims (1)

  1. 第１乃至第３のトランジスタと、
    容量素子と、
    インバータと、を用いた方法であって、
    前記第１のトランジスタはチャネル形成領域に酸化物半導体を有し、
    前記第２のトランジスタのゲート及び前記容量素子の第１の端子は、ノードに電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記インバータの入力端子に接続され、
    前記ノードは、前記第１のトランジスタを介して、電位Ｖ０が与えられ、
    前記電位Ｖ０が与えられた後、前記第１のトランジスタをオフにすることで、前記ノードは電気的に浮遊状態とされ、
    前記ノードを電気的に浮遊状態とした後、前記第３のトランジスタをオンにし、前記第２のトランジスタのソース又はドレインの他方の電位を段階的に下げていくことで、前記インバータの出力がＬレベルからＨレベルに切り替わる点を前記ノードの電位ＶＦＮとして測定し、
    前記ノードの電位ＶＦＮの時間変化を、式（１）にフィッティングすることで、前記第１のトランジスタのオフ電流を算出する方法（前記式（１）において、ｔは、前記ノードが電気的に浮遊状態にされてからの経過時間であり、τは、時間の単位をもつ定数であり、βは、０．４以上０．６以下の定数である）。

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