JP6498063B2 - 半導体装置、記憶装置、レジスタ回路、表示装置及び電子機器 - Google Patents

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

特許文献１には、酸化物半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」という）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ないＤＲＡＭを作製することができる。

また、特許文献２には、酸化物半導体トランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。

また、特許文献２には、酸化物半導体トランジスタに第２のゲートを設けて、トランジスタのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。

また、特許文献２及び特許文献３には、上述の第２のゲートを駆動するための回路の構成例が開示されている。

特開２０１３−１６８６３１号公報 特開２０１２−０６９９３２号公報 特開２０１２−１４６９６５号公報

本発明の一態様は、長期間においてデータの保持が可能な記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる記憶装置を提供することを課題の一とする。本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一態様は、第１乃至第３のトランジスタと、第１乃至第３のノードと、第１のゲート及び第２のゲートを有する第４のトランジスタと、容量素子と、入力端子と、を有する半導体装置である。第１のトランジスタのゲートは、第３のノードに電気的に接続される。第１のトランジスタのソース及びドレインの一方は、入力端子に電気的に接続される。第１のトランジスタのソース及びドレインの他方は、第１のノードに電気的に接続される。第２のトランジスタのゲートは、第２のノードに電気的に接続される。第２のトランジスタのソース及びドレインの一方は、第１のノードに電気的に接続される。第２のトランジスタのソース及びドレインの他方は、第２のノードに電気的に接続される。第３のトランジスタのゲートは、第３のノードに電気的に接続される。第３のトランジスタのソース及びドレインの一方は、第２のノードに電気的に接続される。第３のトランジスタのソース及びドレインの他方は、第３のノードに電気的に接続される。容量素子の第１の端子は、第３のノードに電気的に接続される。第２のゲートは、第３のノードに電気的に接続される。第１のゲートと第２のゲートとは、半導体層を間に介して互いに重なり合う領域を有する。

本発明の一態様は、第１及び第２のゲートを有する第１のトランジスタと、第３及び第４のゲートを有する第２のトランジスタと、第５及び第６のゲートを有する第３のトランジスタと、第１乃至第３のノードと、第７及び第８のゲートを有する第４のトランジスタと、容量素子と、入力端子と、を有する半導体装置である。第１のゲートは、第３のノードに電気的に接続される。第２のゲートは、第３のノードに電気的に接続される。第１のトランジスタのソース及びドレインの一方は、入力端子に電気的に接続される。第１のトランジスタのソース及びドレインの他方は、第１のノードに電気的に接続される。第３のゲートは、第２のノードに電気的に接続される。第４のゲートは、第３のノードに電気的に接続される。第２のトランジスタのソース及びドレインの一方は、第１のノードに電気的に接続される。第２のトランジスタのソース及びドレインの他方は、第２のノードに電気的に接続される。第５のゲートは、第３のノードに電気的に接続される。第６のゲートは、第３のノードに電気的に接続される。第３のトランジスタのソース及びドレインの一方は、第２のノードに電気的に接続される。第３のトランジスタのソース及びドレインの他方は、第３のノードに電気的に接続される。容量素子の第１の端子は、第３のノードに電気的に接続される。第８のゲートは、第３のノードに電気的に接続される。第７のゲートと、第８のゲートとは、半導体層を間に介して互いに重なり合う領域を有する。

上記態様において、第１乃至第３のトランジスタはｎチャネル型トランジスタであることが好ましい。

上記態様において、第１乃至第３のトランジスタはチャネルに酸化物半導体を含むトランジスタであることが好ましい。

上記態様において、酸化物半導体は、インジウム、亜鉛、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含むことが好ましい。

本発明の一態様は、上記態様に記載の半導体装置と、記憶素子を有する記憶装置である。

本発明の一態様は、上記態様に記載の半導体装置を有するレジスタ回路である。

本発明の一態様は、上記態様に記載の半導体装置と、表示素子を有する表示装置である。

本発明の一態様は、上記態様に記載の半導体装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

本発明の一態様により、長期間においてデータの保持が可能な記憶装置を提供することが可能になる。本発明の一態様により、消費電力を抑えることができる記憶装置を提供することが可能になる。本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することが可能になる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することが可能になる。本発明の一態様により、新規な半導体装置を提供することが可能になる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

駆動回路の一例を示す回路図。 駆動回路の動作例を示す回路図。 駆動回路の一例を示す回路図。 駆動回路の一例を示す回路図。 不揮発性メモリの回路構成の一例を示す回路図。 ＤＲＡＭの回路構成の一例を示す回路図。 レジスタの回路構成の一例を示す回路図。 表示装置の回路構成の一例を示す回路図。 トランジスタの一例を示す上面図及び断面図。 トランジスタの断面図及びトランジスタのエネルギーバンド図。 トランジスタの一例を示す断面図。 トランジスタの一例を示す断面図。 トランジスタの一例を示す断面図。 トランジスタの作製方法の一例を示す断面図。 トランジスタの作製方法の一例を示す断面図。 ＣＰＵの構成例を示すブロック図。 電子機器の一例を示す斜視図。 ＲＦタグの使用例を示す斜視図。 駆動回路の一例を示す回路図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明を行う。

図１に示す回路１００はトランジスタの第２のゲートを駆動するための半導体装置の回路構成を示している。図１に示す半導体装置は、入力端子ＶＢＧと、第１及び第２のゲートを有するトランジスタＭ０と、トランジスタＭ０の第２のゲートに電気的に接続された回路１００を有している。

回路１００は、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、ノードＮ１、ノードＮ２、ノードＮ３及び容量素子Ｃ１を有している。

トランジスタＭ０の第２のゲートは、トランジスタＭ０のしきい値電圧（Ｖｔｈ）を制御する機能を有する。例えば、トランジスタＭ０をｎチャネル型トランジスタとした場合、トランジスタＭ０の第２のゲートに、ソース電位よりも低い電位を与えることで、トランジスタＭ０のＶｔｈを正方向にシフトさせ、Ｖｇｓ＝０Ｖにおけるオフ電流を小さくすることができる（ノーマリ・オフの状態にすることができる）。一方で、トランジスタＭ０の第２のゲートに、ソース電位よりも高い電位を与えることで、トランジスタＭ０のＶｔｈを負方向にシフトさせ、Ｖｇｓ＝０Ｖにおいて、オン電流を流すこともできる（ノーマリ・オンにすることができる）。

トランジスタＭ０の第１のゲートと、トランジスタＭ０の第２のゲートとは、半導体層を間に介して互いに重なり合う領域を有する。

トランジスタＭ１の第１のゲートはノードＮ３に電気的に接続される。トランジスタＭ１の第２のゲートはノードＮ３に電気的に接続される。トランジスタＭ１のソース及びドレインの一方は、入力端子ＶＢＧに電気的に接続される。トランジスタＭ１のソース及びドレインの他方はノードＮ１に電気的に接続される。

トランジスタＭ２の第１のゲートはノードＮ２に電気的に接続される。トランジスタＭ２の第２のゲートはノードＮ３に電気的に接続される。トランジスタＭ２のソース及びドレインの一方は、ノードＮ１に電気的に接続される。トランジスタＭ２のソース及びドレインの他方はノードＮ２に電気的に接続される。

トランジスタＭ３の第１のゲートはノードＮ３に電気的に接続される。トランジスタＭ３の第２のゲートはノードＮ３に電気的に接続される。トランジスタＭ３のソース及びドレインの一方は、ノードＮ２に電気的に接続される。トランジスタＭ３のソース及びドレインの他方はノードＮ３に電気的に接続される。

容量素子Ｃ１の第１の端子はノードＮ３に電気的に接続され、容量素子Ｃ１の第２の端子は、一定の低電位が与えられる。当該低電位として接地電位を与えてもよい。

トランジスタＭ０の第２のゲートは、ノードＮ３に電気的に接続される。

トランジスタＭ１乃至トランジスタＭ３は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ１乃至トランジスタＭ３のオフ電流は、好ましくは１０^−１８Ａ／μｍ以下、さらに好ましくは１０^−２１Ａ／μｍ以下、さらに好ましくは１０^−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

なお、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（Ｖｇｓ）がＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０^−２１Ａ以下である、とは、トランジスタのオフ電流が１０^−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

また、本明細書では、チャネル幅（Ｗ）を有するトランジスタのオフ電流を、チャネル幅あたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

また、トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。

次に、図１に示す回路１００の動作について、図２（Ａ）、（Ｂ）を用いて説明を行う。なお、今後、トランジスタＭ０乃至トランジスタＭ３はｎチャネル型トランジスタとして説明を行う。

図２（Ａ）は、トランジスタＭ０の第２ゲートに、−３Ｖを書き込んだ例を示している。トランジスタＭ１乃至トランジスタＭ３のＶｔｈを１Ｖと仮定すると、図２（Ａ）では、入力端子ＶＢＧに−５Ｖを与えれば、ノードＮ１の電位は−５Ｖ、ノードＮ２の電位は−４Ｖ、ノードＮ３の電位（トランジスタＭ０の第２ゲートの電位）は−３Ｖになる。つまり、入力端子ＶＢＧに−５Ｖを印加すれば、トランジスタＭ０の第２のゲートに−３Ｖを書き込むことができる。

図２（Ｂ）は、入力端子ＶＢＧに０Ｖを与えて、トランジスタＭ０の第２ゲートに書き込んだ−３Ｖを保持する例を示している。

ノードＮ１の電位をＶ１、ノードＮ２の電位をＶ２とすると、次の大小関係が成り立つ。０Ｖ＞Ｖ１＞Ｖ２＞−３Ｖ。このとき、トランジスタＭ２及びトランジスタＭ３のＶｇｓは０Ｖであるが、トランジスタＭ１のＶｇｓは、−３Ｖ−Ｖ１となり、０Ｖよりも小さい値（負電位）をとる。すなわち、トランジスタＭ１乃至トランジスタＭ３は、オフ状態になる。

Ｖｇｓ＝０Ｖにおいて、トランジスタＭ２及びトランジスタＭ３のオフ電流が、小さければ問題は生じないが、トランジスタＭ２及びトランジスタＭ３のＶｔｈが小さい場合、Ｖｇｓ＝０Ｖでもオフ電流が大きくなり、トランジスタＭ２及びトランジスタＭ３を介して、トランジスタＭ０の第２ゲートに保持した電荷が、流れ出てしまう。

しかし、トランジスタＭ１のＶｇｓは、０Ｖより小さいので、トランジスタＭ１のオフ電流は十分に小さく、電荷の流出を遮断することができる。その結果、トランジスタＭ０の第２のゲートの電位を長時間保持できるようになる。また、トランジスタＭ１乃至Ｍ３が第２のゲートを有することで、図２（Ｂ）において、トランジスタＭ１乃至Ｍ３はＶｔｈを大きくすることが可能になり、オフ電流をさらに小さくすることが可能になる。その結果、トランジスタＭ０の第２のゲートの電位をさらに長時間保持できるようになる。

ここで、図１９（Ａ）乃至図１９（Ｃ）に示す回路について考えてみる。

図２（Ｂ）と同様に、図１９（Ａ）乃至図１９（Ｃ）のそれぞれの回路において、トランジスタＭ０の第２のゲートに−３Ｖを書き込み、入力端子ＶＢＧに０Ｖを与えて、−３Ｖを保持する場合を考える。

図１９（Ａ）乃至図１９（Ｃ）に示すトランジスタＭ１乃至トランジスタＭ３のＶｇｓは全て０Ｖになる。そのため、上述したように、トランジスタＭ１乃至トランジスタＭ３のＶｔｈが小さい場合は、オフ電流が流れてしまい、トランジスタＭ０の第２ゲートに書き込まれた電位を保持することができない。

以上のことから、図１に示す回路１００がデータ保持に優れていることがわかる。

回路１００は、図３（Ａ）に示す回路１００のように、トランジスタＭ１とトランジスタＭ０の第２のゲートとの間に、ダイオードとして機能するトランジスタＭ２乃至トランジスタＭ（ｋ）（ｋは３以上の自然数）を電気的に接続してもよい。上記構成にすることで、トランジスタＭ１のＶｇｓをより小さくすることができ、トランジスタＭ１のオフ電流をより小さくできる。

また、回路１００は、図３（Ｂ）に示す回路１００のように、トランジスタＭ１とダイオードとして機能するトランジスタＭ（２Ｌ）との間に、トランジスタＭ（Ｌ）とダイオード接続されたトランジスタＭ（Ｌ＋１）を設けてもよい。なお、Ｌは２以上の自然数と定める。上記構成にすることで、トランジスタＭ１のＶｇｓをより小さくすることができ、トランジスタＭ１のオフ電流をより小さくできる。

回路１００は、図４に示す回路１００のように、トランジスタＭ１乃至トランジスタＭ３の第２のゲートを省略してもよい。第２のゲートを省略することで、トランジスタＭ１乃至トランジスタＭ３が占める占有面積を小さくすることができる。なお、図３（Ａ）に示すトランジスタＭ１乃至トランジスタＭ（ｋ）、及び、図３（Ｂ）に示すトランジスタＭ１乃至トランジスタＭ（２Ｌ）は、図４に示すトランジスタＭ１乃至トランジスタＭ３と同様に、第２のゲートを省略してもよい。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示した回路１００の適用例について、図５乃至図８を用いて説明を行う。

〈不揮発性メモリ〉
図５（Ａ）は、記憶素子としての機能を有するメモリセル１１０の回路構成を示している。

図５（Ａ）のメモリセル１１０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、トランジスタ１１２と、容量素子１１４と、ノードＦＮと、配線ＢＬと、配線ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。

図５（Ａ）のメモリセル１１０において、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方はノードＦＮに電気的に接続される。

図５（Ａ）のメモリセル１１０において、トランジスタ１１２のゲートはノードＦＮに電気的に接続され、トランジスタ１１２のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタ１１２のソース及びドレインの他方は配線ＳＬに電気的に接続される。

図５（Ａ）のメモリセル１１０において、容量素子１１４の第１の端子は配線ＲＬに電気的に接続され、容量素子１１４の第２の端子はノードＦＮに電気的に接続される。

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^−１８Ａ／μｍ以下、さらに好ましくは１０^−２１Ａ／μｍ以下、さらに好ましくは１０^−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

トランジスタ１１２は、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。

メモリセル１１０は、ノードＦＮの電荷が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、トランジスタＭ０がオン状態になるように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいずれかが与えられるものとする。その後、トランジスタＭ０をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。

トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０のゲートの電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ１１２のゲートに保持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ１１２をｐチャネル型とすると、ノードＦＮにＨｉｇｈレベルが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＮにＬｏｗレベルが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１２を「オン状態」とするために必要な配線ＲＬの電位をいうものとする。したがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｌｏｗレベルが与えられていた場合には、ノードＦＮの電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、トランジスタ１１２は「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は、ノードＦＮの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ１１２は「オフ状態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。

なお、上記の説明では、トランジスタ１１２がｐチャネル型トランジスタとして扱ったが、これに限定されず、トランジスタ１１２がｎチャネル型トランジスタの場合もあり得る。

図５（Ｂ）は、マトリックス状に配置されたメモリセル１１０と、実施の形態１に示す回路１００を有する記憶装置１２０の回路構成を示している。記憶装置１２０は不揮発性メモリとしての機能を有する。

記憶装置１２０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１１０を有する。ここで、ｍ及びｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル１１０は、配線ＷＬ［ｍ］及び配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１１０は、配線ＢＬ［ｎ］及び配線ＳＬに電気的に接続される。

それぞれのメモリセル１１０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモリセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。

回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＦＮに書き込まれた電荷を保持することが可能になる。

記憶装置１２０を上記構成にすることで、電源をオフにしても、長時間に渡ってデータの保持が可能な記憶装置を提供することができる。

〈ＤＲＡＭ〉
図６（Ａ）は、記憶素子としての機能を有するメモリセル１３０の回路構成を示している。

図６（Ａ）のメモリセル１３０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１３１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧＬと、を有する。

図６（Ａ）のメモリセル１３０において、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方は容量素子１３１の第１の端子に電気的に接続される。また、容量素子１３１の第２の端子は配線ＣＬに電気的に接続される。

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^−１８Ａ／μｍ以下、さらに好ましくは１０^−２１Ａ／μｍ以下、さらに好ましくは１０^−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

配線ＷＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子１３１に書き込まれた電荷を保持することができる。

容量素子１３１に書き込まれた電荷は、トランジスタＭ０を介して、外部に流れ出るため、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ出る電荷は少ないため、リフレッシュの頻度も少ない。

図６（Ｂ）は、マトリックス状に配置されたメモリセル１３０と、実施の形態１に示す回路１００を有する記憶装置１４０の回路構成を示している。記憶装置１４０はＤＲＡＭとしての機能を有する。

記憶装置１４０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１３０を有する。また、ｍ行目に配置されたメモリセル１３０は、配線ＷＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１３０は、配線ＢＬ［ｎ］に電気的に接続される。また、配線ＣＬは一定の低電位を与える端子ＶＣに電気的に接続されている。

それぞれのメモリセル１３０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモリセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。

回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、容量素子１３１に書き込まれた電荷を保持することが可能になる。

記憶装置１４０を上記構成にすることで、リフレッシュ頻度の少ない、低消費電力で動作可能な記憶装置を提供することができる。

〈レジスタ〉
図７に、１ビットのレジスタ回路１５０の構成例を示す。

レジスタ回路１５０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。

フリップフロップ回路１５３は、インバータ１５１及びインバータ１５２を有する。インバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の出力側が接続されるノードが、レジスタ回路１５０の出力端子ＯＵＴに相当する。

トランジスタＭ０の第２のゲートは、回路１００に電気的に接続され、トランジスタＭ０の第１のゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソース及びドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソース及びドレインの他方は、ノードＮ５に電気的に接続される。

容量素子１５４の第１の端子は、ノードＮ５に電気的に接続され、容量素子１５４の第２の端子は、一定の低電位が与えられる。この低電位として、接地電位を与えてもよい。また、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^−１８Ａ／μｍ以下、さらに好ましくは１０^−２１Ａ／μｍ以下、さらに好ましくは１０^−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

レジスタ回路１５０は、入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２からの入力信号により、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハイレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはインバータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロップ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からローレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力されるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。

容量素子１５４は、ノードＮ５の電圧を保持する機能を有する。

レジスタ回路１５０は、入力端子Ｓｉｇ２からノードＮ５へ電位を書き込んだ後、トランジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保持が可能な記憶装置を提供することができる。

また、回路１００は、トランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ５に書き込まれた電荷を保持することが可能になる。

なお、本実施の形態では、フリップフロップ回路１５３の例として、２つのインバータ回路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なクロックドインバータを用いる構成や、ＮＡＮＤ回路とインバータを組み合わせた構成を適宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロップ回路を適宜用いることができる。

〈表示装置〉
図８（Ａ）、（Ｂ）では、実施の形態１で例示した回路１００を表示装置に適用した一例について説明する。

図８（Ａ）に、表示装置に適用可能な画素１７０の構成例を示す。画素１７０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。

トランジスタＭ０の第１のゲートは配線ＧＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方はノードＮ７に電気的に接続される。

容量素子１７１の第１の端子はノードＮ７に電気的に接続され、容量素子１７１の第２の端子は、一定の低電位が与えられている。

容量素子１７１は、必要に応じて設ければよく、電極や配線などに付随する寄生容量で、画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^−１８Ａ／μｍ以下、さらに好ましくは１０^−２１Ａ／μｍ以下、さらに好ましくは１０^−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

表示素子１７２の第１の端子はノードＮ７に電気的に接続され、表示素子１７２の第２の端子は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられる電気泳動素子、ツイストボール素子などを適用することができる。

配線ＧＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有する。

トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持されている間、表示素子１７２は表示状態を保持しておくことができる。

画素１７０は、長時間ノードＮ７の電圧を保持しておくことが出来るため、電源電圧の供給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用いた場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。

図８（Ｂ）は、マトリックス状に配置された画素１７０と、実施の形態１に示す回路１００を有する表示装置１８０の回路構成を示している。

表示装置１８０は、ｍ行ｎ列のマトリクス状に配置された画素１７０を有する。また、ｍ行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置された画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。

それぞれの画素１７０に含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全ての画素に含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。

回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ７に書き込まれた電荷を保持することが可能になる。

また、回路１００は、これに接続される画素１７０内のトランジスタＭ０のしきい値電圧を最適な値に制御、保持し、且つ一時的にしきい値電圧を変化させ、ノーマリ・オン型のトランジスタとすることが出来る。回路１００に接続されたｍ×ｎ個のトランジスタを同時にノーマリ・オン型に一時的に変化させることにより、それぞれの画素に格納される電圧（すなわち表示画像）を一つの信号で同時にリフレッシュすることができる。

表示装置１８０を上記構成にすることで、書き換え頻度が少なく、低消費電力で動作できる表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数有する表示装置とすることが出来る。また、電源の供給を止めても表示が可能な表示装置を実現できる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２で示した、トランジスタＭ０乃至トランジスタＭ３に適用可能なトランジスタの一例について説明する。

〈トランジスタの構成例１〉
図９（Ａ）乃至図９（Ｄ）は、トランジスタ６００の上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図９（Ｂ）に相当し、図９（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図９（Ｃ）に相当し、図９（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図９（Ｄ）に相当する。なお、図９（Ａ）乃至図９（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

トランジスタ６００は、基板６４０と、基板６４０上の絶縁膜６５１と、絶縁膜６５１上に形成された導電膜６７４と、絶縁膜６５１及び導電膜６７４上に形成された絶縁膜６５６と、絶縁膜６５６上に形成された絶縁膜６５２と、絶縁膜６５２上に、半導体６６１、半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６１、半導体６６２、導電膜６７１および導電膜６７２と接する半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、半導体６６１、半導体６６２および半導体６６３をまとめて、半導体６６０と呼称する。

導電膜６７１は、トランジスタ６００のソース電極としての機能を有する。導電膜６７２は、トランジスタ６００のドレイン電極としての機能を有する。

導電膜６７３は、トランジスタ６００の第１のゲート電極としての機能を有する。

絶縁膜６５３は、トランジスタ６００の第１のゲート絶縁膜としての機能を有する。

導電膜６７４は、トランジスタ６００の第２のゲート電極としての機能を有する。

絶縁膜６５６及び絶縁膜６５２は、トランジスタ６００の第２のゲート絶縁膜としての機能を有する。

図９（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。

また、ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、電力制御用のトランジスタに適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造を電力制御用のトランジスタに用いる場合は、高耐圧が要求されるため、チャネル長が長い方が好ましい。例えば、トランジスタは、チャネル長が好ましくは１μｍ以上、さらに好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上の領域を有することが好ましい。

絶縁膜６５１は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。

絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。

絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。

〈〈半導体の説明〉〉
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。

トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０^−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。

半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

半導体６６２は、後述するＣＡＡＣ−ＯＳ膜を用いることが好ましい。

例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。

なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。

また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。

次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図１０（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１０（Ａ）は、図９（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図１０（Ｂ）は、図１０（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１０（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。

図１０（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁膜６５２と絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。

半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。

ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。

トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。

または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

例えば、半導体６６２が酸素欠損（Ｖ_Ｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を透過させる層）であることが好ましい。

なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。

また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。

また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。

上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。

〈トランジスタの構成例２〉
図９で示したトランジスタ６００は、導電膜６７３をエッチングで形成する際に、半導体６６３及び絶縁膜６５３を、同時にエッチングしてもよい。一例を図１１に示す。

図１１は、図９（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。

〈トランジスタの構成例３〉
図９で示したトランジスタ６００は、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例を図１２に示す。

図１２は、図９（Ｂ）において、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接している場合である。

〈トランジスタの構成例４〉
図９で示したトランジスタ６００は、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造としてもよい。一例として、図１３に示す。

図１３は、図９（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。

導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。

導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。

また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。

導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

〈トランジスタの作製方法〉
以下では、図９で示したトランジスタ６００の作製方法について、図１４及び図１５で説明を行う。なお、図１４及び図１５の左側には、トランジスタのチャネル長方向の断面図（図９（Ａ）における、一点鎖線Ｙ１−Ｙ２方向の断面図）を示し、図１４及び図１５の右側には、トランジスタのチャネル幅方向の断面図（図９（Ａ）における、一点鎖線Ｘ１−Ｘ２方向の断面図）を示している。

まず、基板６４０上に、絶縁膜６５１ａを成膜し、導電膜６７４を形成した後、絶縁膜６５１ｂを成膜する（図１４（Ａ））。

基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。

絶縁膜６５１ａ及び絶縁膜６５１ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

また、絶縁膜６５１ａ及び絶縁膜６５１ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。

絶縁膜６５１ａ及び絶縁膜６５１ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

また、基板６４０に半導体基板を用いた場合、熱酸化膜で絶縁膜６５１ａを形成してもよい。

導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

導電膜６７４の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

次に、絶縁膜６５１ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化する（図１４（Ｂ）参照）。

また、絶縁膜６５１ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。

なお、以降では、絶縁膜６５１ａ及び絶縁膜６５１ｂをまとめて絶縁膜６５１と記載することにする。

次に、絶縁膜６５６、絶縁膜６５２、半導体６６１及び半導体６６２を成膜する（図１４（Ｃ）参照）。

絶縁膜６５６及び絶縁膜６５２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。

絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜６５２として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。

絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。

また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。

半導体６６１と半導体６６２とは、大気に触れさせることなく連続して成膜することが好ましい。半導体６６１及び半導体６６２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。

半導体６６１及び半導体６６２に用いることができる材料は、図９の半導体６６１及び半導体６６２の記載を参照すればよい。

なお、半導体６６１及び半導体６６２として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。

ここで、半導体６６１を形成した後に、半導体６６１に酸素を導入してもよい。例えば、成膜後の半導体６６１に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。

半導体６６１及び半導体６６２を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体６６１及び半導体６６２を形成した後に行ってもよい。加熱処理により、絶縁膜６５２や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。

その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体６６１及び島状の半導体６６２の積層構造を形成することができる（図１４（Ｄ）参照）。なお、半導体膜のエッチングの際に、絶縁膜６５２の一部がエッチングされ、半導体６６１及び半導体６６２に覆われていない領域における絶縁膜６５２が薄膜化することがある。したがって、当該エッチングにより絶縁膜６５２が消失しないよう、予め厚く形成しておくことが好ましい。

なお、半導体膜のエッチング条件によっては、レジストがエッチング時に消失してしまう場合があるため、エッチングの耐性が高い材料、例えば無機膜または金属膜からなるいわゆるハードマスクを用いてもよい。ここでハードマスク６７８として、導電膜を用いる例を示す。ハードマスク６７８を用いて半導体膜を加工し、半導体６６１及び半導体６６２を形成する例を示す（図１４（Ｅ）参照）。

ハードマスク６７８として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

また、ハードマスク６７８には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。

ハードマスク６７８の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

次に、レジストマスクを形成し、エッチングにより、ハードマスク６７８を、導電膜６７１及び導電膜６７２に加工する（図１５（Ａ）参照）。ここで、ハードマスク６７８のエッチングの際に、半導体６６２や絶縁膜６５２の上部の一部がエッチングされ、導電膜６７１及び導電膜６７２と重ならない部分が薄膜化することがある。したがって、半導体６６２の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。

次に、半導体６６３及び絶縁膜６５３を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する（図１５（Ｂ）参照）。

次に導電膜６７３を成膜し、レジストマスクを形成し、エッチングにより該導電膜６７３を加工し、その後レジストマスクを除去してゲート電極を形成する（図１５（Ｃ）参照）。

半導体６６３、絶縁膜６５３及び導電膜６７３は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

半導体６６３及び絶縁膜６５３は、導電膜６７３形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜６７３をマスクとして絶縁膜６５３及び半導体６６３をエッチングしてもよい。

また半導体６６３を形成した後に、半導体６６３に酸素を導入してもよい。例えば、成膜後の半導体６６３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。

半導体６６３に用いることができる材料は、図９の半導体６６３の記載を参照すればよい。

絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。

また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜６５３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。

次に、絶縁膜６５４を形成する。絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

絶縁膜６５４は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体６６０に拡散させることもできる。

絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することができる。またこのとき、絶縁膜６５２から脱離した酸素は、絶縁膜６５６及び絶縁膜６５４によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体６６０に供給しうる酸素の量を増大させることができ、半導体６６０中の酸素欠損を効果的に低減することができる。

続いて、絶縁膜６５５を形成する。絶縁膜６５５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜６５５として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜６５５を形成した後にその上面に対して平坦化処理を行うことが好ましい。

絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１で説明したトランジスタを用いることができ、実施の形態２で説明した記憶装置を含むＣＰＵについて説明する。

図１６は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態２に示した記憶装置を用いることができる。

図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。

図１７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１７（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図１７（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。

図１７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図１７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図１７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。

図１７（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図１８を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１８（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図１８（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１８（Ｃ）参照）、乗り物類（自転車等、図１８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１８（Ｅ）、図１８（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、本明細書中で記載されている酸化物半導体トランジスタに適用可能な、酸化物半導体の結晶構造について説明を行う。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリ・オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

Ｃ１ 容量素子
Ｍ０ トランジスタ
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｎ１ ノード
Ｎ２ ノード
Ｎ３ ノード
Ｎ５ ノード
Ｎ７ ノード
Ｓｉｇ１ 入力端子
Ｓｉｇ２ 入力端子
ＶＢＧ 入力端子
Ｖ０ 電位
１００ 回路
１１０ メモリセル
１１２ トランジスタ
１１４ 容量素子
１２０ 記憶装置
１３０ メモリセル
１３１ 容量素子
１４０ 記憶装置
１５０ レジスタ回路
１５１ インバータ
１５２ インバータ
１５３ フリップフロップ回路
１５４ 容量素子
１７０ 画素
１７１ 容量素子
１７２ 表示素子
１８０ 表示装置
６００ トランジスタ
６４０ 基板
６５１ 絶縁膜
６５１ａ 絶縁膜
６５１ｂ 絶縁膜
６５２ 絶縁膜
６５３ 絶縁膜
６５４ 絶縁膜
６５５ 絶縁膜
６５６ 絶縁膜
６６０ 半導体
６６１ 半導体
６６２ 半導体
６６３ 半導体
６７１ 導電膜
６７１ａ 導電膜
６７１ｂ 導電膜
６７２ 導電膜
６７２ａ 導電膜
６７２ｂ 導電膜
６７３ 導電膜
６７４ 導電膜
６７８ ハードマスク
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ

Claims (9)

1. 第１乃至第３のトランジスタと、
   第１乃至第３のノードと、
   第１及び第２のゲートを有する第４のトランジスタと、
   容量素子と、
   入力端子と、を有し、
   前記第１のトランジスタのゲートは、前記第３のノードに電気的に接続され、
   前記第１のトランジスタのソース及びドレインの一方は、前記入力端子に電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第１のノードに電気的に接続され、
   前記第２のトランジスタのゲートは、前記第２のノードに電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第１のノードに電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第２のノードに電気的に接続され、
   前記第３のトランジスタのゲートは、前記第３のノードに電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第２のノードに電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第３のノードに電気的に接続され、
   前記容量素子の第１の端子は、前記第３のノードに電気的に接続され、
   前記第２のゲートは、前記第３のノードに電気的に接続され、
   前記第１のゲートと、前記第２のゲートとは、半導体層を間に介して互いに重なり合う領域を有する、ことを特徴とする半導体装置。
2. 第１及び第２のゲートを有する第１のトランジスタと、
   第３及び第４のゲートを有する第２のトランジスタと、
   第５及び第６のゲートを有する第３のトランジスタと、
   第１乃至第３のノードと、
   第７及び第８のゲートを有する第４のトランジスタと、
   容量素子と、
   入力端子と、を有し、
   前記第１のゲートは、前記第３のノードに電気的に接続され、
   前記第２のゲートは、前記第３のノードに電気的に接続され、
   前記第１のトランジスタのソース及びドレインの一方は、前記入力端子に電気的に接続され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第１のノードに電気的に接続され、
   前記第３のゲートは、前記第２のノードに電気的に接続され、
   前記第４のゲートは、前記第３のノードに電気的に接続され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第１のノードに電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第２のノードに電気的に接続され、
   前記第５のゲートは、前記第３のノードに電気的に接続され、
   前記第６のゲートは、前記第３のノードに電気的に接続され、
   前記第３のトランジスタのソース及びドレインの一方は、前記第２のノードに電気的に接続され、
   前記第３のトランジスタのソース及びドレインの他方は、前記第３のノードに電気的に接続され、
   前記容量素子の第１の端子は、前記第３のノードに電気的に接続され、
   前記第８のゲートは、前記第３のノードに電気的に接続され、
   前記第７のゲートと、前記第８のゲートとは、半導体層を間に介して互いに重なり合う領域を有する、ことを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１乃至第３のトランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１乃至第３のトランジスタはチャネルに酸化物半導体を含むトランジスタであることを特徴とする半導体装置。
5. 請求項４において、
   前記酸化物半導体は、インジウム、亜鉛、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含むことを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   第１の回路と、
   記憶素子と、を有し、
   前記第１の回路は、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記容量素子と、を有し、
   前記記憶素子は、前記第４のトランジスタを有する記憶装置。
7. 請求項１乃至請求項５のいずれか一項において、
   第１の回路と、
   第２の回路と、を有し、
   前記第１の回路は、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記容量素子と、を有し、
   前記第２の回路は、前記第４のトランジスタを有するレジスタ回路。
8. 請求項１乃至請求項５のいずれか一項において、
   第１の回路と、
   表示素子と、を有し、
   前記第１の回路は、前記第１のトランジスタと、前記第２のトランジスタと、前記第３のトランジスタと、前記容量素子と、を有し、
   前記表示素子は、前記第４のトランジスタを有する表示装置。
9. 請求項１乃至請求項５のいずれか一項に記載の半導体装置と、
   マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器。

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