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KR102389009B1 - 반도체 장치 - Google Patents

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KR102389009B1
KR102389009B1 KR1020150101458A KR20150101458A KR102389009B1 KR 102389009 B1 KR102389009 B1 KR 102389009B1 KR 1020150101458 A KR1020150101458 A KR 1020150101458A KR 20150101458 A KR20150101458 A KR 20150101458A KR 102389009 B1 KR102389009 B1 KR 102389009B1
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drain
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히데토모 고바야시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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  • Semiconductor Memories (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터를 장기간 유지할 수 있는 반도체 장치를 제공한다.
제 1 트랜지스터~제 3 트랜지스터와, 제 1 게이트 및 제 2 게이트를 갖는 제 4 트랜지스터와, 제 1 노드~제 3 노드와, 용량 소자와, 입력 단자를 갖는 반도체 장치이고, 입력 단자에는 제 1 트랜지스터의 소스가 접속되고, 제 1 노드에는 제 1 트랜지스터의 드레인 및 제 2 트랜지스터의 소스가 접속되고, 제 2 노드에는 제 2 트랜지스터의 게이트, 제 2 트랜지스터의 드레인, 및 제 3 트랜지스터의 소스가 접속되고, 제 3 노드에는 제 3 트랜지스터의 게이트, 제 3 트랜지스터의 드레인, 용량 소자, 및 제 4 트랜지스터의 제 2 게이트가 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 표시 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
반도체 재료를 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
특허문헌 1에는, 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터(이하 '산화물 반도체 트랜지스터'라고 함)를 DRAM(Dynamic Random Access Memory)에 사용한 예가 개시(開示)되어 있다. 산화물 반도체 트랜지스터는 오프 상태에서의 누설 전류(오프 전류)가 매우 작기 때문에, 리프레시 기간이 길며 소비 전력이 적은 DRAM을 제작할 수 있다.
또한, 특허문헌 2에는, 산화물 반도체 트랜지스터를 사용한 비휘발성 메모리가 개시되어 있다. 이들 비휘발성 메모리는 플래시 메모리와 달리, 재기록 가능 횟수에 제한이 없고, 고속 동작이 용이하며 소비 전력도 적다.
또한, 특허문헌 2에는, 산화물 반도체 트랜지스터에 제 2 게이트를 제공하고, 트랜지스터의 문턱값을 제어하며 트랜지스터의 오프 전류를 낮춘 예가 개시되어 있다.
또한, 특허문헌 2 및 특허문헌 3에는, 상술한 제 2 게이트를 구동하기 위한 회로의 구성예가 개시되어 있다.
일본국 특개 2013-168631호 공보 일본국 특개 2012-069932호 공보 일본국 특개 2012-146965호 공보
본 발명의 일 형태는, 데이터를 장기간 유지할 수 있는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 소비 전력을 억제할 수 있는 기억 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 데이터를 장기간 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 소비 전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다. 또한, 열기한 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는, 제 1 트랜지스터~제 3 트랜지스터와, 제 1 노드~제 3 노드와, 제 1 게이트 및 제 2 게이트를 갖는 제 4 트랜지스터와, 용량 소자와, 입력 단자를 갖는 반도체 장치이다. 제 1 트랜지스터의 게이트는 제 3 노드에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 노드에 전기적으로 접속된다. 제 2 트랜지스터의 게이트는 제 2 노드에 전기적으로 접속된다. 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 노드에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 노드에 전기적으로 접속된다. 제 3 트랜지스터의 게이트는 제 3 노드에 전기적으로 접속된다. 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 노드에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 노드에 전기적으로 접속된다. 용량 소자의 제 1 단자는 제 3 노드에 전기적으로 접속된다. 제 4 트랜지스터의 제 2 게이트는 제 3 노드에 전기적으로 접속되고, 제 4 트랜지스터의 제 1 게이트 및 제 2 게이트는 반도체층을 개재(介在)하여 서로 중첩되는 영역을 갖는다.
본 발명의 일 형태는, 제 1 게이트 및 제 2 게이트를 갖는 제 1 트랜지스터와, 제 3 게이트 및 제 4 게이트를 갖는 제 2 트랜지스터와, 제 5 게이트 및 제 6 게이트를 갖는 제 3 트랜지스터와, 제 1 노드~제 3 노드와, 제 7 게이트 및 제 8 게이트를 갖는 제 4 트랜지스터와, 용량 소자와, 입력 단자를 갖는 반도체 장치이다. 제 1 트랜지스터의 제 1 게이트는 제 3 노드에 전기적으로 접속되고, 제 1 트랜지스터의 제 2 게이트는 제 3 노드에 전기적으로 접속된다. 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 입력 단자에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 노드에 전기적으로 접속된다. 제 2 트랜지스터의 제 3 게이트는 제 2 노드에 전기적으로 접속되고, 제 2 트랜지스터의 제 4 게이트는 제 3 노드에 전기적으로 접속된다. 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 1 노드에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 노드에 전기적으로 접속된다. 제 3 트랜지스터의 제 5 게이트는 제 3 노드에 전기적으로 접속되고, 제 3 트랜지스터의 제 6 게이트는 제 3 노드에 전기적으로 접속된다. 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 노드에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 3 노드에 전기적으로 접속된다. 용량 소자의 제 1 단자는 제 3 노드에 전기적으로 접속된다. 제 4 트랜지스터의 제 8 게이트는 제 3 노드에 전기적으로 접속되고, 제 4 트랜지스터의 제 7 게이트 및 제 8 게이트는 반도체층을 개재하여 서로 중첩되는 영역을 갖는다.
상기 형태에 있어서, 제 1 트랜지스터~제 3 트랜지스터는 n채널형 트랜지스터인 것이 바람직하다.
상기 형태에 있어서, 제 1 트랜지스터~제 3 트랜지스터는 채널에 산화물 반도체를 포함하는 트랜지스터인 것이 바람직하다.
상기 형태에 있어서, 산화물 반도체는 인듐, 아연, M(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)을 포함하는 것이 바람직하다.
본 발명의 일 형태는, 상기 형태에 기재된 반도체 장치와, 기억 소자를 갖는 기억 장치이다.
본 발명의 일 형태는, 상기 형태에 기재된 반도체 장치를 갖는 레지스터 회로이다.
본 발명의 일 형태는, 상기 형태에 기재된 반도체 장치와, 표시 소자를 갖는 표시 장치이다.
본 발명의 일 형태는, 상기 형태에 기재된 반도체 장치와, 마이크로폰, 스피커, 표시부, 및 조작 키 중 적어도 하나를 갖는 전자 기기이다.
또한, 본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성 요소의 혼동을 피하기 위하여 사용되는 것이며, 구성 요소를 수적으로 한정하는 것은 아니다.
또한, '반도체'라고 표기하더라도, 예를 들어 도전성이 충분히 낮으면 '절연체'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '절연체'는 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
트랜지스터는 반도체 소자의 일종이며, 전류 또는 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 그 범주에 포함한다.
또한, 트랜지스터의 '소스'나 '드레인'의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서에서는, '소스'나 '드레인'이라는 용어는 서로 바꾸어 사용할 수 있다.
또한, '막'이라는 말과 '층'이라는 말은 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서, 예를 들어 'X와 Y가 접속된다'라고 명시적으로 기재된 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면이나 문장에 나타낸 접속 관계에 한정되지 않고, 도면이나 문장에 기재된 접속 관계 이외도 도면이나 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 뜻한다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않는 경우를 들 수 있으며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되는 경우를 가리킨다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온 상태 또는 오프 상태가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우는 X와 Y가 직접 접속되는 경우도 그 범주에 포함한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 존재하더라도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되는 경우를 그 범주에 포함한다.
또한, 본 명세서 등에서, 'X와 Y가 전기적으로 접속된다'라고 명시적으로 기재된 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하여 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하여 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 개시되어 있는 것으로 한다. 즉, 본 명세서 등에서, '전기적으로 접속된다'라고 명시적으로 기재된 경우에는, 단순히 '접속된다'라고만 명시적으로 기재된 경우와 같은 내용이 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 각각 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와, Z1의 다른 일부가 X와, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와, Z2의 다른 일부가 Y와 각각 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, 'X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속된다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 X와, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 각각 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서로 전기적으로 접속된다'라고 표현할 수 있다. 또는, 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다'라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다'라고 표현할 수 있다. 또는, '트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다'라고 표현할 수 있다. 이와 같은 표현 방법을 사용하여 회로 구성에서의 접속 경로를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 트랜지스터의 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
다만, 상술한 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 뜻한다.
또한, 회로도에서는 독립되어 있는 구성 요소들이 서로 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 갖는다. 따라서, 본 명세서에서 '전기적으로 접속'이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 그 범주에 포함된다.
본 발명의 일 형태에 의하여, 데이터를 장기간 유지할 수 있는 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 소비 전력을 억제할 수 있는 기억 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 데이터를 장기간 유지할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다.
또한, 상술한 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 반드시 상술한 효과 모두를 가질 필요는 없다. 또한, 열기한 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 명세서, 도면, 및 청구항 등의 기재로부터 이들 외의 효과가 추출될 수 있다.
도 1은 구동 회로의 일례를 도시한 회로도.
도 2는 구동 회로의 동작예를 도시한 회로도.
도 3은 구동 회로의 일례를 도시한 회로도.
도 4는 구동 회로의 일례를 도시한 회로도.
도 5는 비휘발성 메모리의 회로 구성의 일례를 도시한 회로도.
도 6은 DRAM의 회로 구성의 일례를 도시한 회로도.
도 7은 레지스터의 회로 구성의 일례를 도시한 회로도.
도 8은 표시 장치의 회로 구성의 일례를 도시한 회로도.
도 9는 트랜지스터의 일례를 도시한 상면도 및 단면도.
도 10은 트랜지스터의 단면도 및 트랜지스터의 에너지 밴드도.
도 11은 트랜지스터의 일례를 도시한 단면도.
도 12는 트랜지스터의 일례를 도시한 단면도.
도 13은 트랜지스터의 일례를 도시한 단면도.
도 14는 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 15는 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 16은 CPU의 구성예를 도시한 블록도.
도 17은 전자 기기의 일례를 도시한 사시도.
도 18은 RF 태그의 사용예를 도시한 사시도.
도 19는 구동 회로의 일례를 도시한 회로도.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 반도체 장치의 회로 구성에 대하여 설명한다.
도 1의 회로(100)는 트랜지스터의 제 2 게이트를 구동하기 위한 반도체 장치의 회로 구성을 도시한 것이다. 도 1에 도시된 반도체 장치는, 입력 단자(VBG)와, 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터(M0)와, 트랜지스터(M0)의 제 2 게이트에 전기적으로 접속된 회로(100)를 갖는다.
회로(100)는 트랜지스터(M1), 트랜지스터(M2), 트랜지스터(M3), 노드(N1), 노드(N2), 노드(N3), 및 용량 소자(C1)를 갖는다.
트랜지스터(M0)의 제 2 게이트는 트랜지스터(M0)의 문턱 전압(Vth)을 제어하는 기능을 갖는다. 예를 들어, 트랜지스터(M0)를 n채널형 트랜지스터로 한 경우, 트랜지스터(M0)의 제 2 게이트에 소스 전위보다 낮은 전위를 공급함으로써, 트랜지스터(M0)의 Vth를 양의 방향으로 변동시키고, Vgs=0V일 때의 오프 전류를 작게 할 수 있다(노멀리 오프 상태로 할 수 있음). 한편, 트랜지스터(M0)의 제 2 게이트에 소스 전위보다 높은 전위를 공급함으로써, 트랜지스터(M0)의 Vth를 음의 방향으로 변동시키고, Vgs=0V일 때에 온 전류를 흘릴 수도 있다(노멀리 온 상태로 할 수 있음).
트랜지스터(M0)의 제 1 게이트 및 제 2 게이트는 반도체층을 개재하여 서로 중첩되는 영역을 갖는다.
트랜지스터(M1)의 제 1 게이트 및 제 2 게이트는 노드(N3)에 전기적으로 접속된다. 트랜지스터(M1)의 소스 및 드레인 중 한쪽은 입력 단자(VBG)에 전기적으로 접속되고, 트랜지스터(M1)의 소스 및 드레인 중 다른 쪽은 노드(N1)에 전기적으로 접속된다.
트랜지스터(M2)의 제 1 게이트는 노드(N2)에 전기적으로 접속되고, 트랜지스터(M2)의 제 2 게이트는 노드(N3)에 전기적으로 접속된다. 트랜지스터(M2)의 소스 및 드레인 중 한쪽은 노드(N1)에 전기적으로 접속되고, 트랜지스터(M2)의 소스 및 드레인 중 다른 쪽은 노드(N2)에 전기적으로 접속된다.
트랜지스터(M3)의 제 1 게이트 및 제 2 게이트는 노드(N3)에 전기적으로 접속된다. 트랜지스터(M3)의 소스 및 드레인 중 한쪽은 노드(N2)에 전기적으로 접속되고, 트랜지스터(M3)의 소스 및 드레인 중 다른 쪽은 노드(N3)에 전기적으로 접속된다.
용량 소자(C1)의 제 1 단자는 노드(N3)에 전기적으로 접속되고, 용량 소자(C1)의 제 2 단자에는 일정한 저전위가 공급된다. 이 저전위로서는 접지 전위를 공급하여도 좋다.
트랜지스터(M0)의 제 2 게이트는 노드(N3)에 전기적으로 접속된다.
트랜지스터(M1)~트랜지스터(M3)는 오프 전류가 작은 트랜지스터인 것이 적합하다. 예를 들어, 트랜지스터(M1)~트랜지스터(M3)의 오프 전류는, 바람직하게는 10-18A/㎛ 이하, 더 바람직하게는 10-21A/㎛ 이하, 더욱 바람직하게는 10-24A/㎛ 이하이다. 오프 전류가 작은 트랜지스터로서는 산화물 반도체 트랜지스터를 들 수 있다.
또한, 본 명세서에서 오프 전류란, 특별히 언급이 없는 한, 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 한, n채널형 트랜지스터의 경우는 게이트-소스 간의 전압(Vgs)이 Vth보다 낮은 상태, p채널형 트랜지스터의 경우는 Vgs가 Vth보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, Vgs가 Vth보다 낮을 때의 드레인 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 10-21A 이하란, 트랜지스터의 오프 전류가 10-21A 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. 트랜지스터의 오프 전류는, 소정의 Vgs에서의 오프 상태, 소정의 범위 내의 Vgs에서의 오프 상태, 또는 충분히 저감된 오프 전류가 얻어지는 Vgs에서의 오프 상태, 등에서의 오프 전류를 가리키는 경우가 있다.
또한, 본 명세서에서는, 채널 폭 W를 갖는 트랜지스터의 오프 전류를, 채널 폭당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1㎛)당 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이의 차원을 갖는 단위(예를 들어 A/㎛)로 나타내는 경우가 있다.
또한, 트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별히 언급이 없는 한, 실온, 60℃, 85℃, 95℃, 또는 125℃일 때의 오프 전류를 가리키는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃~35℃ 중 어느 하나의 온도)일 때의 오프 전류를 가리키는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에서 오프 전류는, 특별히 언급이 없는 한, Vds의 절대값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 가리키는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에 있어서 사용되는 Vds에서의 오프 전류를 가리키는 경우가 있다.
다음에, 도 1에 도시된 회로(100)의 동작에 대하여 도 2를 사용하여 설명한다. 또한, 이하에서 트랜지스터(M0)~트랜지스터(M3)는 n채널형 트랜지스터로서 설명한다.
도 2의 (A)는 트랜지스터(M0)의 제 2 게이트에 -3V를 기록한 예를 도시한 것이다. 트랜지스터(M1)~트랜지스터(M3)의 Vth를 1V로 가정할 때, 도 2의 (A)에서는, 입력 단자(VBG)에 -5V를 인가하면, 노드(N1)의 전위는 -5V, 노드(N2)의 전위는 -4V, 노드(N3)의 전위(트랜지스터(M0)의 제 2 게이트의 전위)는 -3V가 된다. 즉, 입력 단자(VBG)에 -5V를 인가하면, 트랜지스터(M0)의 제 2 게이트에 -3V를 기록할 수 있다.
도 2의 (B)는 입력 단자(VBG)에 0V를 인가하고, 트랜지스터(M0)의 제 2 게이트에 기록한 -3V를 유지하는 예를 도시한 것이다.
노드(N1)의 전위를 V1, 노드(N2)의 전위를 V2로 하면 0V>V1>V2>-3V의 대소관계가 성립한다. 이 때, 트랜지스터(M2) 및 트랜지스터(M3)의 Vgs는 0V이지만, 트랜지스터(M1)의 Vgs는 -3V-V1이 되며 0V보다 작은 값(음 전위)이 된다. 즉, 트랜지스터(M1)~트랜지스터(M3)는 오프 상태가 된다.
Vgs=0V에서 트랜지스터(M2) 및 트랜지스터(M3)의 오프 전류가 작으면 문제가 생기지 않지만, 트랜지스터(M2) 및 트랜지스터(M3)의 Vth가 작은 경우에는 Vgs=0V일 때도 오프 전류가 커지고, 트랜지스터(M0)의 제 2 게이트에 유지된 전하가 트랜지스터(M2) 및 트랜지스터(M3)를 통하여 누설된다.
그러나, 트랜지스터(M1)의 Vgs는 0V보다 작으므로, 트랜지스터(M1)의 오프 전류는 충분히 작고 전하의 누설을 차단할 수 있다. 그 결과, 트랜지스터(M0)의 제 2 게이트의 전위를 장시간 유지할 수 있게 된다. 또한, 트랜지스터(M1)~트랜지스터(M3)가 제 2 게이트를 가짐으로써, 도 2의 (B)에서 트랜지스터(M1)~트랜지스터(M3)의 Vth를 크게 할 수 있어, 오프 전류를 더 작게 할 수 있다. 그 결과, 트랜지스터(M0)의 제 2 게이트의 전위를 더 긴 시간 유지할 수 있게 된다.
여기서, 도 19에 도시된 회로에 대하여 생각해본다.
도 2의 (B)와 마찬가지로, 도 19의 각 회로에 있어서, 트랜지스터(M0)의 제 2 게이트에 -3V를 기록한 후에, 입력 단자(VBG)에 0V를 인가하고 -3V를 유지하는 경우를 생각한다.
도 19에 도시된 트랜지스터(M1)~트랜지스터(M3)의 Vgs는 모두 0V가 된다. 따라서, 상술한 바와 같이, 트랜지스터(M1)~트랜지스터(M3)의 Vth가 작은 경우에는 오프 전류가 흘러, 트랜지스터(M0)의 제 2 게이트에 기록된 전위를 유지할 수 없다.
상기로부터 도 1에 도시된 회로(100)의 데이터 유지가 우수한 것을 알 수 있다.
회로(100)는 도 3의 (A)에 도시된 회로(100)와 같이, 트랜지스터(M1)와 트랜지스터(M0)의 제 2 게이트 사이에, 다이오드로서 기능하는 트랜지스터(M2)~트랜지스터(M(k)(k는 3 이상의 자연수))를 전기적으로 접속하여도 좋다. 이 구성으로 함으로써, 트랜지스터(M1)의 Vgs를 더 작게 할 수 있어 트랜지스터(M1)의 오프 전류를 더 작게 할 수 있다.
또한, 회로(100)는 도 3의 (B)에 도시된 회로(100)와 같이, 트랜지스터(M1)와 다이오드로서 기능하는 트랜지스터(M(2L)) 사이에, 트랜지스터(M(L))와 다이오드 접속된 트랜지스터(M(L+1))를 제공하여도 좋다. 또한, L은 2 이상의 자연수로 정의한다. 이 구성으로 함으로써, 트랜지스터(M1)의 Vgs를 더 작게 할 수 있어 트랜지스터(M1)의 오프 전류를 더 작게 할 수 있다.
회로(100)는 도 4에 도시된 회로(100)와 같이, 트랜지스터(M1)~트랜지스터(M3)의 제 2 게이트를 생략하여도 좋다. 제 2 게이트를 생략함으로써, 트랜지스터(M1)~트랜지스터(M3)의 점유 면적을 작게 할 수 있다. 또한, 도 3의 (A)에 도시된 트랜지스터(M1)~트랜지스터(M(k)) 및 도 3의 (B)에 도시된 트랜지스터(M1)~트랜지스터(M(2L))는, 도 4에 도시된 트랜지스터(M1)~트랜지스터(M3)와 같이 제 2 게이트를 생략하여도 좋다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재되어 있는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 회로(100)의 적용예에 대하여 도 5~도 8을 사용하여 설명한다.
<비휘발성 메모리>
도 5의 (A)에는 기억 소자로서의 기능을 갖는 메모리 셀(110)의 회로 구성을 도시하였다.
도 5의 (A)의 메모리 셀(110)은, 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터(M0)와, 트랜지스터(112)와, 용량 소자(114)와, 노드(FN)와, 배선(BL)과, 배선(SL)과, 배선(WL)과, 배선(RL)과, 배선(BGL)을 갖는다.
도 5의 (A)의 메모리 셀(110)에서, 트랜지스터(M0)의 제 1 게이트는 배선(WL)에 전기적으로 접속되고, 트랜지스터(M0)의 제 2 게이트는 배선(BGL)에 전기적으로 접속된다. 트랜지스터(M0)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 트랜지스터(M0)의 소스 및 드레인 중 다른 쪽은 노드(FN)에 전기적으로 접속된다.
도 5의 (A)의 메모리 셀(110)에서, 트랜지스터(112)의 게이트는 노드(FN)에 전기적으로 접속된다. 트랜지스터(112)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 트랜지스터(112)의 소스 및 드레인 중 다른 쪽은 배선(SL)에 전기적으로 접속된다.
도 5의 (A)의 메모리 셀(110)에서, 용량 소자(114)의 제 1 단자는 배선(RL)에 전기적으로 접속되고, 용량 소자(114)의 제 2 단자는 노드(FN)에 전기적으로 접속된다.
트랜지스터(M0)는 오프 전류가 작은 트랜지스터인 것이 적합하다. 예를 들어, 트랜지스터(M0)의 오프 전류는, 바람직하게는 10-18A/㎛ 이하, 더 바람직하게는 10-21A/㎛ 이하, 더욱 바람직하게는 10-24A/㎛ 이하이다. 오프 전류가 작은 트랜지스터로서는 산화물 반도체 트랜지스터를 들 수 있다.
트랜지스터(112)로서는, 문턱 전압의 편차가 작은 트랜지스터를 사용하는 것이 바람직하다. 여기서, 문턱 전압의 편차가 작은 트랜지스터란, 트랜지스터가 동일 공정으로 제작되는 경우에, 허용되는 문턱 전압의 차이가 100mV 이내인 트랜지스터를 말한다. 구체적으로는 채널이 단결정 실리콘으로 형성되는 트랜지스터를 들 수 있다.
메모리 셀(110)은 노드(FN)의 전하를 유지할 수 있다는 특징을 활용함으로써, 다음과 같은 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 트랜지스터(M0)가 온 상태가 되도록 배선(WL)에 전위를 공급한다. 이로써, 배선(BL)의 전위가 노드(FN)에 공급된다. 즉, 노드(FN)에는 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨, High 레벨이라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 트랜지스터(M0)를 오프 상태로 함으로써, 노드(FN)에 공급된 전하가 유지된다(유지).
트랜지스터(M0)의 오프 전류는 매우 작기 때문에, 트랜지스터(M0)의 게이트의 전하는 장시간 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 배선(SL)에 소정의 전위(정전위)를 공급한 상태에서 배선(RL)에 적합한 전위(판독 전위)를 공급하면, 트랜지스터(112)의 게이트에 유지된 전하량에 따라 배선(BL)의 전위는 변동된다. 일반적으로, 트랜지스터(112)를 p채널형으로 하면, 노드(FN)에 High 레벨이 공급되고 있는 경우의 외견상 문턱값(Vth_H)은, 노드(FN)에 Low 레벨이 공급되고 있는 경우의 외견상 문턱 전압(Vth_L)보다 낮아지기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(112)를 '온 상태'로 하기 위하여 필요한 배선(RL)의 전위를 말한다. 따라서, 배선(RL)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(112)의 게이트에 공급된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, Low 레벨이 공급된 경우에는, 노드(FN)의 전위가 V0(<Vth_L)이 되면, 트랜지스터(112)는 '온 상태'가 된다. High 레벨이 공급된 경우에는, 노드(FN)의 전위가 V0(>Vth_H)이 되더라도, 트랜지스터(112)는 '오프 상태'로 유지된다. 그러므로, 배선(BL)의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 상기에서는 트랜지스터(112)가 p채널형 트랜지스터인 것으로 하여 설명하였지만, 이에 한정되지 않고, 트랜지스터(112)는 n채널형 트랜지스터일 수도 있다.
도 5의 (B)는, 매트릭스 형태로 배치된 메모리 셀(110), 및 실시형태 1에 기재된 회로(100)를 갖는 기억 장치(120)의 회로 구성을 도시한 것이다. 기억 장치(120)는 비휘발성 메모리로서의 기능을 갖는다.
기억 장치(120)는 m행 n열의 매트릭스 형태로 배치된 메모리 셀(110)을 갖는다. 여기서, m 및 n은 2 이상의 자연수를 나타낸다. 또한, m행째에 배치된 메모리 셀(110)은 배선(WL[m]) 및 배선(RL[m])에 전기적으로 접속되고, n열째에 배치된 메모리 셀(110)은 배선(BL[n]) 및 배선(SL)에 전기적으로 접속된다.
각 메모리 셀(110)에 포함되는 트랜지스터(M0)의 제 2 게이트는 배선(BGL)을 통하여 회로(100)에 전기적으로 접속된다. 즉, 회로(100)는, 모든 메모리 셀에 포함되는 트랜지스터(M0)의 제 2 게이트를 제어하는 신호를 공급하는 기능을 갖는다.
회로(100)가 트랜지스터(M0)의 제 2 게이트를 제어함으로써, 트랜지스터(M0)는 적절한 Vth를 가질 수 있어 노멀리 온 상태가 되는 것을 방지할 수 있다. 그 결과, 트랜지스터(M0)의 오프 전류를 작게 할 수 있어, 노드(FN)에 기록된 전하를 유지할 수 있게 된다.
기억 장치(120)를 상술한 구성으로 함으로써, 전원을 오프한 경우에도, 데이터를 장시간 유지할 수 있는 기억 장치를 제공할 수 있다.
<DRAM>
도 6의 (A)에는 기억 소자로서의 기능을 갖는 메모리 셀(130)의 회로 구성을 도시하였다.
도 6의 (A)의 메모리 셀(130)은, 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터(M0)와, 용량 소자(131)와, 배선(BL)과, 배선(WL)과, 배선(CL)과, 배선(BGL)을 갖는다.
도 6의 (A)의 메모리 셀(130)에서, 트랜지스터(M0)의 제 1 게이트는 배선(WL)에 전기적으로 접속되고, 트랜지스터(M0)의 제 2 게이트는 배선(BGL)에 전기적으로 접속된다. 트랜지스터(M0)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 트랜지스터(M0)의 소스 및 드레인 중 다른 쪽은 용량 소자(131)의 제 1 단자에 전기적으로 접속된다. 또한, 용량 소자(131)의 제 2 단자는 배선(CL)에 전기적으로 접속된다.
트랜지스터(M0)는 오프 전류가 작은 트랜지스터인 것이 적합하다. 예를 들어, 트랜지스터(M0)의 오프 전류는, 바람직하게는 10-18A/㎛ 이하, 더 바람직하게는 10-21A/㎛ 이하, 더욱 바람직하게는 10-24A/㎛ 이하이다. 오프 전류가 작은 트랜지스터로서는 산화물 반도체 트랜지스터를 들 수 있다.
배선(WL)은 트랜지스터(M0)의 온 상태 또는 오프 상태를 제어하는 신호를 공급하는 기능을 갖고, 배선(BL)은 트랜지스터(M0)를 통하여 용량 소자(131)에 전하를 기록하는 기능을 갖는다. 용량 소자(131)에 전하를 기록한 후에 트랜지스터(M0)를 오프 상태로 함으로써, 용량 소자(131)에 기록된 전하를 유지할 수 있다.
용량 소자(131)에 기록된 전하는 트랜지스터(M0)를 통하여 외부로 누설되기 때문에, 용량 소자(131)에 기록된 전하를 재기록(리프레시)하는 동작이 정기적으로 필요하지만, 트랜지스터(M0)의 오프 전류는 매우 작고 용량 소자(131)로부터 누설되는 전하는 적으므로, 리프레시 빈도도 적다.
도 6의 (B)는, 매트릭스 형태로 배치된 메모리 셀(130), 및 실시형태 1에 기재된 회로(100)를 갖는 기억 장치(140)의 회로 구성을 도시한 것이다. 기억 장치(140)는 DRAM으로서의 기능을 갖는다.
기억 장치(140)는 m행 n열의 매트릭스 형태로 배치된 메모리 셀(130)을 갖는다. 또한, m행째에 배치된 메모리 셀(130)은 배선(WL[m])에 전기적으로 접속되고, n열째에 배치된 메모리 셀(130)은 배선(BL[n])에 전기적으로 접속된다. 또한, 배선(CL)은 일정한 저전위를 공급하는 단자(VC)에 전기적으로 접속된다.
각 메모리 셀(130)에 포함되는 트랜지스터(M0)의 제 2 게이트는 배선(BGL)을 통하여 회로(100)에 전기적으로 접속된다. 즉, 회로(100)는, 모든 메모리 셀에 포함되는 트랜지스터(M0)의 제 2 게이트를 제어하는 신호를 공급하는 기능을 갖는다.
회로(100)가 트랜지스터(M0)의 제 2 게이트를 제어함으로써, 트랜지스터(M0)는 적절한 Vth를 가질 수 있어 노멀리 온 상태가 되는 것을 방지할 수 있다. 그 결과, 트랜지스터(M0)의 오프 전류를 작게 할 수 있어, 용량 소자(131)에 기록된 전하를 유지할 수 있게 된다.
기억 장치(140)를 상술한 구성으로 함으로써, 리프레시 빈도가 적고 저소비 전력으로 동작할 수 있는 기억 장치를 제공할 수 있다.
<레지스터>
도 7에, 1비트의 레지스터 회로(150)의 구성예를 도시하였다.
레지스터 회로(150)는, 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터(M0)와, 용량 소자(154)와, 노드(N5)와, 플립플롭 회로(153)를 갖는다.
플립플롭 회로(153)는 인버터(151) 및 인버터(152)를 갖는다. 인버터(151)는 인버터(152)와 병렬 및 역방향으로 접속되고, 인버터(151)의 출력 측이 접속되는 노드가 레지스터 회로(150)의 출력 단자(OUT)에 상당한다.
트랜지스터(M0)의 제 2 게이트는 회로(100)에 전기적으로 접속되고, 트랜지스터(M0)의 제 1 게이트는 입력 단자(Sig1)에 전기적으로 접속된다. 트랜지스터(M0)의 소스 및 드레인 중 한쪽은 입력 단자(Sig2)에 전기적으로 접속되고, 트랜지스터(M0)의 소스 및 드레인 중 다른 쪽은 노드(N5)에 전기적으로 접속된다.
용량 소자(154)의 제 1 단자는 노드(N5)에 전기적으로 접속되고, 용량 소자(154)의 제 2 단자에는 일정한 저전위가 공급된다. 이 저전위로서는 접지 전위를 공급하여도 좋다. 또한, 노드(N5)는 플립플롭 회로(153)에 전기적으로 접속된다.
트랜지스터(M0)는 오프 전류가 작은 트랜지스터인 것이 적합하다. 예를 들어, 트랜지스터(M0)의 오프 전류는, 바람직하게는 10-18A/㎛ 이하, 더 바람직하게는 10-21A/㎛ 이하, 더욱 바람직하게는 10-24A/㎛ 이하이다. 오프 전류가 작은 트랜지스터로서는 산화물 반도체 트랜지스터를 들 수 있다.
레지스터 회로(150)는 입력 단자(Sig1) 및 입력 단자(Sig2)로부터의 입력 신호에 의하여, 데이터의 저장 및 출력을 수행한다. 예를 들어, High 레벨 전압이 입력 단자(Sig1) 및 입력 단자(Sig2)에 공급되면, 트랜지스터(M0)가 온 상태가 되어 노드(N5)에 High 레벨 전압이 입력된다. 그 결과, 레지스터 회로(150)의 출력 단자(OUT)로부터 인버터(151)에 의하여 반전된 Low 레벨 전압이 출력됨과 동시에, 플립플롭 회로(153)에는 Low 레벨 전압의 데이터가 저장된다. 한편, 입력 단자(Sig2)로부터 Low 레벨 전압이 입력되면, 마찬가지로 출력 단자(OUT)로부터는 High 레벨 전압이 출력됨과 동시에, High 레벨 전압의 데이터가 플립플롭 회로(153)에 저장된다.
용량 소자(154)는 노드(N5)의 전압을 유지하는 기능을 갖는다.
레지스터 회로(150)는 입력 단자(Sig2)로부터 노드(N5)에 전위를 기록한 후에 트랜지스터(M0)를 오프 상태로 함으로써 전원 전압 공급을 정지하여도, 노드(N5)의 전위를 유지할 수 있다. 왜냐하면, 트랜지스터(M0)의 오프 전류는 매우 작기 때문이다. 즉, 레지스터 회로(150)를 사용하여, 전원 전압 공급을 정지하여도 데이터를 유지할 수 있는 기억 장치를 제공할 수 있다.
또한, 회로(100)는 트랜지스터(M0)의 제 2 게이트를 제어하는 신호를 공급하는 기능을 갖는다. 회로(100)가 트랜지스터(M0)의 제 2 게이트를 제어함으로써, 트랜지스터(M0)는 적절한 Vth가 될 수 있어 노멀리 온 상태가 되는 것을 방지할 수 있다. 그 결과, 트랜지스터(M0)의 오프 전류를 작게 할 수 있어, 노드(N5)에 기록된 전하를 유지할 수 있게 된다.
또한, 본 실시형태에서는, 플립플롭 회로(153)의 예로서 2개의 인버터 회로를 사용한 간단한 구성을 설명하였지만, 이에 한정되지 않고, 클럭 동작이 가능한 클럭드 인버터를 사용하는 구성이나, NAND 회로와 인버터를 조합한 구성을 적절히 사용할 수 있다. 예를 들어, RS형, JK형, D형, T형 등, 공지된 플립플롭 회로를 적절히 사용할 수 있다.
<표시 장치>
실시형태 1에서 예시한 회로(100)를 표시 장치에 적용한 일례에 대하여 도 8을 사용하여 설명한다.
도 8의 (A)에 표시 장치에 적용 가능한 화소(170)의 구성예를 도시하였다. 화소(170)는, 제 1 게이트 및 제 2 게이트를 갖는 트랜지스터(M0)와, 용량 소자(171)와, 표시 소자(172)와, 노드(N7)와, 배선(GL)과, 배선(SL)과, 배선(BGL)을 갖는다.
트랜지스터(M0)의 제 1 게이트는 배선(GL)에 전기적으로 접속되고, 트랜지스터(M0)의 제 2 게이트는 배선(BGL)에 전기적으로 접속된다. 트랜지스터(M0)의 소스 및 드레인 중 한쪽은 배선(SL)에 전기적으로 접속되고, 트랜지스터(M0)의 소스 및 드레인 중 다른 쪽은 노드(N7)에 전기적으로 접속된다.
용량 소자(171)의 제 1 단자는 노드(N7)에 전기적으로 접속되고, 용량 소자(171)의 제 2 단자에는 일정한 저전위가 공급된다.
용량 소자(171)는 필요에 따라 제공하면 좋고, 전극이나 배선 등에 따른 기생 용량에 의하여, 화소(170)의 구동에 필요한 용량이 얻어지는 경우에는 용량 소자(171)를 생략하여도 좋다.
트랜지스터(M0)는 오프 전류가 작은 트랜지스터인 것이 적합하다. 예를 들어, 트랜지스터(M0)의 오프 전류는, 바람직하게는 10-18A/㎛ 이하, 더 바람직하게는 10-21A/㎛ 이하, 더욱 바람직하게는 10-24A/㎛ 이하이다. 오프 전류가 작은 트랜지스터로서는 산화물 반도체 트랜지스터를 들 수 있다.
표시 소자(172)의 제 1 단자는 노드(N7)에 전기적으로 접속되고, 표시 소자(172)의 제 2 단자에는 일정한 저전위가 공급된다. 이 저전위로서는 접지 전위를 공급하여도 좋다. 표시 소자(172)에는 그 양단(兩端)의 전극에 전압이 인가됨으로써 광학 특성이 변화하는 유전성 소자를 사용할 수 있다. 예를 들어, 액정 소자, 전자 페이퍼 등에 사용되는 전기 영동 소자, 트위스트 볼 소자 등을 적용할 수 있다.
배선(GL)은 트랜지스터(M0)의 온 상태 또는 오프 상태를 제어하는 신호를 공급하는 기능을 갖고, 배선(SL)은 트랜지스터(M0)를 통하여 표시 소자(172)에 인가되는 전압을 공급하는 기능을 갖는다.
트랜지스터(M0)의 오프 전류는 매우 작기 때문에, 트랜지스터(M0)를 오프 상태로 하면, 노드(N7)는 직전에 인가된 전압을 유지할 수 있다. 노드(N7)의 전압이 유지되는 동안, 표시 소자(172)는 표시 상태를 유지할 수 있다.
화소(170)는 노드(N7)의 전압을 장시간 유지할 수 있기 때문에, 전원 전압 공급을 정지하여도, 표시 소자(172)의 광학 특성을 계속해서 유지할 수 있다. 예를 들어, TN(Twisted Nematic)형 액정과 같은 메모리성을 갖지 않는 액정 소자를 사용한 경우에도, 이 소자는 항상 전압이 인가된 상태를 유지할 수 있기 때문에, 재기록 동작을 없애거나, 또는 그 빈도를 매우 적게 할 수 있다.
도 8의 (B)는, 매트릭스 형태로 배치된 화소(170), 및 실시형태 1에 기재된 회로(100)를 갖는 표시 장치(180)의 회로 구성을 도시하였다.
표시 장치(180)는 m행 n열의 매트릭스 형태로 배치된 화소(170)를 갖는다. 또한, m행째에 배치된 화소(170)는 배선(GL[m])에 전기적으로 접속되고, n열째에 배치된 화소(170)는 배선(SL[n])에 전기적으로 접속된다.
각 화소(170)에 포함되는 트랜지스터(M0)의 제 2 게이트는 배선(BGL)을 통하여 회로(100)에 전기적으로 접속된다. 즉, 회로(100)는, 모든 화소에 포함되는 트랜지스터(M0)의 제 2 게이트를 제어하는 신호를 공급하는 기능을 갖는다.
회로(100)가 트랜지스터(M0)의 제 2 게이트를 제어함으로써, 트랜지스터(M0)는 적절한 Vth를 가질 수 있어 노멀리 온 상태가 되는 것을 방지할 수 있다. 그 결과, 트랜지스터(M0)의 오프 전류를 작게 할 수 있어, 노드(N7)에 기록된 전하를 유지할 수 있게 된다.
또한, 회로(100)는, 접속되는 화소(170) 내의 트랜지스터(M0)의 문턱 전압을 최적의 값으로 제어, 유지, 또한 일시적으로 문턱 전압을 변화시켜, 노멀리 온형 트랜지스터로 할 수 있다. 회로(100)에 접속된 m×n개의 트랜지스터를 동시에 일시적으로 노멀리 온형으로 변화시킴으로써, 각 화소에 저장되는 전압(즉 표시 화상)을 하나의 신호로 동시에 리프레시할 수 있다.
표시 장치(180)를 상술한 구성으로 함으로써, 재기록의 빈도가 적으며 저소비 전력으로 동작할 수 있는 표시 장치를 제공할 수 있다. 또한, 리프레시 동작을 용이하게 할 수 있는 복수의 화소를 갖는 표시 장치로 할 수 있다. 또한, 전원 공급을 정지하여도 표시 가능한 표시 장치를 실현할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재되어 있는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 설명한, 트랜지스터(M0)~트랜지스터(M3)에 적용할 수 있는 트랜지스터의 일례에 대하여 설명한다.
<트랜지스터의 구성예 1>
도 9는 트랜지스터(600)의 상면도 및 단면도이다. 도 9의 (A)는 상면도이고, 도 9의 (A)의 일점 쇄선 Y1-Y2 방향의 단면이 도 9의 (B)에 상당하고, 도 9의 (A)의 일점 쇄선 X1-X2 방향의 단면이 도 9의 (C)에 상당하고, 도 9의 (A)의 일점 쇄선 X3-X4 방향의 단면이 도 9의 (D)에 상당한다. 또한, 도 9에서는 도면의 명료화를 위하여 일부의 요소를 확대, 축소, 또는 생략하였다. 또한, 일점 쇄선 Y1-Y2 방향을 채널 길이 방향, 일점 쇄선 X1-X2 방향을 채널 폭 방향이라고 부르는 경우가 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역 중 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값이 되지 않을 수도 있다. 즉, 한 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주보는 부분의 길이를 가리킨다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않을 수도 있다. 즉, 한 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하에서 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에 도시된 채널 폭(이하에서 외견상 채널 폭이라고 부름)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 도시된 외견상 채널 폭보다 크게 되고, 이로 인한 영향이 무시할 수 없을 정도가 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 상면에 형성되는 채널 영역의 비율에 대하여, 반도체의 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터는 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 모르는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서의 소스와 드레인이 마주보는 부분의 길이를 가리키는 외견상 채널 폭을 'Surrounded Channel Width(SCW)'라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 산출할 때, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수 있다.
트랜지스터(600)는 기판(640)과, 기판(640) 위의 절연막(651)과, 절연막(651) 위에 형성된 도전막(674)과, 절연막(651) 및 도전막(674) 위에 형성된 절연막(656)과, 절연막(656) 위에 형성된 절연막(652)과, 절연막(652) 위에 반도체(661) 및 반도체(662)의 순서로 형성된 적층과, 반도체(662)의 상면과 접하는 도전막(671) 및 도전막(672)과, 반도체(661), 반도체(662), 도전막(671) 및 도전막(672)과 접하는 반도체(663)와, 반도체(663) 위의 절연막(653) 및 도전막(673)과, 도전막(673) 및 절연막(653) 위의 절연막(654)과, 절연막(654) 위의 절연막(655)을 갖는다. 또한, 반도체(661), 반도체(662), 및 반도체(663)를 합쳐 반도체(660)라고 부른다.
도전막(671)은 트랜지스터(600)의 소스 전극으로서의 기능을 갖는다. 도전막(672)은 트랜지스터(600)의 드레인 전극으로서의 기능을 갖는다.
도전막(673)은 트랜지스터(600)의 제 1 게이트 전극으로서의 기능을 갖는다.
절연막(653)은 트랜지스터(600)의 제 1 게이트 절연막으로서의 기능을 갖는다.
도전막(674)은 트랜지스터(600)의 제 2 게이트 전극으로서의 기능을 갖는다.
절연막(656) 및 절연막(652)은 트랜지스터(600)의 제 2 게이트 절연막으로서의 기능을 갖는다.
도 9의 (C)에 도시된 바와 같이, 반도체(662)의 측면은 도전막(673)으로 둘러싸여 있다. 상술한 구성으로 함으로써, 도전막(673)의 전계에 의하여, 반도체(662)를 전기적으로 둘러쌀 수 있다(도전막(게이트 전극)의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터 구조를 surrounded channel(s-channel) 구조라고 부름). 그러므로, 반도체(662)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조는 트랜지스터의 소스와 드레인 사이에 대전류를 흘릴 수 있어, 도통 시의 전류(온 전류)를 높게 할 수 있다. 또한, s-channel 구조는, 고주파에서도 동작 가능한 트랜지스터를 제공할 수 있다.
s-channel 구조는 높은 온 전류를 얻을 수 있으므로, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 이 트랜지스터를 갖는 반도체 장치는 집적도가 높으며 고밀도화된 반도체 장치로 할 수 있다. 예를 들어, 트랜지스터는 채널 길이가 바람직하게는 10nm 이상 1㎛ 미만, 더 바람직하게는 10nm 이상 100nm 미만, 더 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만인 영역을 갖는다.
s-channel 구조는 높은 온 전류를 얻을 수 있으므로, 고주파에서의 동작이 요구되는 트랜지스터에 적합한 구조라고 할 수 있다. 이 트랜지스터를 갖는 반도체 장치는 고주파에서도 동작 가능한 반도체 장치로 할 수 있다.
또한, s-channel 구조는 높은 온 전류를 얻을 있으므로, 전력 제어용 트랜지스터에 적합한 구조라고 할 수 있다. s-channel 구조를 전력 제어용 트랜지스터에 사용하는 경우에는, 내압이 높은 것이 요구되기 때문에 채널 길이가 긴 것이 더 바람직하다. 예를 들어, 트랜지스터는 채널 길이가 바람직하게는 1㎛ 이상, 더 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상인 영역을 갖는 것이 바람직하다.
절연막(651)은 기판(640)과 도전막(674)을 전기적으로 분리하는 기능을 갖는다.
절연막(652)은 산화물을 포함하는 것이 바람직하다. 특히, 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 포함하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막으로부터는 가열에 의하여 일부의 산소가 이탈된다. 절연막(652)으로부터 이탈된 산소는 산화물 반도체인 반도체(660)에 공급되며, 산화물 반도체 중의 산소 결손을 저감할 수 있다. 그 결과, 트랜지스터의 전기 특성의 변동을 억제하여 신뢰성을 높일 수 있다.
화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물막은 예를 들어 TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, 이 TDS 분석 시에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위인 것이 바람직하다.
절연막(656)은 절연막(652)에 포함되는 산소가 도전막(674)에 포함되는 금속과 결합하여, 절연막(652)에 포함되는 산소가 저감되는 것을 방지하는 기능을 갖는다.
절연막(654)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(654)을 제공함으로써, 산소가 반도체(660)로부터 외부로 확산되거나, 수소나 물 등이 외부로부터 반도체(660)에 침입하는 것을 방지할 수 있다.
<<반도체의 설명>>
다음에, 반도체(661), 반도체(662), 반도체(663) 등에 적용 가능한 반도체에 대하여 설명한다.
트랜지스터(600)는 오프 상태일 때 소스와 드레인 사이를 흐르는 전류(오프 전류)가 작은 것이 바람직하다. 여기서 오프 전류가 작다는 것은, 실온에서 소스와 드레인 사이의 전압을 10V로 한 경우에 채널 폭 1㎛당 정규화된 오프 전류가 10×10-21A 이하인 것을 말한다. 이와 같이 오프 전류가 작은 트랜지스터로서는 반도체에 산화물 반도체를 포함하는 트랜지스터를 들 수 있다.
반도체(662)는 예를 들어 인듐(In)을 포함하는 산화물 반도체이다. 반도체(662)는 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(662)는 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄(Al), 갈륨(Ga), 이트륨(Y), 또는 주석(Sn) 등으로 하는 것이 바람직하다. 원소 M에 적용할 수 있는 다른 원소로서는, 붕소(B), 실리콘(Si), 타이타늄(Ti), 철(Fe), 니켈(Ni), 저마늄(Ge), 지르코늄(Zr), 몰리브데넘(Mo), 란타넘(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 텅스텐(W) 등을 들 수 있다. 다만, 원소 M으로서 상술한 복수의 원소를 조합할 수 있는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은 예를 들어 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(662)는 아연(Zn)을 포함하면 바람직하다. 산화물 반도체는 아연을 포함하면 결정화되기 쉬워지는 경우가 있다.
다만, 반도체(662)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체(662)는 예를 들어 아연 주석 산화물이나 갈륨 주석 산화물 등, 인듐을 포함하지 않으며, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이어도 좋다.
반도체(662)로서는 예를 들어 에너지 갭이 큰 산화물을 사용한다. 반도체(662)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
반도체(662)는 후술하는 CAAC-OS막을 사용하는 것이 바람직하다.
예를 들어, 반도체(661) 및 반도체(663)는, 반도체(662)를 구성하는 산소 이외의 원소 1종 이상 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체(662)를 구성하는 산소 이외의 원소 1종 이상 또는 2종 이상으로 반도체(661) 및 반도체(663)가 구성되기 때문에, 반도체(661)와 반도체(662)의 계면, 및 반도체(662)와 반도체(663)의 계면에서 계면 준위가 형성되기 어렵다.
또한, 반도체(661)가 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우에, 바람직하게는 In이 50atomic% 미만이고 M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만이고 M이 75atomic%보다 높은 것으로 한다. 반도체(661)를 스퍼터링법에 의하여 성막하는 경우, 상술한 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:3:2가 바람직하다.
또한, 반도체(662)가 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우에, 바람직하게는 In이 25atomic%보다 높고 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic%보다 높고 M이 66atomic% 미만인 것으로 한다. 반도체(662)를 스퍼터링법에 의하여 성막하는 경우, 상술한 조성을 만족시키는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 특히, 스퍼터링 타깃으로서 원자수비가 In:Ga:Zn=4:2:4.1인 것을 사용하는 경우, 성막되는 반도체(662)의 원자수비는 In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 반도체(663)가 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우에, 바람직하게는 In이 50atomic% 미만이고 M이 50atomic%보다 높고, 더 바람직하게는 In이 25atomic% 미만이고 M이 75atomic%보다 높은 것으로 한다. 또한, 반도체(663)는 반도체(661)와 같은 종류의 산화물을 사용하여도 좋다. 다만, 반도체(661) 및/또는 반도체(663)가 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 반도체(661) 및/또는 반도체(663)가 산화 갈륨이어도 좋다.
다음에, 반도체(661)와 반도체(662)와 반도체(663)의 적층에 의하여 구성되는 반도체(660)의 기능 및 그 효과에 대하여 도 10의 (B)에 도시된 에너지 밴드도를 사용하여 설명한다. 도 10의 (A)는 도 9의 (B)에 도시된 트랜지스터(600)의 채널 부분을 확대한 도면이고, 도 10의 (B)는 도 10의 (A)의 A1-A2의 쇄선으로 나타낸 부위의 에너지 밴드 구조를 도시한 것이며, 트랜지스터(600)의 채널 형성 영역의 에너지 밴드 구조를 도시한 것이다.
도 10의 (B) 중, Ec652, Ec661, Ec662, Ec663, Ec653은 각각 절연막(652), 반도체(661), 반도체(662), 반도체(663), 절연막(653)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공 준위와 전도대 하단의 에너지의 차이('전자 친화력'이라고도 함)는 진공 준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은 분광 엘립소미터를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다.
절연막(652) 및 절연막(653)은 절연체이기 때문에, Ec653과 Ec652는 Ec661, Ec662, 및 Ec663보다 진공 준위에 가깝다(전자 친화력이 작다).
반도체(662)에는 반도체(661) 및 반도체(663)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체(662)로서, 반도체(661) 및 반도체(663)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이이다.
또한, 인듐 갈륨 산화물은 작은 전자 친화력 및 높은 산소 블로킹성을 갖는다. 따라서, 반도체(663)는 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
이 때, 게이트 전압을 인가하면, 반도체(661), 반도체(662), 반도체(663) 중 전자 친화력이 큰 반도체(662)에 채널이 형성된다.
여기서, 반도체(661)와 반도체(662) 사이에는 반도체(661)와 반도체(662)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체(662)와 반도체(663) 사이에는 반도체(662)와 반도체(663)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮다. 그러므로, 반도체(661)와 반도체(662)와 반도체(663)의 적층체는 각 계면 근방에서, 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조가 된다.
이 때, 전자는 반도체(661) 내 및 반도체(663) 내가 아닌 반도체(662) 내를 주로 이동한다. 상술한 바와 같이, 반도체(661) 및 반도체(662)의 계면의 계면 준위 밀도, 반도체(662)와 반도체(663)의 계면의 계면 준위 밀도를 낮게 함으로써, 반도체(662) 내에서 전자의 이동이 저해되는 일이 적어져, 트랜지스터의 온 전류를 높게 할 수 있다.
전자의 이동을 저해하는 요인을 저감할수록 트랜지스터의 온 전류를 높게 할 수 있다. 예를 들어, 전자 이동을 저해하는 요인이 없는 경우에는 효율적으로 전자가 이동하는 것으로 추정된다. 전자의 이동은 예를 들어 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어, 반도체(662)의 상면 또는 하면(피형성면, 여기서는 반도체(661))의, 1㎛×1㎛의 범위에서의 제곱 평균 제곱근(RMS: Root Mean Square) 거칠기를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에서의 평균 면 거칠기(Ra이라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에서의 최대 고저차(P-V라고도 함)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 시스템 SPA-500(SII Nano Technology Inc.제조) 등을 사용하여 측정할 수 있다.
또는, 예를 들어 채널이 형성되는 영역 중의 결함 준위 밀도가 높은 경우에도 전자의 이동은 저해된다.
예를 들어, 반도체(662)가 산소 결손(Vo라고도 표기함)을 갖는 경우, 산소 결손의 위치에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하에서는 산소 결손의 위치에 수소가 들어간 상태를 VoH라고 표기하는 경우가 있다. VoH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류 저하의 요인이 된다. 또한, 산소 결손의 위치는 수소가 들어가는 것보다 산소가 들어가는 것이 더 안정된다. 따라서, 반도체(662) 중의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높게 할 수 있는 경우가 있다.
예를 들어, 반도체(662) 중 어느 깊이 또는 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하로 한다.
반도체(662)의 산소 결손을 저감하기 위하여, 예를 들어 절연막(652)에 포함되는 과잉 산소를 반도체(661)를 통하여 반도체(662)까지 이동시키는 방법 등이 있다. 이 경우, 반도체(661)는 산소 투과성을 갖는 층(산소를 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(662) 전체에 채널이 형성된다. 따라서, 반도체(662)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(662)가 두꺼울수록 트랜지스터의 온 전류를 높게 할 수 있다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 반도체(663)의 두께는 작을수록 바람직하다. 반도체(663)는 예를 들어 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하의 영역을 가지면 좋다. 한편, 반도체(663)는 채널이 형성되는 반도체(662)에, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 침입하지 않도록 블로킹하는 기능을 갖는다. 따라서, 반도체(663)는 어느 정도의 두께를 갖는 것이 바람직하다. 반도체(663)는 예를 들어 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 두께의 영역을 가지면 좋다. 또한, 반도체(663)는 절연막(652) 등으로부터 방출되는 산소가 외부로 확산되는 것을 억제하기 위하여, 산소를 블로킹하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 반도체(661)는 두껍고 반도체(663)는 얇은 것이 바람직하다. 반도체(661)는 예를 들어 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 가지면 좋다. 반도체(661)의 두께를 두껍게 함으로써, 인접하는 절연체와 반도체(661)의 계면으로부터, 채널이 형성되는 반도체(662)까지의 거리를 멀게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있으므로, 반도체(661)는 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 가지면 좋다.
예를 들어, 반도체(662)와 반도체(661) 사이에, SIMS에 의하여 측정하였을 때의 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다. 또한, 반도체(662)와 반도체(663) 사이에, SIMS에 의하여 측정하였을 때의 실리콘 농도가 1×1016atoms/cm3 이상 1×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 미만, 더 바람직하게는 1×1016atoms/cm3 이상 2×1018atoms/cm3 미만인 영역을 갖는다.
또한, 반도체(662)의 수소 농도를 저감하기 위하여, 반도체(661) 및 반도체(663)의 수소 농도를 저감하면 바람직하다. 반도체(661) 및 반도체(663)는 SIMS에 의하여 측정하였을 때의 수소 농도가 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이상 5×1019atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1019atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하인 영역을 갖는다. 또한, 반도체(662)의 질소 농도를 저감하기 위하여, 반도체(661) 및 반도체(663)의 질소 농도를 저감하면 바람직하다. 반도체(661) 및 반도체(663)는 SIMS에 의하여 측정하였을 때의 질소 농도가 1×1016atoms/cm3 이상 5×1019atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 이상 5×1018atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이상 1×1018atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이상 5×1017atoms/cm3 이하인 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 반도체(661) 또는 반도체(663)가 없는 2층 구조로 하여도 좋다. 또는, 반도체(661) 위 또는 아래, 또는 반도체(663) 위 또는 아래에 반도체(661), 반도체(662), 및 반도체(663)로서 예시한 반도체 중 어느 하나를 포함하는 4층 구조로 하여도 좋다. 또는, 반도체(661)의 위, 반도체(661)의 아래, 반도체(663)의 위, 및 반도체(663)의 아래 중 어느 두 군데 이상에 반도체(661), 반도체(662), 및 반도체(663)로서 예시한 반도체 중 어느 하나를 포함하는 n층 구조(n은 5 이상의 정수)로 하여도 좋다.
<트랜지스터의 구성예 2>
도 9에 도시된 트랜지스터(600)는 도전막(673)을 에칭으로 형성할 때에 반도체(663) 및 절연막(653)을 동시에 에칭하여도 좋다. 그 일례를 도 11에 도시하였다.
도 11은, 도 9의 (B)에서 도전막(673) 아래에만 반도체(663) 및 절연막(653)이 존재하는 경우를 도시한 것이다.
<트랜지스터의 구성예 3>
도 9에 도시된 트랜지스터(600)는 도전막(671) 및 도전막(672)이 반도체(661)의 측면 및 반도체(662)의 측면과 접하여도 좋다. 그 일례를 도 12에 도시하였다.
도 12는, 도 9의 (B)에서 도전막(671) 및 도전막(672)이 반도체(661)의 측면 및 반도체(662)의 측면과 접하는 경우를 도시한 것이다.
<트랜지스터의 구성예 4>
도 9에 도시된 트랜지스터(600)에서는 도전막(671)이 도전막(671a)과 도전막(671b)의 적층 구조이어도 좋다. 또한, 도전막(672)이 도전막(672a)과 도전막(672b)의 적층 구조이어도 좋다. 그 일례를 도 13에 도시하였다.
도 13은, 도 9의 (B)에서 도전막(671)이 도전막(671a)과 도전막(671b)의 적층 구조이고, 도전막(672)이 도전막(672a)과 도전막(672b)의 적층 구조인 경우를 도시한 것이다.
도전막(671b) 및 도전막(672b)에는 예를 들어 투명 도전체, 산화물 반도체, 질화물 반도체, 또는 산화질화물 반도체를 사용하면 좋다. 도전막(671b) 및 도전막(672b)으로서는 예를 들어, 인듐과 주석과 산소를 포함하는 막, 인듐과 아연을 포함하는 막, 인듐과 텅스텐과 아연을 포함하는 막, 주석과 아연을 포함하는 막, 아연과 갈륨을 포함하는 막, 아연과 알루미늄을 포함하는 막, 아연과 불소를 포함하는 막, 아연과 붕소를 포함하는 막, 주석과 안티모니를 포함하는 막, 주석과 불소를 포함하는 막, 또는 타이타늄과 나이오븀을 포함하는 막 등을 사용하면 좋다. 또는, 이들 막이 수소, 탄소, 질소, 실리콘, 저마늄, 또는 아르곤을 포함하여도 좋다.
도전막(671b) 및 도전막(672b)은 가시광선을 투과시키는 성질을 가져도 좋다. 또는, 도전막(671b) 및 도전막(672b)은 가시광선, 자외선, 적외선, 또는 X선을 반사 또는 흡수하여 투과시키지 않는 성질을 가져도 좋다. 이와 같은 성질을 가짐으로써, 미광(迷光)으로 인한 트랜지스터의 전기 특성 변동을 억제할 수 있는 경우가 있다.
또한, 도전막(671b) 및 도전막(672b)으로서는 반도체(662) 등과의 사이에 쇼트 키 장벽을 형성하지 않는 층을 사용하면 바람직한 경우가 있다. 이로써, 트랜지스터의 온 특성을 향상시킬 수 있다.
도전막(671a) 및 도전막(672a)으로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐 중 하나 이상을 포함하는 도전체를 단층으로 또는 적층하여 사용하면 좋다. 예를 들어 합금막이나 화합물막이어도 좋고, 알루미늄을 포함하는 도전체, 구리와 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐과 주석과 산소를 포함하는 도전체, 타이타늄과 질소를 포함하는 도전체 등을 사용하여도 좋다.
또한, 도전막(671b) 및 도전막(672b)은 도전막(671a) 및 도전막(672a)보다 저항이 높은 막을 사용하면 바람직한 경우가 있다. 또한, 도전막(671b) 및 도전막(672b)은 트랜지스터의 채널보다 저항이 낮은 막을 사용하면 바람직한 경우가 있다. 예를 들어, 도전막(671b) 및 도전막(672b)의 저항률을 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하로 하면 좋다. 도전막(671b) 및 도전막(672b)의 저항률을 상기 범위로 함으로써, 채널과 드레인의 경계부에 있어서의 전계 집중을 완화할 수 있다. 그러므로, 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 또한, 드레인으로부터 발생하는 전계에 기인한 펀치스루 전류를 저감할 수 있다. 그러므로, 채널 길이가 짧은 트랜지스터에서도, 포화 특성을 양호하게 할 수 있다. 또한, 소스와 드레인이 교체되지 않는 회로 구성이면, 도전막(671b) 및 도전막(672b) 중 어느 한쪽만(예를 들어, 드레인 측)을 배치하는 것이 더 바람직한 경우가 있다.
<트랜지스터의 제작 방법>
이하에서는 도 9에 도시된 트랜지스터(600)의 제작 방법에 대하여 도 14 및 도 15를 사용하여 설명한다. 또한, 도 14 및 도 15의 왼쪽에는 트랜지스터의 채널 길이 방향의 단면도(도 9의 (A)의 일점 쇄선 Y1-Y2 방향의 단면도)를 도시하고, 도 14 및 도 15의 오른쪽에는 트랜지스터의 채널 폭 방향의 단면도(도 9의 (A)의 일점 쇄선 X1-X2 방향의 단면도)를 도시하였다.
우선, 기판(640) 위에 절연막(651a)을 성막하고, 도전막(674)을 형성한 후에 절연막(651b)을 성막한다(도 14의 (A) 참조).
기판(640)으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등을 들 수 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등으로 이루어지는 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 갈륨 비소, 인듐 인, 산화 아연, 산화 갈륨으로 이루어지는 화합물 반도체 기판 등을 들 수 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 포함하는 반도체 기판(예를 들어 SOI(Silicon On Insulator) 기판) 등을 들 수 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등을 들 수 있다. 또는, 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등을 들 수 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등을 들 수 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등을 들 수 있다.
또한, 기판(640)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후에 트랜지스터를 박리하고, 가요성 기판인 기판(640)으로 전치하는 방법도 있다. 이 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(640)으로서 섬유가 포함된 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 또한, 기판(640)이 신축성을 가져도 좋다. 또한, 기판(640)을 접거나 당기는 동작을 멈췄을 때에 원래 형상으로 돌아가는 성질을 가져도 좋다. 또는, 원래 형상으로 돌아가지 않는 성질을 가져도 좋다. 기판(640)의 두께는 예를 들어, 5㎛ 이상 700㎛ 이하, 바람직하게는 10㎛ 이상 500㎛ 이하, 더 바람직하게는 15㎛ 이상 300㎛ 이하로 한다. 기판(640)을 얇게 하면 반도체 장치를 경량화할 수 있다. 또한, 기판(640)을 얇게 함으로써, 유리 등을 사용한 경우에도, 신축성을 가지거나, 접거나 당기는 동작을 멈췄을 때에 원래 형상으로 돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판(640) 위의 반도체 장치에 가해지는 충격 등을 완화시킬 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(640)으로서는 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(640)은 선팽창률이 낮을수록 환경에 따른 변형이 억제되어 바람직하다. 가요성 기판인 기판(640)에는 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등을 들 수 있다. 특히, 아라미드는 선팽창률이 낮기 때문에 가요성 기판인 기판(640)으로서 적합하다.
절연막(651a) 및 절연막(651b)에 사용되는 재료로서, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 또는 질화산화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용할 수 있다. 또한, 본 명세서에서, 산화질화물이란 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물이란 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 절연막(651a) 및 절연막(651b)으로서, TEOS(tetraethyl orthosilicate) 또는 실레인 등과, 산소 또는 아산화 질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용하여도 좋다.
절연막(651a) 및 절연막(651b)은 스퍼터링법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic CVD)법, PECVD(Plasma Enhanced CVD)법 등을 포함함), MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등에 의하여 성막하여도 좋다. 특히, 이들 절연막을 CVD법, 바람직하게는 PECVD법에 의하여 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마로 인한 대미지를 저감하기 위해서는, 열 CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
또한, 기판(640)에 반도체 기판을 사용한 경우에는 열산화막을 사용하여 절연막(651a)을 형성하여도 좋다.
도전막(674)은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체나 합금, 또는 이들 중 어느 것을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료를 사용하여 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
도전막(674)은, 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등에 의하여 형성할 수 있다.
다음에, 절연막(651b)의 표면을 CMP(Chemical Mechanical Polishing)법에 의하여 평탄화한다(도 14의 (B) 참조).
또한, 절연막(651b)으로서 평탄화막을 사용하여도 좋다. 그 경우는, 반드시 CMP법 등으로 평탄화하지 않아도 된다. 평탄화막의 형성에는, 예를 들어 상압 CVD법이나, 도포법 등을 사용할 수 있다. 상압 CVD법에 의하여 형성할 수 있는 막으로서는 예를 들어, BPSG(Boron Phosphorus Silicate Glass) 등을 들 수 있다. 또한, 도포법에 의하여 형성할 수 있는 막으로서는 예를 들어, HSQ(hydrogen silsesquioxane) 등을 들 수 있다.
또한, 이하에서는, 절연막(651a) 및 절연막(651b)을 합쳐서 절연막(651)이라고 기재하기로 한다.
다음에, 절연막(656), 절연막(652), 반도체(661), 및 반도체(662)를 성막한다(도 14의 (C) 참조).
절연막(656) 및 절연막(652)은 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 성막하여도 좋다.
절연막(656)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 것이 바람직하다. 절연막(656)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 들 수 있다. 또한, 질화물 절연막 대신에 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막에는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다.
절연막(652)은 반도체(660)에 산소를 공급할 수 있는 산화물을 포함하는 것이 바람직하다. 예를 들어 절연막(652)에는, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등의 금속 산화물을 사용할 수도 있다.
절연막(652)에 산소를 과잉으로 포함시키기 위해서는, 예를 들어 산소 분위기에서 절연막(652)을 성막하면 좋다. 또는, 성막 후의 절연막(652)에 산소를 도입하여 산소를 과잉으로 포함하는 영역을 형성하여도 좋고, 양쪽 수단을 조합하여도 좋다.
예를 들어, 성막 후의 절연막(652)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 포함하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화 탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
또한, 절연막(652)을 성막한 후, 그 상면의 평탄성을 높이기 위하여 CMP법 등을 사용한 평탄화 처리를 수행하여도 좋다.
반도체(661) 및 반도체(662)는 대기에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 반도체(661) 및 반도체(662)는 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, PLD법, 또는 ALD법 등에 의하여 성막하면 좋다.
반도체(661) 및 반도체(662)에 사용할 수 있는 재료는 도 9의 반도체(661) 및 반도체(662)에 대한 기재를 참조하면 좋다.
또한, 반도체(661) 및 반도체(662)로서, In-Ga-Zn 산화물층을 MOCVD법에 의하여 성막하는 경우, 원료 가스로서 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연 등을 사용하면 좋다. 또한, 상기 원료 가스의 조합에 한정되지 않고, 트라이메틸인듐 대신 트라이에틸인듐 등을 사용하여도 좋다. 또한, 트라이메틸갈륨 대신 트라이에틸갈륨 등을 사용하여도 좋다. 또한, 다이메틸아연 대신 다이에틸아연 등을 사용하여도 좋다.
여기서, 반도체(661)를 형성한 후에, 반도체(661)에 산소를 도입하여도 좋다. 예를 들어, 성막 후의 반도체(661)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 포함하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화 탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
반도체(661) 및 반도체(662)를 성막한 후에 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 수행하면 좋다. 또한, 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 가열 처리는, 반도체막을 성막한 직후에 수행하여도 좋고, 반도체막을 가공하여 섬 형상의 반도체(661) 및 반도체(662)를 형성한 후에 수행하여도 좋다. 가열 처리에 의하여, 절연막(652)이나 산화물막으로부터 반도체에 산소가 공급되어, 반도체 중의 산소 결손을 저감할 수 있다.
다음에, 레지스트 마스크를 형성하고, 불필요한 부분을 에칭에 의하여 제거한다. 그 후 레지스트 마스크를 제거하여, 섬 형상의 반도체(661) 및 섬 형상의 반도체(662)의 적층 구조를 형성할 수 있다(도 14의 (D) 참조). 또한, 반도체막 에칭 시에, 절연막(652)의 일부가 에칭되어, 반도체(661) 및 반도체(662)로 피복되어 있지 않은 영역에 있어서의 절연막(652)이 박막화되는 경우가 있다. 따라서, 상기 에칭에 의하여 절연막(652)이 소실되지 않도록, 미리 두껍게 형성해 두는 것이 바람직하다.
또한, 반도체막의 에칭 조건에 따라서는, 레지스트가 에칭 시에 소실되는 경우가 있기 때문에, 에칭에 대한 내성이 높은 재료, 예를 들어 무기막 또는 금속막으로 이루어지는 소위 하드 마스크를 사용하여도 좋다. 여기서, 하드 마스크(678)로서 도전막을 사용하는 예를 기재한다. 하드 마스크(678)를 사용하여 반도체막을 가공하여 반도체(661) 및 반도체(662)를 형성한다(도 14의 (E) 참조).
하드 마스크(678)는 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료로 이루어지는 단체나 합금, 또는 이들 중 어느 것을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료를 사용하여 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈가 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 하드 마스크(678)에는 산화 이리듐, 산화 루테늄, 스트론튬루테네이트 등, 귀금속을 포함하는 도전성 산화물을 사용하는 것이 바람직하다. 이들 도전성 산화물은 산화물 반도체와 접하여도 산화물 반도체로부터 산소를 빼앗는 일이 적고 산화물 반도체의 산소 결손이 형성되기 어렵다.
하드 마스크(678)는 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등에 의하여 형성할 수 있다.
다음에, 레지스트 마스크를 형성하고, 에칭에 의하여 하드 마스크(678)를 도전막(671) 및 도전막(672)으로 가공한다(도 15의 (A) 참조). 여기서, 하드 마스크(678) 에칭 시에, 반도체(662)나 절연막(652)의 상부의 일부가 에칭되어, 도전막(671) 및 도전막(672)과 중첩되지 않는 부분이 박막화되는 경우가 있다. 따라서, 에칭되는 깊이를 고려하여 반도체(662)를 미리 두껍게 형성해 두는 것이 바람직하다.
다음에, 반도체(663) 및 절연막(653)을 성막한다. 그 후, 레지스트 마스크를 형성하고, 에칭에 의하여 가공하고 나서 레지스트 마스크를 제거한다(도 15의 (B) 참조).
이어서 도전막(673)을 성막하고 그 후에 레지스트 마스크를 형성하고, 에칭에 의하여 도전막(673)을 가공하고 나서 레지스트 마스크를 제거하여 게이트 전극을 형성한다(도 15의 (C) 참조).
반도체(663), 절연막(653), 및 도전막(673)은 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, PLD법, 또는 ALD법 등에 의하여 성막하면 좋다. 특히, CVD법, 바람직하게는 PECVD법에 의하여 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마로 인한 대미지를 저감하기 위해서는, 열 CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
반도체(663) 및 절연막(653)은 도전막(673) 형성 후에 에칭하여도 좋다. 에칭은 예를 들어 레지스트 마스크를 사용하여 수행하면 좋다. 또는, 형성한 도전막(673)을 마스크로 하여 절연막(653) 및 반도체(663)를 에칭하여도 좋다.
또한, 반도체(663)를 형성한 후에 반도체(663)에 산소를 도입하여도 좋다. 예를 들어, 성막 후의 반도체(663)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 포함하는 영역을 형성한다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화 질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 좋다. 또는, 수소 등을 포함시켜도 좋다. 예를 들어, 이산화 탄소, 수소 및 아르곤의 혼합 가스를 사용하면 좋다.
반도체(663)에 사용할 수 있는 재료는 도 9의 반도체(663)에 대한 기재를 참조하면 좋다.
절연막(653)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연막(653)은 상술한 재료의 적층이어도 좋다. 또한, 절연막(653)은 란타넘(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하여도 좋다.
또한, 절연막(653)의 적층 구조의 일례에 대하여 설명한다. 절연막(653)은 예를 들어 산소, 질소, 실리콘, 하프늄 등을 포함한다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄은 산화 실리콘이나 산화질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 하프늄을 사용하면, 산화 실리콘을 사용한 경우에 비하여 절연막(653)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다.
다음에, 절연막(654)을 형성한다. 절연막(654)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 블로킹할 수 있는 기능을 갖는다. 절연막(654)은 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성할 수 있다. 특히, 이 절연막을 CVD법, 바람직하게는 PECVD법에 의하여 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마로 인한 대미지를 저감하기 위해서는, 열 CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
절연막(654)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등에 대한 블로킹 효과를 갖는 것이 바람직하다. 절연막(654)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 들 수 있다. 또한, 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 산화물 절연막을 질화물 절연막 대신에 제공하여도 좋다. 산화물 절연막에는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다.
산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 블로킹 효과가 높으므로 절연막(654)에 적용하는 것이 바람직하다. 또한, 산화 알루미늄막에 포함되는 산소를 반도체(660)에 확산시킬 수도 있다.
절연막(654) 성막 후에 가열 처리를 수행하는 것이 바람직하다. 이 가열 처리에 의하여, 절연막(652) 등으로부터 반도체(660)에 산소를 공급하여 반도체(660) 중의 산소 결손을 저감할 수 있다. 또한, 이 때 절연막(652)으로부터 이탈된 산소는 절연막(656) 및 절연막(654)에 의하여 블로킹되므로, 산소를 효과적으로 가둘 수 있다. 그러므로, 반도체(660)에 공급될 수 있는 산소의 양을 증대시킬 수 있어, 반도체(660) 중의 산소 결손을 효과적으로 저감할 수 있다.
다음에, 절연막(655)을 형성한다. 절연막(655)은 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등에 의하여 형성할 수 있다. 특히, CVD법, 바람직하게는 PECVD법에 의하여 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마로 인한 대미지를 저감하기 위해서는, 열 CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다. 또한 절연막(655)으로서 유기 수지 등의 유기 절연 재료를 사용하는 경우에는, 스핀 코팅법 등의 도포법에 의하여 형성하여도 좋다. 또한, 절연막(655)을 형성한 후에 그 상면에 평탄화 처리를 수행하는 것이 바람직하다.
절연막(655)에는 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등에서 선택된 1종 이상을 포함하는 절연체를 사용할 수 있다. 또한, 절연막(655)에는 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다. 또한 절연막(655)은 상술한 재료의 적층이어도 좋다.
본 실시형태에서 기재된 구성, 방법 등은 다른 실시형태에 기재되어 있는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터를 사용할 수 있으며 실시형태 2에서 설명한 기억 장치를 포함한 CPU에 대하여 설명한다.
도 16은 상술한 실시형태에서 설명한 트랜지스터를 적어도 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다.
도 16에 도시된 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic Logic Unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록이 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 구비한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 16에 도시된 CPU는 그 구성이 간략화되어 도시된 일례에 불과하고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어, 도 16에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 이 코어를 복수로 포함하며 각각의 코어가 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호를 바탕으로 내부 클럭 신호를 생성하는 내부 클럭 생성부를 구비하며, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 16에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서, 실시형태 1에 제시된 트랜지스터, 또는 실시형태 2에 제시된 기억 장치를 사용할 수 있다.
도 16에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터 재기록이 실시되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압 공급을 정지할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재되어 있는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 발명의 일 형태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 17에 도시하였다.
도 17의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 구비한다. 또한, 도 17의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(903)와 표시부(904))를 구비하지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 17의 (B)는 휴대 전화기이며, 하우징(911), 표시부(916), 조작 버튼(914), 외부 접속 포트(913), 스피커(917), 마이크로폰(912) 등을 구비한다. 도 17의 (B)에 도시된 휴대 전화기는 손가락 등으로 표시부(916)를 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나 문자를 입력하는 등의 각종 조작은 표시부(916)를 손가락 등으로 터치함으로써 수행할 수 있다. 또한, 조작 버튼(914)을 조작함으로써, 전원 ON/OFF 동작이나, 표시부(916)에 표시되는 영상의 종류를 전환할 수 있다. 예를 들어 메일 작성 화면에서 메인 메뉴 화면으로 전환시킬 수 있다.
도 17의 (C)는 노트북 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 구비한다.
도 17의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 구비한다.
도 17의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 구비한다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 연결되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경할 수 있다. 표시부(943)에 표시되는 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다.
도 17의 (F)는 자동차이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 구비한다.
또한, 본 실시형태는 본 명세서에 기재되어 있는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있는 RF 태그의 사용예에 대하여 도 18을 사용하여 설명한다. RF 태그의 용도는 다방면에 걸치며, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 18의 (A) 참조)), 기록 매체(DVD나 비디오 테이프 등(도 18의 (B) 참조)), 포장용 용기류(포장지나 병 등(도 18의 (C) 참조)), 탈 것들(자전거 등(도 18의 (D) 참조)), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 다는 태그(도 18의 (E) 및 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 부착시키거나 내장시켜 물품에 고정한다. 예를 들어, 책의 경우 종이에 내장시키고, 유기 수지로 이루어지는 패키지의 경우 상기 유기 수지에 내장시켜, 각 물품에 고정한다. 본 발명의 일 형태에 따른 RF 태그(4000)는 소형, 박형, 경량이기 때문에, 물품에 고정된 후에도 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것들에도, 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RF 태그를 본 실시형태에서 제시한 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함한 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 할 수 있다. 또한, 전력이 차단된 상태에서도 매우 오랫동안 정보를 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 사용할 수 있다.
다음에, 본 발명의 일 형태에 따른 반도체 장치를 구비할 수 있는 표시 장치의 사용예에 대하여 설명한다. 일례로서 표시 장치는 화소를 갖는다. 화소는 예를 들어, 트랜지스터나 표시 소자를 갖는다. 또는, 표시 장치는 화소를 구동하는 구동 회로를 갖는다. 구동 회로는 예를 들어 트랜지스터를 갖는다. 이들 트랜지스터로서는 다른 실시형태에서 제시한 트랜지스터를 채용할 수 있다.
예를 들어, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치에는 다양한 형태를 사용하거나 다양한 소자가 제공될 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예를 들어, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(Grating Light Valve), PDP(Plasma Display Panel), MEMS(Micro Electro Mechanical Systems)를 사용한 표시 소자, DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록 상표), IMOD(interferometric modulator display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중 적어도 하나를 갖는다. 이들 외에도 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화되는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(電子粉流體, Electronic Liquid Powder(등록상표)), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 전부가 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 전부가 알루미늄, 은 등을 갖도록 하면 좋다. 또한 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감시킬 수 있다. 또한, LED를 사용하는 경우, LED의 전극이나 질화물 반도체 아래에 그래핀이나 그래파이트를 제공하여도 좋다. 그래핀이나 그래파이트는 복수 층을 중첩시켜 다층막으로 하여도 좋다. 이와 같이 그래핀이나 그래파이트를 제공함으로써, 그 위에, 질화물 반도체, 예를 들어 결정을 갖는 n형 GaN 반도체층 등을 용이하게 성막할 수 있다. 또한, 이 n형 GaN 반도체층 위에 결정을 갖는 p형 GaN 반도체층 등을 제공하여 LED를 구성할 수 있다. 또한, 그래핀이나 그래파이트와, 결정을 갖는 n형 GaN 반도체층 사이에 AlN층을 제공하여도 좋다. 또한, LED가 갖는 GaN 반도체층은 MOCVD로 성막하여도 좋다. 다만, 그래핀을 제공함으로써, LED가 갖는 GaN 반도체층은 스퍼터링법에 의하여 성막할 수도 있다.
또한, 본 실시형태는 본 명세서에 기재되어 있는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 명세서 중에 기재되어 있는 산화물 반도체 트랜지스터에 적용 가능한 산화물 반도체의 결정 구조에 대하여 설명한다.
본 명세서에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에 있어서 삼방정 또는 능면체정(rhombohedral crystal)은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나뉜다. 또는, 산화물 반도체는 예를 들어, 결정성 산화물 반도체와 비정질 산화물 반도체로 나뉜다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 결정부가 확인된다. 그러나, 고분해능 TEM 이미지에서도 명확한 결정부들의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막에서는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면을 관찰한 고분해능 TEM 이미지에서는 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면을 관찰한 고분해능 TEM 이미지에서는 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법으로 해석하면 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되어 있음을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물이란 수소, 탄소, 실리콘, 전이 금속(transition metal) 원소 등, 산화물 반도체막의 주성분 이외의 원소를 말한다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 음이 되는 특성(노멀리 온이라고도 함)이 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, 고분해능 TEM 이미지에서 결정립계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS막과 비정질 산화물 반도체막을 구별하지 못하는 경우가 있다. 예를 들어, 결정부보다 큰 직경을 갖는 X선을 이용하는 XRD 장치에 의하여 out-of-plane법으로 nc-OS막의 구조를 해석하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 큰 프로브 직경(예를 들어, 50nm 이상)을 갖는 전자 빔을 이용하여 관찰한 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에는 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 결정부의 크기와 가깝거나 결정부보다 작은 전자 빔을 이용하여 관찰한 nc-OS막의 나노빔 전자 회절 패턴에는 스폿이 관측된다. 또한, nc-OS막의 나노빔 전자 회절 패턴에는, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, nc-OS막의 나노빔 전자 회절 패턴에는 고리 형상의 영역에 복수의 스폿이 관측되는 경우도 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 내에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부가 확인되지 않는다.
XRD 장치를 이용하여 비정질 산화물 반도체막의 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막의 전자 회절 패턴에는 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절 패턴에는 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에는 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역이 있다. a-like OS막은 TEM에 의한 관찰 정도의 미량의 전자 조사에 의하여 결정화가 일어나, 결정부가 성장되는 경우가 있다. 한편, 양질의 nc-OS막에서는 TEM에 의한 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 일어나지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지에서 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층들 사이에 2층의 Ga-Zn-O층을 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는 각 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조에 따라 밀도가 다른 경우가 있다. 예를 들어, 어느 산화물 반도체막의 조성을 알면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체막의 밀도와 비교함으로써, 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체막의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들어 단결정 산화물 반도체막의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정 산화물 반도체막의 밀도에 대하여 밀도가 78% 미만인 산화물 반도체막은 성막 자체가 곤란하다.
상기에 대하여 구체적인 예를 들어 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에 있어서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정을 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 이용하여 산출하면 좋다. 다만, 밀도를 산출할 때는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종류 이상을 갖는 적층막이어도 좋다.
또한, 본 실시형태는 본 명세서에 기재되어 있는 다른 실시형태와 적절히 조합할 수 있다.
M0: 트랜지스터
M1: 트랜지스터
M2: 트랜지스터
M3: 트랜지스터
100: 회로
110: 메모리 셀
112: 트랜지스터
114: 용량 소자
120: 기억 장치
130: 메모리 셀
131: 용량 소자
140: 기억 장치
150: 레지스터 회로
151: 인버터
152: 인버터
153: 플립플롭 회로
154: 용량 소자
170: 화소
171: 용량 소자
172: 표시 소자
180: 표시 장치
600: 트랜지스터
640: 기판
651: 절연막
651a: 절연막
651b: 절연막
652: 절연막
653: 절연막
654: 절연막
655: 절연막
656: 절연막
660: 반도체
661: 반도체
662: 반도체
663: 반도체
671: 도전막
671a: 도전막
671b: 도전막
672: 도전막
672a: 도전막
672b: 도전막
673: 도전막
674: 도전막
678: 하드 마스크
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 마이크로폰
913: 외부 접속 포트
914: 조작 버튼
916: 표시부
917: 스피커
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
4000: RF 태그

Claims (17)

  1. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터와;
    제 1 게이트 및 제 2 게이트를 포함하는 제 4 트랜지스터와;
    용량 소자와;
    입력 단자를 포함하고,
    상기 제 1 트랜지스터의 게이트는 제 3 노드에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 입력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 제 2 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 노드에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 노드에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 3 노드에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 노드에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 3 노드에 전기적으로 접속되고,
    상기 용량 소자의 제 1 단자는 상기 제 3 노드에 전기적으로 접속되고,
    상기 제 2 게이트는 상기 제 3 노드에 전기적으로 접속되고,
    상기 제 1 게이트 및 상기 제 2 게이트는 반도체층을 개재하여 서로 중첩되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 제 3 게이트를 더 포함하고,
    상기 제 3 트랜지스터는 제 4 게이트를 더 포함하고,
    상기 제 2 트랜지스터는 제 5 게이트를 더 포함하고,
    상기 제 3 게이트, 상기 제 4 게이트, 및 상기 제 5 게이트는 상기 제 3 노드에 전기적으로 접속되는, 반도체 장치.
  3. 반도체 장치에 있어서,
    제 1 게이트 및 제 2 게이트를 포함하는 제 1 트랜지스터와;
    제 3 게이트 및 제 4 게이트를 포함하는 제 2 트랜지스터와;
    제 5 게이트 및 제 6 게이트를 포함하는 제 3 트랜지스터와;
    용량 소자와;
    입력 단자와;
    제 7 게이트 및 제 8 게이트를 포함하는 제 4 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 입력 단자에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제 3 게이트와 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 1 게이트, 상기 제 2 게이트, 상기 제 4 게이트, 상기 제 5 게이트, 상기 제 6 게이트, 상기 제 7 게이트, 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽, 및 상기 용량 소자의 제 1 단자는 서로 전기적으로 접속되는, 반도체 장치.
  4. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 제 1 게이트, 제 2 게이트, 및 채널 형성 영역을 포함하는 반도체층을 포함하고,
    상기 제 1 게이트 및 상기 제 2 게이트는 상기 반도체층을 개재하여 서로 중첩되고,
    상기 제 3 트랜지스터의 상기 제 2 게이트는 상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 게이트, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되는, 반도체 장치.
  5. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 제 1 게이트, 제 2 게이트, 및 채널 형성 영역을 포함하는 반도체층을 포함하고,
    상기 제 1 게이트 및 상기 제 2 게이트는 상기 반도체층을 개재하여 서로 중첩되고,
    상기 제 3 트랜지스터의 상기 제 2 게이트는 상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 게이트, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 제 2 게이트는 상기 제 2 트랜지스터의 제 2 게이트에 전기적으로 접속되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터는 제 1 게이트, 제 2 게이트, 및 채널 형성 영역을 포함하는 반도체층을 포함하고,
    상기 제 1 게이트 및 상기 제 2 게이트는 상기 반도체층을 개재하여 서로 중첩되고,
    상기 제 3 트랜지스터의 상기 제 2 게이트는 상기 제 1 트랜지스터의 게이트, 상기 제 2 트랜지스터의 게이트, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 한쪽의 채널 길이는 10nm 이상 1㎛ 미만인, 반도체 장치.
  7. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 게이트는 상기 제 1 트랜지스터의 제 1 게이트, 상기 제 2 트랜지스터의 제 1 게이트, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 게이트는 상기 제 2 트랜지스터의 제 2 게이트에 전기적으로 접속되는, 반도체 장치.
  8. 반도체 장치에 있어서,
    제 1 트랜지스터와;
    제 2 트랜지스터를 포함하고,
    노드는 상기 제 1 트랜지스터의 제 1 게이트, 상기 제 2 트랜지스터의 제 1 게이트, 및 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 게이트는 상기 제 2 트랜지스터의 제 2 게이트에 전기적으로 접속되는, 반도체 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각은 n채널형 트랜지스터인, 반도체 장치.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각은 채널에 산화물 반도체를 포함하는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 산화물 반도체는 인듐, 아연, 및 M(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 포함하는, 반도체 장치.
  12. 기억 장치에 있어서,
    제 1 항 내지 제 8 항 중 어느 한 항에 따른 반도체 장치와;
    기억 소자를 포함하는, 기억 장치.
  13. 레지스터 회로에 있어서,
    제 1 항 내지 제 8 항 중 어느 한 항에 따른 반도체 장치를 포함하는, 레지스터 회로.
  14. 표시 장치에 있어서,
    제 1 항 내지 제 8 항 중 어느 한 항에 따른 반도체 장치와;
    표시 소자를 포함하는, 표시 장치.
  15. 전자 기기에 있어서,
    제 1 항 내지 제 8 항 중 어느 한 항에 따른 반도체 장치와;
    마이크로폰, 스피커, 표시부, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  16. 삭제
  17. 삭제
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8947158B2 (en) * 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102613318B1 (ko) 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6858549B2 (ja) * 2015-12-28 2021-04-14 株式会社半導体エネルギー研究所 半導体装置、記憶装置
US10192871B2 (en) 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10685983B2 (en) 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
JP2018181890A (ja) * 2017-04-03 2018-11-15 株式会社半導体エネルギー研究所 半導体装置
JP7117322B2 (ja) 2017-12-06 2022-08-12 株式会社半導体エネルギー研究所 半導体装置
JP7160834B2 (ja) * 2017-12-08 2022-10-25 株式会社半導体エネルギー研究所 半導体装置
JP7202319B2 (ja) * 2018-01-25 2023-01-11 株式会社半導体エネルギー研究所 半導体材料、および半導体装置
CN108321245B (zh) * 2018-04-11 2023-10-27 南京邮电大学 基于光电器件的动态随机存取存储单元及其制备方法
US20210384193A1 (en) * 2018-11-08 2021-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110216566A1 (en) 2010-03-05 2011-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2011176296A (ja) 2010-01-29 2011-09-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012146965A (ja) 2010-12-24 2012-08-02 Semiconductor Energy Lab Co Ltd 半導体回路及びその駆動方法、並びに記憶装置、レジスタ回路、表示装置、及び電子機器
JP2014064453A (ja) 2012-09-03 2014-04-10 Semiconductor Energy Lab Co Ltd 電圧変換回路、半導体装置、及び電子機器

Family Cites Families (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3307453B2 (ja) 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
JP3292417B2 (ja) 1994-02-15 2002-06-17 三菱電機株式会社 半導体装置
TW271011B (ko) 1994-04-20 1996-02-21 Nippon Steel Corp
JP2718375B2 (ja) 1994-09-30 1998-02-25 日本電気株式会社 チャージポンプ回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JPH09162713A (ja) 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3394133B2 (ja) 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
DE19627197C1 (de) 1996-07-05 1998-03-26 Siemens Ag Vorrichtung zur Spannungsvervielfachung mit geringer Abhängigkeit der Ausgangsspannung von der Versorgungsspannung
JP3385960B2 (ja) 1998-03-16 2003-03-10 日本電気株式会社 負電圧チャージポンプ回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
IT1301936B1 (it) 1998-08-27 2000-07-07 St Microelectronics Srl Circuito a pompa di carica per dispositivi integrati di memoria
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3713401B2 (ja) 1999-03-18 2005-11-09 株式会社東芝 チャージポンプ回路
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6664846B1 (en) 2000-08-30 2003-12-16 Altera Corporation Cross coupled N-channel negative pump
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3960513B2 (ja) 2001-08-01 2007-08-15 シャープ株式会社 半導体チャージポンプ回路および不揮発性半導体記憶装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US6720822B2 (en) 2001-10-31 2004-04-13 Stmicroelectronics S.R.L. Negative charge pump architecture with self-generated boosted phases
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US20030184360A1 (en) 2002-03-29 2003-10-02 Yi-Ti Wang Charge pump for flash memory with serially connected capacitors for preventing breakdown
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100465068B1 (ko) 2002-06-29 2005-01-06 주식회사 하이닉스반도체 펌핑 회로
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6914791B1 (en) 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP2005339658A (ja) 2004-05-26 2005-12-08 Toshiba Corp 昇圧回路
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP2007096036A (ja) 2005-09-29 2007-04-12 Matsushita Electric Ind Co Ltd 昇圧回路
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5057430B2 (ja) 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7777557B2 (en) 2007-01-17 2010-08-17 Panasonic Corporation Booster circuit
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
EP2120189B1 (en) 2007-01-30 2013-01-16 Panasonic Corporation Nonvolatile storage device, nonvolatile storage system, and access device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009014155A1 (en) * 2007-07-25 2009-01-29 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device and electronic device having the same
TW200919324A (en) 2007-10-18 2009-05-01 G Time Electronic Co Ltd RFID system capable of detecting RFID tag orientation, an RFID tag thereof, and a puzzle system using the RFID system
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8314765B2 (en) * 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8004907B2 (en) 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist
US8575998B2 (en) * 2009-07-02 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage reference circuit with temperature compensation
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5730529B2 (ja) 2009-10-21 2015-06-10 株式会社半導体エネルギー研究所 半導体装置
WO2011052366A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
KR101686089B1 (ko) * 2010-02-19 2016-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011102190A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Demodulation circuit and rfid tag including the demodulation circuit
KR101767037B1 (ko) 2010-03-02 2017-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
US8598945B2 (en) 2010-06-21 2013-12-03 Rf Micro Devices, Inc. High voltage charge-pump with a feedback control loop
DE112011102837B4 (de) 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
KR20120086953A (ko) 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 내부전압생성회로 및 반도체메모리장치
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
US9799773B2 (en) 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
JP2013258895A (ja) 2012-05-18 2013-12-26 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
TWI663820B (zh) 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
US9349418B2 (en) * 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176296A (ja) 2010-01-29 2011-09-08 Semiconductor Energy Lab Co Ltd 半導体装置
US20110216566A1 (en) 2010-03-05 2011-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2012146965A (ja) 2010-12-24 2012-08-02 Semiconductor Energy Lab Co Ltd 半導体回路及びその駆動方法、並びに記憶装置、レジスタ回路、表示装置、及び電子機器
JP2014064453A (ja) 2012-09-03 2014-04-10 Semiconductor Energy Lab Co Ltd 電圧変換回路、半導体装置、及び電子機器

Also Published As

Publication number Publication date
US20160225773A1 (en) 2016-08-04
US20160027809A1 (en) 2016-01-28
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JP2016032112A (ja) 2016-03-07
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