[go: up one dir, main page]

JP6736005B2 - 薄膜基板および半導体装置およびＧａＮテンプレート - Google Patents

薄膜基板および半導体装置およびＧａＮテンプレート Download PDF

Info

Publication number
JP6736005B2
JP6736005B2 JP2017500529A JP2017500529A JP6736005B2 JP 6736005 B2 JP6736005 B2 JP 6736005B2 JP 2017500529 A JP2017500529 A JP 2017500529A JP 2017500529 A JP2017500529 A JP 2017500529A JP 6736005 B2 JP6736005 B2 JP 6736005B2
Authority
JP
Japan
Prior art keywords
substrate
layer
buffer layer
gan
axis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017500529A
Other languages
English (en)
Other versions
JPWO2016132746A1 (ja
Inventor
天野　浩
浩 天野
本田　善央
善央 本田
正 光成
正 光成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokai National Higher Education and Research System NUC
Original Assignee
Tokai National Higher Education and Research System NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokai National Higher Education and Research System NUC filed Critical Tokai National Higher Education and Research System NUC
Publication of JPWO2016132746A1 publication Critical patent/JPWO2016132746A1/ja
Application granted granted Critical
Publication of JP6736005B2 publication Critical patent/JP6736005B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/811—Bodies having quantum effect structures or superlattices, e.g. tunnel junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)

Description

本明細書の技術分野は、基板にその基板と結晶構造の異なるバッファ層を形成する薄膜基板および半導体装置およびＧａＮテンプレートに関する。
ＧａＮに代表されるIII 族窒化物半導体では、絶縁破壊電界の強度が高く、かつ融点が高い。そのため、III 族窒化物半導体は、ＧａＡｓ系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いるＨＥＭＴ素子などが研究開発されている。また、III 族窒化物半導体は、発光素子にも応用されている。
III 族窒化物半導体は、ウルツ鉱型に代表される六方晶の結晶構造を有する。そのため、成長基板として、六方晶基板が一般的に用いられる。このような六方晶基板として、例えば、サファイア基板が挙げられる。また、特許文献１のように、成長基板として、Ｓｉ（１１１）基板が用いられることもある。ここでＳｉ（１１１）基板は、六方晶に近い構造を有している。Ｓｉ基板については、大口径基板を安価に高品質で製造することができる。そのため、Ｓｉ基板の上にIII 族窒化物半導体を成長させることは工業的に意義がある。
特開２０１０−６２４８２号公報
一方、Ｓｉ（００１）基板は、立方晶基板である。Ｓｉ（００１）基板の表面では、Ｓｉ原子が正方形に配列されている。このような立方晶のＳｉ（００１）基板の上に、六方晶のIII 族窒化物半導体を成長させることは決して容易ではない。いうまでもなく、立方晶と六方晶とでは、結晶構造が大きく異なっているからである。
しかし、Ｓｉ（００１）基板は、Ｓｉ（１１１）基板よりも一般的に安価である。また、Ｓｉ（１１１）基板よりも大口径のＳｉ（００１）基板が工業的に生産されている。そのため、Ｓｉ（００１）基板の上にIII 族窒化物半導体を成長させる技術を確立することは工業的に有意義である。
本明細書の技術は、前述した従来の技術が有する問題点を解決するためになされたものである。その課題とは、立方晶基板に六方晶のバッファ層を形成する薄膜基板および半導体装置およびＧａＮテンプレートを提供することである。
第１の態様における薄膜基板は、基板と、基板の上のバッファ層と、を有する。基板は、立方晶基板である。立方晶基板は、Ｓｉ（００１）基板である。バッファ層は、六方晶である。バッファ層のｃ軸は、５０％以上の割合で第１の方向を向いている。第１の方向は、基板の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜している。基板の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲内にある。
この薄膜基板は、大口径のＳｉ（００１）基板に代表される立方晶基板の上に六方晶の薄膜を成膜したものである。バッファ層のｃ軸の５０％以上は、基板の板面の全面にわたって特定の方向を向いている。つまり、基板上のどの位置であっても、バッファ層のｃ軸の５０％以上は、その特定の方向を向いている。そのため、このバッファ層の上にIII 族窒化物半導体の単結晶をエピタキシャル成長させることができる。
第２の態様における薄膜基板においては、バッファ層は、ＡｌX ＧａY ＩｎZ Ｎ層（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）である。
第３の態様における薄膜基板は、バッファ層の上の中間層を有する。中間層は、六方晶である。
第４の態様における薄膜基板においては、中間層は、超格子層を有する。
第５の態様における半導体装置は、基板と、基板の上のバッファ層と、バッファ層の上のIII 族窒化物半導体層と、を有する。基板は、立方晶基板である。バッファ層は、六方晶である。バッファ層のｃ軸は、５０％以上の割合で第１の方向を向いている。第１の方向は、基板の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜している。III 族窒化物半導体層のｃ軸は、基板の板面に垂直な方向および面内方向の両方について、第１の方向に対して０°以上５°以下の範囲内で傾斜している。
第６の態様における半導体装置においては、立方晶基板は、Ｓｉ（００１）基板である。第１の方向は、基板の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲内にある。
第７の態様における半導体装置においては、バッファ層は、ＡｌX ＧａY ＩｎZ Ｎ層（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）である。
第８の態様における半導体装置は、バッファ層とIII 族窒化物半導体層との間に中間層を有する。中間層は、六方晶である。
第９の態様における半導体装置においては、中間層は、超格子層を有する。
第１０の態様におけるＧａＮテンプレートは、基板と、基板の上のバッファ層と、バッファ層の上のIII 族窒化物半導体層と、を有する。基板は、立方晶基板である。バッファ層は、六方晶である。バッファ層のｃ軸は、５０％以上の割合で第１の方向を向いている。第１の方向は、基板の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜している。III 族窒化物半導体層のｃ軸は、基板の板面に垂直な方向および面内方向の両方について、第１の方向に対して０°以上５°以下の範囲内で傾斜している。また、立方晶基板は、Ｓｉ（００１）基板であってもよい。この場合、第１の方向は、基板の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲内にある。また、バッファ層は、ＡｌX ＧａY ＩｎZ Ｎ層（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）であってもよい。
本明細書では、立方晶基板に六方晶のバッファ層を形成する薄膜基板および半導体装置およびＧａＮテンプレートが提供されている。
第１の実施形態における成膜装置の構造を示す概略構成図である。 第１の実施形態におけるＳｉ（００１）基板の面方位を示す図である。 第１の実施形態における薄膜基板の構成を示す図である。 図３の拡大図である。 基板とターゲットとの位置関係を極座標空間で示す図である。 Ｓｉ（００１）基板の上にＭＯＣＶＤ法でＧａＮ層を成膜する場合を示す図である。 第２の実施形態におけるＨＥＭＴ素子の構造を示す概略構成図である。 第１の実施形態の成膜装置でＳｉ（００１）基板の上にＧａＮ層を成膜した場合のＧａＮ層の成長方向を示す図である。 ＧａＮ層の上にＩｎＧａＮ層を形成した場合の分極を示すグラフである。 ＧａＮ層の上にＡｌＧａＮ層を形成した場合の分極を示すグラフである。 第３の実施形態における半導体発光素子の構造を示す概略構成図である。 第４の実施形態の薄膜基板の構造を示す図である。 第４の実施形態の変形例におけるＨＥＭＴの構造を示す図である。 第４の実施形態の変形例における発光素子の構造を示す図である。 Ｓｉ（００１）基板の上にＧａＮ層を成長させた場合のＧａＮ層の表面を示すＳＥＭ写真である。 Ｓｉ（００１）基板の上にＧａＮ層を成長させた場合のＧａＮ層の断面を示すＳＥＭ写真である。 Ｓｉ（００１）基板の上にＧａＮ層を成長させた場合のＧａＮ層の拡大断面を示すＳＥＭ写真である。 Ｓｉ（００１）基板の上に基板を回転させながらＧａＮ層を成長させた場合のＧａＮ層の表面を示すＳＥＭ写真である。 Ｓｉ（００１）基板の上に成長させたＧａＮ層についてのＸ線回折における２θ／ωスキャンの結果を示すグラフである。 ＧａＮ層の（１０−１３）面を示す図である。 Ｓｉ（００１）基板の上に成長させたＧａＮ層についてのＸ線回折におけるφスキャンの結果を示すグラフ（その１）である。 Ｓｉ（００１）基板の上に成長させたＧａＮ層についてのＸ線回折におけるφスキャンの結果を示すグラフ（その２）である。 Ｓｉ（００１）基板の上に平坦なＧａＮ層を成長させた場合を示すＳＥＭ写真である。 Ｓｉ（００１）基板の上に成膜したＡｌＮ層およびＧａＮ層の境界面を示す断面ＴＥＭ写真である。 基板の板面に垂直な方向とターゲットの表面に垂直な方向との間のなす角を３６°とした場合におけるＧａＮ層の表面を示す顕微鏡写真である。 基板の板面に垂直な方向とターゲットの表面に垂直な方向との間のなす角を２０°とした場合におけるＧａＮ層の表面を示す顕微鏡写真である。 実験３のサンプルの構造を示す図である。
以下、具体的な実施形態について、薄膜基板と半導体装置とこれらの製造方法および成膜装置および成膜方法およびＧａＮテンプレートを例に挙げて図を参照しつつ説明する。なお、図面中の各層の厚みの比率は、実際の比率を反映したものではない。
（第１の実施形態）
第１の実施形態について説明する。
１．成膜装置
１−１．成膜装置の構成
図１は、本実施形態の成膜装置１０００の概略構成を示す図である。成膜装置１０００は、スパッタリングにより基板１１０の上に薄膜を成膜するための装置である。成膜装置１０００は、チャンバー１１００と、サセプター１２００と、ヒーター１３００と、ターゲット配置部１４００と、ターゲット１５００と、電圧印加部１６００と、ガス供給部（図示せず）と、を有する。
チャンバー１１００は、スパッタリングを実施する基板１１０を収容するためのものである。また、チャンバー１１００は、サセプター１２００と、ヒーター１３００と、ターゲット配置部１４００と、ターゲット１５００と、を内部に収容している。サセプター１２００は、基板１１０を支持するための基板支持部である。ヒーター１３００は、サセプター１２００に支持される基板１１０を加熱するためのものである。ターゲット配置部１４００は、ターゲット１５００を配置するためのものである。ターゲット１５００は、スパッタリングにより基板１１０に薄膜を成膜するための原材料である。
電圧印加部１６００は、ターゲット１５００に電圧を印加するためのものである。ここで、チャンバー１１００は、接地されている。電圧印加部１６００は、直流電源を用いるものである。しかし、電圧印加部１６００は、交流電源あるいはパルスＤＣ電源を用いるものであってもよい。
１−２．ターゲットの配置
基板１１０の板面に垂直な方向と、基板１１０からみてターゲット１５００の配置されている方向とのなす角の角度は、角度θである。ここで、角度θは、基板１１０の表面の中心と、ターゲット１５００の表面の中心と、がなす角の角度である。角度θは、１０°以上６０°以下の範囲内である。つまり、ターゲット配置部１４００は、基板１１０の板面に垂直な方向に対して、１０°以上６０°以下の範囲内で傾斜させた位置に配置されている。もちろん、ターゲット１５００は、基板１１０の板面に垂直な方向に対して、１０°以上６０°以下の範囲内で傾斜させた位置に配置されている。好ましくは、角度θは、１５°以上５５°以下の範囲内である。より好ましくは、角度θは、２０°以上５０°以下の範囲内である。さらに好ましくは、角度θは、２５°以上４５°以下の範囲内である。
ターゲット１５００の表面は、基板１１０の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜している。また、ターゲット配置部１４００は、ターゲット１５００の表面が、基板１１０の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜する位置および向きで配置されている。
したがって、この成膜装置１０００を用いると、特定の角度θの方向からターゲット粒子が基板１１０に向かって輸送される。また、基板１１０については回転させない。このように、成膜装置１０００は、指向性スパッタリング装置である。
２．成膜装置における成膜方法
２−１．用いる基板
図２は、成膜に用いる基板１１０を示す図である。基板１１０は、Ｓｉ（００１）基板である。ここで、基板１１０は、立方晶基板である。基板１１０は、図２に示すようにオリエンテーションフラットを有する。また、図２には、［−１１０］方向と、［１１０］方向と、が描かれている。なお、基板１１０として、［１１０］方向または［１１０］方向と等価な方向に１５°以内のオフ角をつけたオフ基板を適用してもよい。
２−２．成膜方法
まず、チャンバー１１００の内部のサセプター１２００に基板１１０を配置する。この際、図１に示すように、ターゲット１５００を基板１１０の板面に射影した場合に、ターゲット１５００が基板１１０の［１１０］方向もしくは［１１０］方向に等価な方向に位置するように、ターゲット１５００を配置する。このとき、ターゲット１５００は、基板１１０の板面に垂直な方向に対して、１０°以上６０°以下の範囲内で傾斜させた位置に配置されている。ここで、ターゲット１５００の材質は、Ａｌである。また、Ｎ2 ガスを１０〜１００ｓｃｃｍ程度供給する。なお、ターゲット１５００は、基板１１０の［１１０］方向または［１１０］方向と等価な方向から基板１１０の面内回転方向で３０°以内に位置する。
次に、電圧印加部１６００がターゲット１５００に電圧を印加する。これにより、ターゲット１５００から原材料が飛び出す。そして、飛び出した原材料は、基板１１０の板面に垂直な方向から傾斜する向きに飛散する。つまり、基板１１０からみると、［１１０］方向から基板１１０の板面に垂直な方向に角度θ程度だけ傾斜した方向から、原材料が飛び出してくる。このとき、サセプター１２００は、回転していない。つまり、基板１１０をチャンバー１１００に対して回転させない。そして、飛び出した原材料は、基板１１０に堆積する。これにより、基板１１０にバッファ層１２０が成膜される。つまり、立方晶基板であるＳｉ（００１）基板の上に六方晶のＡｌＮ層が成膜される。
３．成膜された薄膜基板
図３は、成膜装置１０００により成膜された薄膜基板１００を示す図である。薄膜基板１００とは、薄膜を成膜された被成膜基板である。薄膜基板１００は、基板１１０と、バッファ層１２０と、を有している。バッファ層１２０は、スパッタリングにより成膜されたＡｌＮ層である。ここで、基板１１０は、立方晶基板である。一方、バッファ層１２０は、六方晶の層である。このように、薄膜基板１００は、立方晶の基板１１０と、六方晶のバッファ層１２０と、を有している。
図４は、図３を拡大した図である。図４に示すように、バッファ層のｃ軸は、基板１１０の板面にわたって第１の方向Ｊ１を向いている。そして、第１の方向Ｊ１は、基板１１０の板面に垂直な方向に対して角度θ１だけ傾斜している。バッファ層１２０の成長方向は、基板１１０の板面に垂直な方向に対して角度θ１だけ傾斜している。ここで、バッファ層１２０の成長方向の傾きの角度θ１は、ターゲット１５００の配置角度θと近い。
角度θ１は、１０°以上６０°以下の範囲内である。好ましくは、角度θ１は、１５°以上５５°以下の範囲内である。より好ましくは、角度θ１は、２０°以上５０°以下の範囲内である。さらに好ましくは、角度θ１は、２５°以上４５°以下の範囲内である。
４．結晶構造と結晶成長
図５は、本実施形態における基板１１０とターゲット１５００との間の位置関係を極座標空間で示す図である。基板１１０の板面に垂直な方向は、法線方向ＺA である。第１の方向Ｊ１における法線方向ＺA からの傾斜角を偏角θA 、第１の方向Ｊ１における基板１１０の面内回転方向を偏角φA 、と定義する。また、ターゲット１５００の表面に垂直な方向を法線方向ＺB と定義する。
本実施形態では、ターゲット粒子は、ターゲット１５００の法線方向ＺB の向きもしくはその方向に近い向きから基板１１０に到達する。そして、到達したターゲット粒子は、熱力学的に安定となるように結晶化する。そのため、ターゲット粒子の入射方向は、バッファ層１２０の成長方向と近い。そのため、バッファ層１２０のｃ軸の方向である第１の方向Ｊ１は、ターゲット１５００の法線方向ＺB に近い。
ここで、基板１１０は、立方晶基板である。そのため、基板１１０の板面には、原子が格子状の頂点に配置されている。これに対して、バッファ層１２０は、六方晶である。ただし、バッファ層１２０の傾斜面が、基板１１０の板面と適合する。例えば、後述するバッファ層１２０の（１０−１３）面は、バッファ層１２０の傾斜面である。そして、バッファ層１２０の（１０−１３）面では、原子が長方形の格子状の頂点の位置に配置されている。したがって、基板１１０の正方形の格子状の頂点に位置する原子と、バッファ層１２０の長方形の格子状の頂点に位置する原子とが、結合する。よって、立方晶の基板１１０の上に六方晶のバッファ層１２０を成長させることができるのである。
５．従来の成膜方法との比較
５−１．本実施形態の成膜方法
本実施形態では、基板１１０に対して、特定の方向からターゲット粒子を基板１１０に向けて輸送する。つまり、基板１１０の板面からみると、常にほぼ一定の方向から原料粒子が輸送される。その結果、図４に示すように、成膜された基板１１０の上では、基板１１０の上の第１の箇所におけるＧａＮ層のｃ軸は、第１の方向Ｊ１を向いている。また、基板１１０の上の第２の箇所におけるＧａＮ層のｃ軸も、第１の方向Ｊ１を向いている。このように、成膜されるＡｌＮ層およびＧａＮ層のｃ軸のほとんどは、基板１１０の板面にわたって第１の方向Ｊ１を向いている。つまり、ｃ軸は、基板１１０の板面に垂直な方向に対して、ある特定の角度θ１（図４参照）で傾いているのである。また、ｃ軸は、基板１１０の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲の特定の方向を向いている。
５−２．従来の成膜方法
従来のＭＯＣＶＤ法を用いて、立方晶の基板の上に六方晶のバッファ層を成膜しようと試みたと仮定する。その場合には、種々の方向から原料粒子が輸送される。その結果、ある箇所では、例えば、［１１０］方向にｃ軸が傾く。別の箇所では、例えば、［−１１０］方向にｃ軸が傾く。また、［１−１０］方向もしくは［−１−１０］方向にｃ軸が傾く場合がある。このように、基板上の位置によってｃ軸の傾く向きが異なっている。
図６に示すように、低温成膜された基板１１０上のＧａＮでは、基板１１０の第３の箇所におけるＧａＮ層のｃ軸は、第２の方向Ｊ２を向いている。また、基板１１０の第４の箇所におけるＧａＮ層のｃ軸は、第３の方向Ｊ３を向いている。もちろん、第２の方向Ｊ２と第３の方向Ｊ３とは異なる方向である。このように、基板１１０の場所によって、ｃ軸は別々の方向を向いている。
高温で成膜した場合にはｃ軸は傾かない。しかし、バッファ層１２０は、第１の領域と、第１の領域から面内回転方向に３０°回転した第２の領域と、を有することとなる。つまり、結晶方位の異なる２つの領域が混在することとなる。したがって、単結晶は得られない。また、オフ基板を用いたとしても、結晶性の良い結晶は得られない。
なお、何らかの理由により、特定の方向が支配的になる可能性がないわけではない。しかし、基板１１０の板面にわたって一様にｃ軸が傾斜するＧａＮ層を成長させることは、非常に困難である。つまり、再現性が悪い。
６．変形例
６−１．ｃ軸の傾き
本実施形態の薄膜基板１００は、基板１１０と、バッファ層１２０と、を有する。バッファ層１２０のｃ軸は、基板１１０の板面にわたって第１の方向Ｊ１を向いている。つまり、バッファ層１２０のｃ軸は、９５％以上の割合で第１の方向Ｊ１を向いている。しかし、基板１１０を［１１０］方向に等価な方向に配置しなかった場合には、第１の方向Ｊ１を向いているｃ軸の割合は低下する。その場合であっても、バッファ層１２０のｃ軸は、少なくとも５０％以上の割合で第１の方向Ｊ１を向いている。このように、バッファ層１２０のｃ軸は、５０％以上１００％以下の割合で第１の方向Ｊ１を向いている。
このように、バッファ層１２０のｃ軸が、５０％以上の割合で第１の方向Ｊ１を向いていれば、III 族窒化物半導体層のｃ軸のほとんどが第１の方向Ｊ１を向いた状態でIII 族窒化物半導体層を成長させることができる。つまり、バッファ層１２０におけるｃ軸の支配的な向きが、その後に成長させるIII 族窒化物半導体層のｃ軸の傾きを決定づけるのである。このように成長させたIII 族窒化物半導体層では、ｃ軸の９５％以上は、第１の方向Ｊ１を向いている。つまり、ほとんど単結晶が得られる。もちろん、バッファ層１２０のｃ軸のうち第１の方向Ｊ１を向いている割合が多いほど、その上に成長させるIII 族窒化物半導体層の結晶性はよい。
よって、バッファ層１２０のｃ軸のうち第１の方向Ｊ１を向いているｃ軸の割合は、５０％以上１００％以下の割合である。好ましくは、６５％以上１００％以下の割合である。より好ましくは、８０％以上１００％以下の割合である。さらに好ましくは、９０％以上１００％以下の割合である。
６−２．基板の種類
本実施形態における立方晶の基板１１０は、Ｓｉ（００１）基板である。しかし、その他の立方晶基板を用いることもできる。例えば、ＭｇＯ基板と、ＴｉＯ2 基板と、ＳｒＴｉＯ3 基板と、が挙げられる。また、ＳｉＣ基板、ＧａＡｓ基板、等の立方晶基板を用いることもできる。また、（００１）基板以外に、（１１０）基板を用いてもよい。
６−３．バッファ層の種類
本実施形態のバッファ層１２０は、ＡｌＮ層である。しかし、ＡｌX ＧａY ＩｎZ Ｎ層（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）を用いてもよい。また、その他のバッファ層を用いてもよい。バッファ層として、例えば、ＢＮ層と、ＺｎＯ層と、ＺｎＳ層と、が挙げられる。
６−４．サセプターの回転（その１）
本実施形態では、サセプター１２００を回転させない。しかし、基板１１０およびターゲット１５００の位置関係を保持した状態で、サセプター１２００およびターゲット１５００の両方を回転させてもよい。
６−５．サセプターの回転（その２）
本実施形態の薄膜基板１００の製造方法は、サセプター１２００を回転させない第１の工程と、サセプター１２００を回転させる第２の工程と、を有していてもよい。つまり、バッファ層１２０の成膜初期段階では、サセプター１２００を回転させずに約１０ｎｍ以上の膜厚でバッファ層１２０の一部を成膜する。この段階では、バッファ層１２０のｃ軸の配向方向が決定されている。そして、この後、サセプター１２００を回転させながらバッファ層１２０の残部を成膜する。この段階では、既にｃ軸の配向方向が決定されているので、その決定されたｃ軸の配向方向に従ってバッファ層１２０の残部は成長する。このように２段階にすることにより、バッファ層１２０の基板面内均一性が向上する。
６−６．ターゲット配置部
本実施形態のターゲット配置部１４００は、チャンバー１１００に固定されている。しかし、ターゲット配置部１４００は、ターゲット１５００の表面が、基板１１０の板面に垂直な方向に対して１０°以上６０°以下の範囲内で相対的に可変となるように傾斜角を変更できるようになっていてもよい。
６−７．組み合わせ
上記の変形例を自由に組み合わせてもよい。
７．本実施形態のまとめ
本実施形態の成膜装置１０００では、基板１１０の板面に垂直な方向と、基板１１０からみてターゲット１５００の配置されている方向とのなす角の角度が、角度θだけ傾斜している。そのため、立方晶である基板１１０の上に六方晶のバッファ層１２０を成長させることができる。したがって、例えば、大口径のＳｉ（００１）基板の上にIII 族窒化物半導体を成長させることができる。
本実施形態の薄膜基板１００は、立方晶の基板１１０と、その基板１１０の上に成長させた六方晶のバッファ層１２０と、を有している。そのため、安価で大口径のＳｉ（００１）基板の上にIII 族窒化物半導体を成長させることができる。
（第２の実施形態）
第２の実施形態について説明する。
１．ＨＥＭＴ
図７は、第２の実施形態のＨＥＭＴ２００の概略構成を示す図である。ＨＥＭＴ２００は、III 族窒化物半導体を有する半導体素子である。ＨＥＭＴ２００は、基板１１０と、バッファ層１２０と、下地層２３０と、チャネル層２４０と、バリア層２５０と、ソース電極Ｓ１と、ドレイン電極Ｄ１と、ゲート電極Ｇ１と、を有している。
基板１１０は、立方晶基板である。具体的には、Ｓｉ（００１）基板である。バッファ層１２０は、六方晶のＡｌＮ層である。このように、立方晶の基板１１０の上に六方晶のバッファ層１２０が形成されている。また、下地層２３０は、ＧａＮ層である。チャネル層２４０は、ＧａＮ層である。バリア層２５０は、ＡｌＧａＮ層である。これらは例示であり、下地層２３０と、チャネル層２４０と、バリア層２５０とは、これ以外の種類の半導体層であってもよい。
２．バッファ層およびＧａＮ層
図８は、ＨＥＭＴ２００から基板１１０とバッファ層１２０と下地層２３０とを抜き出して描いた概念図である。ここで、第１の角度θ１は、基板１１０の板面に垂直な方向と、バッファ層１２０のｃ軸と、がなす角の角度である。第２の角度θ２は、基板１１０の板面に垂直な方向と、下地層２３０のｃ軸と、がなす角の角度である。
角度θ２は、１０°以上６０°以下の範囲内である。好ましくは、角度θ２は、１５°以上５５°以下の範囲内である。より好ましくは、角度θ２は、２０°以上５０°以下の範囲内である。さらに好ましくは、角度θ２は、２５°以上４５°以下の範囲内である。
図８に示すように、下地層２３０のｃ軸の向きは、バッファ層１２０のｃ軸の向きとほぼ同じ向きである。つまり、ｃ軸が傾斜しているバッファ層１２０の上には、そのバッファ層１２０の結晶性を受け継いで、ＧａＮが成長する。ここで、第２の角度θ２は、第１の角度θ１にほぼ等しい。第２の角度θ２は、基板１１０の板面に垂直な方向および面内方向の両方について、第１の角度θ１に対して０°以上５°以下だけ傾斜している。つまり、下地層２３０のｃ軸は、バッファ層１２０のｃ軸の方向に対して、基板１１０の板面に垂直な方向および面内方向の両方について、０°以上５°以下の範囲内で傾斜している。好ましくは、０°以上３°以下の範囲内である。より好ましくは、０°以上１°以下の範囲内である。
３．本実施形態の効果
バッファ層１２０のｃ軸は、基板１１０の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲内にある。この場合、ＧａＮ層である下地層２３０の表面は非極性面となる。そのため、自発分極とピエゾ分極が抑制される。したがって、ノーマリオフタイプのＨＥＭＴが得られやすい。また、発光素子に適用する場合には、発光層内の分極による波長シフトが抑制される。また、電界の歪みによる電子および正孔の波動関数の分離が抑制される。したがって、発光効率の低下を抑制することができる。
図９は、Ｉｎ組成比が２０％のＩｎＧａＮをＧａＮ上に成長させた場合の薄膜中の分極を示すグラフである。図１０は、Ａｌ組成比が２０％のＡｌＧａＮをＧａＮ上に成長させた場合の薄膜中の分極を示すグラフである。図９および図１０に示すように、ｃ軸を傾斜させた場合の分極の度合いは、ｃ軸を傾斜させない場合の分極の度合いよりも小さい。Ｉｎ組成比やＡｌ組成比が変化しても、この傾向はそれほど変わらない。したがって、本実施形態のｃ軸が傾斜した非極性面を用いる半導体装置では、分極が抑制される。
４．ＨＥＭＴの製造方法
４−１．バッファ層形成工程
第１の実施形態の成膜装置１０００を用いて、基板１１０の上にバッファ層１２０を形成する。その後、成膜した基板１１０を成膜装置１０００から取り出す。
４−２．半導体層形成工程
その後、ＭＯＣＶＤ装置等を用いて、バッファ層１２０の上にIII 族窒化物半導体の単結晶をエピタキシャル成長させる。つまり、バッファ層１２０の上に下地層２３０を成長させる。次に、下地層２３０の上にチャネル層２４０を成長させる。そして、チャネル層２４０の上にバリア層２５０を成長させる。
４−３．電極形成工程
そして、バリア層２５０の上に、ソース電極Ｓ１と、ドレイン電極Ｄ１と、ゲート電極Ｇ１と、を形成する。そして、基板１１０を切り出してチップ化する。これにより、図７に示すＨＥＭＴ２００が製造される。
５．変形例
５−１．ＭＩＳ型ＨＥＭＴ
本実施形態のＨＥＭＴ２００に限らず、ＭＩＳ型ＨＥＭＴもしくはＭＯＳ型ＨＥＭＴにも本実施形態の技術を適用することができる。
５−２．縦型素子
また、その他の縦型の半導体素子についても、本実施形態の技術を適用することができる。
５−３．ＧａＮテンプレート
また、本実施形態の技術は、ＧａＮテンプレートにも適用することができる。その場合のＧａＮテンプレートの構造は、図８に示すものと同様である。
５−４．組み合わせ
上記の変形例を第１の実施形態およびその変形例と自由に組み合わせてもよい。
６．本実施形態のまとめ
本実施形態のＨＥＭＴ２００は、立方晶の基板１１０と、その基板１１０の上に成長させた六方晶のバッファ層１２０と、を有している。そのため、安価で大口径のＳｉ（００１）基板の上にIII 族窒化物半導体を成長させることができる。
（第３の実施形態）
第３の実施形態について説明する。
１．半導体発光素子
図１１は、第３の実施形態の発光素子３００の概略構成を示す図である。発光素子３００は、III 族窒化物半導体を有する半導体素子である。発光素子３００は、基板１１０と、バッファ層１２０と、ｎ型コンタクト層３３０と、発光層３４０と、ｐ型クラッド層３５０と、ｐ型コンタクト層３６０と、ｎ電極Ｎ１と、ｐ電極Ｐ１と、を有する。
基板１１０は、立方晶基板である。具体的には、Ｓｉ（００１）基板である。バッファ層１２０は、六方晶のＡｌＮ層である。このように、立方晶の基板１１０の上に六方晶のバッファ層１２０が形成されている。
ｎ型コンタクト層３３０は、ｎ電極Ｎ１と接触する層である。ｎ型コンタクト層３３０は、ｎ型ＧａＮを有している。発光層３４０は、電子と正孔とが再結合して発光する層である。ｐ型クラッド層３５０は、電子を閉じ込めておくための層である。ｐ型クラッド層３５０は、超格子構造を備える層である。ｐ型コンタクト層３６０は、ｐ電極Ｐ１と接触する層である。ｐ型コンタクト層３６０は、ｐ型ＧａＮを有している。これらは、例示であり、これ以外の半導体層を有していてもよい。
２．バッファ層およびＧａＮ層
第３の実施形態におけるバッファ層１２０とｎ型コンタクト層３３０との関係は、第２の実施形態のバッファ層１２０と下地層２３０との関係と同様である。つまり、図８に示す関係が、発光素子３００においても成り立つ。
３．半導体発光素子の製造方法
３−１．バッファ層形成工程
第１の実施形態の成膜装置１０００を用いて、基板１１０の上にバッファ層１２０を形成する。その後、成膜した基板１１０を成膜装置１０００から取り出す。
３−２．半導体層形成工程
その後、ＭＯＣＶＤ装置等を用いて、バッファ層１２０の上にIII 族窒化物半導体の単結晶をエピタキシャル成長させる。つまり、バッファ層１２０の上にｎ型コンタクト層３３０を成長させる。次に、ｎ型コンタクト層３３０の上に発光層３４０を成長させる。そして、発光層３４０の上にｐ型クラッド層３５０を成長させる。そして、ｐ型クラッド層３５０の上にｐ型コンタクト層３６０を成長させる。
３−３．電極形成工程
そして、ｐ型コンタクト層３６０からｎ型コンタクト層３３０まで達する凹部を設ける。そして、その凹部に露出しているｎ型コンタクト層３３０の上にｎ電極Ｎ１を形成する。また、ｐ型コンタクト層３６０の上にｐ電極Ｐ１を形成する。また、基板１１０を切り出してチップ化する。これにより、図１１に示す発光素子３００が製造される。
４．変形例
４−１．半導体レーザー素子
図１１に示す第３の実施形態の半導体素子は、発光素子３００である。しかし、半導体レーザー素子に対しても、同様に、本実施形態の技術を適用することができる。
４−２．受光素子
また、本技術は、受光素子にも適用することができる。受光素子は、発光素子３００の発光層を光吸収層として用いる。受光素子として、例えば、太陽電池が挙げられる。
４−３．組み合わせ
上記の変形例を第１の実施形態およびその変形例と自由に組み合わせてもよい。
５．本実施形態のまとめ
本実施形態のＨＥＭＴ２００は、立方晶の基板１１０と、その基板１１０の上に成長させた六方晶のバッファ層１２０と、を有している。そのため、安価で大口径のＳｉ（００１）基板の上にIII 族窒化物半導体を成長させることができる。
（第４の実施形態）
第４の実施形態について説明する。
１．薄膜基板
図１２は、第４の実施形態の薄膜基板４００の構造を示す図である。薄膜基板４００は、基板１１０と、バッファ層１２０と、中間層ＩＬと、を有している。バッファ層１２０は、スパッタリングにより成膜されたＡｌＮ層である。ここで、基板１１０は、立方晶基板である。一方、バッファ層１２０は、六方晶の層である。また、中間層ＩＬは、六方晶の層である。このように、薄膜基板１００は、立方晶の基板１１０と、六方晶のバッファ層１２０と、六方晶の中間層ＩＬと、を有している。第４の実施形態のバッファ層１２０は、第１の実施形態のバッファ層１２０と同様である。
２．中間層
ここで、中間層ＩＬについて説明する。第４の実施形態の中間層ＩＬは、ＭＯＣＶＤ法により成膜された層である。中間層ＩＬは、バッファ層１２０の結晶性を受け継ぎつつ、格子欠陥を低減させるための層である。中間層ＩＬの膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下の範囲内である。中間層ＩＬの膜厚は上記以外であってもよい。そして、中間層ＩＬとして、例えば、次の３種類の中間層を挙げることができる。
２−１．第１の中間層
第１の中間層は、高温ＡｌＮ層である。高温ＡｌＮ層の成長温度は、９５０℃以上１１００℃以下である。
２−２．第２の中間層
第２の中間層は、低温ＡｌＮ層と高温ＡｌＮ層とを積層した層である。その際に、バッファ層１２０の上に低温ＡｌＮ層を形成し、低温ＡｌＮ層の上に高温ＡｌＮ層を形成する。低温ＡｌＮ層の成長温度は、６５０℃以上８００℃以下である。
２−３．第３の中間層
第３の中間層は、高温ＡｌＮ層とＡｌＮ／ＧａＮ超格子層とを積層した層である。その際に、バッファ層１２０の上に高温ＡｌＮ層を形成し、高温ＡｌＮ層の上にＡｌＮ／ＧａＮ超格子層を形成する。ＡｌＮ／ＧａＮ超格子層の成長温度は、９５０℃以上１１００℃以下である。
３．本実施形態の効果
中間層ＩＬは、格子欠陥を低減させることができる。そして、中間層ＩＬより上層に六方晶の半導体層を成長させる場合に、中間層ＩＬは、その六方晶の半導体層の結晶性を向上させる。
４．変形例
４−１．ＨＥＭＴ
図１３は、第４の実施形態の変形例におけるＨＥＭＴ５００の構造を示す図である。ＨＥＭＴ５００は、III 族窒化物半導体を有する半導体素子である。ＨＥＭＴ５００は、基板１１０と、バッファ層１２０と、中間層ＩＬと、下地層２３０と、チャネル層２４０と、バリア層２５０と、ソース電極Ｓ１と、ドレイン電極Ｄ１と、ゲート電極Ｇ１と、を有している。中間層ＩＬは、バッファ層１２０と半導体層との間に位置している。
ＨＥＭＴ５００の各層は、中間層ＩＬを除いて第２の実施形態のＨＥＭＴ２００の各層と同じである。中間層ＩＬは、本実施形態の第１の中間層から第３の中間層までのいずれかであればよい。
４−２．半導体発光素子
図１４は、第４の実施形態の変形例における発光素子６００の構造を示す図である。発光素子６００は、III 族窒化物半導体を有する半導体素子である。発光素子６００は、基板１１０と、バッファ層１２０と、中間層ＩＬと、ｎ型コンタクト層３３０と、発光層３４０と、ｐ型クラッド層３５０と、ｐ型コンタクト層３６０と、ｎ電極Ｎ１と、ｐ電極Ｐ１と、を有する。中間層ＩＬは、バッファ層１２０と半導体層との間に位置している。
発光素子６００の各層は、中間層ＩＬを除いて第３の実施形態の発光素子３００の各層と同じである。中間層ＩＬは、本実施形態の第１の中間層から第３の中間層までのいずれかであればよい。
４−３．中間層の成膜方法
本実施形態では、中間層ＩＬをＭＯＣＶＤ法により成膜する。しかし、中間層ＩＬを成膜するためにその他の成膜方法を用いてもよい。例えば、ＨＶＰＥ法、ＭＢＥ法が挙げられる。
Ａ．実験１
１．ＧａＮ層の成膜
１−１．成膜条件
成膜装置１０００を用いて、Ｓｉ（００１）基板にＡｌＮ層を成膜した。ターゲットをＳｉ（００１）基板に射影すると、Ｓｉ（００１）基板の［１１０］方向または［１１０］方向と等価な方向にターゲットが配置されるように、Ｓｉ（００１）基板をサセプター１２００に配置した。Ｓｉ（００１）基板の板面に垂直な方向と、ターゲットの位置する方向と、のなす角の角度は、３６°であった。なお、ターゲットは、Ｓｉ（００１）基板の［１１０］方向もしくはその等価な方向からＳｉ（００１）基板の面内回転方向で３０°以内の位置に配置した。
また、サセプター１２００については、回転させなかった。そのため、配置したＳｉ（００１）基板に対して、ターゲットの位置する方向から、ターゲット粒子が輸送されることとなる。つまり、ターゲット粒子は、［１１１］に近い方向からＳｉ（００１）基板に到達することとなる。
そして、Ｓｉ（００１）基板の上にＡｌＮ層を成膜した。基板温度は、４５０℃であった。ターゲットは、Ａｌであった。そして、５０ｓｃｃｍのＮ2 ガスをチャンバー１１００の内部に供給した。ここで、ＤＣ３００Ｗでターゲットに電圧を印加した。内圧は、０．２３Ｐａであった。成膜時間は、３０分であった。これにより、Ａｌ層の上に８０ｎｍのＡｌＮ層を成膜した。
次に、ＭＯＣＶＤ装置を用いて、ＡｌＮ層の上にＧａＮ層を成長させた。
１−２．成膜結果
図１５は、Ｓｉ（００１）基板に成膜したＧａＮ層の表面を示す走査型電子顕微鏡写真（ＳＥＭ写真）である。図１５に示すように、ＧａＮ層の成長方向に異方性が認められる。
図１６は、Ｓｉ（００１）基板に成膜したＧａＮ層の断面を示す走査型電子顕微鏡写真（ＳＥＭ写真）である。図１６に示すように、ＧａＮ層のｃ軸は、Ｓｉ（００１）基板の板面に対して一定の角度だけ傾斜している。このなす角の角度は、約３２°であった。
図１７は、図１６を拡大した拡大図である。図１７に示すように、ＡｌＮ層のｃ軸は、スパッタリングの方向に傾斜している。また、ＧａＮ層のｃ軸も、スパッタリングの方向に傾斜している。そして、ＡｌＮ層とＧａＮ層とは、ほぼ同じ方向に成長している。ＡｌＮ層が成長する方向と、ＧａＮ層が成長する方向と、の間の方向のずれは、２°以下であった。
図１８は、サセプター１２００を２０ｒｐｍで回転させたときのＧａＮ層の表面を示す走査型電子顕微鏡写真（ＳＥＭ写真）である。このときには、Ｓｉ（００１）基板にまばらにＧａＮ層が成長した。
２．ＧａＮ層の配向
２−１．Ｘ線回折
図１９は、任意の箇所でのＸ線回折の結果（２θ／ω）を示すグラフである。図１９に示すように、ＧａＮ（１０−１３）のピークと、Ｓｉ（００４）のピークと、が観測された。これは、Ｓｉ（００１）基板の上に成膜したＧａＮ層が、（１０−１３）面の方向に成長したことを示している。
また、図１９では、ＧａＮ（１０−１３）のピークと、Ｓｉ（００４）のピークと、を除くピークが観測されていない。これは、ＧａＮ層が、Ｓｉ（００１）基板の全表面にわたって一様な膜を成膜されたものであることを示している。
図２０は、ＧａＮ層の（１０−１３）面を示す図である。
図２１は、Ｘ線回折の結果（φスキャン）を示すグラフである。図２１に示すように、Ｘ＝３１．６°のときに、ＧａＮ（０００２）のピークがφ＝１８０°の位置に観測された。
図２２は、Ｘ線回折の結果（φスキャン）を示すグラフである。図２２に示すように、Ｘ＝５４．６°のときに、Ｓｉ｛１１１｝のピークがφ＝９０°、１８０°、２７０°の位置に観測された。
このように、ＧａＮ（０００１）面から３１．６°だけ傾斜しているＧａＮ（１０−１３）面が、成長したことが確認された。
２−２．平坦性
図２３は、Ｓｉ（００１）基板に成膜したＧａＮ層の断面を示す走査型電子顕微鏡写真（ＳＥＭ写真）である。図２３では、第１のＡｌＮ層の上に第１のＧａＮ層を成長させた。第１のＧａＮ層の膜厚は１μｍである。そして、第１のＧａＮ層の上に第２のＡｌＮ層を成長させた。第２のＡｌＮ層の膜厚は１０ｎｍ程度である。そして、第２のＡｌＮ層の上に第２のＧａＮ層を成長させた。第２のＧａＮ層の膜厚は１μｍである。
図２３に示すように、第２のＧａＮ層の表面は、平坦である。したがって、この平坦なＧａＮ層の上に種々の素子構造を形成することは容易である。
２−３．第１の方向を向いているｃ軸の割合
図２４は、Ｓｉ（００１）基板の上に成膜したＡｌＮ層およびＧａＮ層の境界面を示す透過型電子顕微鏡写真（断面ＴＥＭ写真）である。図２４中の破線で囲んだ領域では、ＡｌＮ層のｃ軸が第１の方向Ｊ１を向いていない。破線で囲まれていない領域では、ＡｌＮ層のｃ軸が第１の方向Ｊ１を向いている。このように図２４中では、ＡｌＮ層のｃ軸は、５０％以上の割合で第１の方向Ｊ１を向いている。
一方、ＡｌＮ層の上のＧａＮ層では、図２４中の撮像領域にわたってＧａＮ層のｃ軸は第１の方向Ｊ１を向いている。ＡｌＮ層の上のＧａＮ層では、下地層であるＡｌＮ層のｃ軸の方向のうち、支配的な方向である第１の方向Ｊ１の情報を引き継いでいる。そして、ＡｌＮ層の上のＧａＮ層では、ＡｌＮ層で支配的でないｃ軸の方向の情報はほとんど引き継がれない。したがって、ＡｌＮ層のｃ軸が、５０％以上の割合で第１の方向Ｊ１を向いていれば、Ｓｉ（００１）基板の板面にわたってほぼ一様にｃ軸が第１の方向Ｊ１を向いているＧａＮ層が得られる。つまり、単一配向のＧａＮ層が得られることが明らかとなった。
３．考察
これは、ＡｌＮ層のｃ軸が第１の方向Ｊ１を向いている場合において、Ｓｉ（００１）基板の法線方向の結晶面が熱力学的に安定であるため、ＧａＮ層の初期核が優先的に形成されたためであると考えられる。図２４中において、第１の方向Ｊ１を向いているときの基板の法線方向の結晶面は、それ以外の方向を向いているときに発現する結晶面よりも熱力学的に安定であると考えられる。つまり、（１）ＡｌＮ層のｃ軸の支配的な方向およびその割合と、（２）ＡｌＮ層におけるｃ軸の方向を受け継いだとした場合の結晶面の熱力学的安定性と、がその上のＧａＮ層の結晶を決定づけると考えられる。
本実験では、（１０−１３）面のＧａＮ層を成長させることができた。しかし、ターゲットを配置する角度θを変えれば、その角度θに応じた結晶面で半導体層を成長させることができると考えられる。つまり、ある特定の方向から基板に到達したＡｌＮ粒子は、その方向に近い向きにｃ軸を傾斜させた状態で成長する。その際に、熱力学的に安定な面を平坦面としつつ半導体層は成長すると考えられる。
Ｂ．実験２
１．スパッタリングの角度
１−１．成膜条件
成膜条件は、実験１とほぼ同じである。そのため、実験１と異なる条件について説明する。内圧は、０．０２Ｐａであった。基板の板面に垂直な方向と、ターゲットの表面に垂直な方向と、の間のなす角を３６°と、２０°と、の２通りを実施した。
１−２．実験結果
図２５は、基板の板面に垂直な方向とターゲットの表面に垂直な方向との間のなす角を３６°とした場合におけるＧａＮ層の表面を示す顕微鏡写真である。図２５に示すように、ＧａＮ層の（１０−１３）面が観測された。図２５（ａ）は、成長時間が１分の場合を示す写真である。図２５（ｂ）は、成長時間が５分の場合を示す図である。図２５（ｃ）は、成長時間が１０分の場合を示す図である。
図２５（ｃ）に示すように、ＧａＮ層のｃ軸は、基板の板面に垂直な方向に対して３２°傾斜していた。
図２６は、基板の板面に垂直な方向とターゲットの表面に垂直な方向との間のなす角を２０°とした場合におけるＧａＮ層の表面を示す顕微鏡写真である。図２６に示すように、ＧａＮ層の（１０−１５）面が観測された。図２６（ａ）は、成長時間が１分の場合を示す写真である。図２６（ｂ）は、成長時間が５分の場合を示す図である。図２６（ｃ）は、成長時間が１０分の場合を示す図である。
図２６（ｃ）に示すように、ＧａＮ層のｃ軸は、基板の板面に垂直な方向に対して２０°傾斜していた。
このように、基板の板面に垂直な方向と、ターゲットの表面に垂直な方向と、の間のなす角を異なる値に設定することにより、異なる面方向に成長するＧａＮ層が得られた。つまり、ターゲットの照射方向および配置を変えることにより、ＧａＮ層の成長方向をある程度制御することができる。
Ｃ．実験３
１．中間層
１−１．サンプルの製作
図２７は、実験３のサンプルの構造を示す図である。サンプルとしてサンプルＡ、Ｂ、Ｃを用いた。サンプルＡ、Ｂ、Ｃは、それぞれ、第４の実施形態の第１の中間層、第２の中間層、第３の中間層を有する。
サンプルＡは、Ｓｉ（００１）基板と、ＡｌＮ層と、中間層ＩＬと、ＧａＮ層と、をこの順序で積層したものである。中間層ＩＬは、膜厚２０ｎｍの高温ＡｌＮ層である。ＡｌＮ層の膜厚は４５ｎｍである。ＧａＮ層の膜厚は４μｍである。ＧａＮ層は、（１０−１３）面を成長させたものである。ＡｌＮ層は、スパッタリングにより成膜した。その際に、基板の板面に垂直な方向と、ターゲットの表面に垂直な方向と、の間のなす角を３６°とした。中間層ＩＬおよびＧａＮ層は、通常のＭＯＣＶＤ法により成膜した。
サンプルＢは、Ｓｉ（００１）基板と、ＡｌＮ層と、中間層ＩＬと、ＧａＮ層と、をこの順序で積層したものである。中間層ＩＬは、膜厚１０ｎｍの低温ＡｌＮ層の上に膜厚２０ｎｍの高温ＡｌＮ層を積層したものである。ＡｌＮ層の膜厚は４５ｎｍである。ＧａＮ層の膜厚は４μｍである。ＧａＮ層は、（１０−１３）面を成長させたものである。ＡｌＮ層は、スパッタリングにより成膜した。その際に、基板の板面に垂直な方向と、ターゲットの表面に垂直な方向と、の間のなす角を３６°とした。中間層ＩＬおよびＧａＮ層は、通常のＭＯＣＶＤ法により成膜した。
サンプルＣは、Ｓｉ（００１）基板と、ＡｌＮ層と、中間層ＩＬと、ＧａＮ層と、をこの順序で積層したものである。中間層ＩＬは、膜厚２０ｎｍの高温ＡｌＮ層の上に２５ペアのＡｌＮ／ＧａＮ超格子層を積層したものである。ＡｌＮ層の膜厚は４５ｎｍである。ＧａＮ層の膜厚は４μｍである。ＧａＮ層は、（１０−１３）面を成長させたものである。ＡｌＮ層は、スパッタリングにより成膜した。その際に、基板の板面に垂直な方向と、ターゲットの表面に垂直な方向と、の間のなす角を３６°とした。中間層ＩＬおよびＧａＮ層は、通常のＭＯＣＶＤ法により成膜した。
１−２．Ｘ線回折
（１０−１３）ＧａＮについてＸ線回折を測定した。中間層ＩＬを有するＧａＮのＸ線の半値全幅ＦＷＨＭは、中間層ＩＬを有さないＧａＮのＸ線の半値全幅ＦＷＨＭよりも小さかった。また、中間層ＩＬとして超格子層を有するＧａＮのＸ線の半値全幅ＦＷＨＭは、中間層ＩＬを有さないＧａＮのＸ線の半値全幅ＦＷＨＭの半分程度であった。
したがって、中間層ＩＬを設けることにより、その上に成長させるＧａＮ層の結晶性が向上する。そして、中間層ＩＬとして超格子層を用いると、ＧａＮ層の結晶性はより向上する。
１００…薄膜基板
１１０…基板
１２０…バッファ層
２００…ＨＥＭＴ
Ｇ１…ゲート電極
Ｓ１…ソース電極
Ｄ１…ドレイン電極
３００…発光素子
３３０…ｎ型コンタクト層
３４０…発光層
３５０…ｐ型クラッド層
３６０…ｐ型コンタクト層
Ｎ１…ｎ電極
Ｐ１…ｐ電極
ＩＬ…中間層
１０００…成膜装置
１１００…チャンバー
１２００…サセプター
１３００…ヒーター
１４００…ターゲット配置部
１５００…ターゲット
１６００…電圧印加部

Claims (10)

  1. 基板と、
    前記基板の上のバッファ層と、
    を有する薄膜基板において、
    前記基板は、立方晶基板であり、
    前記立方晶基板は、
    Ｓｉ（００１）基板であり、
    前記バッファ層は、六方晶であり、
    前記バッファ層のｃ軸は、５０％以上の割合で第１の方向を向いており、
    前記第１の方向は、
    前記基板の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜しており、
    前記基板の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲内にあること
    を特徴とする薄膜基板。
  2. 請求項１に記載の薄膜基板において、
    前記バッファ層は、
    ＡｌX ＧａY ＩｎZ Ｎ層（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）であること
    を特徴とする薄膜基板。
  3. 請求項１または請求項２に記載の薄膜基板において、
    前記バッファ層の上の中間層を有し、
    前記中間層は、六方晶であること
    を特徴とする薄膜基板。
  4. 請求項３に記載の薄膜基板において、
    前記中間層は、超格子層を有すること
    を特徴とする薄膜基板。
  5. 基板と、
    前記基板の上のバッファ層と、
    前記バッファ層の上のIII 族窒化物半導体層と、
    を有する半導体装置において、
    前記基板は、立方晶基板であり、
    前記バッファ層は、六方晶であり、
    前記バッファ層のｃ軸は、５０％以上の割合で第１の方向を向いており、
    前記第１の方向は、
    前記基板の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜しており、
    前記III 族窒化物半導体層のｃ軸は、
    前記基板の板面に垂直な方向および面内方向の両方について、前記第１の方向に対して０°以上５°以下の範囲内で傾斜していること
    を特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記立方晶基板は、
    Ｓｉ（００１）基板であり、
    前記第１の方向は、
    前記基板の板面の［１１０］方向または［１１０］方向と等価な方向に対して面内回転方向で３０°以下の範囲内にあること
    を特徴とする半導体装置。
  7. 請求項５または請求項６に記載の半導体装置において、
    前記バッファ層は、
    ＡｌX ＧａY ＩｎZ Ｎ層（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１、Ｘ＋Ｙ＋Ｚ＝１）であること
    を特徴とする半導体装置。
  8. 請求項５から請求項７までのいずれか１項に記載の半導体装置において、
    前記バッファ層と前記III 族窒化物半導体層との間に中間層を有し、
    前記中間層は、六方晶であること
    を特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記中間層は、超格子層を有すること
    を特徴とする半導体装置。
  10. 基板と、
    前記基板の上のバッファ層と、
    前記バッファ層の上のIII 族窒化物半導体層と、
    を有するＧａＮテンプレートにおいて、
    前記基板は、立方晶基板であり、
    前記バッファ層は、六方晶であり、
    前記バッファ層のｃ軸は、５０％以上の割合で第１の方向を向いており、
    前記第１の方向は、
    前記基板の板面に垂直な方向に対して１０°以上６０°以下の範囲内で傾斜しており、
    前記III 族窒化物半導体層のｃ軸は、
    前記基板の板面に垂直な方向および面内方向の両方について、前記第１の方向に対して０°以上５°以下の範囲内で傾斜していること
    を特徴とするＧａＮテンプレート。
JP2017500529A 2015-02-20 2016-02-19 薄膜基板および半導体装置およびＧａＮテンプレート Active JP6736005B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015031708 2015-02-20
JP2015031708 2015-02-20
PCT/JP2016/000895 WO2016132746A1 (ja) 2015-02-20 2016-02-19 薄膜基板と半導体装置とこれらの製造方法および成膜装置および成膜方法およびＧａＮテンプレート

Publications (2)

Publication Number Publication Date
JPWO2016132746A1 JPWO2016132746A1 (ja) 2017-11-30
JP6736005B2 true JP6736005B2 (ja) 2020-08-05

Family

ID=56688930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017500529A Active JP6736005B2 (ja) 2015-02-20 2016-02-19 薄膜基板および半導体装置およびＧａＮテンプレート

Country Status (2)

Country Link
JP (1) JP6736005B2 (ja)
WO (1) WO2016132746A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6933265B2 (ja) * 2017-12-19 2021-09-08 株式会社Sumco Ｉｉｉ族窒化物半導体基板の製造方法
EP3799110A4 (en) * 2018-05-23 2022-01-26 Sumco Corporation Group iii nitride semiconductor substrate and method of producing same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4743989B2 (ja) * 2000-12-15 2011-08-10 宣彦 澤木 半導体素子およびその製造方法ならびに半導体基板の製造方法
JP2007287771A (ja) * 2006-04-13 2007-11-01 Fujifilm Corp ヘテロエピタキシャル膜基板、及びデバイス
JP4913674B2 (ja) * 2007-06-07 2012-04-11 国立大学法人名古屋大学 窒化物半導体構造及びその製造方法
DE102011011043B4 (de) * 2011-02-10 2019-12-19 Otto-Von-Guericke-Universität Magdeburg Halbleiterschichtsystem mit einem semipolaren oder m-planaren Gruppe-III-Nitrid Schichtsystem und ein darauf basierendes Halbleiterbauelement
EP2832900B8 (en) * 2012-03-28 2019-09-11 Kabushiki Kaisha Toyota Chuo Kenkyusho Laminated substrate of silicon single crystal and group iii nitride single crystal with off angle
EP2837021A4 (en) * 2012-04-13 2016-03-23 Tandem Sun Ab METHOD AND DEVICE FOR PRODUCING A SEMICONDUCTOR BASED ON EPITAXIAL GROWTH
WO2014054284A1 (ja) * 2012-10-05 2014-04-10 パナソニック株式会社 窒化物半導体構造、積層構造、および窒化物半導体発光素子

Also Published As

Publication number Publication date
JPWO2016132746A1 (ja) 2017-11-30
WO2016132746A1 (ja) 2016-08-25

Similar Documents

Publication Publication Date Title
JP4740903B2 (ja) シリコン基板上の窒化物単結晶成長方法、これを用いた窒化物半導体発光素子及びその製造方法
US7811902B2 (en) Method for manufacturing nitride based single crystal substrate and method for manufacturing nitride based light emitting diode using the same
KR100674829B1 (ko) 질화물계 반도체 장치 및 그 제조 방법
JP2008034834A6 (ja) シリコン基板上の窒化物単結晶成長方法、これを用いた窒化物半導体発光素子及びその製造方法
CN102484049A (zh) 半导体元件用外延基板、半导体元件用外延基板的制造方法以及半导体元件
KR20000005908A (ko) 반도체디바이스
CN103348043B (zh) Iii族氮化物半导体元件制造用基板的制造方法、iii族氮化物半导体自支撑基板或iii族氮化物半导体元件的制造方法、以及iii族氮化物生长用基板
JP2015018960A (ja) 半導体装置の製造方法
JPH11233391A (ja) 結晶基板とそれを用いた半導体装置およびその製法
JP2009238772A (ja) エピタキシャル基板及びエピタキシャル基板の製造方法
CN108878611A (zh) 一种半导体外延结构制作方法
JP6736005B2 (ja) 薄膜基板および半導体装置およびＧａＮテンプレート
JP2009143778A (ja) 窒化アルミニウム結晶の成長方法と窒化アルミニウム基板および半導体デバイス
TWI583816B (zh) 複合基材、包含該複合基材之半導體元件及其製造方法
JP2004296701A (ja) エピタキシャル基板ならびに半導体装置および窒化物系半導体の結晶成長方法
JPWO2011099469A1 (ja) 構造体、及び半導体基板の製造方法
KR101041659B1 (ko) 산화아연 버퍼층을 이용한 질화갈륨 에피층 제조방법
TW201337050A (zh) 纖鋅礦結構材料之非極性晶面
JP2004335635A (ja) 微傾斜基板を用いた窒化物半導体薄膜素子及びその素子の製造方法
CN102651434A (zh) 氮化物基发光器件及其制造方法
KR101384071B1 (ko) 질화물 반도체 기판, 이의 제조방법 및 질화물 반도체 기판을 구비하는 발광 다이오드
US9728404B2 (en) Method of growing nitride semiconductor layer, nitride semiconductor device, and method of fabricating the same
TWI414087B (zh) 於藍寶石基板上成長非極性面氮化鎵薄膜方法及其發光二極體構造
JP2011211046A (ja) 窒化物半導体自立基板
JP2009208989A (ja) 化合物半導体基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200609

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200624

R150 Certificate of patent or registration of utility model

Ref document number: 6736005

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250