JP6388509B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6388509B2 JP6388509B2 JP2014166508A JP2014166508A JP6388509B2 JP 6388509 B2 JP6388509 B2 JP 6388509B2 JP 2014166508 A JP2014166508 A JP 2014166508A JP 2014166508 A JP2014166508 A JP 2014166508A JP 6388509 B2 JP6388509 B2 JP 6388509B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diffusion layer
- main surface
- semiconductor device
- electric field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 230000005684 electric field Effects 0.000 claims description 59
- 238000009792 diffusion process Methods 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 200
- 229910052751 metal Inorganic materials 0.000 description 32
- 239000002184 metal Substances 0.000 description 32
- 230000005669 field effect Effects 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001356 surgical procedure Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
高電力用途の半導体装置では、高耐圧を維持するために種々工夫が凝らされている。たとえば、従来技術に係る高耐圧用途の半導体装置として、特許文献１に開示された電界効果トランジスタが知られている。
上記特許文献１に開示された電界効果トランジスタ５０を図６および図７に示す。図６は電界効果トランジスタ５０の平面図、図７（ａ）は電界効果トランジスタ５０の図６に示すＣ−Ｃ’断面図、図７（ｂ）は電界効果トランジスタ５０の図６に示すＤ−Ｄ’断面図を示している。電界効果トランジスタ５０は、いわゆるフィンガー型と称される構造の電界効果トランジスタである。
図６に示すように、電界効果トランジスタ５０は、Ｕ字型のドレイン層１１６がソース層１１４で囲まれるとともに、ソース層１１４の一部である突起状のフィンガー部ＦがＵ字型のドレイン層１１６の間に入り込む構成となっている。
ソース層１１４に沿ってゲート電極１１８が形成され、ゲート電極１１８とドレイン層１１６との間にはフィールド酸化膜１２０が形成されている。そして、ソース層１１４の外側をサブコンタクト層１２８が取り囲み、サブコンタクト層１２８の一部はフィンガー部Ｆにも入り込んでいる。ソース層１１４、ドレイン層１１６、およびサブコンタクト層１２８には、各々コンタクトを介して金属配線１３０に接続されるが、図６では、ドレイン層１１６に接続された金属配線１３０のみを図示している。
フィンガー部Ｆ近傍の断面構造は、図７（ａ）に示すように、ドレイン層１１６が、基板１１２に不純物が拡散されて形成されており、該ドレイン層１１６の外側には同じ導電型のドリフト層１２２が拡散されている。ドレイン層１１６は、コンタクト１３２を介して金属配線１３０に接続されている。
また、ソース層１１４は、基板１１２に不純物が拡散されて形成されており、該ソース層１１４の外側にはＶｔ（しきい値）調整層１２４が拡散されている。さらに、Ｖｔ調整層１２４内にはサブコンタクト層１２８が拡散されており、このサブコンタクト層１２８もソース層１１４とともに、コンタクト１３２を介して金属配線１３０に接続されている。図７（ａ）に示すように、相互に対向するドリフト層１２２の端部とＶｔ調整層１２４の端部との距離はｃとされている。
一方、ドレイン層１１６のＵ字型の外側部分の断面構造は、図７（ｂ）に示すように、上記フィンガー部Ｆ近傍の断面構造とほぼ同様の構造となっているが、ドリフト層１２２の端部とＶｔ調整層１２４の端部との距離がｄ（＜ｃ）となっており、また、フィールド酸化膜１２０の下部には、電界緩和層１２６が形成されている。
特許文献１では、上記のような構成により、同程度の寸法の先行技術による電界効果トランジスタに比べて、ソースとドレインとの間のさらに高いブレークダウン電圧が得られるとしている。
しかしながら、特許文献１に開示された電界効果トランジスタ５０では、フィンガー部Ｆ近傍には電界緩和層が設けられておらず、また、ドレイン層１１６周辺の金属配線にも特段の工夫を施していない。そのため、フィンガー部Ｆの近傍、特にフィンガー部Ｆの先端部ＰＦ近傍での電界緩和が十分でなく、ドレイン層あるいはソース層に高電圧を印加した場合に、フィンガー部Ｆ、特に先端部ＰＦで絶縁破壊が発生しやすいという問題があった。
本発明は、上述した課題を解決するためになされたものであり、耐圧の低下が抑制された半導体装置および半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、主面部に、第１導電型の第１の拡散層と前記第１の拡散層から離間して配置される第１導電型の第２の拡散層と前記第２の拡散層に内包される前記第１導電型とは異なる第２導電型の電界緩和層とを備えた半導体基板と、前記主面部上に絶縁層を介して配置されたゲート電極と、前記第２の拡散層に電気的に接続されると共に前記主面部の上方に配置された導電体と、を備え、平面視において、前記第１の拡散層は所定の幅を備えた第１の部分と前記第１の部分から突出する第２の部分を有し、前記第２の拡散層は前記第２の部分の周囲を囲み、前記ゲート電極に対応する前記半導体基板の主面の領域が前記第２の拡散層に対応する前記主面の領域から離間して配置され、前記導電体の前記第１の拡散層側の端部に対応する前記主面の領域が前記電界緩和層に対応する前記主面の領域に内包される、ことを特徴とする。
また、上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の主面部に、平面視において第１の部分と前記第１の部分から突出する第２の部分とを備える第１導電型の第１の拡散層と、前記第１導電型の第２の拡散層と、前記第２の拡散層に内包される前記第１導電型とは異なる第２導電型の電界緩和層と、を形成するステップを含み、平面視において前記第２の拡散層は前記第１の拡散層と離間し且つ前記第２の部分の周囲を囲む拡散層形成工程と、前記半導体基板の主面部上に、絶縁層を介して配置されると共に前記第２の拡散層に対応する前記半導体基板の主面の領域から離間して形成されるゲート電極を形成するゲート電極形成工程と、前記主面部の上方に配置され且つ前記第２の拡散層に電気的に接続されると共に、平面視において前記第１の拡散層側の端部に対応する前記主面の領域が前記電界緩和層に対応する前記主面の領域に内包される導電体を形成する導電体形成工程と、を含む。
本発明によれば、耐圧の低下が抑制された半導体装置および半導体装置の製造方法を提供することが可能となる。
図１ないし図５を参照して、本実施の形態に係る半導体装置および半導体装置の製造方法について説明する。本実施の形態では、本発明に係る半導体装置をＮ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＯＳトランジスタ」という場合がある）に適用した形態を例示して説明する。
図１は、本実施の形態に係るＭＯＳトランジスタ１０の平面図を、図２（ａ）は、図１におけるＡ−Ａ’断面図を、図２（ｂ）は、図１におけるＢ−Ｂ’断面図を各々示している。以下、図１に示すように、Ａ−Ａ’断面近傍の領域を「領域Ｄ１」といい、Ｂ−Ｂ’断面近傍の領域を「領域Ｄ２」という場合がある。
図１に示すように、本実施の形態に係るＭＯＳトランジスタ１０は、ソース層１４、ドレイン層１６、ゲート電極１８、サブコンタクト層２８、および金属配線３０を含んで構成されている。ＭＯＳトランジスタ１０では、高耐圧を実現すべく、高電圧が印加されるドレイン層１６が中央に配置され、該ドレイン層１６の周囲がソース層１４により囲まれた構造となっている。
また、ＭＯＳトランジスタ１０も、電界効果トランジスタ５０と同様フィンガー型の構造を有するトランジスタである。すなわち、図１に示すように、ＭＯＳトランジスタ１０は、Ｕ字型のドレイン層１６がソース層１４で囲まれるとともに、ソース層１４の一部がＵ字型のドレイン層１６の間に入り込んでフィンガー部Ｆを構成している。換言すれば、ソース層１４は所定の幅で所定の方向に延伸された延伸部（フィンガー部Ｆ）を有し、ドレイン層１６は、当該延伸部に沿った部分を有している。図１に示すフィンガー型のＭＯＳトランジスタ１０によれば、ソース層１４とドレイン層１６との対向する長さを長く確保できるので、大きな電流を流すことができる。
本実施の形態に係るフィンガー部Ｆのサイズは、一例として、幅が約５４μｍ、長さが約２３０μｍ、半円形状の先端部ＰＦの半径が約２７μｍとされている。また、先端部ＰＦ近傍でのソース層１４とドレイン層１６との間の距離は約１２１μｍとされている。
ソース層１４に沿ってゲート電極１８が形成され、ゲート電極１８とドレイン層１６との間にはフィールド酸化膜２０が形成されている。そして、ソース層１４の外側をサブコンタクト層２８が取り囲み、サブコンタクト層２８の一部はフィンガー部Ｆにも入り込んでいる。ソース層１４、ドレイン層１６、およびサブコンタクト層２８の各々は、コンタクト３２（図２参照）を介して金属配線３０に接続されるが、図１では、ドレイン層１６に接続された金属配線３０のみを図示している。
領域Ｄ１の近傍を断面構造でみると、図２（ａ）に示すように、Ｐ型（Ｐ−）の基板１２にＮ型不純物が拡散されてＮ＋のドレイン層１６が形成されており、該ドレイン層１６を含むように、Ｎ型不純物が拡散されたＮ−のドリフト層２２が形成されている。また、ドレイン層１６は、コンタクト３２を介して金属配線３０に接続されている。金属配線３０は、たとえばアルミニウム、銅等を用いて形成することができ、また、本実施の形態では単一の配線層による配線を例示して説明するが、これに限られず多層配線層による配線を適用してもよい。ここで、ドリフト層２２は、主として、Ｐ−の基板１２との間に生ずるＰＮ接合によって空乏層を広げ、耐電圧を拡大する機能を有する。
本実施の形態に係るＭＯＳトランジスタ１０では、従来技術に係る電界効果トランジスタ５０とは異なり、フィールド酸化膜２０の下部に、Ｐ型の不純物が拡散された電界緩和層２６ａ形成されている。本実施の形態に係るＭＯＳトランジスタ１０の電界緩和層２６ａは、少なくとも一部がドリフト層２２の領域内に含まれるように形成される。電界緩和層２６ａは、ドレイン層１６とソース層１４との間に発生する電界を緩和するための層であり、いわゆるリサーフ（ＲＥＳＵＲＦ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）構造におけるリサーフ層の機能を有している。
さらに、電界効果トランジスタ５０とは異なり、金属配線３０の端部ＰＡがフィールド酸化膜２０の方向に延長され、電界緩和層２６ａとオーバーラップするように端部ＰＡが配置されている。換言すれば、基板１２の主面に垂直な方向から見た場合に、端部ＰＡが電界緩和層２６ａの範囲内に位置するように端部ＰＡが配置されている。なお、本実施の形態に係る電界緩和層２６ａの紙面正面視横方向の長さＬ（図３（ａ）参照）は、一例として約２０μｍとされている。
ここで、電界緩和層２６ａとドリフト層２２との配置関係については特に限定されるものではないが、電界緩和層２６ａは、ドリフト層２２の内部に含まれるように形成されることがより好ましい。電界緩和層２６ａがドリフト層２２からはみ出すと、電界緩和層２６ａの電位が基板１２の電位と同電位となり、電界緩和の効果を奏しにくくなるからである。
また、基板１２にＮ型不純物が拡散されてＮ＋のソース層１４が形成されており、該ソース層１４を含むように、Ｐ型（Ｐ−）のＶｔ（しきい値）調整層２４が形成されている。さらに、Ｖｔ調整層２４内にはＰ型（Ｐ＋）のサブコンタクト層２８が形成されており、このサブコンタクト層２８とソース層１４は、各々コンタクト３２を介して金属配線３０に接続されている。ここで、Ｐ−のＶｔ調整層２４は、ＭＯＳトランジスタ１０のしきい値を調整するための層である。
さらに、図２（ａ）に示すように、ゲート電極１８の下部にはゲートシリコン酸化膜３４が形成され、当該ゲートシリコン酸化膜３４の下部はチャネル領域の一部となっている。また、ゲート電極１８の両端部には、サイドウォール３６が形成されている。なお、ゲート電極１８は、たとえばポリシリコンを用いて形成することができる。
なお、本実施の形態に係るＭＯＳトランジスタ１０では、ドレイン層１６全体がドリフト層２２に含まれるように形成され、ソース層１４全体がＶｔ調整層２４に含まれるように形成される形態を例示して説明したが、これに限られず、各々の機能が発揮されるかぎりそれぞれの一部が含まれるような形態としてもよい。
ここで、領域Ｄ１の近傍においては、相互に対向するドリフト層２２の端部とＶｔ調整層２４の端部との距離ａが、後述する領域Ｄ２近傍のドリフト層２２の端部とＶｔ調整層２４の端部との距離ｂより長く設定されている（ａ＞ｂ）。これは、フィンガー部Ｆの近傍、特に先端部ＰＦの近傍における電界集中の緩和をより実効あらしめるためである。
一方、領域Ｄ２の近傍の断面構造は、図２（ｂ）に示すように、上記領域Ｄ１の近傍の断面構造とほぼ同様の構造となっているが、上述したように、ドリフト層２２の端部とＶｔ調整層２４の端部との距離ｂが、領域Ｄ１の近傍におけるドリフト層２２の端部とＶｔ調整層２４の端部との距離ａより短くなっている（ｂ＜ａ）。また、フィールド酸化膜２０の下部には、Ｐ型の電界緩和層２６ｂが形成されている。
また、領域Ｄ２の近傍では、電界効果トランジスタ５０とは異なり、ドレイン層１６に接続された金属配線３０の端部ＰＢがフィールド酸化膜２０の方向に延長され、電界緩和層２６ｂとオーバーラップするように配置されている。すなわち、基板１２の主面に垂直な方向から見た場合に、端部ＰＢが電界緩和層２６ｂの範囲内に位置するように配置されている。なお、本実施の形態に係るＭＯＳトランジスタ１０におけるａ，ｂは、一例として、ａ＝９５μｍ、ｂ＝６μｍとされている。また、電界緩和層２６ｂの紙面正面視横方向の長さは、一例として４０μｍ〜６０μｍとされている。
以上のように、本実施の形態に係るＭＯＳトランジスタ１０は、領域Ｄ１の近傍において電界緩和層２６ａを設け、基板１２の主面に垂直な方向から見た場合に、金属配線３０の端部ＰＡが電界緩和層２６ａの範囲内に位置するように配置されていることが１つの特徴となっている。また、領域Ｄ２の近傍において、基板１２の主面に垂直な方向から見た場合に、金属配線３０の端部ＰＢが電界緩和層２６ｂの範囲内に位置するように配置されていることが他の特徴となっている。本実施の形態に係るＭＯＳトランジスタ１０は、これらの特徴により耐圧の低下を抑制しているが、上記特徴の双方を具備している必要はなく、いずれか一方を具備することによっても効果を奏することができる。
つぎに、図３を参照し、上記領域Ｄ１の近傍における特徴の構成および効果について、より詳細に説明する。ここでは、領域Ｄ１における特徴を例示して説明するが、領域Ｄ１における特徴の構成および効果は、領域Ｄ２における特徴に対しても当てはまる。
図３（ａ）は、図２（ａ）に示すＭＯＳトランジスタ１０のドレイン層１６の周辺を拡大して示す図である。電界緩和層２６ａは、主として、ドレイン層１６とソース層１４との間に発生する電界のうち、フィンガー部Ｆの近傍に集中する電界を緩和するために設けられる。なお、本実施の形態に係るＭＯＳトランジスタ１０において、ドレイン層１６とソース層１４との間に発生する電界が最大となる概略の位置は、図３（ａ）に最大電界箇所ＥＭで示された位置である。
また、上述したように、金属配線３０の端部ＰＡは、基板１２の主面に垂直な方向から見た場合に、横方向の長さがＬである電界緩和層２６ａの範囲内に位置するように配置されている。これは、本実施の形態に係るＭＯＳトランジスタ１０では、ドレイン層１６に接続される金属配線３０に高電圧が印加されるため、端部ＰＡに電界が集中するが、この集中した電界を電界緩和層２６ａで緩和するためである。
なお、本実施の形態に係るＭＯＳトランジスタ１０における電界緩和層２６ａの長さＬは、一例として約２０μｍ、ドレイン層１６に接続された金属配線３０に印加される高電圧は、一例として６００Ｖである。
図３（ｂ）は、金属配線３０の端部ＰＡと電界緩和層２６ａとの位置関係が、ＭＯＳトランジスタ１０の耐圧に及ぼす影響を実測した結果を示すグラフである。図３（ｂ）では、電界緩和層２６ａのソース層１４側の端部を端部ＰＥとし、端部ＰＥの位置を原点とし、紙面に向かって右方向を正方向として横方向にｘ軸をとり、端部ＰＡの位置を座標ｘで表している。縦軸は耐圧（Ｖ）である。
図３（ｂ）に示すように、本実施の形態に係るＭＯＳトランジスタ１０では、金属配線の端部ＰＡが電界緩和層２６ａ上に位置する場合（つまり、−Ｌ＜ｘ＜０である場合）により耐圧が高くなっている。一方、ｘ＝−２〜−４μｍの範囲で、耐圧が最大値約８００Ｖとなっていることがわかる。つまり、金属配線３０の端部ＰＡは、電界緩和層２６ａ上にあった方がよいが、金属配線３０と電界緩和層２６ａのオーバーラップ量が一定値以下に減少すると（ｘ＜０で絶対値が大きくなると）耐圧が減少する。また、金属配線３０が電界緩和層２６ａを過剰に覆う（ｘ＞０で値が大きくなると）と耐圧が減少する。このことから、金属配線３０が電界緩和層２６ａを覆うこと自体よりも、金属配線３０の端部ＰＡが、電界緩和層２６ａの長さＬで示される領域の内部に配置されること、さらには電界緩和層２６ａの長さＬで示される領域の特定の範囲内にあることがより重要であることがわかる。
すなわち、本実施の形態に係るＭＯＳトランジスタ１０では、金属配線３０の端部ＰＡを電界緩和層２６ａの範囲内に位置させることにより、耐圧の低下が抑制されるという効果を奏する。一方、金属配線３０の端部ＰＡと電界緩和層２６ａとの位置関係に最適値が存在し、その最適値は、電界緩和層２６ａの端部ＰＥから２μｍ〜４μｍを残して、金属配線３０が電界緩和層２６ａを覆うようにすることである。換言すれば、金属配線３０の端部ＰＡが、電界緩和層２６ａの範囲内であって電界緩和層２６ａのソース層１４側の端部より２μｍ〜４μｍの位置に配置されるようにすることである。
つぎに、図４および図５を参照して、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いた本実施の形態に係る半導体装置としてのＭＯＳトランジスタ１０の製造方法の一例について説明する。なお、本実施の形態では、ＬＯＣＯＳ法による製造方法を例示して説明するが、これに限られずＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等による製造方法を適用してもよい。
まず、Ｓｉ基板に熱酸化処理を施して、厚さ約７００ｎｍのＳｉＯ２（シリコン酸化膜）からなるプレ酸化膜（図示省略）を形成する。
つぎに、該プレ酸化膜上にフォトレジストを塗布した後、フォトリソグラフィによりパターニングしてドリフト層２２に対応する部分に開口を有するマスクを形成する。その後、該マスクによりプレ酸化膜をエッチングして、開口を形成する。
つぎに、該プレ酸化膜上にフォトレジストを塗布した後、フォトリソグラフィによりパターニングしてドリフト層２２に対応する部分に開口を有するマスクを形成する。その後、該マスクによりプレ酸化膜をエッチングして、開口を形成する。
つぎに、ウエハに熱酸化処理を施して厚さ約１２０ｎｍのＳｉＯ２からなる保護酸化膜を形成する。
つぎに、該保護酸化膜を通してプレ酸化膜の上記開口から、イオン注入法によりＮ型不純物、たとえばＰ（リン）を打ち込み、拡散させて、Ｎ型のドリフト層２２を形成する。
つぎに、ウエハを熱処理してドライブインを行う。つまり、ドリフト層２２に打ち込んだＰを活性化させるとともに、ドリフト層２２の領域の調整を行う（図４（ａ）参照）。
つぎに、該保護酸化膜を通してプレ酸化膜の上記開口から、イオン注入法によりＮ型不純物、たとえばＰ（リン）を打ち込み、拡散させて、Ｎ型のドリフト層２２を形成する。
つぎに、ウエハを熱処理してドライブインを行う。つまり、ドリフト層２２に打ち込んだＰを活性化させるとともに、ドリフト層２２の領域の調整を行う（図４（ａ）参照）。
つぎに、ウエハ全面の酸化膜（上記プレ酸化膜および保護酸化膜）をエッチング等により除去する。
つぎに、ウエハ全面にフォトレジストを塗布した後、フォトリソグラフィによりパターニングし、Ｖｔ調整層２４に対応する部分に開口を有するマスクを形成する。
つぎに、該マスクを用いてイオン注入法によりＰ型不純物、たとえばＢ（ボロン）を上記開口を通して打ち込み、拡散させて、Ｐ型のＶｔ調整層２４を形成する（図４（ａ）参照）。
つぎに、該マスクを用いてイオン注入法によりＰ型不純物、たとえばＢ（ボロン）を上記開口を通して打ち込み、拡散させて、Ｐ型のＶｔ調整層２４を形成する（図４（ａ）参照）。
つぎに、ウエハに熱酸化処理を施してパッド酸化膜（ＳｉＯ２膜）７０を形成し、該パッド酸化膜上にＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：減圧ＣＶＤ）法等によりシリコン窒化膜（ＳｉＮ膜）７２を形成する（図４（ｂ）参照）。
つぎに、フォトリソグラフィによりシリコン窒化膜７２をエッチングし、フィールド酸化膜２０に対応する部分に開口を有するマスクを形成する。
つぎに、このマスクを用いて熱酸化処理を行い、フィールド酸化膜（ＬＯＣＯＳ酸化膜）２０を形成する（図４（ｂ）参照）。
つぎに、このマスクを用いて熱酸化処理を行い、フィールド酸化膜（ＬＯＣＯＳ酸化膜）２０を形成する（図４（ｂ）参照）。
つぎに、シリコン窒化膜７２を、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のエッチングにより除去する。
つぎに、パッド酸化膜７０をエッチング等により除去する。
つぎに、パッド酸化膜７０をエッチング等により除去する。
つぎに、ウエハに熱酸化処理を施しウエハ全面にＳｉＯ２からなる厚さ約４０ｎｍの犠牲酸化膜（図示省略）を形成する。
つぎに、フォトレジストを塗布した後フォトリソグラフィによりパターニングし、電界緩和層２６ａに対応する部分に開口を有するマスク７４を形成する。
つぎに、フォトレジストを塗布した後フォトリソグラフィによりパターニングし、電界緩和層２６ａに対応する部分に開口を有するマスク７４を形成する。
つぎに、このマスク７４を用い、フィールド酸化膜２０を介してイオン注入法によりＰ型不純物、たとえばＢを打ち込み、拡散させて、Ｐ型の電界緩和層２６ａを形成する（図４（ｃ）参照）。
つぎに、犠牲酸化膜をエッチング等により除去する。
つぎに、犠牲酸化膜をエッチング等により除去する。
つぎに、ウエハに熱酸化処理を施してフィールド酸化膜の周囲にゲート酸化膜７６を形成する。
つぎに、ゲート酸化膜７６上に、ＣＶＤ法等によりポリシリコン膜７８を形成する。
つぎに、ポリシリコン膜７８上に、ＣＶＤ法等により厚さ約１０ｎｍのゲートＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜８０を形成する。
つぎに、ゲート酸化膜７６上に、ＣＶＤ法等によりポリシリコン膜７８を形成する。
つぎに、ポリシリコン膜７８上に、ＣＶＤ法等により厚さ約１０ｎｍのゲートＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜８０を形成する。
つぎに、ウエハ全面にレジストを塗布し、フォトリソグラフィによりポリシリコン膜７８の所定領域の不純物濃度を調整するためのマスクを形成する。このマスクは、たとえば、Ｎ型のＭＯＳトランジスタのゲート電極の濃度とＰ型のＭＯＳトランジスタのゲート電極の濃度とを異ならせるために用いる。本実施の形態に係るＭＯＳトランジスタ１０はＮ型なので、該マスクを用いてＮ型の不純物、たとえばＰを打ち込み、ポリシリコン膜７８の濃度調整を行う（図５（ａ）参照）。
つぎに、レジストを除去する。
つぎに、レジストを除去する。
つぎに、ゲート電極１８を形成するためのマスクをフォトリソグラフィにより形成し、該マスクを用いてエッチングし、ゲート電極１８を形成する。
つぎに、ＣＶＤ法により全面にＮＳＧを形成する。
つぎに、サイドウォール３６を形成するためのマスクをフォトリソグラフィにより形成し、該マスクを用いてエッチングし、サイドウォール３６を形成する（図５（ｂ）参照）。
つぎに、ＣＶＤ法により全面にＮＳＧを形成する。
つぎに、サイドウォール３６を形成するためのマスクをフォトリソグラフィにより形成し、該マスクを用いてエッチングし、サイドウォール３６を形成する（図５（ｂ）参照）。
つぎに、ウエハに熱酸化処理を施して厚さ約１２ｎｍのマスク酸化膜（図示省略）を形成する。
つぎに、ソース層１４を形成するためのマスクをフォトリソグラフィにより形成し、該マスクを用いてイオン注入法によりＮ型不純物、たとえばＡｓ（ヒ素）を打ち込み、拡散させて、Ｎ型のソース層１４を形成する。
つぎに、ソース層１４を形成するためのマスクをフォトリソグラフィにより形成し、該マスクを用いてイオン注入法によりＮ型不純物、たとえばＡｓ（ヒ素）を打ち込み、拡散させて、Ｎ型のソース層１４を形成する。
つぎに、ドレイン層１６を形成するためのマスクをフォトリソグラフィにより形成し、該マスクを用いてイオン注入法によりＮ型不純物、たとえばＡｓ（ヒ素）を打ち込み、拡散させて、Ｎ型のドレイン層１６を形成する（図５（ｂ）参照）。
なお、本実施の形態ではソース層１４を形成した後にドレイン層１６を形成する形態を例示して説明したが、この順序を逆にして、ドレイン層１６を形成した後にソース層１４を形成する形態としてもよい。また、上記では、Ｎ型のＭＯＳトランジスタのソース層およびドレイン層の形成について説明したが、この後Ｐ型のＭＯＳトランジスタのソース層およびドレイン層の形成工程が続く場合もある。この場合のソース層およびドレイン層に打ち込むＰ型の不純物は、たとえばＢとすればよい。
つぎに、たとえばＳｉＯ２からなる層間絶縁膜３８を形成後、該層間絶縁膜３８に、リソグラフィーおよびドライエッチングを用いて、各々ソース層１４、ドレイン層１６、およびサブコンタクト層２８に達するコンタクトホール（図示省略）を形成する。
つぎに、ソース層１４、ドレイン層１６、およびサブコンタクト層２８に達するコンタクトホールの各々の内部に、たとえば、Ｗ（タングステン）等を用いた導電部としてのプラグを埋め込み、コンタクト３２を形成する。
つぎに、スパッタ法等により全面にたとえばＡｌ（アルミニウム）層を形成した後、所定の形状にエッチングして、コンタクト３２に電気的に接続される金属配線３０を形成する（図５（ｃ）参照）。
以上の製造方法により、本実施の形態に係るＭＯＳトランジスタ１０が製造される。
なお、上記実施の形態では、半導体装置内の各層を接続する配線として金属配線３０を用いた形態を例示して説明したが、これに限られず他の導電体、たとえばポリシリコンを用いた形態としてもよい。
また、上記実施の形態では、フィンガー部Ｆの先端部ＰＦの形状を半円形状とした形態を例示して説明したが、これに限られず他の形状、たとえば楕円の一部の形状とした形態としてもよい。
また、上記実施の形態では、本発明に係る半導体装置および半導体装置の製造方法をＮ型のＭＯＳＦＥＴに適用した形態を例示して説明したが、これに限られず、Ｐ型のＭＯＳＦＥＴに適用した形態としてもよい。
１０ ＭＯＳトランジスタ
１２、１１２ 基板
１４、１１４ ソース層
１６、１１６ ドレイン層
１８、１１８ ゲート電極
２０、１２０ フィールド酸化膜
２２、１２２ ドリフト層
２４、１２４ Ｖｔ調整層
２６ａ、２６ｂ、１２６ 電界緩和層
２８、１２８ サブコンタクト層
３０、１３０ 金属配線
３２、１３２ コンタクト
３４ ゲートシリコン酸化膜
３６ サイドウォール
３８ 層間絶縁膜
５０ 電界効果トランジスタ
７０ パッド酸化膜
７２ ＳｉＮ膜
７４ マスク
７６ ゲート酸化膜
７８ ポリシリコン膜
８０ ゲートＮＳＧ膜
Ｆ フィンガー部
ＰＦ 先端部
１２、１１２ 基板
１４、１１４ ソース層
１６、１１６ ドレイン層
１８、１１８ ゲート電極
２０、１２０ フィールド酸化膜
２２、１２２ ドリフト層
２４、１２４ Ｖｔ調整層
２６ａ、２６ｂ、１２６ 電界緩和層
２８、１２８ サブコンタクト層
３０、１３０ 金属配線
３２、１３２ コンタクト
３４ ゲートシリコン酸化膜
３６ サイドウォール
３８ 層間絶縁膜
５０ 電界効果トランジスタ
７０ パッド酸化膜
７２ ＳｉＮ膜
７４ マスク
７６ ゲート酸化膜
７８ ポリシリコン膜
８０ ゲートＮＳＧ膜
Ｆ フィンガー部
ＰＦ 先端部
Claims (8)
- 主面部に、第１導電型の第１の拡散層と前記第１の拡散層から離間して配置される第１導電型の第２の拡散層と前記第２の拡散層に内包される前記第１導電型とは異なる第２導電型の電界緩和層とを備えた半導体基板と、
前記主面部上に絶縁層を介して配置されたゲート電極と、
前記第２の拡散層に電気的に接続されると共に前記主面部の上方に配置された導電体と、
を備え、
平面視において、前記第１の拡散層は所定の幅を備えた第１の部分と前記第１の部分から突出する第２の部分を有し、前記第２の拡散層は前記第２の部分の周囲を囲み、前記ゲート電極に対応する前記半導体基板の主面の領域が前記第２の拡散層に対応する前記主面の領域から離間して配置され、前記導電体の前記第１の拡散層側の端部に対応する前記主面の領域が前記電界緩和層に対応する前記主面の領域に内包される、
ことを特徴とする半導体装置。 - 前記第２の拡散層は、平面視において前記第１の部分に離間し且つ前記第１の部分に沿う部分と前記第２の部分の周囲を囲む部分とを含む島状の形状に形成され、
前記第１の拡散層は、平面視において前記第１の部分と前記第２の部分とを含むとともに前記第２の拡散層を囲む形状に形成される
請求項１に記載の半導体装置。 - 平面視において前記第２の部分が半円形状である請求項１または請求項２に記載の半導体装置。
- 前記導電体の前記第１の拡散層側の端部に対応する前記主面の領域は、前記電界緩和層の前記第１の拡散層側の端部に対応する前記主面の領域から２μｍ〜４μｍの位置に配置される
請求項１〜請求項３のいずれか１項に記載の半導体装置。 - 前記第１の拡散層と前記第２の拡散層との間の前記主面部に絶縁体をさらに備え、
前記電界緩和層は前記絶縁体の下部の前記主面部に形成される
請求項１〜請求項４のいずれか１項に記載の半導体装置。 - 前記第２の部分と前記第２の部分の周囲を囲む前記第２の拡散層との距離が、前記第１の部分と前記第２の拡散層の前記第１の部分に沿う部分との距離よりも長い
請求項１〜請求項５のいずれか１項に記載の半導体装置。 - 前記電界緩和層は前記第１の拡散層と前記第２の拡散層との間に発生する電界を緩和する
請求項６に記載の半導体装置。 - 半導体基板の主面部に、平面視において第１の部分と前記第１の部分から突出する第２の部分とを備える第１導電型の第１の拡散層と、前記第１導電型の第２の拡散層と、前記第２の拡散層に内包される前記第１導電型とは異なる第２導電型の電界緩和層と、を形成するステップを含み、平面視において前記第２の拡散層は前記第１の拡散層と離間し且つ前記第２の部分の周囲を囲む拡散層形成工程と、
前記半導体基板の主面部上に、絶縁層を介して配置されると共に前記第２の拡散層に対応する前記半導体基板の主面の領域から離間して形成されるゲート電極を形成するゲート電極形成工程と、
前記主面部の上方に配置され且つ前記第２の拡散層に電気的に接続されると共に、平面視において前記第１の拡散層側の端部に対応する前記主面の領域が前記電界緩和層に対応する前記主面の領域に内包される導電体を形成する導電体形成工程と、
を含む半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014166508A JP6388509B2 (ja) | 2014-08-19 | 2014-08-19 | 半導体装置および半導体装置の製造方法 |
| CN201510477191.5A CN105374854B (zh) | 2014-08-19 | 2015-08-06 | 半导体装置以及半导体装置的制造方法 |
| US14/819,562 US9553144B2 (en) | 2014-08-19 | 2015-08-06 | Semiconductor device and semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014166508A JP6388509B2 (ja) | 2014-08-19 | 2014-08-19 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016042554A JP2016042554A (ja) | 2016-03-31 |
| JP6388509B2 true JP6388509B2 (ja) | 2018-09-12 |
Family
ID=55348980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014166508A Active JP6388509B2 (ja) | 2014-08-19 | 2014-08-19 | 半導体装置および半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9553144B2 (ja) |
| JP (1) | JP6388509B2 (ja) |
| CN (1) | CN105374854B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10079178B1 (en) * | 2017-03-17 | 2018-09-18 | Taiwan Semiconductor Manufacturing Co., Ltd | Formation method of semiconductor device structure using multilayer resist layer |
| CN110612598B (zh) * | 2018-04-16 | 2023-02-14 | 新唐科技日本株式会社 | 半导体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258636A (en) | 1991-12-12 | 1993-11-02 | Power Integrations, Inc. | Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes |
| US6509220B2 (en) * | 2000-11-27 | 2003-01-21 | Power Integrations, Inc. | Method of fabricating a high-voltage transistor |
| JP2002270830A (ja) * | 2001-03-12 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2005079317A (ja) * | 2003-08-29 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2005085975A (ja) * | 2003-09-09 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| TW200816323A (en) * | 2006-09-29 | 2008-04-01 | Leadtrend Tech Corp | High-voltage semiconductor device structure |
| JP5150389B2 (ja) * | 2008-07-01 | 2013-02-20 | シャープ株式会社 | 半導体装置 |
| US7875930B2 (en) * | 2009-02-16 | 2011-01-25 | Vanguard International Semiconductor Corporation | Semiconductor structure having an enlarged finger shaped region for reducing electric field density and method of manufacturing the same |
| JP5960445B2 (ja) * | 2012-02-23 | 2016-08-02 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP6030923B2 (ja) * | 2012-11-09 | 2016-11-24 | シャープ株式会社 | 半導体装置、及びその製造方法 |
-
2014
- 2014-08-19 JP JP2014166508A patent/JP6388509B2/ja active Active
-
2015
- 2015-08-06 CN CN201510477191.5A patent/CN105374854B/zh active Active
- 2015-08-06 US US14/819,562 patent/US9553144B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN105374854A (zh) | 2016-03-02 |
| JP2016042554A (ja) | 2016-03-31 |
| US20160056237A1 (en) | 2016-02-25 |
| US9553144B2 (en) | 2017-01-24 |
| CN105374854B (zh) | 2021-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6299581B2 (ja) | 半導体装置 | |
| US7737494B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20190109685A (ko) | 반도체 소자 및 이의 제조방법 | |
| TWI590449B (zh) | Silicon carbide semiconductor device, method of manufacturing the silicon carbide semiconductor device, and method of designing the silicon carbide semiconductor device | |
| JP5498107B2 (ja) | 半導体装置およびその製造方法 | |
| JP2009088199A (ja) | 半導体装置 | |
| TW201943081A (zh) | 半導體裝置及其製造方法 | |
| KR102528066B1 (ko) | 낮은 온 저항 및 낮은 기생 정전 용량을 갖는 반도체 소자 및 그의 제조 방법 | |
| JP6257525B2 (ja) | 半導体装置 | |
| CN108091681A (zh) | 半导体器件及半导体器件的制造方法 | |
| JP6388509B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5983122B2 (ja) | 半導体装置 | |
| TWI574405B (zh) | Silicon carbide semiconductor device, method for manufacturing silicon carbide semiconductor device, and design method of silicon carbide semiconductor device | |
| JP5542623B2 (ja) | 半導体装置及びその製造方法 | |
| TW202021132A (zh) | 橫向擴散金氧半導體裝置 | |
| KR102081561B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| US10868115B2 (en) | High voltage device and manufacturing method thereof | |
| KR20180006541A (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2009043795A (ja) | 半導体装置 | |
| KR100298194B1 (ko) | 트렌치 게이트 구조를 갖는 전력소자 | |
| US9070766B1 (en) | Semiconductor device and method of forming the same | |
| JP2024046511A (ja) | 半導体装置およびその製造方法 | |
| TW202504113A (zh) | 半導體裝置 | |
| JP2023069620A (ja) | 半導体装置 | |
| TW202501578A (zh) | 半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170529 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180320 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180327 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180703 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180719 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180814 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6388509 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |