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TW202501578A - 半導體裝置 - Google Patents

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TW202501578A
TW202501578A TW113116814A TW113116814A TW202501578A TW 202501578 A TW202501578 A TW 202501578A TW 113116814 A TW113116814 A TW 113116814A TW 113116814 A TW113116814 A TW 113116814A TW 202501578 A TW202501578 A TW 202501578A
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Taiwan
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hole
wiring
insulating film
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TW113116814A
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Inventor
永久克己
酒井敦
西村智也
Original Assignee
日商瑞薩電子股份有限公司
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Abstract

提高了半導體裝置的性能。在半導體襯底（SUB）中，溝槽TR1和溝槽TR2形成為從該半導體襯底（SUB）的上表面（TS）到達預定深度。在該溝槽TR1的下部處形成場板電極（FP），並且在該溝槽TR1的上部處形成閘極電極GE1。閘極電極GE2形成在該溝槽TR2內部。該溝槽TR1的深度比該溝槽TR2的深度深。在平面圖中，該溝槽TR1被該溝槽TR2圍繞。

Description

半導體裝置
本公開涉及一種半導體裝置，並且更具體地，涉及一種包括溝槽內部的閘極電極和場板電極的半導體裝置。
[相關申請的交叉引用] 於2023年5月16日提交的日本專利申請第2023-080894號的公開（包括說明書、附圖和摘要），通過引用整體併入本文。
在半導體裝置，包括諸如功率MOSFET（金屬氧化物半導體場效應晶體管）的半導體裝置中，應用了其中閘極電極嵌入溝槽中的溝槽閘極結構。
例如，專利文獻1公開了一種分裂閘極結構，其中場板電極形成在溝槽的下部並且閘極電極在溝槽的上部形成為一種溝槽閘極結構。從源極電極向場板電極供應源極電位。通過將耗盡層從場板電極擴展到漂移區，可以提高溝槽周圍的擊穿電壓。此外，隨著擊穿電壓的提高，漂移區的濃度可以增加，並且漂移區的電阻可以降低。
非專利文獻1公開了一種技術，其中常規的溝槽閘極結構（單閘極結構）被佈置成分裂閘極結構的溝槽之間的輔助閘極，由此增加單元區域中的閘極電極的密度並且降低導通電阻。此類功率MOSFET被稱為具有輔助閘極的分裂閘極結構。
下面列出了公開的技術。
[專利文獻1]日本未審查專利申請公開第2011-199109號
[非專利文獻1]W. Saito等人，“Assist Gate MOSFETs for Improvement of On-Resistance and Turn-Off Loss Trade-Off（輔助閘極MOSFET改善導通電阻和關斷損耗的權衡）”，IEEE ELECTRON DEVICE LETTERS（IEEE電子設備快報），第41卷，第7期，第1060-1062頁，2020年7月
在具有輔助閘極的分裂閘極結構的MOSFET中，為了降低導通電阻，還必須考慮耐受電壓。也就是說，要求不使電荷平衡不穩定。
本申請的主要目的是優化具有輔助閘極的分裂閘極結構的平面佈局，由此穩定電荷平衡並且改進半導體裝置的性能。根據本說明書和附圖的描述中，其他目的和新穎特徵將變得顯而易見。
本申請中公開的典型實施例將簡要描述如下。
根據一個實施例的半導體裝置包括：第一導電類型的半導體襯底，具有上表面和下表面；第一溝槽，形成在半導體襯底中以便距半導體襯底的上表面到達預定深度；場板電極，形成在第一溝槽內部的第一溝槽的下部中並且與半導體襯底電隔離；第一閘極電極，形成在第一溝槽內部的第一溝槽的上部中，並且與半導體襯底和場板電極電隔離；第二溝槽，形成在半導體襯底中以便距半導體襯底的上表面到達預定深度；以及第二閘極電極，形成在第二溝槽內部並且與半導體襯底電隔離。第一溝槽的深度比第二溝槽的深度大。在平面圖中，第一溝槽被第二溝槽圍繞。
根據一個實施例的半導體裝置包括：第一導電類型的半導體襯底，具有上表面和下表面；第一溝槽，形成在半導體襯底中以便距半導體襯底的上表面到達預定深度；場板電極，形成在第一溝槽內部的第一溝槽的下部中並且與半導體襯底電隔離；第一閘極電極，形成在第一溝槽內部的第一溝槽的上部中，並且與半導體襯底和場板電極電隔離；第二溝槽，形成在半導體襯底中以便距半導體襯底的上表面到達預定深度；以及第二閘極電極，形成在第二溝槽內部並且與半導體襯底電隔離。第一溝槽的深度比第二溝槽的深度大。在平面圖中，第一溝槽和第二溝槽各自在第一方向上延伸並且在與第一方向交叉的第二方向上彼此鄰接。
根據一個實施例，可以提高半導體裝置的性能。
在下文中，將基於附圖詳細解釋實施例。在用於解釋實施例的所有附圖中，具有相同功能的構件由相同的附圖標記表示，並且省略其重複描述。在以下實施例中，除非特別必要，否則原則上將不再重複相同或類似部分的描述。
此外，本申請中描述的X方向、Y方向和Z方向彼此交叉並且彼此正交。在本申請中，Z方向被描述為特定結構的豎直方向、深度方向、高度方向或厚度方向。此外，本申請中使用的表述“平面圖”意味著由X方向和Y方向形成的平面是“平面”，並且該“平面”是從Z方向觀察的。
（第一實施例）
＜半導體裝置的結構＞
下面將參考圖1至圖7描述第一實施例中的半導體裝置100。半導體裝置100包括具有輔助閘極作為半導體元件的分裂閘極MOSFET。也就是說，在半導體裝置100中，分裂閘極結構的MOSFET和單閘極結構的MOSFET並聯連接，分裂閘極結構的MOSFET包括形成在溝槽TR1中的閘極電極GE1和場板電極FP，單閘極結構的MOSFET包括形成在溝槽TR2中的閘極電極GE2。
圖1和圖2是作為半導體裝置100的半導體芯片的平面圖。圖1示出了頂層佈線構造。圖2示出了位於頂層佈線與半導體襯底SUB之間的第一層佈線構造。
在平面圖中，半導體裝置100具有單元區CR和圍繞單元區CR的外周邊區OR。在單元區CR中，形成諸如MOSFET的主要半導體元件。更具體地，單元區CR是其中形成有源極區NS的區並且是作為MOSFET操作的區。外周邊區OR主要用於從閘極佈線GW2向MOSFET供應閘極電位，並且用作終端區等。
如圖1中所示，單元區域CR的大部分被源極電極SE2覆蓋。在平面圖中，閘極佈線GW2圍繞源極電極SE2。儘管這裡未圖示，但是源極電極SE2和閘極佈線GW2覆蓋有諸如聚醯亞胺膜的保護膜。在保護膜的一部分中設置有開口，並且在開口中暴露的源極電極SE2和閘極佈線GW2成為源極焊盤SP和閘極焊盤GP。外部連接構件連接到源極焊盤SP和閘極焊盤GP，使得半導體裝置100電連接到另一半導體芯片、引線框架、佈線襯底等。外部連接構件是由例如鋁、金或銅製成的導線，或由銅板製成的夾具。
如圖2中所示，在單元區域CR中，形成在Y方向上延伸的多個源極用內部佈線SE1和多個閘極用內部佈線GW1。內部佈線GW1也形成在外周邊區OR中以便位於閘極佈線GW2下方。單元區CR中的多個內部佈線GW1與外周邊區OR中的內部佈線GW1成一體。
如稍後將描述的，內部佈線SE1經由形成在層間絕緣膜IL2中的孔CH4（過孔V1）電連接到源極電極SE2。內部佈線GW1經由與孔CH4（過孔V1）等效的孔（經由）電連接到閘極佈線GW2。
圖3和圖4是圖1和圖2中示出的區1A的放大的主要部分平面圖。圖6是圖1和圖2中示出的區2A的放大的主要部分平面圖。圖3示出了圖2的第一層的佈線構造。圖4和圖6主要示出了在半導體襯底SUB中形成的溝槽TR1、TR2和閘極電極GE1、GE2的平面圖案。圖5是沿著圖3和圖4中示出的A-A線的截面視圖。
應注意的是，在圖3的平面圖中，實際上圖示了孔CH1、CH2，以使與圖4的位置關係易於理解，儘管孔CH1、CH2被內部佈線SE1和內部佈線GW1覆蓋並且在視覺上不無法識別。此外，在圖4和圖6中，為了使內部佈線SE1與內部佈線GW1之間的位置關係易於理解，這些部分的部分由虛線示出。
如圖3和圖4中所示，在單元區域CR中，多個內部佈線SE1和多個內部佈線GW1各自形成為條狀形狀，在Y方向上延伸，並且在X方向上彼此鄰接。內部佈線SE1經由孔CH1電連接到源極區NS。內部佈線GW1經由孔CH2電連接到閘極電極GE1。
在圖4中，孔CH1和孔CH2的平面形狀被示出為圓形，但是孔CH1和孔CH2的平面形狀可以是其他形狀，諸如正方形。
如圖4中所示，溝槽TR2在平面圖中具有蜂窩結構。也就是說，溝槽TR2具有其中多個規則六邊形彼此連接的配置。閘極電極GE2形成在溝槽TR2內部。溝槽TR1的平面形狀是圓形。閘極電極GE1形成在溝槽TR1內部。在平面圖中，溝槽TR1被溝槽TR2圍繞。源極區NS形成在溝槽TR1與溝槽TR2之間。
在第一實施例中，在溝槽TR2的蜂窩結構的一個規則六邊形中形成一個溝槽TR1。此外，溝槽TR1的中心部分10在平面圖中對應於（匹配於）蜂窩結構的一個規則六邊形的重心（質心）20。因此，當三個最近的溝槽TR1的中心部分10由直線連接時，形成等邊三角形。如圖4中所示，等邊三角形各邊的長度L1相等。
稍後將描述的場板電極FP形成在溝槽TR1中的閘極電極GE1的下部處。利用上面描述的等邊三角形，從場板電極FP延伸的耗盡層容易在單元區CR中均勻地擴展，因此容易確保擊穿電壓。
應注意的是，重心20指示多邊形的重心，並且可以是規則四邊形的重心，如稍後描述的第一修改示例中那樣。
下面將參考圖5描述半導體裝置100的橫截面配置。
如圖5中所示，半導體裝置100包括具有上表面TS和下表面BS的n型半導體襯底SUB。半導體襯底SUB由n型矽製成。半導體襯底SUB具有低濃度n型漂移區NV。在第一實施例中，n型半導體襯底SUB本身構成漂移區NV。半導體襯底SUB可以是n型矽襯底和在通過外延生長方法引入磷（P）的同時在矽襯底上生長的n型半導體層的層壓體。在這種情況下，低濃度n型半導體層構成漂移區NV，高濃度n型矽襯底構成漏極區ND。
如圖5中所示，在半導體襯底SUB中，n型漏極區ND形成得比半導體襯底的上表面TS更靠近半導體襯底SUB的下表面BS。漏極區ND具有比漂移區NV高的雜質濃度。在半導體襯底SUB的下表面BS下方形成漏極電極DE。漏極電極DE例如由單層金屬膜（諸如鋁膜、鈦膜、鎳膜、金膜或銀膜）組成，或由此類金屬膜相應層壓的層壓膜組成。漏極區ND和漏極電極DE形成在單元區CR和外周邊區OR之上。漏極電位從漏極電極DE供應到半導體襯底SUB（漏極區ND、漂移區NV）。
半導體襯底SUB形成有溝槽TR1，溝槽TR1距半導體襯底SUB的上表面TS到達預定深度。溝槽TR1的深度例如為5μm（微米）以上且7μm（微米）以下。在溝槽TR1內部，場板電極FP經由絕緣膜IF1形成在溝槽TR1的下部。此外，在溝槽TR1內部，閘極電極GE1經由閘極絕緣膜GI形成在溝槽TR1的上部處。場板電極FP和閘極電極GE1中的每一者由例如n型摻雜多晶矽膜形成。
絕緣膜IF1的上表面的位置比場板FP的上表面的位置低。絕緣膜IF2被形成以便覆蓋從絕緣膜IF1暴露的場板電極FP。閘極絕緣膜GI形成在絕緣膜IF2上的溝槽TR1內部。
絕緣膜IF1形成在半導體襯底SUB與場板FP之間。絕緣膜IF2形成在閘極電極GE1與場板電極FP之間。閘極絕緣膜GI形成在半導體襯底SUB與閘極電極GE1之間。通過這些膜，半導體襯底SUB、閘極電極GE1和場板電極FP彼此電絕緣。在閘極電極GE1上形成絕緣膜IF3。
絕緣膜IF1、絕緣膜IF2、絕緣膜IF3和閘極絕緣膜GI由例如氧化矽膜製成。絕緣膜IF1的厚度比閘極絕緣膜GI的厚度大。在溝槽TR1內部，絕緣膜IF1的厚度例如為400 nm或大於400 nm並且600 nm或小於600 nm。在溝槽TR1中，閘極絕緣膜GI的厚度例如等於或大於50 nm並且等於或小於70 nm。這些厚度是在X方向上的厚度。
半導體襯底SUB形成有溝槽TR2，溝槽TR2距半導體襯底SUB的上表面TS到達預定深度。如圖5中所示，溝槽TR2的深度比溝槽TR1的深度淺，並且例如為2μm（微米）或大於2μm並且3μm（微米）或小於3μm。閘極電極GE2經由閘極絕緣膜GI形成在溝槽TR2內部。半導體襯底SUB和閘極電極GE2通過閘極絕緣膜GI彼此電絕緣。閘極電極GE2由例如n型摻雜多晶矽膜形成。在閘極電極GE2上形成絕緣膜IF3。
在半導體襯底SUB中，p型體區PB形成得比半導體襯底SUB的下表面BS更靠近半導體襯底SUB的上表面TS。如圖5中所示，體區PB距半導體襯底SUB的上表面TS的深度比溝槽TR1和溝槽TR2中的每一者的深度淺。在體區PB中，形成n型源極區NS。源極區NS具有比漂移區NV高的雜質濃度。
在半導體襯底SUB的上表面TS上形成有層間絕緣膜IL1以便覆蓋溝槽TR1和溝槽TR2。層間絕緣膜IL1由例如氧化矽膜形成。層間絕緣膜IL1的厚度例如為500 nm或大於500 nm並且900 nm或小於900 nm。
在層間絕緣膜IL1中形成孔CH1和孔CH2。孔CH1到達源極區NS和體區PB。孔CH2到達閘極電極GE2。在孔CH1的底部處，在體區PB中形成高濃度擴散區PR。高濃度擴散區PR主要是為了降低與插塞PG的接觸電阻而形成的，並且具有比體區PB高的雜質濃度。
插塞PG形成在孔CH1和孔CH2中的每一者內部。插塞PG包括例如第一阻擋金屬膜和第一導電膜，第一導電膜形成在第一阻擋金屬膜上。第一阻擋金屬膜由例如鈦膜和氮化鈦膜的層壓膜形成。第一導電膜例如是鎢膜。
在層間絕緣膜IL1上形成有內部佈線SE1和內部佈線GW1。在平面圖中，內部佈線SE1設置在與孔CH1重疊的位置處，並且經由孔CH1（插塞PG）電連接到源極區NS、體區PB和高濃度擴散區PR。在平面圖中內部佈線GW1設置與孔CH2重疊的位置處，並且經由孔CH2（插塞PG）電連接到閘極電極GE1。
內部佈線SE1和內部佈線GW1包括例如第二阻擋金屬膜和第二導電膜，該第二導電膜形成在第二阻擋金屬膜上。第二阻擋金屬膜是例如鈦鎢膜或氮化鈦膜。第二導電膜是例如添加了銅或矽的鋁合金膜或鎢膜。內部佈線SE1和內部佈線GW1中的每一者的厚度例如大於或等於100 nm並且小於或等於200 nm。
層間絕緣膜IL2形成在層間絕緣膜IL1上以便覆蓋內部佈線SE1和內部佈線GW1。層間絕緣膜IL2由例如氧化矽膜形成。層間絕緣膜IL2的厚度例如為500 nm或大於500 nm並且900 nm或小於900 nm。
在層間絕緣膜IL2中形成孔CH4。孔CH4到達內部佈線SE1。在孔CH4內部形成過孔V1。過孔V1包括例如第三阻擋金屬膜和第三導電膜，該第三導電膜形成在第三阻擋金屬膜上。第三阻擋金屬膜由例如鈦膜和氮化鈦膜的層壓膜形成。第三導電膜例如是鎢膜。
在層間絕緣膜IL2上形成源極電極SE2。源極電極SE2經由孔CH4（過孔V1）電連接到內部佈線SE1。因此，源極電位從源極電極SE2供應到源極區NS、體區PB和高濃度擴散區PR。
如圖6中所示，在外周邊區OR的半導體襯底SUB中，形成從半導體襯底SUB的上表面TS到達預定深度的引出溝槽TRa。因為引出溝槽TRa是在與溝槽TR2相同的製造工藝中形成的，所以引出溝槽TRa的深度與溝槽TR2的深度相同。溝槽TR2和引出溝槽TRa是連通的。與閘極電極GE2成一體的引出部分GEa形成在引出溝槽TRa內部。
在外周邊區OR的層間絕緣膜IL1中形成到達引出部分GEa的孔CH3。插塞PG也形成在孔CH3內部。內部佈線GW1也形成在外周邊區OR中。在平面圖中外周邊區OR的內部佈線GW1設置在與孔CH3重疊的位置處，並且經由孔CH3（插塞PG）電連接到引出部分GEa。
儘管在此未圖示，但在外周邊區OR中的層間絕緣膜IL2上形成閘極佈線GW2。另外，在外周邊區OR的層間絕緣膜IL2中形成到達內部佈線GW1的孔CH4，並且在孔CH4中還形成過孔V1。閘極佈線GW2經由孔CH4（過孔V1）電連接到內部佈線GW1。因此，閘極電位從閘極佈線GW2供應到閘極電極GE1和閘極電極GE2。
源極電極SE2和閘極佈線GW2包括例如第四阻擋金屬膜和第四導電膜，該第四導電膜形成在第四阻擋金屬膜上。第四阻擋金屬膜例如是鈦鎢膜。第四導電膜例如是添加了銅或矽的鋁合金膜。源極電極SE2和閘極電極佈線GW2中的每一者的厚度比內部佈線SE1和內部佈線GW1中的每一者的厚度大，並且例如為2 μm（微米）活大於2 μm並且3 μm（微米）或小於3 μm。
圖7是第一實施例中具有輔助閘極的分裂閘極結構的MOSFET的等效示意圖。包括閘極電極GE1和場板電極FP的分裂閘極結構MOSFET和包括閘極電極GE2的單閘極結構MOSFET並聯連接。場板電極FP不電連接到閘極佈線GW2、源極電極SE2和漏極電極DE中的任一者，並且電浮置。
注意，圖7中示出的電容Cfp-g是閘極電極GE1與場板電極fp之間的電容。電容Cfp-d是場板電極fp與漏極電極DE之間的電容。電阻Rsub是漏極區ND的電阻分量。漂移區NV構成分佈常數偏置相關可變電阻Rnv，N/可變電容Cnv，N（N是整數）。因此，施加到場板電極FP的電位在這些中間電位下根據閘極電位和漏極電位而變化。
如上面所描述的，根據第一實施例，與溝槽TR1的側表面接觸的體區PB可以用作分裂閘極結構的MOSFET的溝道區，並且與溝槽TR2的側表面接觸的體區PB可以用作單閘極結構的MOSFET的溝道區。通過採用溝槽TR2在平面圖中圍繞溝槽TR1的配置，單元區CR中的閘極電極GE2的密度增加，並且流過整個單元區CR的電流的密度增加。因此，可以降低導通電阻。
溝槽TR2在平面圖中形成蜂窩結構，並且溝槽TR1的中心部分10對應於（匹配）蜂窩結構的一個規則六邊形的重心20。因此，由三個最近的溝槽TR1的中心部分10形成等邊三角形。因此，從場板電極FP延伸的耗盡層容易在單元區域CR中均勻地擴展，並且因此容易確保擊穿電壓。
因此，第一實施例不會使電荷平衡不穩定。換句話說，根據第一實施例，由於電荷平衡穩定，因此可以實現導通電阻的降低和耐受電壓的保證兩者，並且因此可以改進半導體裝置100的結果。
＜半導體裝置的製造方法＞
下面將參考圖8至圖21描述半導體裝置100的製造方法中包括的相應製造步驟。
如圖8中所示，首先製備具有上表面TS和下表面BS的n型半導體襯底SUB。如上所述，半導體襯底SUB可以是n型矽襯底和通過外延生長形成在矽襯底上的n型半導體層的堆疊。
接下來，在半導體襯底SUB中形成溝槽TR1和溝槽TR2以便距半導體襯底SUB的上表面TS到達預定深度。為此，首先，通過諸如CVD（化學氣相沉積）在半導體襯底SUB的上表面TS上形成諸如氧化矽膜或氮化矽膜的絕緣膜。接下來，通過光刻技術和各向異性蝕刻工藝對絕緣膜進行圖案化，以在半導體襯底SUB的上表面TS上選擇性地形成硬掩模HM。接下來，使用硬掩模HM作為掩模來執行各向異性蝕刻工藝，以在從硬掩模HM暴露的半導體襯底SUB中形成溝槽TR1和溝槽TR2。通過這些步驟，還形成了引出溝槽TRa。
如圖9中所示，選擇性地加深溝槽TR1的深度，使得溝槽TR1的深度比溝槽TR2的深度深。
首先，在硬掩模HM上形成具有覆蓋溝槽TR2並且使溝槽TR1開口的圖案的抗蝕劑圖案RP1。接下來，使用抗蝕劑圖案RP1和硬掩模HM作為掩模執行各向異性蝕刻工藝。由於從抗蝕劑圖案RP1暴露的半導體襯底SUB的上表面TS被硬掩模HM覆蓋，因此僅蝕刻溝槽TR1的內部。這選擇性地增加了溝槽TR1的深度。
接下來，通過灰化去除抗蝕劑圖案RP1。然後通過使用例如氫氟酸或含磷酸的溶液的各向同性蝕刻工藝來去除硬掩模HM。
如圖10中所示，在溝槽TR1內部和溝槽TR2內部形成絕緣膜IF1和導電膜CF1。
首先，通過例如熱氧化處理在半導體襯底SUB的上表面TS上、溝槽TR1內部和溝槽TR2內部形成絕緣膜IF1。絕緣膜IF1可以是通過熱氧化處理形成的第一氧化矽膜和通過CVD在第一氧化矽膜上形成的第二氧化矽膜的堆疊膜。
接下來，通過例如CVD方法在絕緣膜IF1上形成導電膜CF1，以填充溝槽TR1的內部和溝槽TR2的內部。導電膜CF1例如是n型多晶矽膜。為了令人滿意地填充導電膜CF1，導電膜CF1可以形成多次（例如，形成第一多晶矽膜和形成第二多晶矽膜兩次）。
如圖11中所示，在溝槽TR1內部形成場板電極FP。
首先，通過使用例如CMP（化學機械拋光方法）的拋光工藝去除位於半導體襯底SUB的上表面TS上的導電膜CF1。接下來，對導電膜CF1執行各向異性蝕刻工藝以去除位於溝槽TR2內部的導電膜CF1和位於溝槽TR1內部的導電膜CF1的一部分。因此，留在溝槽TR1中的導電膜CF1形成為場板電極FP。
如圖12中所示，使用含有氫氟酸的溶液對絕緣膜IF1進行各向同性蝕刻工藝。因此，去除了位於半導體襯底SUB的上表面TS上的絕緣膜IF1和位於溝槽TR2內部的絕緣膜IF1。同時，溝槽TR1內部的絕緣膜IF1朝向溝槽IF1的底部縮回，使得位於溝槽TR1內部的絕緣膜IF1的上表面的位置低於場板電極FP的上表面的位置。
如圖13中所示，在溝槽TR1中選擇性地形成絕緣膜IF2，以便覆蓋從絕緣膜IF1暴露的場板電極FP。
首先，通過例如CVD方法在半導體襯底SUB的上表面TS上、溝槽TR1內部和溝槽TR2內部形成絕緣膜IF2。接下來，對絕緣膜IF2執行各向異性蝕刻工藝以去除位於半導體襯底SUB的上表面TS上的絕緣膜IF2和位於溝槽TR2內部的絕緣膜IF2。同時，位於溝槽TR1內部的絕緣膜IF2朝向溝槽TR1的底部縮回。因此，場板電極FP被留在溝槽TR1中的絕緣膜IF2覆蓋。
如圖14中所示，在溝槽TR1內部和溝槽TR2內部形成閘極絕緣膜G1和導電膜CF2。
首先，通過熱氧化處理在半導體襯底SUB的上表面TS上、位於絕緣膜IF2上的溝槽TR1內部以及溝槽TR2內部形成閘極絕緣膜GI。閘極絕緣膜GI也形成在引出溝槽TRa內部。接下來，通過例如CVD方法在閘極絕緣膜GI上和絕緣膜IF2上形成導電膜CF2以便填充溝槽TR1的內部。導電膜CF2例如是n型多晶矽膜。
如圖15中所示，在溝槽TR1內部形成閘極電極GE1，並且在溝槽TR2內部形成閘極電極GE2。
首先，通過例如使用CMP方法的拋光處理在導電膜CF2上執行使用CMP方法的拋光處理。因此，導電膜CF2的厚度減小，並且導電膜CF2的上表面被平坦化。
接下來，對導電膜CF2執行各向異性蝕刻工藝以去除位於半導體襯底SUB的上表面TS上的導電膜CF2。因此，留在場板電極FP上的溝槽TR1中的導電膜CF2形成為閘極電極GE1。同時，留在溝槽TR2中的導電膜CF2形成為閘極電極GE2。引出部分GEa也從導電膜CF2形成在引出溝槽TRa內部。
為了完全去除溝槽TR1外部和溝槽TR2外部的導電膜CF2，通過過蝕刻來執行各向異性蝕刻工藝。閘極電極GE1和閘極電極GE2中的每者的上表面的位置略低於半導體襯底SUB的上表面TS的位置。
如圖16中所示，在閘極電極GE1和閘極電極GE2的上表面上形成絕緣膜IF3。
首先，通過例如CVD方法在半導體襯底SUB的上表面TS上形成絕緣膜IF3以便覆蓋閘極電極GE1和閘極電極GE2中的每一者的上表面。接下來，對絕緣膜IF3進行各向異性蝕刻工藝。因此，半導體襯底SUB的上表面TS上的絕緣膜IF3和閘極絕緣膜GI被去除，並且絕緣膜IF3留在閘極電極GE1和閘極電極GE2的上表面中的每一者上。
如圖17中所示，在半導體襯底SUB中形成體區PB和源極區NS。
首先，通過光刻和離子注入引入例如硼（B），在半導體襯底SUB中選擇性地形成p型體區PB。體區PB形成得比溝槽TR1和溝槽TR2中的每一者的深度淺。
接下來，通過光刻和離子注入引入例如砷（As），在單元區CR的體區PB中選擇性地形成n型源極區NS。此後，半導體襯底SUB經受熱處理以激活源極區NS和體區PB中含有的雜質。
如圖18中所示，層間絕緣膜IL1通過例如CVD法形成在半導體襯底SUB的上表面TS上，以便覆蓋溝槽TR1和溝槽TR2。
如圖19中所示，形成孔CH1、孔CH2和高濃度擴散區PR。
首先，在層間絕緣膜IL1上，形成抗蝕劑圖案，該抗蝕劑圖案具有用於使其中形成源極區NS的半導體襯底SUB開口的圖案。接下來，使用抗蝕劑圖案作為掩模來執行各向異性蝕刻工藝，以形成穿透層間絕緣膜IL1和源極區NS並且到達體區PB內部的孔CH1。接下來，通過離子注入方法將例如硼（B）引入孔CH1底部的體區PB中，形成p型高濃度擴散區PR。此後，通過灰化工藝去除此類抗蝕劑圖案。
接下來，在層間絕緣膜IL1上形成在閘極電極GE1上具有圖案開口的抗蝕劑圖案。接下來，使用抗蝕劑圖案作為掩模執行各向異性蝕刻工藝，以形成穿透層間絕緣膜IL1和絕緣膜IF3並且到達閘極電極GE1的孔CH2。儘管這裡未示出，但是在形成孔CH2的步驟中，還形成圖6中示出的孔CH3。孔CH3穿透層間絕緣膜IL1和絕緣膜IF3並且到達引出部分GEa。此後，通過灰化工藝去除此類抗蝕劑圖案的RP1。
形成孔CH1的順序和形成孔CH2和孔CH3的順序可以是首先形成它們中的任一者的任何順序。
如圖20中所示，在孔CH1和孔CH2中的每一者內形成插塞PG，並且在層間絕緣膜IL1上形成內部佈線SE1和內部佈線GW1。
首先，通過濺射法或CVD法在孔CH1內部、孔CH2內部和層間絕緣膜IL1上形成第一阻擋金屬膜。第一阻擋金屬膜由例如氮化鈦膜和鈦膜的層壓膜形成。接下來，通過CVD方法在第一阻擋金屬膜上形成第一導電膜。第一導電膜由例如鎢膜形成。
接下來，通過使用CMP方法或各向異性蝕刻進行拋光來去除形成在孔CH1外部和孔CH2外部的第一阻擋金屬膜和第一導電膜。因此，形成包括第一阻擋金屬膜和第一導電膜的插塞PG以便填充孔CH1的內部和孔CH2的內部。通過這些步驟，還在孔CH3內部形成插塞PG。
接下來，通過濺射在層間絕緣膜IL1上形成第二阻擋金屬膜。第二阻擋金屬膜由例如鈦鎢膜或氮化鈦膜形成。接下來，通過濺射在第二阻擋金屬膜上形成第二導電膜。第二導電膜是例如添加了銅或矽的鋁合金膜或鎢膜。接下來，將第二阻擋金屬膜和第二導電膜圖案化以形成內部佈線SE1和內部佈線GW1。
如圖21中所示，形成層間絕緣膜IL2、孔CH4、過孔V1和源極電極SE2。
首先，通過例如CVD方法在層間絕緣膜IL1上形成層間絕緣膜IL2以便覆蓋內部佈線SE1和內部佈線GW1。接下來，在層間絕緣膜IL2上形成具有用於打開內部佈線SE1的圖案的抗蝕劑圖案。接下來，使用抗蝕劑圖案作為掩模來執行各向異性蝕刻工藝，以在層間絕緣膜IL2中形成到達內部佈線SE1的孔CH4。通過這些步驟，在外周邊區OR的層間絕緣膜IL2中也形成到達內部佈線GW1的孔CH4。
接下來，通過濺射法或CVD法在孔CH4內部和層間絕緣膜IL2上形成第三阻擋金屬膜。第三阻擋金屬膜由例如氮化鈦膜和鈦膜的層壓膜形成。接下來，通過CVD方法在第三阻擋金屬膜上形成第三導電膜。第三導電膜由例如鎢膜製成。接下來，通過CMP方法或各向異性蝕刻工藝去除形成在孔CH4外部的第三阻擋金屬膜和第三導電膜。因此，形成包括第三阻擋金屬膜和第三導電膜的過孔V1以便填充孔CH4的內部。
接下來，通過濺射在層間絕緣膜IL2上形成第四阻擋金屬膜。第四阻擋金屬膜由例如鈦鎢膜形成。接下來，通過濺射在第四阻擋金屬膜上形成第四導電膜。第四導電膜例如是添加了銅或矽的鋁合金膜。接下來，將第四阻擋金屬膜和第四導電膜圖案化以形成源極電極SE2。通過這些步驟，閘極佈線GW2形成在外周邊區OR中的層間絕緣膜IL2上。
接下來，儘管這裡未圖示，但是通過例如塗覆方法在源極電極SE2上和閘極佈線GW2上形成由例如聚醯亞胺膜製成的保護膜。通過在保護膜的一部分中形成開口，源極電極SE2和閘極佈線GW2的成為源極焊盤SP和閘極焊盤GP的區被暴露。
此後，通過以下製造工藝獲得圖5中示出的結構。首先，根據需要來拋光半導體襯底SUB的底部BS。接下來，通過離子注入將例如砷（As）等引入到半導體襯底SUB的下表面BS中來形成n型漏極區ND。當半導體襯底SUB由n型矽襯底和n型半導體層的堆疊構成時，高濃度n型矽襯底形成漏極區ND，並且因此可以省略通過上面所描述的離子注入形成漏極區ND。接下來，通過濺射方法在半導體襯底SUB的下表面BS下方形成漏極電極DE。
圖1和圖2中示出的源極電極SE2、閘極佈線GW2、內部佈線SE1和內部佈線GW1的平面佈局僅是示例性的，並且可以進行各種改變，只要閘極電極GE1、閘極電極GE2、源極區域NS等電連接即可。
（第一修改示例）
下面將參考圖22描述第一實施例的第一修改示例中的半導體裝置100。
在第一實施例中，蜂窩結構被應用於溝槽TR2的平面形狀，但是溝槽TR2圍繞溝槽TR1的形狀不限於規則六邊形形狀並且可以是另一多邊形形狀。
例如，在第一修改示例中，如圖22中所示，溝槽TR2被配置為使得多個規則正方形彼此連接。在圖22中，在X方向上與某個規則正方形相鄰的規則正方形在Y方向上以半個間距偏移佈置。即使在第一修改示例中，在平面圖中溝槽TR1的中心部分10與正正方形的重心20（多邊形的重心）重合。當三個最近的溝槽TR1的中心部分10由直線連接時，形成等腰三角形，並且長度L2不同於長度L1。
即使當溝槽TR2的形狀像第一修改示例時，也可以穩定其中導通電阻減小並且擊穿電壓得到保證的電荷平衡。然而，從從場板電極FP延伸的耗盡層容易在單元區域CR中均勻地擴展的觀點來看，等邊三角形優於等腰三角形。因此，在確保耐受電壓和進一步穩定電荷平衡方面，第一實施例優於第一修改示例。
（第二實施例）
下面將參考圖23和圖24描述第二實施例中的半導體裝置100。應注意的是，在以下描述中，將主要描述與第一實施例的差異，並且將省略與第一實施例的重疊點的描述。圖24是沿著圖23中示出的線B-B的截面視圖。
在第一實施例中，在溝槽TR2的蜂窩結構的一個規則六邊形中形成一個溝槽TR1。
如圖23中所示，在第二實施例中，省略了蜂窩結構中彼此相鄰的規則六邊形所共享的邊。這裡，省略了蜂窩結構的兩個規則六邊形共享的邊，並且在平面圖中兩個溝槽TR1被溝槽TR2圍繞。
如圖23和圖24中所示，在省略共享的邊的區域中形成孔CH1。由於不存在位於兩個溝槽TR1之間的溝槽TR2，因此可以使孔CH1的平面尺寸大於第一實施例的孔CH1。因此，可以增加在孔CH1中形成的插塞PG與源極區NS、體區PB和高濃度擴散區PR之間的接觸面積，並且可以降低接觸電阻。此外，在兩個分裂閘極結構的MOSFET中，可以共享孔CH1。
例如，在第一實施例中，在蜂窩結構的一個規則六邊形中設置有兩個孔CH1。然而，關於孔CH1的平面尺寸與位置，有必要考慮溝槽TR1與溝槽TR2之間的間隔，並且已經提供了一定程度的限制。通過利用作為第二實施例的省略了共享的邊的區，可以減輕對孔CH1的平面尺寸和位置的限制。
然而，在第二實施例中，由於省略了共享的邊，因此與第一實施例相比，閘極電極GE2的密度較小並且導通電阻增加。因此，在降低導通電阻方面，第一實施例優於第二實施例。
（第二修改示例）
在下文中，將參考圖25和圖26描述第二實施例的第二修改示例中的半導體裝置100。圖26是沿著圖25中示出的線B-B的截面視圖。
如圖25中所示，在第二修改示例中以及在第二實施例中，省略了由相鄰規則六邊形共享的蜂窩結構的邊。在第二修改示例中，在蜂窩結構中由多個規則六邊形共享的邊上執行省略。也就是說，在平面圖中，多個溝槽TR1被溝槽TR2圍繞。在圖25中，溝槽TR2被分成多個溝槽，但是這些溝槽TR2例如在單元區CR的外周邊附近彼此連接。
如圖25和圖26中所示，在省略了共享的邊的多個區的每個區中形成孔CH1。也就是說，每個孔CH1設置在多個溝槽TR1中的每個溝槽TR1之間。因此，在平面圖中被溝槽TR2圍繞的多個孔ch1的數目比在平面圖中被溝槽TR2圍繞的多個溝槽TR1的數目少一。
在第二修改示例的情況下，由於省略了共享的邊，因此閘極電極GE2的佈置密度比第一實施例的佈置密度低，並且導通電阻增加。然而，如果可以容忍導通電阻的變化，則可以調整共享的邊的省略數目以增加孔CH1佈局的靈活性。
（第三實施例）
下面將參考圖27描述第三實施例中的半導體裝置100。應注意的是，在以下描述中，將主要描述與第一實施例的差異，並且將省略與第一實施例的重疊點的描述。
在第一實施例中，溝槽TR1設置在溝槽TR2中，使得在平面圖中溝槽TR1的平面形狀為圓形並且溝槽TR1的中心部分10與蜂窩結構的一個規則六邊形的重心20重合。因此，從場板電極FP延伸的耗盡層容易在單元區CR中均勻地擴展。
然而，如圖27中所示，當溝槽TR1具有圓形形狀時，從場板電極FP延伸的耗盡層也具有圓形形狀。因此，根據相應的電位和所用處理尺寸，可能存在具有弱耗盡的區。例如，可能存在耗盡層未從三個場板電極FP中的任一個場板電極FP到達的區。也就是說，在單元區CR中，存在電荷平衡局部不穩定的區。
如圖27中所示，在第三實施例中，第三實施例中的溝槽TR1的平面形狀是規則六邊形形狀，儘管在平面圖中溝槽TR1的中心部分10與規則六邊形的重心20重合的點與第一實施例相同。
通過如上面所描述的改變溝槽TR1的規則六邊形形狀，從場板電極FP延伸的耗盡層也具有規則六邊形形狀。因此，可以抑制耗盡較弱的區的生成，從而可以進一步穩定單元區CR中的電荷平衡。
此外，考慮到溝槽TR1與溝槽TR2之間的間隔，溝槽TR1的規則六邊形形狀沿著蜂窩結構的規則六邊形形狀佈置，使得溝槽TR1在佈置中被溝槽TR2高效地圍繞。也就是說，溝槽TR1的規則六邊形的每條邊沿著溝槽TR2的規則六邊形的每條邊。
此外，在第三實施例中，如在第二實施例或第二修改示例中一樣，蜂窩結構的相鄰規則六邊形共享的邊可以變薄。
（第四實施例）
下面將參考圖28和圖29描述第四實施例中的半導體裝置100。應注意的是，在以下描述中，將主要描述與第一實施例的差異，並且將省略與第一實施例的重疊點的描述。圖29是沿著圖28中C-C線的截面視圖。
應注意的是，在第四實施例中，例示了如第三實施例中溝槽TR1的平面形狀為六邊形形狀的情況，但是即使溝槽TR1的平面形狀為圓形也可以實現第四實施例的效果。
在第一實施例中，溝槽TR1和溝槽TR2在單元區CR中彼此分離，並且閘極電極GE1和閘極電極GE2彼此分離。然後，在單元區CR中，閘極電極GE1連接到內部佈線GW1，並且在外周邊區OR中，閘極電極GE2連接到內部佈線GW1，使得閘極電位被供應到閘極電極GE1和閘極電極GE2。
如圖28中所示，在第四實施例中，在單元區CR中，在半導體襯底SUB中形成連通部分TRb，連通部分TRb從半導體襯底SUB的上表面TS到達預定深度並且與溝槽TR1和溝槽TR2連通。在連通部分TRb內部形成與閘極電極GE1和閘極電極GE2成一體的連接部分GEb。
在圖8的製造工藝中，可以通過不在位於溝槽TR1與溝槽TR2之間的半導體襯底SUB的上表面TS上設置硬掩模HM來形成此類連通部分TRb。也就是說，連通部分TRb的深度與溝槽TR2的深度相同。此外，在由導電膜CF1形成閘極電極GE1和閘極電極GE2的步驟中，還可以形成連接部分GEb。
在第四實施例中，由於閘極電極GE1和閘極電極GE2是成一體的，因此不需要經由孔CH1將閘極電極GE1連接到內部佈線GW1。因此，不需要設置內部佈線GW1，並且不需要設置內部佈線SE1、層間絕緣膜IL2、孔CH4和過孔V1。
如圖29中所示，在第四實施例中，不形成內部佈線GW1、內部佈線SE1、層間絕緣膜IL2、孔CH4和過孔V1，並且源極電極SE2和閘極佈線GW2形成在層間絕緣膜IL1上。在層間絕緣膜IL1中形成孔CH1，並且在孔CH1內部形成插塞PG。源極區NS、體區PB和高濃度擴散區PR經由孔CH1（插塞PG）電連接到源極電極SE2。
如圖6中所示，同樣在第四實施例中，在外周邊區OR的半導體襯底SUB中形成引出溝槽TRa。溝槽TR2和引出溝槽TRa是連通的。與閘極電極GE2成一體的引出部分GEa形成在引出溝槽TRa內部。
在外周邊區OR的層間絕緣膜IL1中形成到達引出部分GEa的孔CH3。插塞PG也形成在孔CH3內部。引出部分GEa經由孔CH3（插塞PG）電連接到閘極佈線GW2。因此，閘極電位從閘極佈線GW2供應到閘極電極GE2、連接部分GEb和閘極電極GE1。
如上面所描述的，根據第四實施例，通過提供連通部分TRb，可以簡化半導體裝置100的結構並且簡化製造工藝。
此外，因為源極區NS形成在連通部分TRb（連接部分GEb）的兩個側表面上的半導體襯底中，所以連通部分TRb（連接部分GEb）也可以用作單閘極結構MOSFET。因此，可以進一步降低導通電阻。
此外，在第四實施例中，如在第二實施例或第二修改示例中一樣，可以省略蜂窩結構的由相鄰規則六邊形共享的邊。
（第五實施例）
下面將參考圖30和圖31描述第五實施例中的半導體裝置100。應注意的是，在以下描述中，將主要描述與第一實施例的差異，並且將省略與第一實施例的重疊點的描述。圖30示出了主要在單元區CR和外周邊區OR中的半導體襯底SUB中形成的溝槽TR1、TR2和閘極電極GE1、GE2的平面圖案。圖31是沿著圖30中D-D線的截面視圖。
在第一實施例中，在平面圖中溝槽TR2具有蜂窩結構，並且在平面圖中溝槽TR1被溝槽TR2圍繞。
如圖30中所示，在第五實施例中，溝槽TR1和溝槽TR2形成為條狀形狀。也就是說，如圖30中所示，溝槽TR1和溝槽TR2分別在Y方向上延伸，並且在與Y方向交叉的X方向上彼此鄰接。如圖30和圖31中所示，到達源極區NS的孔CH1在Y方向上延伸，並且在X方向上位於溝槽TR1與溝槽TR2之間。
在外周邊區OR中，在半導體襯底SUB中形成引出溝槽TRc，引出溝槽TRc距半導體襯底SUB的上表面TS到達預定深度並且與溝槽TR1和溝槽TR2連通。與閘極電極GE1和閘極電極GE2成一體的引出部分GEc形成在引出溝槽TRc內部。也就是說，引出部分GEc以與閘極電極GE1和閘極電極GE2相同的方式由導電膜CF1形成。
由於閘極電極GE1和閘極電極GE2是成一體的，因此不需要經由孔CH1將閘極電極GE1連接到內部佈線GW1。因此，如圖31中所示，不形成內部佈線GW1、內部佈線SE1、層間絕緣膜IL2、孔CH4和過孔V1，並且源極電極SE2和閘極佈線GW2形成在層間絕緣膜IL1上。在層間絕緣膜IL1中形成孔CH1，並且在孔CH1內部形成插塞PG。源極區NS、體區PB和高濃度擴散區PR經由孔CH1（插塞PG）電連接到源極電極SE2。
在外周邊區OR的層間絕緣膜IL1中形成到達引出部分GEc的孔CH5。插塞PG形成在孔CH5內部。引出部分GEc經由孔CH5（插塞PG）電連接到閘極佈線GW2。因此，閘極電位從閘極佈線GW2供應到引出部分GEc、閘極電極GE1和閘極電極GE2。
類似於第一實施例，第五實施例的場板電極FP可以是電浮置的，但是可以電連接到源極電極SE2。然後，從源極電極SE2向場板電極FP供應源極電位。
儘管這裡未圖示，但是當源極電極SE2和場板電極FP彼此電連接時，場板電極FP在源極電極SE2下方的部分不僅形成在溝槽TR1的下部中，而且形成在溝槽TR1的上部中作為引出部分。也就是說，在溝槽TR1中，除了形成場板電極FP和閘極電極GE1兩者的部分之外，還存在僅形成場板電極FP的部分。
在層間絕緣膜IL1中形成孔以到達場板電極FP的引出部分。在孔內部形成插塞PG。場板電極FP的引出部分經由孔（插塞PG）電連接到源極電極SE2。
根據第五實施例，由於與第一實施例相比不需要形成內部佈線GW1、內部佈線SE1等，所以可以簡化半導體100的構造並且簡化製造工藝。
此外，由於溝槽TR1具有條狀形狀，因此從場板電極FP延伸的耗盡層容易在單元區CR中均勻地擴展。可以穩定電荷平衡，實現導通電阻的降低和擊穿電壓的保證兩者。然而，在第五實施例中，與第一實施例相比，閘極電極GE2的密度較小並且導通電阻增加。因此，在降低導通電阻方面，第一實施例的蜂窩結構優於第五實施例的條狀結構。
（第三修改示例）
在下文中，將參考圖32和圖33描述第五實施例的第三修改示例中的半導體裝置100。圖33是沿著圖32中示出的E-E的截面視圖。
如圖32和圖33中所示，在第三修改示例中，溝槽TR2的一部分設置有在X方向上延伸的交叉部TR2x。閘極電極GE2也形成在交叉部TR2x內部。溝槽TR2可以設置有多個交叉部TR2x。此外，孔CH1被分成多個部分並且在Y方向上佈置以便在平面圖中不與交叉部TR2x重疊。
在第三修改示例中，由於設置了交叉部TR2x，因此與第五實施例相比，閘極電極GE2的密度更高並且導通電阻可以減小。
儘管已經基於上面描述的實施例詳細描述了本發明，但是本發明不限於上面描述的實施例，並且可以在不脫離其主旨的情況下進行各種修改。
100:半導體裝置 10:溝槽的中心部分 20:重心（質心） 1A、2A:區 TS:上表面 BS:下表面 CF1、CF2:導電膜 CH1、CH2、CH3、CH4、CH5:孔 CR:單元區 OR:外周邊區 DE:漏極電極 FP:場板電極 GE1、GE2:閘極電極 GEa、GEc:引出部分 GEb:連接部分 GI:閘極絕緣膜 GP:閘極焊盤 GW1:閘極用內部佈線 GW2:閘極佈線 HM:硬掩模 IF1、IF2、IF3:絕緣膜 IL1、IL2:層間絕緣膜 ND:漏極區域 NS:源極區域 NV:漂移區域 PB:體區 PG:插塞 PR:高濃度擴散區 RP1:抗蝕劑圖案 SE1:源極用內部佈線 SE2:源極電極 SP:源極焊盤 SUB:半導體襯底 TR1、TR2:溝槽 TR2x:交叉部 TRa、TRc:引出溝槽 TRb:連通部分 V1:過孔
圖1是指示第一實施例中的半導體裝置的平面圖。
圖2是指示第一實施例中的半導體裝置的平面圖。
圖3是指示第一實施例中的半導體裝置的主要部分平面圖。
圖4是指示第一實施例中的半導體裝置的主要部分平面圖。
圖5是指示第一實施例中的半導體裝置的截面視圖。
圖6是指示第一實施例中的半導體裝置的主要部分平面圖。
圖7是示出第一實施例中的半導體裝置的等效電路圖。
圖8是示出第一實施例中半導體裝置的製造工藝的截面視圖。
圖9是圖示圖8之後的製造工藝的截面視圖。
圖10是圖示圖9之後的製造工藝的截面視圖。
圖11是圖示圖10之後的製造工藝的截面視圖。
圖12是圖示圖11之後的製造工藝的截面視圖。
圖13是圖示圖12之後的製造工藝的截面視圖。
圖14是圖示圖13之後的製造工藝的截面視圖。
圖15是圖示圖14之後的製造工藝的截面視圖。
圖16是圖示圖15之後的製造工藝的截面視圖。
圖17是圖示圖16之後的製造工藝的截面視圖。
圖18是圖示圖17之後的製造工藝的截面視圖。
圖19是圖示圖18之後的製造工藝的截面視圖。
圖20是圖示圖19之後的製造工藝的截面視圖。
圖21是圖示圖20之後的製造工藝的截面視圖。
圖22是指示第一修改示例中的半導體裝置的主要部分平面圖。
圖23是指示第二實施例中的半導體裝置的主要部分平面圖。
圖24是指示第二實施例中的半導體裝置的截面視圖。
圖25是指示第二修改示例中的半導體裝置的主要部分平面圖。
圖26是指示第二修改示例中的半導體裝置的截面視圖。
圖27是指示第三實施例中的半導體裝置的主要部分平面圖。
圖28是指示第四實施例中的半導體裝置的主要部分平面圖。
圖29是指示第四實施例中的半導體裝置的截面視圖。
圖30是指示第五實施例中的半導體裝置的主要部分平面圖。
圖31是指示第五實施例中的半導體裝置的截面視圖。
圖32是指示第三修改示例中的半導體裝置的主要部分平面圖。
圖33是指示第三修改示例中的半導體裝置的截面視圖。
CH1、CH2、CH3:孔
CR:單元區
OR:外周邊區
GE1、GE2:閘極電極
GEa:引出部分
GW1:閘極用內部佈線
NS:源極區域
SE1:源極用內部佈線
TR1、TR2:溝槽
TRa:引出溝槽

Claims (17)

  1. 一種半導體裝置，包括： 第一導電類型的半導體襯底，具有上表面和下表面； 第一溝槽，形成在該半導體襯底中，以便距該半導體襯底的該上表面到達預定深度； 場板電極，形成在該第一溝槽內部的該第一溝槽的下部中，並且與該半導體襯底電隔離； 第一閘極電極，形成在該第一溝槽內部的該第一溝槽的上部中，並且與該半導體襯底和該場板電極電隔離； 第二溝槽，形成在該半導體襯底中，以便距該半導體襯底的該上表面到達預定深度；以及 第二閘極電極，形成在該第二溝槽內部，並且與該半導體襯底電隔離， 其中該第一溝槽的深度比該第二溝槽的深度大；以及 其中在平面圖中該第一溝槽被該第二溝槽圍繞。
  2. 如請求項1的半導體裝置，其中閘極電位被供應給該第一閘極電極和該第二閘極電極，並且該場板電極是電浮置的。
  3. 如請求項1的半導體裝置，其中在平面圖中該第二溝槽形成蜂窩結構，並且在該蜂窩結構的規則六邊形中形成一個第一溝槽。
  4. 如請求項1的半導體裝置，其中在平面圖中該第二溝槽形成蜂窩結構，並且在平面圖中該第一溝槽的中心部分與該蜂窩結構的規則六邊形的重心相對應。
  5. 如請求項4的半導體裝置，其中該第一溝槽具有圓形平面形狀。
  6. 如請求項4的半導體裝置，其中該第一溝槽的平面形狀是規則六邊形形狀，並且該第一溝槽的該規則六邊形的各條邊係沿著該第二溝槽的該規則六邊形的各條邊。
  7. 如請求項1的半導體裝置，還包括： 第二導電類型的體區，形成在該半導體襯底中，使得距該半導體襯底的該上表面的深度比該第一溝槽和該第二溝槽中的每一者的深度淺，該第二導電類型與該第一導電類型相反； 該第一導電類型的源極區，形成在該體區中； 引出溝槽，形成在該半導體襯底中以便距該半導體襯底的該上表面到達預定深度，該引出溝槽與該第二溝槽成一體； 引出部分，形成在該引出溝槽內部，與該半導體襯底電隔離，並且與該第二閘極電極成一體； 第一層間絕緣膜，形成在該半導體襯底的該上表面上； 第一孔、第二孔和第三孔，形成在該第一層間絕緣膜中； 第一佈線和第二佈線，形成在該第一層間絕緣膜上； 第二層間絕緣膜，形成在該第一層間絕緣膜上以便覆蓋該第一佈線和該第二佈線； 第四孔和第五孔，形成在該第二層間絕緣膜中；以及 源極電極和閘極佈線，形成在該第二層間絕緣膜上， 其中該第一孔到達該源極區和該體區， 其中該第二孔到達該第一閘極電極； 其中該第三孔到達該引出部分； 其中該第一佈線經由該第一孔電連接到該源極區和該體區； 其中該第二佈線經由該第二孔電連接到該第一閘極電極，並且經由該第三孔電連接到該引出部分； 其中該第四孔到達該第一佈線； 其中該第五孔到達該第二佈線； 其中該源極電極經由該第四孔電連接到該第一佈線；以及 其中該閘極佈線經由該第五孔電連接到該第二佈線。
  8. 如請求項1的半導體裝置， 其中多個該第一溝槽被形成在該半導體襯底中； 其中該場板電極和該第一閘極電極被分別形成在該多個該第一溝槽內部；並且 其中在平面圖中，該多個該第一溝槽被該第二溝槽圍繞。
  9. 如請求項8的半導體裝置，其中在平面圖中該第二溝槽具有蜂窩結構，並且由相鄰規則六邊形共享的該蜂窩結構的邊被去除。
  10. 如請求項9的半導體裝置，還包括： 第二導電類型的體區，形成在該半導體襯底中，使得距該半導體襯底的該上表面的深度比該第一溝槽和該第二溝槽中的每一者的深度淺，該第二導電類型與該第一導電類型相反； 該第一導電類型的源極區，形成在該體區中； 引出溝槽，形成在該半導體襯底中，以便距該半導體襯底的該上表面到達預定深度，該引出溝槽與該第二溝槽成一體； 引出部分，形成在該引出溝槽內部，與該半導體襯底電隔離，並且與該第二閘極電極成一體； 第一層間絕緣膜，形成在該半導體襯底的該上表面上； 多個第一孔、第二孔和第三孔，形成在該第一層間絕緣膜中； 第一佈線和第二佈線，形成在該第一層間絕緣膜上； 第二層間絕緣膜，形成在該第一層間絕緣膜上，以便覆蓋該第一佈線和該第二佈線； 第四孔和第五孔，形成在該第二層間絕緣膜中；以及 源極電極和閘極佈線，形成在該第二層間絕緣膜上， 其中該多個第一孔中的每個第一孔到達該源極區和該體區，並且在平面圖中被設置在該多個第一溝槽之間； 其中該第二孔到達該第一閘極電極； 其中該第三孔到達該引出部分； 其中該第一佈線經由該多個第一孔電連接到該源極區和該體區； 其中該第二佈線經由該第二孔電連接到該第一閘極電極，並且經由該第三孔電連接到該引出部分； 其中該第四孔到達該第一佈線； 其中該第五孔到達該第二佈線； 其中該源極電極經由該第四孔電連接到該第一佈線；並且 其中該閘極佈線經由該第五孔電連接到該第二佈線。
  11. 如請求項10的半導體裝置，其中在平面圖中被該第二溝槽圍繞的該多個第一孔的數目比在平面圖中被該第二溝槽圍繞的該多個第一溝槽的數目少一。
  12. 如請求項1的半導體裝置， 其中該半導體襯底具有連通部分，該連通部分距該半導體襯底的該上表面到達預定深度，並且與該第一溝槽和該第二溝槽連通，並且 其中與該第一閘極電極和該第二閘極電極成一體的連接部分形成在該連通部分內部。
  13. 如請求項12的半導體裝置，還包括： 第二導電類型的體區，形成在該半導體襯底中，使得距該半導體襯底的該上表面的深度比該第一溝槽和該第二溝槽中的每一者的深度淺，該第二導電類型與該第一導電類型相反； 該第一導電類型的源極區，形成在該體區中； 引出溝槽，形成在該半導體襯底中以便距該半導體襯底的該上表面到達預定深度，該引出溝槽與該第二溝槽成一體； 引出部分，形成在該引出溝槽內部，與該半導體襯底電隔離，並且與該第二閘極電極成一體； 第一層間絕緣膜，形成在該半導體襯底的該上表面上； 第一孔和第二孔，形成在該第一層間絕緣膜中；以及 源極電極和閘極佈線，形成在該第一層間絕緣膜上， 其中該第一孔到達該源極區和該體區； 其中該第二孔到達該引出部分； 其中該源極電極經由該第一孔電連接到該源極區和該體區； 其中該閘極佈線經由該第二孔電連接到該引出部分。
  14. 一種半導體裝置，包括： 第一導電類型的半導體襯底，具有上表面和下表面； 第一溝槽，形成在該半導體襯底中以便距該半導體襯底的該上表面到達預定深度； 場板電極，形成在該第一溝槽內部的該第一溝槽的下部中，並且與該半導體襯底電隔離； 第一閘極電極，形成在該第一溝槽內部的該第一溝槽的上部中，並且與該半導體襯底和該場板電極電隔離； 第二溝槽，形成在該半導體襯底中，以便距該半導體襯底的該上表面到達預定深度；以及 第二閘極電極，形成在該第二溝槽內部，並且與該半導體襯底電隔離， 其中該第一溝槽的深度比該第二溝槽的深度大；並且 其中在平面圖中，該第一溝槽和該第二溝槽各自在第一方向上延伸，並且在與該第一方向交叉的第二方向上彼此鄰接。
  15. 如請求項14的半導體裝置，其中閘極電位被供應給該第一閘極電極和該第二閘極電極，並且源極電位被供應給該場板電極。
  16. 如請求項14的半導體裝置，其中該第二溝槽的部分被設置有在該第二方向上延伸的交叉部，並且該第二閘極電極也形成在該交叉部內部。
  17. 如請求項14的半導體裝置，還包括： 第二導電類型的體區，形成在該半導體襯底中，使得距該半導體襯底的該上表面的深度比該第一溝槽和該第二溝槽中的每一者的深度淺，該第二導電類型與該第一導電類型相反； 該第一導電類型的源極區，形成在該體區中； 第一層間絕緣膜，形成在該半導體襯底的該上表面上； 第一孔和第二孔，形成在該第一層間絕緣膜中；以及 源極電極和閘極佈線，形成在該第一層間絕緣膜上， 其中在該半導體襯底中形成引出溝槽，該引出溝槽距該半導體襯底的該上表面到達預定深度並且與該第一溝槽和該第二溝槽成一體； 其中在該引出溝槽內部形成引出部分，該引出部分與該半導體襯底電隔離並且與該第一閘極電極和該第二閘極電極成一體； 其中該第一孔到達該源極區和該體區； 其中該第二孔到達該引出部分； 其中該源極電極經由該第一孔電連接到該源極區和該體區；並且 其中該閘極佈線經由該第二孔電連接到該引出部分。
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