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CN105374854A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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CN105374854A CN201510477191.5A CN201510477191A CN105374854A CN 105374854 A CN105374854 A CN 105374854A CN 201510477191 A CN201510477191 A CN 201510477191A CN 105374854 A CN105374854 A CN 105374854A
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Abstract

本发明提供抑制了耐压的降低的半导体装置以及半导体装置的制造方法。该半导体装置具备：半导体基板；第一导电型的第一半导体区域，其形成于半导体基板的主面部，并且为从与主面部垂直的方向观察包括以规定的宽度沿规定的方向延伸的延伸部的形状；第一导电型的第二半导体区域，其以远离第一半导体区域的方式形成于主面部，并且为从与主面部垂直的方向观察包括沿着第一半导体区域的延伸部的部分的形状；电场缓和层，其形成于主面部的第二半导体区域侧，并且由与第一导电型不同的导电型的第二导电型的半导体层形成；以及导电体，其与第二半导体区域连接并且该导电体的第一半导体区域侧的端部位于电场缓和层的范围内。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
在高功率用途的半导体装置中，为了维持高耐压而悉心钻研着。例如，作为现有技术的高耐压用途的半导体装置，公知有专利文献1所公开的场效应晶体管。
在图6以及图7示出上述专利文献1所公开的场效应晶体管50。图6示出场效应晶体管50的俯视图，图7(a)示出场效应晶体管50的图6所示的C－C’剖视图，图7(b)示出场效应晶体管50的图6所示的D－D’剖视图。场效应晶体管50是所谓的指形的结构的场效应晶体管。
如图6所示，场效应晶体管50为U字型的漏极层116被源极层114包围，并且，源极层114的一部分亦即突起状的指形部F进入U字型的漏极层116之间的构成。
沿着源极层114形成有栅电极118，在栅电极118与漏极层116之间形成有场氧化膜120。而且，子接触层128包围源极层114的外侧，子接触层128的一部分也进入指形部F。在源极层114、漏极层116、以及子接触层128，分别经由触点与金属布线130连接，但在图6中，仅图示与漏极层116连接的金属布线130。
指形部F附近的剖面结构如图7(a)所示，漏极层116以杂质在基板112扩散的方式形成，相同的导电型的漂移层122在该漏极层116的外侧扩散。漏极层116经由触点132与金属布线130连接。
另外，源极层114以杂质在基板112扩散的方式形成，Vt(阈值)调整层124在该源极层114的外侧扩散。并且，子接触层128在Vt调整层124内扩散，在该子接触层128和源极层114，均经由触点132与金属布线130连接。如图7(a)所示，相互对置的漂移层122的端部与Vt调整层124的端部的距离为c。
另一方面，漏极层116的U字型的外侧部分的剖面结构如图7(b)所示，为与上述指形部F附近的剖面结构几乎相同的结构，但漂移层122的端部与Vt调整层124的端部的距离为d(＜c)，另外，在场氧化膜120的下部形成有电场缓和层126。
在专利文献1中，通过上述那样的结构，与相同程度尺寸的现有技术提供的场效应晶体管相比，得到了源极与漏极之间的更高的击穿电压。
专利文献1：日本特开平5－259454号公报
然而，在专利文献1所公开的场效应晶体管50中，在指形部F附近未设置有电场缓和层，另外，也未对漏极层116周边的金属布线实施特别的手段。因此，存在指形部F的附近、特别是指形部F的前端部PF附近中的电场缓和不充分，在对漏极层或者源极层施加了高电压的情况下，容易在指形部F、特别是前端部PF发生绝缘破坏这样的问题。
发明内容
本发明是为了解决上述的课题而提出的，其目的在于，提供抑制了耐压的降低的半导体装置以及半导体装置的制造方法。
为了实现上述目的，本发明的半导体装置具备：半导体基板；第一导电型的第一半导体区域，其形成于上述半导体基板的主面部，并且为从与上述主面部垂直的方向观察包括以规定的宽度沿规定的方向延伸的延伸部的形状；第一导电型的第二半导体区域，其以远离上述第一半导体区域的方式形成于上述主面部，并且为从与上述主面部垂直的方向观察包括沿着上述第一半导体区域的上述延伸部的部分的形状；电场缓和层，其形成于上述主面部的上述第二半导体区域侧，并且由与上述第一导电型不同的导电型的第二导电型的半导体层形成；以及导电体，其与上述第二半导体区域连接，该导电体的上述第一半导体区域侧的端部位于上述电场缓和层的范围内。
另外，为了实现上述目的，本发明的半导体装置的制造方法包括：在半导体基板的主面部形成由第一导电型的半导体层构成的缓和电场的电场缓和层的工序；在远离上述电场缓和层的一端的上述主面部，将与上述第一导电型不同的导电型的第二导电型的第一半导体区域形成为，从与上述主面部垂直的方向观察包括以规定的宽度沿规定的方向延伸的延伸部的形状的工序；在远离上述电场缓和层的另一端的上述主面部，将上述第二导电型的第二半导体区域形成为，从与上述主面部垂直的方向观察包括沿上述第一半导体区域的上述延伸部的部分的形状的工序；以及以与上述第二半导体区域连接并且上述第一半导体区域侧的端部位于上述电场缓和层的范围内的方式形成导电体的工序。
根据本发明，能提供抑制了耐压的降低的半导体装置以及半导体装置的制造方法。
附图说明
图1是表示实施方式的半导体装置的构成的一个例子的俯视图。
图2是表示实施方式的半导体装置的构成的一个例子的剖视图。
图3是放大表示实施方式的半导体装置的漏极层的周边的局部放大图、以及表示金属布线的端部的位置与耐压的关系的曲线图。
图4是用于对实施方式的半导体装置的制造工序的一个例子进行说明的纵剖视图的一部分。
图5是用于对实施方式的半导体装置的制造工序的一个例子进行说明的纵剖视图的一部分。
图6是表示现有技术的半导体装置的结构的俯视图。
图7是表示现有技术的半导体装置的结构的剖视图。
附图标记的说明：10...MOS晶体管；12、112...基板；14、114...源极层；16、116...漏极层；18、118...栅电极；20、120...场氧化膜；22、122...漂移层；24、124...Vt调整层；26a、26b、126...电场缓和层；28、128...子接触层；30、130...金属布线；32、132...触点；34...栅极硅氧化膜；36...侧壁；38...层间绝缘膜；50...场效应晶体管；70...垫氧化膜；72...SiN膜；74...掩模；76...栅极氧化膜；78...多晶硅膜；80...栅极NSG膜；F...指形部；PF...前端部。
具体实施方式
参照图1至图5对本实施方式的半导体装置以及半导体装置的制造方法进行说明。在本实施方式中，例示将本发明的半导体装置应用于N型的MOSFET(MetalOxideSemiconductorFieldEffectTransistor，以下有时称为“MOS晶体管”)的方式来进行说明。
图1示出本实施方式的MOS晶体管10的俯视图，图2(a)示出图1中的A－A’剖视图，图2(b)示出图1中的B－B’剖视图。以下，如图1所示，存在将A－A’剖面附近的区域称为“区域D1”，将B－B’剖面附近的区域称为“区域D2”的情况。
如图1所示，本实施方式的MOS晶体管10包括源极层14、漏极层16、栅电极18、子接触层28、以及金属布线30而构成。在MOS晶体管10中，为了实现高耐压，而成为施加了高电压的漏极层16配置于中央，该漏极层16的周围被源极层14包围的结构。
另外，MOS晶体管10也与场效应晶体管50相同，是具有手指型的结构的晶体管。即，如图1所示，MOS晶体管10的U字型的漏极层16被源极层14包围，并且，源极层14的一部分进入U字型的漏极层16之间构成指形部F。换言之，源极层14具有以规定的宽度沿规定的方向延伸的延伸部(指形部F)，漏极层16具有沿着该延伸部的部分。根据图1所示的手指型的MOS晶体管10，能够较长地确保源极层14与漏极层16的对置的长度，所以能够流过较大的电流。
本实施方式的指形部F的尺寸，作为一个例子，宽度约为54μm，长度约为230μm，半圆形状的前端部PF的半径约为27μm。另外，前端部PF附近中的源极层14与漏极层16之间的距离约为121μm。
沿着源极层14形成有栅电极18，在栅电极18与漏极层16之间形成有场氧化膜20。而且，子接触层28包围源极层14的外侧，子接触层28的一部分也进入指形部F。源极层14、漏极层16、以及子接触层28的各个经由触点32(参照图2)与金属布线30连接，但在图1中，仅图示与漏极层16连接的金属布线30。
如利用剖面结构观察区域D1的附近，则如图2(a)所示，N型杂质在P型(P－)的基板12扩散而形成了N+的漏极层16，以包括该漏极层16的方式形成了N－的漂移层22，该N－的漂移层22由N型杂质扩散而成。另外，漏极层16经由触点32与金属布线30连接。金属布线30例如能够使用铝、铜等来形成，另外，在本实施方式中，例示由单一的布线层构成的布线来进行说明，但是并不局限于此，也可以应用由多层布线层构成的布线。这里，漂移层22主要具有通过在与P－的基板12之间产生的PN结扩大空乏层，放大耐电压的功能。
在本实施方式的MOS晶体管10中，与现有技术的场效应晶体管50不同，在场氧化膜20的下部形成有电场缓和层26a，该电场缓和层26a由P型的杂质扩散而成。本实施方式的MOS晶体管10的电场缓和层26a形成为至少一部分包含于漂移层22的区域内。电场缓和层26a是用于缓和在漏极层16与源极层14之间产生的电场的层，具有所谓的降低表面电场(RESURF：ReducedSurfaceField)结构中的降低表面电场层的功能。
并且，与场效应晶体管50不同，金属布线30的端部PA沿场氧化膜20的方向延长，以与电场缓和层26a重叠的方式配置端部PA。换言之，在从与基板12的主面垂直的方向观察的情况下，以端部PA位于电场缓和层26a的范围内的方式配置端部PA。此外，本实施方式的电场缓和层26a的纸面前视图水平方向的长度L(参照图3(a))作为一个例子约为20μm。
这里，电场缓和层26a与漂移层22的配置关系并不特别限定，但更优选电场缓和层26a形成为包含于漂移层22的内部。这是因为，若电场缓和层26a从漂移层22突出，则电场缓和层26a的电位为与基板12的电位相同电位，难以起到电场缓和的效果。
另外，N型杂质在基板12扩散而形成N+的源极层14，以包括该源极层14的方式形成了P型(P－)的Vt(阈值)调整层24。并且，在Vt调整层24内形成了P型(P+)的子接触层28，该子接触层28和源极层14分别经由触点32与金属布线30连接。这里，P－的Vt调整层24是用于调整MOS晶体管10的阈值的层。
而且，如图2(a)所示，在栅电极18的下部形成有栅极硅氧化膜34，该栅极硅氧化膜34的下部为沟道区域的一部分。另外，在栅电极18的两端部形成有侧壁36。此外，栅电极18例如能够使用多晶硅来形成。
此外，在本实施方式的MOS晶体管10中，例示形成为漏极层16整体包含于漂移层22，且形成为源极层14整体包含于Vt调整层24的形态来进行了说明，但是并不局限于此，只要发挥各个的功能，也可以作为包含各个的一部分的形态。
这里，在区域D1的附近中，相互对置的漂移层22的端部与Vt调整层24的端部的距离a被设定得比后述的区域D2附近的漂移层22的端部与Vt调整层24的端部的距离b长(a＞b)。这是为了使指形部F的附近、特别是前端部PF的附近中的电场集中的缓和更有实际效果。
另一方面，区域D2的附近的剖面结构如图2(b)所示，为与上述区域D1的附近的剖面结构几乎相同的结构，但如上所述，漂移层22的端部与Vt调整层24的端部的距离b变得比区域D1的附近中的漂移层22的端部与Vt调整层24的端部的距离a短(b＜a)。另外，在场氧化膜20的下部形成有P型的电场缓和层26b。
另外，在区域D2的附近，与场效应晶体管50不同，与漏极层16连接的金属布线30的端部PB沿场氧化膜20的方向延长，以与电场缓和层26b重叠的方式配置。即，在从与基板12的主面垂直的方向观察的情况下，端部PB以位于电场缓和层26b的范围内的方式配置。此外，本实施方式的MOS晶体管10中的a、b作为一个例子，为a＝95μm、b＝6μm。另外，电场缓和层26b的纸面前视图水平方向的长度作为一个例子为40μm～60μm。
如以上所述，本实施方式的MOS晶体管10的一个特征在于，在区域D1的附近设置电场缓和层26a，在从与基板12的主面垂直的方向观察的情况下，金属布线30的端部PA以位于电场缓和层26a的范围内的方式配置。另外，另一特征在于，在区域D2的附近中，在从与基板12的主面垂直的方向观察的情况下，金属布线30的端部PB以位于电场缓和层26b的范围内的方式配置。本实施方式的MOS晶体管10通过这些特征抑制耐压的降低，但无需具备上述特征双方，通过具备任意一个也能够起到效果。
接着，参照图3对上述区域D1的附近中的特征的构成以及效果进行更详细说明。这里，例示区域D1中的特征来进行说明，但区域D1中的特征的构成以及效果对于区域D2中的特征也适合。
图3(a)是放大表示图2(a)所示的MOS晶体管10的漏极层16的周边的图。电场缓和层26a主要为了缓和在漏极层16与源极层14之间产生的电场中集中在指形部F的附近的电场而设置。此外，在本实施方式的MOS晶体管10中，在漏极层16与源极层14之间产生的电场最大的概略的位置是在图3(a)由最大电场位置EM所示的位置。
另外，如上所述，金属布线30的端部PA以在从与基板12的主面垂直的方向观察的情况下，位于水平方向的长度是L的电场缓和层26a的范围内的方式配置。这是因为，在本实施方式的MOS晶体管10中，高电压施加于与漏极层16连接的金属布线30，所以电场集中在端部PA，但用电场缓和层26a缓和该集中的电场。
此外，本实施方式的MOS晶体管10中的电场缓和层26a的长度L作为一个例子，约为20μm，施加于与漏极层16连接的金属布线30的高电压作为一个例子为600V。
图3(b)是表示实测了金属布线30的端部PA与电场缓和层26a的位置关系对MOS晶体管10的耐压造成的影响的结果的曲线图。在图3(b)中，将电场缓和层26a的源极层14侧的端部作为端部PE，将端部PE的位置作为原点，朝向纸面将右方向作为正方向来在水平方向取x轴，将端部PA的位置用坐标x表示。纵轴是耐压(V)。
如图3(b)所示，在本实施方式的MOS晶体管10中，在金属布线的端部PA位于电场缓和层26a上的情况(换言之，－L＜x＜0的情况)下，耐压变高。另一方面，可知在x＝－2～－4μm的范围中，耐压最大值约为800V。换言之，金属布线30的端部PA位于电场缓和层26a上比较好，但若金属布线30与电场缓和层26a的重叠量减少到一定值以下(若x＜0且绝对值变大)，则耐压减少。另外，若金属布线30过度地覆盖电场缓和层26a(若x＞0且值变大)，则耐压减少。根据该情况，可知与金属布线30覆盖电场缓和层26a本身相比，金属布线30的端部PA配置于由电场缓和层26a的长度L所示的区域的内部，进一步位于由电场缓和层26a的长度L所示的区域的特定的范围内更重要。
即，在本实施方式的MOS晶体管10中，通过使金属布线30的端部PA位于电场缓和层26a的范围内，从而起到抑制了耐压的降低这样的效果。另一方面，在金属布线30的端部PA与电场缓和层26a的位置关系存在最佳值，其最佳值使得以从电场缓和层26a的端部PE留2μm～4μm的方式来金属布线30覆盖电场缓和层26a。换言之，金属布线30的端部PA在电场缓和层26a的范围内且位于距离电场缓和层26a的源极层14侧的端部2μm～4μm的位置。
接着，参照图4以及图5对作为使用了LOCOS(LocalOxidationofSilicon：硅的定位氧化)法的本实施方式的半导体装置的MOS晶体管10的制造方法的一个例子进行说明。此外，在本实施方式中，例示根据LOCOS法的制造方法来进行说明，但是并不局限于此，也可以应用根据STI(ShallowTrenchIsolation：浅沟道隔离)法等的制造方法。
首先，对Si基板实施热氧化处理，来形成厚度约700nm的由SiO2(硅氧化膜)构成的预氧化膜(省略图示)。
接着，在该预氧化膜上涂覆光致抗蚀剂之后，通过光刻刻画图案来形成在与漂移层22对应的部分具有开口的掩模。之后，利用该掩模蚀刻预氧化膜来形成开口。
接着，对晶片实施热氧化处理来形成厚度约120nm的由SiO2构成的保护氧化膜。
接着，通过该保护氧化膜从预氧化膜的上述开口利用离子注入法浇注N型杂质，例如P(磷)，并使其扩散，来形成N型的漂移层22。
接着，热处理晶片并进行打入。换言之，使浇注到漂移层22的P活性化，并且进行漂移层22的区域的调整(参照图4(a))。
接着，通过蚀刻等除去晶片整个表面的氧化膜(上述预氧化膜以及保护氧化膜)。
接着，在晶片整个表面涂覆光致抗蚀剂之后，通过光刻刻画图案，来形成在与Vt调整层24对应的部分具有开口的掩模。
接着，使用该掩模利用离子注入法通过上述开口浇注P型杂质，例如B(硼)，并使其扩散，来形成P型的Vt调整层24(参照图4(a))。
接着，对晶片实施热氧化处理来形成垫氧化膜(SiO2膜)70，在该垫氧化膜上利用LP－CVD(LowPressure－ChemicalVaporDeposition：减压CVD)法等形成硅氮化膜(SiN膜)72(参照图4(b))。
接着，通过光刻蚀刻硅氮化膜72，形成在与场氧化膜20对应的部分具有开口的掩模。
接着，使用该掩模来进行热氧化处理，形成场氧化膜(LOCOS氧化膜)20(参照图4(b))。
接着，通过RIE(ReactiveIonEtching：反应离子蚀刻)等的蚀刻除去硅氮化膜72。
接着，通过蚀刻等除去垫氧化膜70。
接着，对晶片实施热氧化处理在晶片整个表面形成由SiO2构成的厚度约40nm的牺牲氧化膜(省略图示)。
接着，在涂覆光致抗蚀剂之后通过光刻来刻画图案，形成在与电场缓和层26a对应的部分具有开口的掩模74。
接着，使用该掩模74，经由场氧化膜20利用离子注入法浇注P型杂质，例如B，并使其扩散，来形成P型的电场缓和层26a(参照图4(c))。
接着，通过蚀刻等除去牺牲氧化膜。
接着，对晶片实施热氧化处理来在场氧化膜的周围形成栅极氧化膜76。
接着，在栅极氧化膜76上利用CVD法等形成多晶硅膜78。
接着，在多晶硅膜78上利用CVD法等形成厚度约10nm的栅极NSG(NondopedSilicateGlass：无掺杂硅酸盐玻璃)膜80。
接着，在晶片整个表面涂覆光致抗蚀剂，通过光刻形成用于调整多晶硅膜78的规定区域的杂质浓度的掩模。该掩模例如使用于使N型的MOS晶体管的栅电极的浓度与P型的MOS晶体管的栅电极的浓度不同。本实施方式的MOS晶体管10是N型，所以使用该掩模浇注N型的杂质，例如P，进行多晶硅膜78的浓度调整(参照图5(a))。
接着，除去光致抗蚀剂。
接着，通过光刻形成用于形成栅电极18的掩模，使用该掩模蚀刻，形成栅电极18。
接着，利用CVD法在整个表面形成NSG。
接着，通过光刻形成用于形成侧壁36的掩模，使用该掩模蚀刻，形成侧壁36(参照图5(b))。
接着，对晶片实施热氧化处理来形成厚度约12nm的掩模氧化膜(省略图示)。
接着，通过光刻形成用于形成源极层14的掩模，使用该掩模利用离子注入法浇注N型杂质，例如As(砷)，并使其扩散，形成N型的源极层14。
接着，通过光刻形成用于形成漏极层16的掩模，使用该掩模利用离子注入法浇注N型杂质，例如As(砷)，并使其扩散，形成N型的漏极层16(参照图5(b))。
此外，在本实施方式中，例示形成了源极层14之后形成漏极层16的形态来进行了说明，但也可以使该顺序相反，作为形成了漏极层16之后形成源极层14的形态。另外，在上述中，对N型的MOS晶体管的源极层以及漏极层的形成进行了说明，但也存在之后P型的MOS晶体管的源极层以及漏极层的形成工序继续的情况。该情况下的浇注到源极层以及漏极层的P型的杂质例如为B即可。
接着，在形成例如由SiO2构成的层间绝缘膜38之后，对该层间绝缘膜38使用光刻以及干式蚀刻，形成分别到达源极层14、漏极层16、以及子接触层28的接触孔(省略图示)。
接着，在到达源极层14、漏极层16、以及子接触层28的接触孔的各个的内部填充例如使用了W(钨)等的作为导电部的销，形成触点32。
接着，通过溅射法等在整个表面形成了例如Al(铝)层之后，蚀刻成规定的形状，形成与触点32电连接的金属布线30(参照图5(c))。
通过以上的制造方法制造出本实施方式的MOS晶体管10。
此外，在上述实施方式中，例示使用了金属布线30作为连接半导体装置内的各层的布线的形态来进行了说明，但是并不局限于此，也可以为使用其他的导电体例如多晶硅的形态。
另外，在上述实施方式中，例示将指形部F的前端部PF的形状作为半圆形状的形态来进行了说明，但是并不局限于此，也可以为使用其他的形状例如椭圆的一部分的形状的形态。
另外，在上述实施方式中，例示将本发明的半导体装置以及半导体装置的制造方法应用于N型的MOSFET的形态来进行了说明，但是并不局限于此，也可以为应用于P型的MOSFET的形态。

Claims (8)

1.一种半导体装置，其特征在于，具备：
半导体基板；
第一导电型的第一半导体区域，其形成于所述半导体基板的主面部，并且为从与所述主面部垂直的方向观察包括以规定的宽度沿规定的方向延伸的延伸部的形状；
第一导电型的第二半导体区域，其以远离所述第一半导体区域的方式形成于所述主面部，并且为从与所述主面部垂直的方向观察包括沿着所述第一半导体区域的所述延伸部的部分的形状；
电场缓和层，其形成于所述主面部的所述第二半导体区域侧，并且由与所述第一导电型不同的导电型的第二导电型的半导体层形成；以及
导电体，其与所述第二半导体区域连接，该导电体的所述第一半导体区域侧的端部位于所述电场缓和层的范围内。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二半导体区域形成为包括沿着所述延伸部的部分的岛状的形状，
所述第一半导体区域形成为包括所述延伸部并且包围所述第二半导体区域的形状。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
所述延伸部的延伸方向的前端的形状从与所述主面部垂直的方向观察为半圆形状。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述导电体的端部配置于距离所述电场缓和层的所述第一半导体区域侧的端部2μm～4μm的位置。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备绝缘体，所述绝缘体形成于所述第一半导体区域与所述第二半导体区域之间的所述主面部，所述绝缘体分离所述第一半导体区域和所述第二半导体区域，
所述电场缓和层形成于所述绝缘体的下部的所述主面部。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述半导体装置还包括：
场效应晶体管，其将所述第一半导体区域作为源极，将所述第二半导体区域作为漏极，所述漏极被所述源极包围；
漂移层，其以包含所述漏极的至少一部分以及所述电场缓和层的至少一部分的方式形成于所述主面部，并且由所述第一导电型的半导体层形成；以及
阈值调整层，其以包含所述源极的至少一部分的方式形成于所述主面部，并且由所述第二导电型的半导体层形成，
在所述延伸部的附近的相互对置的所述漂移层与所述阈值调整层的距离，比在所述延伸部的附近以外的相互对置的所述漂移层与所述阈值调整层的距离长。
7.根据权利要求6所述的半导体装置，其特征在于，
所述漂移层被形成为包含整个所述电场缓和层。
8.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板的主面部形成由第一导电型的半导体层构成的缓和电场的电场缓和层的工序；
在远离所述电场缓和层的一端的所述主面部，将与所述第一导电型不同的导电型的第二导电型的第一半导体区域形成为，从与所述主面部垂直的方向观察包括以规定的宽度沿规定的方向延伸的延伸部的形状的工序；
在远离所述电场缓和层的另一端的所述主面部，将所述第二导电型的第二半导体区域形成为，从与所述主面部垂直的方向观察包括沿着所述第一半导体区域的所述延伸部的部分的形状的工序；以及
以与所述第二半导体区域连接并且所述第一半导体区域侧的端部位于所述电场缓和层的范围内的方式形成导电体的工序。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110612598A (zh) * 2018-04-16 2019-12-24 松下知识产权经营株式会社 半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079178B1 (en) * 2017-03-17 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd Formation method of semiconductor device structure using multilayer resist layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079072A1 (en) * 2006-09-29 2008-04-03 Leadtrend Technology Corp. High-voltage semiconductor device structure
US20100207207A1 (en) * 2009-02-16 2010-08-19 Vanguard International Semiconductor Semiconductor structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258636A (en) 1991-12-12 1993-11-02 Power Integrations, Inc. Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
JP2002270830A (ja) * 2001-03-12 2002-09-20 Fuji Electric Co Ltd 半導体装置
JP2005079317A (ja) * 2003-08-29 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2005085975A (ja) * 2003-09-09 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置
JP5150389B2 (ja) * 2008-07-01 2013-02-20 シャープ株式会社 半導体装置
JP5960445B2 (ja) * 2012-02-23 2016-08-02 ラピスセミコンダクタ株式会社 半導体装置
JP6030923B2 (ja) * 2012-11-09 2016-11-24 シャープ株式会社 半導体装置、及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080079072A1 (en) * 2006-09-29 2008-04-03 Leadtrend Technology Corp. High-voltage semiconductor device structure
US20100207207A1 (en) * 2009-02-16 2010-08-19 Vanguard International Semiconductor Semiconductor structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110612598A (zh) * 2018-04-16 2019-12-24 松下知识产权经营株式会社 半导体装置

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