JP5951351B2 - 加算器及び全加算器 - Google Patents

Description

本発明は、加算器に関する。さらに、不揮発性記憶機能を有する信号処理回路、および信号処理回路を用いた電子機器に関する。

高集積化、高性能化が進むシリコン半導体集積回路では、集積回路の消費電力、とりわけ待機状態で消費する静的消費電力の著しい増大が問題となっている。シリコン集積チップにおいて静的消費電力を低減するために、ＤＲＡＭやＳＲＡＭなどの揮発性メモリ以外に、フラッシュメモリのような不揮発性メモリを併用する方法がある。この方法では、集積回路が待機状態のとき、データを不揮発性メモリに待避させて電源を切り、不要な電力の消費を抑えることができる。しかしフラッシュメモリではデータの待避および復帰に、高い電圧と長い書き込み・読み込み時間が必要である。

これに対して、例えば非特許文献１には、記憶素子としてＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ、トンネル磁気抵抗）素子を用いることにより、記憶機能と演算機能を組み合わせたロジックインメモリ構造が記載されている。記憶素子としてＴＭＲ素子を用いたロジックインメモリ構造とすることにより、データの待避および復帰に伴う電力消費を低減することができる。非特許文献１には、ＴＭＲ素子を用いた全加算器として、２４個のトランジスタと２個の容量素子、４個のＴＭＲ素子で構成された全加算器が記載されている。

Ｉｋｅｄａ ｅｔ ａｌ，「Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎｓ ｆｏｒ Ｓｐｉｎｔｒｏｎｉｃ Ｍｅｍｏｒｉｅｓ ａｎｄ Ｂｅｙｏｎｄ」ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，２００７，ＶＯＬ．５４，ＮＯ．５，ｐｐ．９９１−１００２

携帯型情報機器の発展および省エネルギー化の要求に伴い、低消費電力な信号処理回路が要求されている。しかしながら、ＴＭＲ素子を有するロジックインメモリ構造では、ＴＭＲ素子で消費される電力が大きく、信号処理回路全体における消費電力の低減に限界がある。

そこで、本発明の一態様は、新たなロジックインメモリ構造を提供することを目的の一とする。また、新たなロジックインメモリ構造を有し消費電力の低い信号処理回路を提供することを目的の一とする。また、該信号処理回路を有する消費電力の低い電子機器を提供することを目的の一とする。

上記目的を達成するために、本発明の一態様では、極めてオフ電流の低いトランジスタ（代表的には、極めてオフ電流の低い酸化物半導体を用いたトランジスタ）を用いて記憶素子を構成することで、記憶機能と演算機能を組み合わせた回路を提案する。

極めてオフ電流の低いトランジスタを用いると、極めてオフ電流の低いトランジスタのソースまたはドレインの一方と、他のトランジスタのゲートとの間のノードなどに電荷を保持できる。そのため極めてオフ電流の低いトランジスタのソースまたはドレインの一方と、他のトランジスタのゲートとの間のノードなどを記憶素子として用いることができる。また、加算器の動作に伴うリーク電流を著しく低減することができる。これにより、消費電力の低い信号処理回路を構築することが可能である。

本発明の一態様により、新たなロジックインメモリ構造を提供することができる。また、新たなロジックインメモリ構造を有し消費電力の低い信号処理回路を提供することができる。また、該信号処理回路を有し消費電力の低い電子機器を提供することができる。

加算器のブロック図。 加算器のブロック図。 全加算器のブロック図および回路図。 全加算器のブロック図および回路図。 全加算器の回路図。 全加算器のブロック図。 全加算器の動作を示すタイミングチャート。 全加算器の回路図。 全加算器の回路図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 トランジスタの作製工程を示す図。 トランジスタの作製工程を示す図。 トランジスタの作製工程を示す図。 トランジスタの作製工程を示す図。 トランジスタの作製工程を示す図。 酸化物半導体の結晶構造を示す図。 酸化物半導体の結晶構造を示す図。 酸化物半導体の結晶構造を示す図。 酸化物半導体の結晶構造を示す図。 計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 加算器を用いたＣＰＵのブロック図。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。

また、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。

また、回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

また、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。

極めてオフ電流の低いトランジスタとしては、室温においてオフ電流が１ｆＡ／μｍ以下のトランジスタを用いることができる。より好ましくは、１ａＡ／μｍ以下、さらに好ましくは１ｚＡ／μｍ以下のトランジスタを用いることができる。このような極めてオフ電流の低いトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタを適用することで実現することができる。以下、チャネルが酸化物半導体層に形成されるトランジスタを、酸化物半導体を用いたトランジスタという。

極めてオフ電流の低いトランジスタを示すために回路図で「ＯＳ」の符号を付すことがある。極めてオフ電流の低いトランジスタを用いる場合はこれを付記し、特に言及がないものについてはそれ以外のトランジスタを用いることとして説明する。極めてオフ電流の低いトランジスタ以外のトランジスタとしては、高速動作が可能なトランジスタを用いることができる。高速動作が可能なトランジスタとしては、例えばシリコン層にチャネルが形成されるシリコントランジスタが挙げられる。

また、信号処理回路に入出力される各信号の低電位をデータ０、高電位をデータ１とする。またｐチャネル型トランジスタであるものはこれを付記し、特に言及がないものについてはｎチャネル型トランジスタとして説明する。ただし、トランジスタのチャネルの型および演算に関わる各信号を反転させるか否か等は適宜設計することができる。例えば、一部のトランジスタのチャネル型を入れ替え、入れ替えたトランジスタのゲートに反転した信号を入力するよう設計してもよい。また、反転した信号を生成するために、適宜インバーター等を設けてもよい。

（実施の形態１）
本実施の形態では、図１乃至図９を用いて、本発明の一態様である加算器の一例について説明する。加算器は１桁の２進数を足し合わせた結果である和（Ｓｕｍ）と、桁上がり（Ｃａｒｒｙ）が生じたかどうかを求める信号処理回路である。なお加算器には半加算器と全加算器があり、半加算器は下位の桁からのＣａｒｒｙを考慮しない信号処理回路であり、全加算器は下位の桁からのＣａｒｒｙを考慮する信号処理回路である。

＜加算器のブロック図＞
図１に、加算器の構成の一部である、ＳｕｍまたはＣａｒｒｙ回路１０をブロック図で示す。加算器は、複数の二進法の入力信号を加算し、演算結果を出力する。ＳｕｍまたはＣａｒｒｙ回路１０は加算器のうち、Ｓｕｍの演算またはＣａｒｒｙの演算のいずれかに関わる部分である。加算器の真理値表を表１に示す。

図１のＳｕｍまたはＣａｒｒｙ回路１０では、表１の入力信号Ｘ、ＡおよびＢのうちいずれか１つを入力信号ＩＮ１とする。また入力信号Ｘ、ＡおよびＢのうち入力信号ＩＮ１と異なるいずれか１つを入力信号ＩＮ２とする。また出力信号ＣａｒｒｙおよびＳｕｍのうちいずれか１つを出力信号ＯＵＴ１とする。

図１に示すようにＳｕｍまたはＣａｒｒｙ回路１０は、電位Ｖ１を供給する配線１１、電位Ｖ２を供給する配線１２、および演算部１３を有する。また演算部１３は、接続制御部１８および出力信号ＯＵＴ１を出力する配線１７を有する。接続制御部１８は、トランジスタ１４およびトランジスタ１５を有する。トランジスタ１５は、極めてオフ電流の低いトランジスタであり、ソースまたはドレインの一方がトランジスタ１４のゲートに電気的に接続され、ソースまたはドレインの他方が入力信号ＩＮ１の入力端子に電気的に接続される。

電位Ｖ１および電位Ｖ２は異なる任意の電位である。たとえば、電位Ｖ１として電源電位を用い、電位Ｖ２として接地電位を用いることができる。

トランジスタ１４は、配線１２と配線１７との電気的な接続を制御することで、出力信号ＯＵＴ１として電位Ｖ１または電位Ｖ２のいずれを出力するかを制御する。

トランジスタ１５は、入力信号ＩＮ１のデータをトランジスタ１４のゲートに保持する。トランジスタ１５は極めてオフ電流の低いトランジスタであるため、トランジスタ１５をオフにすると、トランジスタ１４のゲートに電荷を保持することが可能である。

図１のＳｕｍまたはＣａｒｒｙ回路１０は、トランジスタ１５をオフにすることにより、入力信号ＩＮ１のデータをトランジスタ１４のゲートに保持することができる。このため、入力信号ＩＮ１のデータを保持するためのレジスタ等が不要であり、記憶機能と演算機能を組み合わせたロジックインメモリ構造をもつ加算器を構築することができる。ロジックインメモリ構造とすることにより、データの待避および復帰に伴う電力の消費を低減できる。

また、トランジスタ１５に極めてオフ電流の低いトランジスタとして酸化物半導体を用いたトランジスタを用いた場合、他のトランジスタに積層して形成することができる。これにより、１つあたりの面積の小さい加算器とすることができる。

なお、配線１７に電荷をより多く蓄積するために、容量素子を設けてもよい。たとえば、容量素子の一方の電極を配線１７に電気的に接続し、容量素子の他方の電極の電位を接地電位としてもよい。

図２に、加算器の構成の別の一例をブロック図で示す。図２に示すＳｕｍまたはＣａｒｒｙ回路２０の構成と、図１のＳｕｍまたはＣａｒｒｙ回路１０の構成の相違点は、ＳｕｍまたはＣａｒｒｙ回路２０が電位供給制御部２１および電位供給制御部２２を有する点である。

電位供給制御部２１は、第１の期間において、配線１１と演算部１３を電気的に接続することにより、電位Ｖ１を演算部１３に供給する。また第１の期間の後の第２の期間において、配線１１と演算部１３を電気的に接続しない。

また、電位供給制御部２２は、第１の期間において、配線１２と演算部１３を電気的に接続しない。また、第１の期間の後の第２の期間において、配線１２と演算部１３を電気的に接続することにより、電位Ｖ２を演算部１３に供給する。

演算部１３は、第１の期間において、電位供給制御部２１から電位Ｖ１を供給される。また、演算部１３は、第２の期間において、電位Ｖ１または電位Ｖ２である配線１７の電位を出力信号ＯＵＴ１として出力する。

第１の期間と第２の期間の長さは任意に設定できる。たとえばクロック信号が低電位のときを第１の期間、クロック信号が高電位のときを第２の期間とすることができる。

図２のＳｕｍまたはＣａｒｒｙ回路２０は、２つの電位供給制御部２１、２２が演算部１３への電位供給を制御する。これにより演算部１３が配線１１に電気的に接続されているときは配線１２には電気的に接続されず、演算部１３が配線１２に電気的に接続されているときは、配線１１には電気的に接続されない。そのため、ＳｕｍまたはＣａｒｒｙ回路２０では加算器の動作に伴う消費電力を大幅に低減することができる。これにより、より消費電力の低い加算器を構築することができる。

図３（Ａ）に、全加算器の構成の一例をブロック図で示す。全加算器３０は入力信号Ｘ、ＡおよびＢの３つの二進法の入力信号を加算し、２つの出力信号ＳｕｍおよびＣａｒｒｙを演算結果として出力する。入力信号Ｘには下の桁からの桁上がり（Ｃａｒｒｙ）を入力することができる。全加算器３０の真理値表は表１の通りである。図３（Ｂ）および図３（Ｃ）のＸ、Ａ、Ｂ、ＣａｒｒｙおよびＳｕｍは、表１のＸ、Ａ、Ｂ、ＣａｒｒｙおよびＳｕｍに対応する。

また、図３に示す全加算器３０の構成と、図２に示すＳｕｍまたはＣａｒｒｙ回路２０の構成の相違点は、ＳｕｍまたはＣａｒｒｙ回路２０が１つの演算部（演算部１３）を有するのに対し、全加算器３０は２つの演算部（演算部３１と演算部３２）を有する点である。

図３（Ａ）における電位供給制御部２１は、第１の期間において、配線１１と演算部３１および演算部３２を電気的に接続することにより、電位Ｖ１を演算部３１および演算部３２に供給する。また第１の期間の後の第２の期間において、配線１１ならびに演算部３１および演算部３２を電気的に接続しない。

また、電位供給制御部２２は、第１の期間において、配線１２と演算部３１および演算部３２を電気的に接続しない。また、第１の期間の後の第２の期間において、配線１２と演算部３１および演算部３２を電気的に接続することにより、電位Ｖ２を演算部３１および演算部３２に供給する。

図３（Ｂ）および図３（Ｃ）に、演算部３１および演算部３２の一例を示す。図３（Ｂ）に示す演算部３１は、出力信号Ｓｕｍを出力する配線１９ａおよび接続制御部４１を有する。

接続制御部４１は、トランジスタ４３と、トランジスタ４４を有する。トランジスタ４４は、極めてオフ電流の低いトランジスタであり、ソースまたはドレインの一方がトランジスタ４３のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ｘが入力される端子に電気的に接続される。

トランジスタ４３は、配線１２と配線１９ａとの電気的な接続を制御することで、出力信号Ｓｕｍとして電位Ｖ１または電位Ｖ２のいずれを出力するかを制御する。トランジスタ４４は、入力信号Ｘのデータをトランジスタ４３のゲートに保持する。

接続制御部４１は、入力信号Ｘ、ＡおよびＢのいずれか１つまたは３つが低電位となったときのみ配線１９ａと配線１２を電気的に接続する。演算部３１は、第２の期間において、配線１９ａの電位を出力信号Ｓｕｍとして出力する。

図３（Ｃ）に示す演算部３２は、出力信号Ｃａｒｒｙを出力する配線１９ｂおよび接続制御部４５を有する。

接続制御部４５は、トランジスタ４７と、トランジスタ４８を有する。トランジスタ４８は、極めてオフ電流の低いトランジスタであり、ソースまたはドレインの一方がトランジスタ４７のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ｘが入力される端子に電気的に接続される。

トランジスタ４７は、配線１２と配線１９ｂとの電気的な接続を制御することで、出力信号Ｃａｒｒｙとして電位Ｖ１または電位Ｖ２のいずれを出力するかを制御する。トランジスタ４８は、入力信号Ｘのデータをトランジスタ４７のゲートに保持する。

接続制御部４５は、入力信号Ｘ、ＡおよびＢの２つ以上が低電位となったときのみ配線１９ｂと配線１２を電気的に接続する。演算部３２は、第２の期間において、配線１９ｂの電位を出力信号Ｃａｒｒｙとして出力する。

図３の全加算器３０は、入力信号Ｘ、ＡおよびＢの入力を加算した結果を出力信号ＳｕｍおよびＣａｒｒｙとして出力する全加算器である。トランジスタ４４およびトランジスタ４８は極めてオフ電流の低いトランジスタであるため、入力信号Ｘのデータをトランジスタ４３およびトランジスタ４７のゲートに保持する。このため、入力信号Ｘのデータの保持のためのレジスタ等が不要であり、記憶機能と演算機能を組み合わせたロジックインメモリ構造をもつ全加算器を構築することができる。ロジックインメモリ構造とすることにより、データの待避および復帰に伴う電力の消費を低減できる。

また、極めてオフ電流の低いトランジスタであるトランジスタ４４およびトランジスタ４８は、他のトランジスタに積層して形成することができる。これにより、１つあたりの面積の小さい加算器とすることができる。

また、２つの電位供給制御部２１および電位供給制御部２２が演算部３１および演算部３２への電位供給を制御する。これにより演算部３１および演算部３２が配線１１に電気的に接続されているときは配線１２からは電気的に接続されず、演算部３１および演算部３２が配線１２に電気的に接続されているときは、配線１１から電気的に接続されない。そのため、全加算器３０の動作に伴う消費電力を低減することができる。これにより、より消費電力の低い全加算器３０を構築することができる。

なお、配線１９ａにより多くの電荷を蓄積するために、容量素子を設けてもよい。たとえば、容量素子の一方の電極を配線１９ａに電気的に接続し、容量素子の他方の電極を接地電位としてもよい。同様に、配線１９ｂに容量素子を設けてもよい。たとえば、容量素子の一方の電極を配線１９ｂに電気的に接続し、容量素子の他方の電極を接地電位としてもよい。

図４（Ａ）に全加算器の構成の別の一例をブロック図で示す。図４に示す全加算器３５の構成と、図３に示す全加算器３０の構成の相違点は、全加算器３５が有する演算部３６および演算部３７は、接続制御部４１、４５に加えて、接続制御部５１、５２、５３、５４を有する点である。

図４（Ｂ）および図４（Ｃ）に、演算部３６および演算部３７の構成の一例を示す。図４（Ｂ）に示す演算部３６は接続制御部４１、接続制御部５１、接続制御部５２および出力信号Ｓｕｍを出力する配線１９ａを有する。図４（Ｃ）に示す演算部３７は接続制御部４５、接続制御部５３、接続制御部５４および出力信号Ｃａｒｒｙを出力する配線１９ｂを有する。図４に示す演算部３６および演算部３７は、入力信号Ｘに加えてＡおよびＢの入力端子がそれぞれ極めてオフ電流の低いトランジスタのソースまたはドレインの一方に電気的に接続されている。

図４（Ｂ）の接続制御部４１は、トランジスタ４３およびトランジスタ４４を有する。接続制御部５１は、トランジスタ６１およびトランジスタ６２を有する。接続制御部５２は、トランジスタ６３およびトランジスタ６４を有する。トランジスタ４４、トランジスタ６２およびトランジスタ６４は極めてオフ電流の低いトランジスタである。トランジスタ４４のソースまたはドレインの一方がトランジスタ４３のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ｘが入力される端子に電気的に接続される。トランジスタ６２のソースまたはドレインの一方がトランジスタ６１のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ａが入力される端子に電気的に接続される。トランジスタ６４のソースまたはドレインの一方がトランジスタ６３のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ｂが入力される端子に電気的に接続される。

トランジスタ４３、トランジスタ６１およびトランジスタ６３は、配線１２と配線１９ａとの電気的な接続を制御することで、第２の期間において出力信号Ｓｕｍとして電位Ｖ１または電位Ｖ２のいずれを出力するかを制御する。トランジスタ４４は、入力信号Ｘのデータをトランジスタ４３のゲートに保持する。トランジスタ６２は、入力信号Ａのデータをトランジスタ６１のゲートに保持する。トランジスタ６４は、入力信号Ｂのデータをトランジスタ６３のゲートに保持する。

演算部３６は、入力信号Ｘ、ＡおよびＢのいずれか１つまたは３つが低電位となったときのみ配線１９ａと配線１２を電気的に接続する。演算部３６は、第２の期間において、配線１９ａの電位を出力信号Ｓｕｍとして出力する。

図４（Ｃ）の接続制御部４５は、トランジスタ４７およびトランジスタ４８を有する。接続制御部５３は、トランジスタ６５およびトランジスタ６６を有する。接続制御部５４は、トランジスタ６７およびトランジスタ６８を有する。トランジスタ４８、トランジスタ６６およびトランジスタ６８は極めてオフ電流の低いトランジスタである。トランジスタ４８のソースまたはドレインの一方がトランジスタ４７のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ｘが入力される端子に電気的に接続される。トランジスタ６６のソースまたはドレインの一方がトランジスタ６５のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ａが入力される端子に電気的に接続される。トランジスタ６８のソースまたはドレインの一方がトランジスタ６７のゲートに電気的に接続され、ソースまたはドレインの他方に入力信号Ｂが入力される端子に電気的に接続される。

トランジスタ４７、トランジスタ６５およびトランジスタ６７は、配線１２と配線１９ｂとの電気的な接続を制御することで、第２の期間において出力信号Ｃａｒｒｙとして電位Ｖ１または電位Ｖ２のいずれを出力するかを制御する。トランジスタ４８は、入力信号Ｘのデータをトランジスタ４７のゲートに保持する。トランジスタ６６は、入力信号Ａのデータをトランジスタ６５のゲートに保持する。トランジスタ６８は、入力信号Ｂのデータをトランジスタ６７のゲートに保持する。

演算部３７は、入力信号Ｘ、ＡおよびＢの２つ以上が低電位となったときのみ配線１９ｂと配線１２を電気的に接続する。演算部３７は、第２の期間において、配線１９ｂの電位を出力信号Ｃａｒｒｙとして出力する。

図４（Ａ）に示す、演算部３６および演算部３７を有する全加算器３５は、入力信号Ｘ、ＡおよびＢのデータを保持することができる。全加算器に入力される３つのデータの全てを保持できるため、複数桁の演算の途中で電源を切っても、次に電源を入れたときに演算を続けることができる。

＜加算器の構成の具体例＞
図５に、全加算器の構成の具体例を示す。図５の全加算器１００は、入力信号Ｘ、ＡおよびＢの３つの二進法の入力信号を加算し、２つの出力信号ＳｕｍおよびＣａｒｒｙを演算結果として出力する。全加算器１００の真理値表は表１の通りである。図５のＸ、Ａ、Ｂ、ＣａｒｒｙおよびＳｕｍは、表１のＸ、Ａ、Ｂ、ＣａｒｒｙおよびＳｕｍに対応する。

図５の全加算器１００は、Ｓｕｍ回路１０１およびＣａｒｒｙ回路１０２を有する。Ｓｕｍ回路１０１は、演算部１０３、電位供給制御部１０４、電位供給制御部１０５、電位ＶＤＤ（電源電位ともいう）を供給する配線１５１、および電位ＧＮＤ（接地電位ともいう）を供給する配線１５２を有する。Ｃａｒｒｙ回路１０２は、演算部１０６、電位供給制御部１０７、電位供給制御部１０８、電位ＶＤＤ（電源電位ともいう）を供給する配線１５３、および電位ＧＮＤ（接地電位ともいう）を供給する配線１５４を有する。

まず、Ｓｕｍ回路１０１について説明する。Ｓｕｍ回路１０１の演算部１０３は、出力信号Ｓｕｍを出力する配線３０３、接続制御部１０９ａ、接続制御部１０９ｂ、および接続制御部１０９ｃを有する。接続制御部１０９ａは、トランジスタ２０１、トランジスタ２０２、トランジスタ２０３およびトランジスタ２０４を有する。接続制御部１０９ｂは、トランジスタ２０５およびトランジスタ２０６を有する。接続制御部１０９ｃは、トランジスタ２０７、トランジスタ２０８、トランジスタ２０９およびトランジスタ２１０を有する。

電位供給制御部１０４は、トランジスタ２１１を有する。電位供給制御部１０５は、トランジスタ２１２を有する。

配線３０３は、トランジスタ２１１のソースまたはドレインの一方、トランジスタ２０５のソースまたはドレインの一方およびトランジスタ２０６のソースまたはドレインの一方に電気的に接続されている。

トランジスタ２０１のゲートはトランジスタ２０２のソースまたはドレインの一方に電気的に接続されている。トランジスタ２０１のソースまたはドレインの一方はトランジスタ２０７のソースまたはドレインの一方およびトランジスタ２０８のソースまたはドレインの一方に電気的に接続されている。トランジスタ２０１のソースまたはドレインの他方はトランジスタ２０３のソースまたはドレインの一方およびトランジスタ２１２のソースまたはドレインの一方に電気的に接続されている。

トランジスタ２０２は極めてオフ電流の低いトランジスタであり、トランジスタ２０２のゲートはＯＳＧ入力端子に電気的に接続され、トランジスタ２０２のソースまたはドレインの他方は入力信号Ｘの反転信号の入力端子に電気的に接続されている。ここで、ＯＳＧ信号は極めてオフ電流の低いトランジスタのゲートに入力される信号をいう。

トランジスタ２０３のゲートはトランジスタ２０４のソースまたはドレインの一方に電気的に接続され、トランジスタ２０３のソースまたはドレインの他方はトランジスタ２０９のソースまたはドレインの一方およびトランジスタ２１０のソースまたはドレインの一方に電気的に接続されている。

トランジスタ２０４は極めてオフ電流の低いトランジスタであり、トランジスタ２０４のゲートはＯＳＧ入力端子に電気的に接続され、トランジスタ２０４のソースまたはドレインの他方は入力信号Ｘの入力端子に電気的に接続されている。

トランジスタ２０５のゲートは入力信号Ａの入力端子に電気的に接続され、トランジスタ２０５のソースまたはドレインの他方はトランジスタ２０７のソースまたはドレインの他方およびトランジスタ２０９のソースまたはドレインの他方に電気的に接続されている。

トランジスタ２０６のゲートは入力信号Ａの反転信号の入力端子に電気的に接続され、トランジスタ２０６のソースまたはドレインの他方はトランジスタ２０８のソースまたはドレインの他方およびトランジスタ２１０のソースまたはドレインの他方に電気的に接続されている。

トランジスタ２０７のゲートは入力信号Ｂの入力端子に電気的に接続されている。

トランジスタ２０８およびトランジスタ２０９のゲートは入力信号Ｂの反転信号の入力端子に電気的に接続されている。

トランジスタ２１０のゲートは入力信号Ｂの入力端子に電気的されている。

電位供給制御部１０４のトランジスタ２１１はｐチャネル型トランジスタであり、トランジスタ２１１のゲートはクロック信号入力端子に電気的に接続され、トランジスタ２１１のソースまたはドレインの他方は配線１５１に電気的に接続されている。

電位供給制御部１０５のトランジスタ２１２のゲートはクロック信号入力端子に電気的に接続され、トランジスタ２１２のソースまたはドレインの他方は配線１５２に電気的に接続されている。

Ｓｕｍ回路１０１は、入力信号Ｘ、ＡおよびＢのいずれか１つまたは３つが低電位となったときのみ配線１５２と配線３０３を電気的に接続する。Ｓｕｍ回路１０１は、第２の期間において、配線３０３の電位を出力信号Ｓｕｍとして出力する。

次に、Ｃａｒｒｙ回路１０２について説明する。Ｃａｒｒｙ回路１０２の演算部１０６は、Ｃａｒｒｙを出力する配線３０４、接続制御部１１０ａ、接続制御部１１０ｂおよび接続制御部１１０ｃを有する。接続制御部１１０ａは、トランジスタ２１３およびトランジスタ２１４を有する。接続制御部１１０ｂは、トランジスタ２１５およびトランジスタ２１７を有する。接続制御部１１０ｃは、トランジスタ２１６およびトランジスタ２１８を有する。

電位供給制御部１０７は、トランジスタ２１９を有する。電位供給制御部１０８は、トランジスタ２２０を有する。

トランジスタ２１３のゲートはトランジスタ２１４のソースまたはドレインの一方に電気的に接続され、トランジスタ２１３のソースまたはドレインの一方はトランジスタ２１７のソースまたはドレインの一方およびトランジスタ２１８のソースまたはドレインの一方に電気的に接続され、トランジスタ２１３のソースまたはドレインの他方はトランジスタ２１６のソースまたはドレインの一方およびトランジスタ２２０のソースまたはドレインの一方に電気的に接続される。

トランジスタ２１４は極めてオフ電流の低いトランジスタであり、トランジスタ２１４のゲートはＯＳＧ入力端子に電気的に接続され、トランジスタ２１４のソースまたはドレインの他方は入力信号Ｘの反転信号の入力端子に電気的に接続される。

トランジスタ２１５はｐチャネル型トランジスタであり、トランジスタ２１５のゲートは入力信号Ａの入力端子に電気的に接続され、トランジスタ２１５のソースまたはドレインの一方は配線３０４、トランジスタ２１７のソースまたはドレインの他方、トランジスタ２１８のソースまたはドレインの他方およびトランジスタ２１９のソースまたはドレインの一方に電気的に接続され、トランジスタ２１５のソースまたはドレインの他方は、トランジスタ２１６のソースまたはドレインの他方と接続される。

トランジスタ２１６はｐチャネル型トランジスタであり、トランジスタ２１６のゲートは入力信号Ｂの入力端子に電気的に接続される。

トランジスタ２１７のゲートは入力信号Ａの反転信号の入力端子に電気的に接続される。

トランジスタ２１８のゲートは入力信号Ｂの反転信号の入力端子に電気的に接続される。

電位供給制御部１０７のトランジスタ２１９はｐチャネル型トランジスタであり、ゲートはクロック信号入力端子に電気的に接続され、トランジスタ２１９のソースまたはドレインの他方は配線１５３に電気的に接続される。

電位供給制御部１０８のトランジスタ２２０のゲートはクロック信号入力端子に電気的に接続され、トランジスタ２２０のソースまたはドレインの他方は配線１５４に電気的に接続される。

Ｃａｒｒｙ回路１０２は、入力信号Ｘ、ＡおよびＢの２つまたは３つが低電位となったときのみ配線１５４と配線３０４を電気的に接続する。Ｃａｒｒｙ回路１０２は、第２の期間において、配線３０４の電位を出力信号Ｃａｒｒｙとして出力する。

上述のように、図５に示す全加算器１００では、１７個のトランジスタと、３個の極めてオフ電流の低いトランジスタにより全加算器が構成される。このように、極めてオフ電流の低いトランジスタを用いることで、少ないトランジスタ数でロジックインメモリ構造の全加算器を構成することが可能となる。

なお、配線３０３に電荷をより多く蓄積するために、容量素子を設けてもよい。たとえば、容量素子の一方の電極を配線３０３に電気的に接続し、容量素子の他方の電極を接地電位としてもよい。配線３０４も同様に容量素子を設けてもよい。たとえば、容量素子の一方の電極を配線３０４に電気的に接続し、容量素子の他方の電極を接地電位としてもよい。

図６に、全加算器１００を直列全加算器とした場合のブロック図を示す。直列全加算器１００には、入力信号Ａの入力端子および入力信号Ｂの入力端子に、２つの複数桁の信号が直列に（最下位の桁から順に）入力される。また、Ｃａｒｒｙ出力端子がＸ入力端子に電気的に接続される。このような構成により、２つの複数桁の信号を最下位の桁から順に加算することができる。

例えば、複数桁の信号の一方を（Ｙ_３Ｙ_２Ｙ_１）、複数桁の信号の他方を（Ｚ_３Ｚ_２Ｚ_１）としてこれら２つの複数桁の信号の加算を説明する。まず、最下位の桁の信号である信号Ｙ_１およびＺ_１を、入力信号Ａ_１および入力信号Ｂ_１として入力する。最下位の演算では前の桁の桁上がり信号がないため、０を入力信号Ｘ_１として入力する。入力信号Ａ_１、Ｂ_１およびＸ_１について演算を行い、出力信号Ｓｕｍ_１およびＣａｒｒｙ_１を得る。出力信号Ｓｕｍ_１は出力される。続いて、次に下位の桁の信号である信号Ｙ_２およびＺ_２を、入力信号Ａ_２および入力信号Ｂ_２として入力する。前の桁の桁上がり信号である出力信号Ｃａｒｒｙ_１を入力信号Ｘ_２として入力する。入力信号Ａ_２、Ｂ_２およびＸ_２について演算を行い、出力信号Ｓｕｍ_２およびＣａｒｒｙ_２を得る。出力信号Ｓｕｍ_２は出力される。同様に、次に下位の桁の信号である信号Ｙ_３およびＺ_３を、入力信号Ａ_３およびＢ_３として入力し、前の桁の桁上がり信号である出力信号Ｃａｒｒｙ_２を入力信号Ｘ_３として入力する。入力信号Ａ_３、Ｂ_３およびＸ_３について演算を行い、出力信号Ｓｕｍ_３およびＣａｒｒｙ_３を得る。出力信号Ｓｕｍ_３は出力される。このようにして、（Ｙ_３Ｙ_２Ｙ_１）と（Ｚ_３Ｚ_２Ｚ_１）の加算の結果を得る。

全加算器１００は、入力信号Ｘのデータを極めてオフ電流の低いトランジスタのソースまたはドレインの一方に保持する。このため、入力信号Ｘのデータの保持のためのレジスタ等が不要であり、記憶機能と演算機能を組み合わせたロジックインメモリ構造をもつ全加算器を構築することができる。ロジックインメモリ構造とすることにより、データの待避および復帰に伴う電力の消費を低減できる。

図７に、全加算器１００の駆動方法の一例であるタイミングチャートを示す。図７のタイミングチャートのｐ＿０（期間０ともいう）乃至ｐ＿７（期間７ともいう）は、表１に示す真理値表のｐ＿０乃至ｐ＿７のデータが入出力される期間に対応する。

まずｐ＿０の動作について説明する。ｐ＿０のとき、入力信号Ｘ、Ａ、Ｂには低電位（データ０）が入力される。

ｐ＿０において、クロック信号ＣＬＫが低電位のとき、電位供給制御部１０４、１０７のトランジスタ２１１およびトランジスタ２１９がオンとなり、配線３０３および配線３０４に電荷が充電される。

続いて、ＯＳＧ信号を低電位から高電位に変化させ、トランジスタ２０２、２０４および２１４をオンとする。ＯＳＧ信号の低電位から高電位への変化は、ＣＬＫが低電位であるときに行うと好ましい。なお、ＯＳＧ信号に該当する電位をＣＬＫとしてもよい。

続いて、クロック信号ＣＬＫが低電位から高電位に変化し、トランジスタ２１１およびトランジスタ２１９がオフとなる。このとき、Ｓｕｍ回路１０１では入力信号Ｘ、ＡおよびＢから出力信号Ｓｕｍが演算され、Ｃａｒｒｙ回路１０２では入力信号Ｘ、ＡおよびＢから出力信号Ｃａｒｒｙが演算され、それぞれが出力される。ｐ＿０において、配線３０３および配線３０４に充電された電荷は接地により失われ、出力信号ＳｕｍおよびＣａｒｒｙは低電位（データ０）となる。

ｐ＿１乃至ｐ＿７においても同様に、クロック信号ＣＬＫが低電位のときに充電され、クロック信号ＣＬＫが高電位のときに、出力信号ＳｕｍおよびＣａｒｒｙが演算され出力される。充電された電荷が接地により失われた場合は低電位（データ０）が出力され、接地されなかった場合は充電された電荷により高電位（データ１）が出力される。

上記のような駆動により、全加算器１００は表１の真理値表に示した演算を行うことができる。

＜加算器の構成の具体例のバリエーション＞
図８に、全加算器の構成の別の具体例を示す。図８と図５の相違点は、トランジスタ２１１、およびトランジスタ２１９がｎチャネル型トランジスタである点と、トランジスタ２１１およびトランジスタ２１９のゲートに、クロック信号の反転信号の入力端子が電気的に接続される点である。

なおトランジスタ２１１、トランジスタ２１２、トランジスタ２１９、およびトランジスタ２２０として、極めてオフ電流の低いトランジスタを用いてもよい。極めてオフ電流の低いトランジスタを用いることで、加算器の動作に伴う消費電力をより低減することができる。

クロック信号またはクロック信号の反転信号の入力端子と電気的に接続されるトランジスタを、酸化物半導体トランジスタとすることで、加算器の動作に伴うリーク電流をより低減することが可能である。また、酸化物半導体を用いたトランジスタは他のトランジスタに積層して形成することができるため、１つあたりの面積の小さい加算器とすることができる。

図９に、全加算器の構成の別の具体例を示す。図９と図８の相違点は、入力信号Ｘだけでなく、入力信号ＡおよびＢのデータが極めてオフ電流の低いトランジスタのソースまたはドレインの一方に保持される点である。

入力信号ＡおよびＢのデータを保持するため、Ｓｕｍ回路１０１は、トランジスタ２２１、トランジスタ２２２、トランジスタ２２３、トランジスタ２２４、トランジスタ２２５を有し、Ｃａｒｒｙ回路１０２は、トランジスタ２２６、トランジスタ２２７、トランジスタ２２８、トランジスタ２２９を有する。

トランジスタ２２１乃至トランジスタ２２９は極めてオフ電流の低いトランジスタであり、ゲートはＯＳＧ入力端子に電気的に接続される。

トランジスタ２２１のソースまたはドレインの一方はトランジスタ２０５のゲートに電気的に接続され、トランジスタ２２１のソースまたはドレインの他方は入力信号Ａの入力端子に電気的に接続される。

トランジスタ２２２のソースまたはドレインの一方はトランジスタ２０６のゲートに電気的に接続され、トランジスタ２２２のソースまたはドレインの他方は入力信号Ａの反転信号の入力端子に電気的に接続される。

トランジスタ２２３のソースまたはドレインの一方トランジスタ２０７のゲートに電気的に接続され、トランジスタ２２３のソースまたはドレインの他方は入力信号Ｂの入力端子に電気的に接続される。

トランジスタ２２４のソースまたはドレインの一方はトランジスタ２０８およびトランジスタ２０９のゲートに電気的に接続され、トランジスタ２２４のソースまたはドレインの他方は入力信号Ｂの反転信号の入力端子に電気的に接続される。

トランジスタ２２５のソースまたはドレインの一方はトランジスタ２１０のゲートに電気的に接続され、トランジスタ２２５のソースまたはドレインの他方は入力信号Ｂの入力端子に電気的に接続される。

トランジスタ２２６のソースまたはドレインの一方はトランジスタ２１５のゲートに電気的に接続され、トランジスタ２２６のソースまたはドレインの他方は入力信号Ａの入力端子に電気的に接続される。

トランジスタ２２７のソースまたはドレインの一方はトランジスタ２１６のゲートに電気的に接続され、トランジスタ２２７のソースまたはドレインの他方は入力信号Ｂの入力端子に電気的に接続される。

トランジスタ２２８のソースまたはドレインの一方はトランジスタ２１７のゲートに電気的に接続され、トランジスタ２２８のソースまたはドレインの他方は入力信号Ａの反転信号の入力端子に電気的に接続される。

トランジスタ２２９のソースまたはドレインの一方はトランジスタ２１８のゲートに電気的に接続され、トランジスタ２２９のソースまたはドレインの他方は入力信号Ｂの反転信号の入力端子に電気的に接続される。

図９に示す全加算器１００は、入力信号Ｘ、ＡおよびＢのデータを、それぞれ極めてオフ電流の低いトランジスタのソースまたはドレインの一方に保持することができる。全加算器に入力される３つのデータの全てを保持できるため、複数桁の演算の途中で電源を切っても、次に電源を入れたときに演算を続けることができる。

このように極めてオフ電流の低いトランジスタ、例えば酸化物半導体を用いたトランジスタを用いることによって、複数桁の演算の途中で電源を切っても、次に電源を入れたときに演算を続けられる信号処理回路を実現することが可能となる。

ところで、不揮発性の記憶素子として磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示した記憶素子とは原理が全く異なっている。表２はＭＴＪ素子と、本実施の形態に係る記憶素子として酸化物半導体を用いたトランジスタを用いた場合の対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは高集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。

原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、ＭＴＪ素子のプロセスを金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。

一方、本実施の形態に係る記憶素子では、チャネルを形成する材料以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様のものを用いている。本実施の形態に係る記憶素子は磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。

（実施の形態２）
本実施の形態では、実施の形態１に記載の極めてオフ電流の低いトランジスタとして用いることのできる、酸化物半導体を用いたトランジスタの一例について、図１０乃至図１２を用いて説明する。

図１０は、酸化物半導体を用いたトランジスタの一例であるコプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図１０（Ａ）にトランジスタの上面図を、図１０（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図１０（Ｂ）に示す。

図１０（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地絶縁膜１１０２と、下地絶縁膜１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁膜１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して高抵抗領域１１０６ａと重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接する側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂおよび側壁絶縁膜１１１２と接する一対の電極１１１４と、を有する。該トランジスタは、該トランジスタを覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して一対の電極１１１４と接続する配線１１１８と、を有しても構わない。

なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

酸化物半導体膜１１０６に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成だけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体膜では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の数式（１）にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）の４点で表される四角形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ ＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。

また、酸化物半導体膜の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体膜を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリオンとなる恐れがあるためである。

このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例ついて図１８乃至図２１を用いて詳細に説明する。なお、特に断りがない限り、図１８乃至図２１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１８（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１８（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１８（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１８（Ａ）に示す小グループは電荷が０である。

図１８（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１８（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１８（Ｂ）に示す構造をとりうる。図１８（Ｂ）に示す小グループは電荷が０である。

図１８（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｃ）に示す小グループは電荷が０である。

図１８（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１８（Ｄ）に示す小グループは電荷が＋１となる。

図１８（Ｅ）に、２個のＺｎを含む小グループを示す。図１８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１８（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１８（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１８（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１８（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物の層構造を構成する中グループのモデル図を示す。図１９（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１９（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系の酸化物の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。

例えば、図２０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の酸化物の層構造を構成する中グループのモデル図を示す。

図２０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図２０（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

具体的には、図２０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系の酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ_３（ＺｎＯ）_ｎ（ｎは自然数。）とする組成式で表すことができる。

ｎ＝１（ＩｎＧａＺｎＯ_４）の場合は、例えば、図２１（Ａ）に示す結晶構造を取りうる。なお、図２１（Ａ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

また、ｎ＝２（ＩｎＧａＺｎ_２Ｏ_５）の場合は、例えば、図２１（Ｂ）に示す結晶構造を取りうる。なお、図２１（Ｂ）に示す結晶構造において、図１８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

また、酸化物半導体膜１１０６の水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下であることが好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることがより好ましい。

また、図１０（Ｂ）に示すトランジスタは、ゲート電極１１１０をマスクに用いて、自己整合的に酸化物半導体膜１１０６の低抵抗領域１１０６ｂを形成することができる。そのため、低抵抗領域１１０６ｂ（および同時に形成される高抵抗領域１１０６ａ）のためのフォトリソグラフィ工程を省略することができる。また、低抵抗領域１１０６ｂとゲート電極１１１０との重なりがほとんどないため、低抵抗領域１１０６ｂおよびゲート電極１１１０が形成する寄生容量が生じず、トランジスタの高速動作が可能となる。なお、高抵抗領域１１０６ａは、ゲートにトランジスタのしきい値電圧以上の電圧が印加されたときにチャネルを形成する。

図１０（Ｂ）に示すトランジスタは、側壁絶縁膜１１１２を有するため、トランジスタの動作時には、低抵抗領域１１０６ｂを介して、一対の電極１１１４から高抵抗領域１１０６ａに電界が印加されることになる。低抵抗領域１１０６ｂを介することで、高抵抗領域１１０６ａに印加される電界が緩和され、チャネル長の小さい微細なトランジスタにおいてもホットキャリア劣化などの劣化を抑制でき、信頼性の高いトランジスタを得ることができる。

下地絶縁膜１１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。酸化物半導体膜１１０６と接する膜に加熱処理により酸素を放出する絶縁膜を用いることで、酸化物半導体膜１１０６および酸化物半導体膜１１０６の界面近傍に生じる欠陥を修復することができ、トランジスタの電気的特性の劣化を抑制できる。

下地絶縁膜１１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。

「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、放出される酸素が酸素原子に換算して１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることをいう。

ここで、ＴＤＳを用いた酸素の放出量の測定方法について、以下に説明する。

ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料の基準値との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、数式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式３の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^３の水素原子を含むシリコンウェハを用いて測定する。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。

下地絶縁膜１１０２から酸化物半導体膜１１０６に酸素が供給されることで、酸化物半導体膜１１０６と下地絶縁膜１１０２との界面準位を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１１０６と下地絶縁膜１１０２との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。

保護絶縁膜１１０４は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下の温度範囲において、例えば１時間の加熱処理を行っても酸素を透過しない性質を有すると好ましい。

以上のような性質により、保護絶縁膜１１０４を下地絶縁膜１１０２の周辺に設ける構造をとることで、下地絶縁膜１１０２から加熱処理によって放出された酸素が、トランジスタの外方へ拡散していくことを抑制できる。そのため、下地絶縁膜１１０２に酸素が保持されるため、トランジスタの電気的特性および信頼性を高めることができる。

ただし、保護絶縁膜１１０４を設けない構造を除外するものではない。

保護絶縁膜１１０４は、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。

また、基板１１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

ゲート電極１１１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。なお、酸化物半導体膜１１０６の材料で示した酸化物膜を用いても構わない。

ゲート絶縁膜１１０８は、下地絶縁膜１１０２と同様の方法および同様の材料によって形成すればよい。

一対の電極１１１４は、ゲート電極１１１０と同様の方法および同様の材料によって形成すればよい。

層間絶縁膜１１１６は、下地絶縁膜１１０２と同様の方法および同様の材料によって形成すればよい。

配線１１１８は、ゲート電極１１１０と同様の方法および同様の材料によって形成すればよい。

図１０（Ｂ）に示すトランジスタの作製方法の一例を以下に示す。

ここで、全ての膜において、トランジスタの特性に悪影響を与える水素または水などの不純物が含まれないよう成膜すると好ましい。例えば、基板１１００などの表面に付着している不純物も膜に取り込まれてしまう。そのため、各層の成膜前に減圧雰囲気または酸化性雰囲気にて加熱処理を行い、基板１１００などの表面に付着している不純物を除去しておくことが好ましい。また、成膜室に起因する不純物も問題となるため、あらかじめ除去しておくと好ましい。具体的には、成膜室をベーキングすることで成膜室内部から脱ガスを促し、排気しておくことが好ましい。また、各層の成膜前には、５分程度のダミー成膜をダミー基板１００枚程度に対し行っておくと好ましい。なお、ダミー成膜を１枚行うごとに成膜室の排気を行うとより好ましい。ここで、ダミー成膜とは、ダミー基板に対してスパッタリングなどによる成膜を行うことで、ダミー基板及び成膜室内壁に膜を堆積させ、成膜室内の不純物及び成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板１１００と同様の材料を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。

また成膜に用いるガスの純度も膜中の不純物濃度に影響するため、なるべく純度の高いガスを用いることが好ましい。スパッタリング法を用いる場合、例えば、純度が９Ｎであるアルゴンガス（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）および純度が８Ｎの酸素（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）のガスを用いればよい。

まず、基板１１００上にスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて下地絶縁膜１１５２を成膜する（図１３（Ａ）参照。）。

次に、フォトリソグラフィ工程などによって下地絶縁膜１１５２を加工し、下地絶縁膜１１０２を形成する（図１３（Ｂ）参照。）。

次に、スパッタリング法、蒸着法、ＰＣＶＤ（プラズマＣＶＤ）法、ＰＬＤ（パルスレーザ堆積）法、ＡＬＤ（原子層堆積）法またはＭＢＥ（分子線エピタキシー）法などを用いて保護絶縁膜１１５４を成膜する（図１３（Ｃ）参照。）。

次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によって、下地絶縁膜１１０２と表面の揃った保護絶縁膜１１０４を形成する（図１３（Ｄ）参照。）。なお、下地絶縁膜１１０２と保護絶縁膜１１０４とは、概略表面の高さが一致していればよい。

次に、酸化物半導体膜を形成し、フォトリソグラフィ工程などによって加工して酸化物半導体膜１１５６を形成する（図１３（Ｅ）参照。）。このとき行われる加熱処理によって、下地絶縁膜１１０２から酸化物半導体膜へ酸素が供給される。

まず、平坦性を有する基板１１００に酸化物半導体膜をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などによって成膜する。酸化物半導体膜１１５６は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜１１５６の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜１１５６の不純物濃度は低くなる。また、酸化物半導体膜１１５６中の原子配列が整い、高密度化され、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜１１５６は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。

酸化物半導体膜１１５６としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜１１５６を成膜することで、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

また、酸化物半導体膜１１５６としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜１１５６を成膜することで、多結晶酸化物半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

次に、基板１１００に加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜１１５６中の不純物濃度を低減することができる。

加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜１１５６中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での熱処理により低減することができる。

酸化物半導体膜１１５６は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。

加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気（１０Ｐａ以下）で行う。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成することができるが、２４時間を超える加熱処理は生産性の低下を招くため好ましくない。

酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。

ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。

加熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で加熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体膜を形成するための時間を短縮することができる。

なお、非晶質であるＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を活性層に用いたトランジスタの電気的特性が報告されており、電界効果移動度３０ｃｍ^２／Ｖｓが得られている（Ｅｒｉ Ｆｕｋｕｍｏｔｏ， Ｔｏｓｈｉａｋｉ Ａｒａｉ， Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ， Ｋａｚｕｈｉｋｏ Ｔｏｋｕｎａｇａ， Ｙａｓｕｈｉｒｏ Ｔｅｒａｉ， Ｔａｋａｓｈｉｇｅ Ｆｕｊｉｍｏｒｉ ａｎｄ Ｔａｔｓｕｙａ Ｓａｓａｏｋａ、 「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ ｆｏｒ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＡＭ−ＯＬＥＤ」、 ＩＤＷ’１０ ｐ６３１−ｐ６３４）。

次に、絶縁膜１１５８、導電膜１１６０をこの順番で成膜する（図１３（Ｆ）参照。）。成膜方法は、いずれもスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いればよい。

次に、フォトリソグラフィ工程などによって導電膜１１６０を加工し、ゲート電極１１１０を形成する（図１４（Ａ）参照。）。

次に、ゲート電極１１１０をマスクに用い、絶縁膜１１５８を介して酸化物半導体膜１１５６の抵抗値を低減する機能を有する不純物１１２０を添加し、高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６を形成する（図１４（Ｂ）参照。）。なお、不純物１１２０は、リン、窒素またはボロンなどを用いればよい。不純物１１２０の添加後に活性化のための２５０℃以上６５０℃以下の温度で加熱処理を行ってもよい。なお、不純物１１２０は、イオン注入法を用いて添加すると、イオンドーピング法を用いて不純物１１２０を添加した場合と比べ、酸化物半導体膜１１０６中への水素の添加が少なくなるため好ましい。ただし、イオンドーピング法を除外するものではない。

なお、絶縁膜１１５８を介して不純物１１２０を添加することにより、酸化物半導体膜１１０６に不純物１１２０の添加する際に生じるダメージを低減することができる。

次に、絶縁膜１１６２をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜する（図１４（Ｃ）参照。）。

次に、絶縁膜１１６２をエッチングすることにより側壁絶縁膜１１１２を形成する。該エッチングは、異方性の高いエッチングであり、側壁絶縁膜１１１２は、絶縁膜に異方性の高いエッチング工程を行うことで自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ_３）、オクタフルオロシクロブタン（Ｃ_４Ｆ_８）、テトラフルオロメタン（ＣＦ_４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスまたは水素（Ｈ_２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。

側壁絶縁膜１１１２を形成するとともに、絶縁膜１１５８を加工し、ゲート絶縁膜１１０８を形成することができる（図１４（Ｄ）参照。）

次に、導電膜をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜し、フォトリソグラフィ工程などによって該導電膜を加工し、一対の電極１１１４を形成する（図１５（Ａ）参照。）。

次に、層間絶縁膜１１１６をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜し、一対の電極１１１４を露出する開口部を設ける。次に、導電膜をスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜し、フォトリソグラフィ工程などによって、該導電膜を加工して、一対の電極１１１４のそれぞれと接する配線１１１８を形成する（図１５（Ｂ）参照。）。なお、層間絶縁膜１１１６として、少なくとも一部に２０ｎｍ以上、好ましくは５０ｎｍ以上、さらに好ましくは１００ｎｍ以上の厚さを有する酸化アルミニウム膜を用いると好ましい。酸化アルミニウム膜を用いることによって、トランジスタの外部から水素または水などのトランジスタの電気的特性に悪影響を及ぼす不純物の侵入を抑制できる。また、下地絶縁膜１１０２から放出された酸素がトランジスタから外方拡散することを抑制できる。これらの効果は、酸化アルミニウム膜の膜質にもよるが、ある程度の厚さが必要とされる。ただし、あまりに酸化アルミニウム膜を厚くしすぎると生産性が低下してしまうため、適切な厚さを選択するとよい。

以上の工程によって、図１０に示すトランジスタを作製することができる。

図１１は、酸化物半導体を用いたトランジスタの別の一例であるコプラナー型であるトップゲート・ボトムコンタクト構造のトランジスタの上面図および断面図である。図１１（Ａ）にトランジスタの上面図を、図１１（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを図１１（Ｂ）に示す。

図１１（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地絶縁膜１１０３と、下地絶縁膜１１０３の溝部に設けられた一対の電極１１１５と、下地絶縁膜１１０２および一対の電極１１１５上に設けられた高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁膜１１０９と、ゲート絶縁膜１１０９を介して高抵抗領域１１０６ａと重畳して設けられたゲート電極１１１１と、を有する。該トランジスタは、該トランジスタを覆って設けられた層間絶縁膜１１１７と、層間絶縁膜１１１７、ゲート絶縁膜１１０９および酸化物半導体膜１１０６に設けられた開口部を介して一対の電極１１１５と接続する配線１１１９と、を有しても構わない。

なお、下地絶縁膜１１０３、ゲート絶縁膜１１０９、ゲート電極１１１１、一対の電極１１１５、層間絶縁膜１１１７および配線１１１９は、それぞれ下地絶縁膜１１０２、ゲート絶縁膜１１０８、ゲート電極１１１０、一対の電極１１１４、層間絶縁膜１１１６および配線１１１８と同様の材料および同様の方法で形成すればよい。

図１１（Ｂ）に示すトランジスタは、一対の電極１１１５が酸化物半導体膜１１０６の下部で接している点で図１０（Ｂ）に示すトランジスタと異なる。このような構造とすることで、一対の電極１１１５を形成する際に、同時に酸化物半導体膜１１０６の一部がプラズマや薬液などに曝されることがないため、酸化物半導体膜１１０６を薄く形成する場合（例えば、５ｎｍ以下の厚さで形成する場合）などに好ましい構造である。

図１１（Ｂ）に示すトランジスタの作製方法の一例を以下に示す。

まず、基板１１００に下地絶縁膜１１５３を成膜する（図１６（Ａ）参照。）。

次に、下地絶縁膜１１５３を加工して下地絶縁膜１１０３を形成する（図１６（Ｂ）参照。）。

次に、導電膜１１６５を成膜する（図１６（Ｃ）参照。）。

次に、ＣＭＰ処理を行い、下地絶縁膜１１０３と表面の揃った一対の電極１１１５を形成する（図１６（Ｄ）参照。）。

次に、酸化物半導体膜１１５６を形成する（図１６（Ｅ）参照。）。

次に、ゲート絶縁膜１１０９、導電膜１１６１をこの順番で成膜する（図１６（Ｆ）参照。）。

次に、導電膜１１６１を加工してゲート電極１１１１を形成する（図１７（Ａ）参照。）。

次に、ゲート電極１１１１をマスクに用い、ゲート絶縁膜１１０９を介して酸化物半導体膜１１５６の抵抗値を低減する機能を有する不純物１１２０を添加し、高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６を形成する（図１７（Ｂ）参照。）。

次に、層間絶縁膜１１１７を成膜し、一対の電極１１１５を露出する開口部を設ける。次に、導電膜を成膜し、該導電膜を加工して、一対の電極１１１５のそれぞれと接する配線１１１９を形成する（図１７（Ｃ）参照。）。

以上の工程によって、図１１に示すトランジスタを作製することができる。

図１２は、酸化物半導体を用いたトランジスタの別の一例を示す上面図および断面図である。図１２（Ａ）はトランジスタの上面図である。また、図１２（Ｂ）は図１２（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図１２（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁膜１６０２と、下地絶縁膜１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁膜１６０８と、ゲート絶縁膜１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁膜１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。

基板１６００としてはガラス基板を、下地絶縁膜１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ系の酸化膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁膜１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いることとする。

なお、図１２（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。

図１０乃至図１２に示すトランジスタでは、上述の酸化物半導体膜を用いているため、電界効果移動度が高く、かつ信頼性の高いトランジスタを得ることができる。

ここで、本発明の一態様に用いられる、酸化物半導体を用いたトランジスタの電界効果移動度を計算した結果について説明する。

酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の電界効果移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、下記の数式（３）と表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、下記の数式（４）と表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、下記の数式（５）で表される。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、下記の数式（６）となる。

数式（６）の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ−Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数４および数５よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される電界効果移動度は３０ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における電界効果移動度μ_１は、下記の数式（７）で表される。

ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、電界効果移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ_２を計算した結果を図２２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図２２で示されるように、ゲート電圧１Ｖ強で電界効果移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２３乃至図２５に示す。なお、計算に用いたトランジスタの断面構造を図２６に示す。図２６に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図２６（Ａ）に示すトランジスタは、下地絶縁物２１０１と、下地絶縁物２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。

ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁物２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図２６（Ｂ）に示すトランジスタは、下地絶縁物２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁物２１０４と側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂと絶縁物２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図２６（Ａ）に示すトランジスタと同じである。

図２６（Ａ）に示すトランジスタと図２６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図２６（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図２６（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、半導体領域２１０３ａとゲート２１０５が幅Ｌｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２３は、図２６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図２３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。

図２４は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２４（Ｂ）は１０ｎｍとしたものであり、図２４（Ｃ）は５ｎｍとしたものである。

また、図２５は、図２６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。

なお、電界効果移動度μのピークは、図２３では８０ｃｍ^２／Ｖｓ程度であるが、図２４では６０ｃｍ^２／Ｖｓ程度、図２５では４０ｃｍ^２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。

次に、本発明の一態様に用いられる、酸化物半導体を用いたトランジスタの電界効果移動度を測定した結果について説明する。

Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、または酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。

Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。

例えば、図２７（Ａ）および図２７（Ｂ）は、図１２のトランジスタにおいて、酸化物半導体膜がＩｎ、ＳｎおよびＺｎを含み、トランジスタのチャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであり、ゲート絶縁膜の厚さ１００ｎｍの用いた場合の特性を示すグラフである。なお、Ｖ_ｄは１０Ｖとした。

図２７（Ａ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓが得られている。

電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２７（Ｂ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^２０ａｔｏｍｓ／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ系の酸化膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系の酸化膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ系の酸化膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行った。このようにして作製した試料を試料Ｂとした。

図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、または膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、さらに酸素を供給することによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

具体的には、図２９に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

本実施の形態は他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、図３０を用いて、本発明の一態様である加算器を用いたＣＰＵ（中央演算処理装置）について説明する。

図３０に、本実施の形態のＣＰＵの構成を示す。図３０に示すＣＰＵは、基板３４１０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３４１１、演算回路コントローラ（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）３４１２、命令デコーダー（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３４１３、割り込みコントローラ（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３４１４、タイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３４１５、レジスタ（Ｒｅｇｉｓｔｅｒ）３４１６、レジスタコントローラ（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３４１７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３４１８、書き換え可能なＲＯＭ３４１９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３４２０を主に有している。ＲＯＭ３４１９及びＲＯＭインターフェース３４２０は、別チップに設けても良い。勿論、図３０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース３４１８を介してＣＰＵに入力された命令は、命令デコーダー３４１３に入力され、デコードされた後、演算回路コントローラ３４１２、割り込みコントローラ３４１４、レジスタコントローラ３４１７、タイミングコントローラ３４１５に入力される。

演算回路コントローラ３４１２、割り込みコントローラ３４１４、レジスタコントローラ３４１７、タイミングコントローラ３４１５は、デコードされた命令に基づき、各種制御を行なう。具体的に演算回路コントローラ３４１２は、演算回路３４１１の動作を制御するための信号を生成する。また、割り込みコントローラ３４１４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ３４１７は、レジスタ３４１６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３４１６の読み出しや書き込みを行なう。

またタイミングコントローラ３４１５は、演算回路３４１１、演算回路コントローラ３４１２、命令デコーダー３４１３、割り込みコントローラ３４１４、レジスタコントローラ３４１７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ３４１５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

本実施の形態のＣＰＵでは、演算回路３４１１に、上記実施の形態で示した構成を有する加算器を設けるとよい。演算回路３４１１に、上記実施の形態で示した加算器を設けることで、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の加算器はＣＰＵに限定されず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。また、本発明の一態様である信号処理回路を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。

特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間を長くできるといったメリットが得られる。

本発明の一態様である信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

１０ ＳｕｍまたはＣａｒｒｙ回路
１１ 配線
１２ 配線
１３ 演算部
１４ トランジスタ
１５ トランジスタ
１７ 配線
１８ 接続制御部
１９ａ 配線
１９ｂ 配線
２０ ＳｕｍまたはＣａｒｒｙ回路
２１ 電位供給制御部
２２ 電位供給制御部
３０ 全加算器
３１ 演算部
３２ 演算部
３５ 全加算器
３６ 演算部
３７ 演算部
４１ 接続制御部
４３ トランジスタ
４４ トランジスタ
４５ 接続制御部
４７ トランジスタ
４８ トランジスタ
５１ 接続制御部
５２ 接続制御部
５３ 接続制御部
５４ 接続制御部
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ トランジスタ
６５ トランジスタ
６６ トランジスタ
６７ トランジスタ
６８ トランジスタ
１００ 全加算器
１０１ Ｓｕｍ回路
１０２ Ｃａｒｒｙ回路
１０３ 演算部
１０４ 電位供給制御部
１０５ 電位供給制御部
１０６ 演算部
１０７ 電位供給制御部
１０８ 電位供給制御部
１０９ａ 接続制御部
１０９ｂ 接続制御部
１０９ｃ 接続制御部
１１０ａ 接続制御部
１１０ｂ 接続制御部
１１０ｃ 接続制御部
１５１ 配線
１５２ 配線
１５３ 配線
１５４ 配線
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランジスタ
２０７ トランジスタ
２０８ トランジスタ
２０９ トランジスタ
２１０ トランジスタ
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ トランジスタ
２１５ トランジスタ
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ トランジスタ
２２０ トランジスタ
２２１ トランジスタ
２２２ トランジスタ
２２３ トランジスタ
２２４ トランジスタ
２２５ トランジスタ
２２６ トランジスタ
２２７ トランジスタ
２２８ トランジスタ
２２９ トランジスタ
３０３ 配線
３０４ 配線
１１００ 基板
１１０２ 下地絶縁膜
１１０３ 下地絶縁膜
１１０４ 保護絶縁膜
１１０６ 酸化物半導体膜
１１０６ａ 高抵抗領域
１１０６ｂ 低抵抗領域
１１０８ ゲート絶縁膜
１１０９ ゲート絶縁膜
１１１０ ゲート電極
１１１１ ゲート電極
１１１２ 側壁絶縁膜
１１１４ 電極
１１１５ 電極
１１１６ 層間絶縁膜
１１１７ 層間絶縁膜
１１１８ 配線
１１１９ 配線
１１２０ 不純物
１１５２ 下地絶縁膜
１１５３ 下地絶縁膜
１１５４ 保護絶縁膜
１１５６ 酸化物半導体膜
１１５８ 絶縁膜
１１６０ 導電膜
１１６１ 導電膜
１１６２ 絶縁膜
１１６５ 導電膜
１６００ 基板
１６０２ 下地絶縁膜
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁膜
１６１０ ゲート電極
１６１４ 電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜
２１０１ 下地絶縁物
２１０２ 埋め込み絶縁物
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁物
２１０５ ゲート
２１０６ａ 側壁絶縁物
２１０６ｂ 側壁絶縁物
２１０７ 絶縁物
２１０８ａ ソース
２１０８ｂ ドレイン
３４１０ 基板
３４１１ 演算回路
３４１２ 演算回路コントローラ
３４１３ 命令デコーダー
３４１４ コントローラ
３４１５ タイミングコントローラ
３４１６ レジスタ
３４１７ レジスタコントローラ
３４１８ バスインターフェース
３４１９ ＲＯＭ
３４２０ ＲＯＭインターフェース

Claims (5)

1. 第１の信号が入力される接続制御部と、
   前記接続制御部を有し、第２の信号が入力され、前記第１の信号及び前記第２の信号を演算処理して第３の信号を出力することができる機能を有する演算部と、を有し、
   前記接続制御部は、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第１の信号の入力端子と電気的に接続され、
   前記第２のトランジスタのオフ電流は、前記第１のトランジスタのオフ電流よりも低く、
   前記第１のトランジスタは、前記第３の信号として第１の電位または第２の電位のいずれを出力するかを制御することができる機能を有し、
   前記第２のトランジスタは、前記第１の信号を前記第１のトランジスタのゲートに保持させることができる機能を有することを特徴とする加算器。
2. 第１の信号が入力される接続制御部と、
   前記接続制御部を有し、第２の信号が入力され、前記第１の信号及び前記第２の信号を演算処理して第３の信号を出力することができる機能を有する演算部と、
   第１の電位供給制御部と、
   第２の電位供給制御部と、を有し、
   前記接続制御部は、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、前記第１の信号の入力端子と電気的に接続され、
   前記第２のトランジスタのオフ電流は、前記第１のトランジスタのオフ電流よりも低く、
   前記第１のトランジスタは、前記第３の信号として第１の電位または第２の電位のいずれを出力するかを制御することができる機能を有し、
   前記第２のトランジスタは、前記第１の信号を前記第１のトランジスタのゲートに保持させることができる機能を有し、
   前記第１の電位供給制御部は、第１の期間において、前記第１の電位を前記演算部に供給することができる機能を有し、
   前記第２の電位供給制御部は、前記第１の期間の後の第２の期間において、前記第２の電位を前記演算部に供給することができる機能を有することを特徴とする加算器。
3. 請求項１又は２において、
   前記第２のトランジスタは、酸化物半導体をチャネル形成領域に含むことを特徴とする加算器。
4. 第１の信号が入力される第１の接続制御部と、
   前記第１の接続制御部を有し、第２の信号及び第３の信号が入力され、前記第１の信号、前記第２の信号、及び前記第３の信号を演算処理して第４の信号を出力することができる機能を有する第１の演算部と、
   前記第１の信号が入力される第２の接続制御部と、
   前記第２の接続制御部を有し、前記第２の信号及び前記第３の信号が入力され、前記第１の信号、前記第２の信号、及び前記第３の信号を演算処理して第５の信号を出力することができる機能を有する第２の演算部と、
   第１の電位供給制御部と、
   第２の電位供給制御部と、を有し、
   前記第１の接続制御部は、第１のトランジスタと、第２のトランジスタと、を有し、
   前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第２のトランジスタのオフ電流は、前記第１のトランジスタのオフ電流よりも低く、
   前記第２のトランジスタのソース又はドレインの他方は、前記第１の信号の入力端子と電気的に接続され、
   前記第１のトランジスタは、前記第４の信号として第１の電位又は第２の電位のいずれを出力するかを制御することができる機能を有し、
   前記第２のトランジスタは、前記第１の信号を前記第１のトランジスタのゲートに保持させることができる機能を有し、
   前記第２の接続制御部は、第３のトランジスタと、第４のトランジスタと、を有し、
   前記第４のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第１の信号の入力端子と電気的に接続され、
   前記第３のトランジスタは、前記第５の信号として前記第１の電位又は前記第２の電位のいずれを出力するかを制御することができる機能を有し、
   前記第４のトランジスタは、前記第１の信号を前記第１のトランジスタのゲートに保持させることができる機能を有し、
   前記第１の電位供給制御部は、
   第１の期間において、前記第１の電位を前記第１の演算部および前記第２の演算部に供給し、
   前記第２の電位供給制御部は、前記第１の期間の後の第２の期間において、前記第２の電位を前記第１の演算部及び前記第２の演算部に供給することができる機能を有することを特徴とする全加算器。
5. 請求項４において、
   前記第２のトランジスタ及び前記第４のトランジスタの各々は、酸化物半導体をチャネル形成領域に含むことを特徴とする全加算器。