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KR100941843B1 - 인버터 및 이를 구비한 표시장치 - Google Patents

인버터 및 이를 구비한 표시장치 Download PDF

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KR100941843B1
KR100941843B1 KR1020080034140A KR20080034140A KR100941843B1 KR 100941843 B1 KR100941843 B1 KR 100941843B1 KR 1020080034140 A KR1020080034140 A KR 1020080034140A KR 20080034140 A KR20080034140 A KR 20080034140A KR 100941843 B1 KR100941843 B1 KR 100941843B1
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Abstract

본 발명의 실시예에 의한 인버터는, 게이트 전극이 제 1입력단(IN)과 연결되고, 제 1전극이 제 1노드(A)에 연결되며, 제 2전극이 상기 게이트 전극 또는 제 2전원(VGL)과 연결되는 제 1PMOS 트랜지스터(P1)와; 게이트 전극이 상기 제 1입력단(IN)과 연결되고, 제 1 및 제 2전극이 각각 제 1전원(VGH) 및 출력단(OUT)에 연결된 제 2PMOS 트랜지스터(P2)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1 및 제 2전극이 각각 출력단(OUT) 및 제 2입력단(INb)에 연결된 제 3PMOS 트랜지스터(P3)와; 상기 제 1노드(A)와 출력단(OUT) 사이에 연결된 커패시터(C1)이 포함됨을 특징으로 한다.

Description

인버터 및 이를 구비한 표시장치{Inverter and display device having the same}
본 발명은 인버터에 관한 것으로, 특히 3개의 PMOS 트랜지스터 및 하나의 커패시터로 구성되는 인버터 및 이를 구비한 표시장치에 관한 것이다.
능동형(Active Matrix) 액정표시장치(Liquid Crystal Display) 또는 유기전계 발광 표시장치와 같은 평판표시장치를 구현할 때 표시 패널과 이를 구동하기 위한 구동회로부를 집적하는 것에 대한 연구가 진행되고 있다.
현재까지 연구되어온 구동회로 집적기술은 주로 CMOS 타입의 폴리실리콘 박막 트랜지스터를 사용하여 회로를 설계하고 있으나, 이 경우 N타입 및 P타입 트랜지스터를 함께 만들 때 많은 수의 마스크가 요구되고, 각기 문턱전압을 맞추기 위해 추가의 공정이 필요하게 된다는 단점이 있다. 이는 공정 수율을 낮추며 공정 단가를 증가시키는 주된 이유가 되며, 또한 회로의 동작 신뢰성이 떨어지는 재현성(reliability) 문제를 발생시킬 수 있다.
일반적으로 N타입 박막 트랜지스터는 P타입에 비해 소자 구동시 핫-캐리어(hot carrier)에 의한 열적 손상을 입어 특성저하(degradation)가 심하게 나타나 는 것으로 알려져 있다. 따라서, 폴리실리콘 박막 트랜지스터를 이용하여 CMOS 회로로 구동 회로부를 설계할 때 N타입 소자에 의한 열화현상을 방지하는 것이 필요하며 이를 위해 LDD 공정을 추가하고 있다.
결국 이러한 회로 구동의 안정성(stability)를 확보하기 위해서 추가의 공정이 요구되고 LDD 공정 자체가 또한 공정 수율을 현저히 저하시키는 요인으로 통상 보고되고 있기 때문에 가급적 N타입 폴리실리콘 박막 트랜지스터를 사용하지 않는 회로설계가 요구된다.
본 발명은 폴리실리콘(Poly-Si) 박막트랜지스터를 이용한 회로 설계 시, 상기 회로의 가장 기본이 되는 인버터를 PMOS 박막트랜지스터(TFT) 3개와 커패시터 1개만을 이용하여 구현함으로써, 공정을 단순화하고 구동 특성을 향상시키고자 하는 인버터 및 이를 구비한 표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 인버터는, 게이트 전극이 제 1입력단(IN)과 연결되고, 제 1전극이 제 1노드(A)에 연결되며, 제 2전극이 상기 게이트 전극 또는 제 2전원(VGL)과 연결되는 제 1PMOS 트랜지스터(P1)와; 게이트 전극이 상기 제 1입력단(IN)과 연결되고, 제 1 및 제 2전극이 각각 제 1전원(VGH) 및 출력단(OUT)에 연결된 제 2PMOS 트랜지스터(P2)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1 및 제 2전극이 각각 출력단(OUT) 및 제 2입력단(INb)에 연결된 제 3PMOS 트랜지스터(P3)와; 상기 제 1노드(A)와 출력단(OUT) 사이에 연결된 커패시터(C1)이 포함됨을 특징으로 한다.
또한, 상기 제 2입력단(INb)으로는 제 1입력단(IN)에 입력되는 신호의 위상이 반전된 신호가 입력되며, 상기 제 1전원(VGH)은 상기 제 1 입력단(IN) 또는 제 2입력단(INb)으로 입력되는 전압 중 하이레벨 전압과 동일하고, 상기 제 2전원(VGL)은 상기 제 1 입력단(IN) 또는 제 2입력단(INb)으로 입력되는 전압 중 로우레벨 전압과 동일함을 특징으로 한다.
또한, 본 발명의 실시예에 의한 표시장치는, 화소부, 주사구동부, 데이터구동부 및 제어부를 포함하여 구성되는 표시장치에 있어서, 상기 주사구동부는, 주사선들에 공급되는 신호를 순차적으로 제공하는 쉬프트 레지스터와; 상기 쉬프트 레지스터로부터 전달받은 신호를 일정한 전압 레벨로 변경하여 제공하는 레벨 쉬프터와; 상기 레벨 쉬프터로부터 전달받은 신호를 증폭하여 각각의 주사선으로 출력하는 버퍼가 포함되며, 상기 버퍼는 3개의 PMOS 트랜지스터 및 1개의 커패시터를 포함한 다수의 인버터로 구성됨을 특징으로 한다.
이와 같은 본 발명에 의하면, PMOS 트랜지스터를 이용하여 인버터 회로를 구현하기 때문에 공정을 단순화할 수 있고, 동작 원리가 간단하여 장치의 구동 특성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 제 1실시예에 의한 인버터의 구조를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 제 1실시예에 의한 인버터는, 게이트 전극이 제 1입력단(IN)과 연결되고, 제 1전극이 제 1노드(A)에 연결되며, 제 2전극이 상기 게이트 전극과 연결되는 제 1PMOS 트랜지스터(P1)와; 게이트 전극이 상기 제 1입력단(IN)과 연결되고, 제 1 및 제 2전극이 각각 제 1전원(VGH) 및 출력단(OUT)에 연결된 제 2PMOS 트랜지스터(P2)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1 및 제 2전극이 각각 출력단(OUT) 및 제 2입력단(INb)에 연결된 제 3PMOS 트랜지스터(P3)와; 상기 제 1노드(A)와 출력단(OUT) 사이에 연결된 커패시터(C1)이 포함되어 구성된다.
이 때, 상기 제 2입력단(INb)으로는 제 1입력단(IN)에 입력되는 신호의 위상이 반전된 신호가 입력됨을 특징으로 한다.
도 2는 본 발명의 제 2실시예에 의한 인버터의 구조를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 제 2실시예에 의한 인버터는, 게이트 전극이 제 1입력단(IN)과 연결되고, 제 1전극이 제 1노드(A)에 연결되며, 제 2전극이 제 2전원(VGL)과 연결되는 제 1PMOS 트랜지스터(P1)와; 게이트 전극이 상기 제 1입력단(IN)과 연결되고, 제 1 및 제 2전극이 각각 제 1전원(VGH) 및 출력단(OUT)에 연결된 제 2PMOS 트랜지스터(P2)와; 게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1 및 제 2전극이 각각 출력단(OUT) 및 제 2입력단(INb)에 연결된 제 3PMOS 트랜지스터(P3)와; 상기 제 1노드(A)와 출력단(OUT) 사이에 연결된 커패시터(C1)이 포함되어 구성된다.
즉, 본 발명의 제 2실시예는 도 1에 도시된 제 1실시예와 비교할 때, 제 1PMOS 트랜지스터(P1)의 제 2전극이 다이오드 연결되지 않고, 제 2전원(VGL)과 연결된다는 점 외에는 그 구성이 동일하다.
즉, 상기 제 2입력단(INb)으로는 제 1입력단(IN)에 입력되는 신호의 위상이 반전된 신호가 입력됨을 특징으로 한다.
도 3은 이와 같은 도 1 및 도 2에 도시된 인버터 구조에 따른 시뮬레이션 결과 를 나타내는 그래프이다.
제 1전원(VGH)은 10V, 제 2전원(VGL)은 0V, 제 1입력단(IN)으로 입력되는 신호는 0V ~ 10V이며, 제 2입력단(INb)으로 입력되는 신호는 상기 제 1입력단(IN)으로 입력되는 신호의 반대 신호 즉, 위상이 반전된 신호가 입력된다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 실시예에 의한 인버터의 동작을 설명하면 다음과 같다.
먼저 제 1입력단(IN)으로 OV가 입력되고, 제 2입력단(INb)으로 10V가 입력되면, P1 및 P2의 게이트 전극으로는 0V의 전압이 인가되므로 턴온된다.
이 때, 상기 P1이 턴온됨에 따라 제 1실시예의 경우에는 상기 P1이 다이오드 연결된 상태이므로 상기 제 1노드(A)는 0V+P1의 문턱전압(VthP1)이 되고, 제 2실시예의 경우에는 상기 P1의 제 2전극이 제 2전원(VGL)에 연결되어 있으므로 상기 제 1노드(A)는 제2전원(VGL)+ P1의 문턱전압(VthP1)이 된다.
또한, 상기 P2가 턴온됨에 따라 출력단(OUT)은 10V가 되며, 상기 커패시터(C1) 양단에 각각 약 0V와 10V가 인가됨에 따라 상기 커패시터(C1)에는 약 10V의 전압이 충전된다.
이 때, 본 발명의 실시예의 경우 상기 P3의 게이트 전극이 제 1노드(A)에 연결되어 있어 턴온 상태가 되기는 하나, 상기 P3의 제 1전극 즉, 상기 출력단(OUT)에 연결된 전극의 전압과, P3의 제 2전극 즉, 제 2입력단(INb)에 연결된 전극의 전압이 동일하게 10V이므로, P3에 의한 누설 전류 없으며, 오히려 P3에 의해 동시에 차 징(charging)이 되기 때문에 라이징 타임(rising time)이 짧아지는 장점이 있고, 결과적으로는 상기 출력단(OUT)으로 10V가 출력된다.
즉, 제 1입력단(IN)으로 입력된 0V의 전압은 10V로 인버팅되어 상기 출력단(OUT)을 통해 출력되는 것이며, 이는 도 3에 도시된 그래프에 의해 확인된다.
다음으로 제 1입력단(IN)으로 10V가 입력되고, 제 2입력단(INb)으로 0V가 입력되면, P1 및 P2의 게이트 전극으로는 10V의 전압이 인가되므로 턴오프된다.
단, 이 경우 P3는 상기 커패시터(C1)에 의해 충전된 전압에 의해 턴온되며, 상기 P3의 게이트 전극은 상기 P1의 턴오프에 의해 플로팅(floating) 상태가 된다.
이와 같이 상기 P3가 턴 온되고, P3의 게이트 전극이 플로팅 상태가 됨에 따라, P3의 제 1전극과 연결된 출력단(OUT)의 전압은 상기 P3의 제 2전극과 연결된 제 2입력단(INb)의 전압에 의해 낮은 전압으로 떨어지게 되고(discharge), 상기 P3의 게이트 전극은 커패시터(C1)의 커플링 효과(coupling effect)에 따라 0V+ P1의 문턱전압(VthP1)보다 훨씬 낮은 전압으로 떨어지게 되어 P3가 완전히 턴온된다.
이로 인해 출력단(OUT)의 전압은 제 2입력단(INb)의 전압인 0V까지 떨어지게된다.
결과적으로, 상기 제 1입력단(IN)으로 입력된 10V의 전압은 0V로 인버팅되어 상기 출력단(OUT)을 통해 출력되는 것이며, 이는 도 3에 도시된 그래프에 의해 확인된다.
따라서, 도 1 및 도 2를 통해 제안된 인버터 회로 구조가 정상적으로 동작됨을 확인할 수 있다.
도 4는 본 발명의 실시예에 의한 인버터를 구비한 표시장치를 나타낸 블록도이다.
도 4를 참조하여 설명하면, 본 발명에 의한 표시장치는, 화소부(100), 주사구동부(200), 데이터구동부(300) 및 제어부(400)를 포함한다.
상기 화소부(100)는 복수의 주사선(S1,S2,...Sn), 복수의 데이터선(D1,D2,...Dm) 및 복수의 주사선(S1,S2...Sn)과 복수의 데이터선(D1,D2,...Dm)에 의해 정의된 영역에 형성된 복수의 화소(110)을 포함한다.
또한, 상기 주사구동부(200)는 복수의 주사선(S1,S2,...Sn)에 주사신호를 인가하는 것으로, 이는 쉬프트 레지스터(210), 레벨 쉬프터(220) 및 버퍼(230)를 포함하여 구성된다.
상기 쉬프트 레지스터(210)는 상기 주사선에 공급될 신호를 차례로 레벨 시프터(220)에 공급하는 역할을 하며, 상기 레벨 쉬프터(220)는 상기 쉬프트 레지스터(210)로부터 전달받은 신호를 버퍼(230) 및 복수의 주사선(S1,S2,...Sn)에 공급할 수 있는 전압 레벨로 변경하여 출력하는 역할을 한다.
또한, 상기 버퍼(230)는 상기 화소부(100)의 부하로 인하여 동작 속도가 감소하는 것이 방지하는 역할을 한다.
또한, 데이터구동부(300)는 복수의 데이터선(D1,D2,...Dm)에 데이터신호를 인가하고, 한편, 주사구동부(200) 및 데이터구동부(300)는 기판(미도시)상에 직접 장착되어 있는데, 이러한 구조를 COG(Chip on glass)방식이라 한다.
또한, 상기 제어부(400)는 주사구동부(200) 및 데이터구동부(300)의 구동에 필요한 제어신호를 공급하는 역할을 한다.
상술한 바와 같은 표시장치에서는 일례로 주사구동부(200)의 버퍼(230)가 복수의 인버터(미도시)로 구성될 수 있다.
본 발명에서는 인버터에 채용된 트랜지스터를 모두 PMOS로 제작하여 공정을 단순화하고 구동 특성을 향상시킬 수 있다. 바람직한 인버터의 구조는 도 1 및 도 2를 참조하여 설명한 바와 동일하므로 생략하도록 한다.
또한, 본 실시예에서는 PMOS 구조의 인버터가 주사 구동부에 적용된 예만을 설명하였으나, 이에 제한되지 않으며, 상기 PMOS 인버터는 논리 게이트의 기본이 되므로 집적회로에 전반적으로 적용이 가능하다.
도 1은 본 발명의 제 1실시예에 의한 인버터의 구조를 나타내는 회로도.
도 2는 본 발명의 제 2실시예에 의한 인버터의 구조를 나타내는 회로도.
도 3은 도 1 및 도 2에 도시된 인버터 구조에 따른 시뮬레이션 결과를 나타내는 그래프.
도 4는 본 발명의 실시예에 의한 인버터를 구비한 표시장치를 나타낸 블록도.

Claims (7)

  1. 게이트 전극이 제 1입력단(IN)과 연결되고, 제 1전극이 제 1노드(A)에 연결되며, 제 2전극이 제 2전원(VGL)과 연결되는 제 1PMOS 트랜지스터(P1)와;
    게이트 전극이 상기 제 1입력단(IN)과 연결되고, 제 1 및 제 2전극이 각각 제 1전원(VGH) 및 출력단(OUT)에 연결된 제 2PMOS 트랜지스터(P2)와;
    게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1 및 제 2전극이 각각 출력단(OUT) 및 제 2입력단(INb)에 연결된 제 3PMOS 트랜지스터(P3)와;
    상기 제 1노드(A)와 출력단(OUT) 사이에 연결된 커패시터(C1)이 포함되며,
    상기 제 2전원(VGL)은 상기 제 1 입력단(IN) 또는 제 2입력단(INb)으로 입력되는 전압 중 로우레벨 전압과 동일함을 특징으로 하는 인버터.
  2. 제 1항에 있어서,
    상기 제 2입력단(INb)으로는 제 1입력단(IN)에 입력되는 신호의 위상이 반전된 신호가 입력됨을 특징으로 하는 인버터.
  3. 제 1항에 있어서,
    상기 제 1전원(VGH)은 상기 제 1 입력단(IN) 또는 제 2입력단(INb)으로 입력되는 전압 중 하이레벨 전압과 동일함을 특징으로 하는 인버터.
  4. 삭제
  5. 화소부, 주사구동부, 데이터구동부 및 제어부를 포함하여 구성되는 표시장치에 있어서,
    상기 주사구동부는,
    주사선들에 공급되는 신호를 순차적으로 제공하는 쉬프트 레지스터와;
    상기 쉬프트 레지스터로부터 전달받은 신호를 일정한 전압 레벨로 변경하여 제공하는 레벨 쉬프터와;
    상기 레벨 쉬프터로부터 전달받은 신호를 각각의 주사선으로 출력하는 버퍼가 포함되며,
    상기 버퍼는 3개의 PMOS 트랜지스터 및 1개의 커패시터를 포함한 다수의 인버터로 구성되며,
    상기 인버터는,
    게이트 전극이 제 1입력단(IN)과 연결되고, 제 1전극이 제 1노드(A)에 연결되며, 제 2전극이 제 2전원(VGL)과 연결되는 제 1PMOS 트랜지스터(P1)와;
    게이트 전극이 상기 제 1입력단(IN)과 연결되고, 제 1 및 제 2전극이 각각 제 1전원(VGH) 및 출력단(OUT)에 연결된 제 2PMOS 트랜지스터(P2)와;
    게이트 전극이 상기 제 1노드(A)에 연결되고, 제 1 및 제 2전극이 각각 출력단(OUT) 및 제 2입력단(INb)에 연결된 제 3PMOS 트랜지스터(P3)와;
    상기 제 1노드(A)와 출력단(OUT) 사이에 연결된 커패시터(C1)이 포함되며,
    상기 제 2전원(VGL)은 상기 제 1 입력단(IN) 또는 제 2입력단(INb)으로 입력되는 전압 중 로우레벨 전압과 동일함을 특징으로 하는 표시장치.
  6. 삭제
  7. 제 5항에 있어서,
    상기 제 2입력단(INb)으로는 제 1입력단(IN)에 입력되는 신호의 위상이 반전된 신호가 입력됨을 특징으로 하는 표시장치.
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