JP5714973B2

JP5714973B2 - 半導体装置

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Inventors: 齋藤　利彦; 利彦齋藤
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Filing date: 2011-05-10
Publication date: 2015-05-07
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Description

本発明の一態様は、パルス変換回路に関する。

信号のパルスを所定の回路に入力するタイミングを制御するために、入力される信号に応じて、入力された信号のパルス幅が変化した信号を生成して出力する回路（パルス変換回路ともいう）が知られている。

従来のパルス変換回路としては、例えばインバータを用いた回路などが挙げられる（例えば特許文献１）。

特開平７−２０２６７７号公報

従来のパルス変換回路は、インバータを構成する複数のトランジスタのサイズを異ならせること又はインバータを構成するトランジスタの数を増やすことにより、パルス幅を変えているため、インバータの回路面積が大きくなり、該パルス変換回路を具備する装置の小型化を阻害してしまうという問題があった。

本発明の一態様では、回路面積を低減することを課題の一つとする。

本発明の一態様は、Ｐ型トランジスタ及びＮ型トランジスタを備える論理回路を具備するパルス変換回路において、Ｐ型トランジスタのチャネルが形成される層（チャネル形成層ともいう）の材料とＮ型トランジスタのチャネル形成層の材料を異ならせることにより、入力信号に対する出力信号のパルスの立ち上がりの際の遅延時間と、立ち下がりの際の遅延時間とを異ならせるものである。

本発明の一態様は、第１の信号が入力され、第２の信号を出力する論理回路を具備し、論理回路は、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧より高い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含むパルス変換回路である。

本発明の一態様は、第１の信号が入力され、第２の信号を出力する第１のインバータと、第２の信号が入力され、第３の信号を出力する第２のインバータと、を具備し、第１のインバータは、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第１の信号が入力され、ゲートの電圧に応じて第２の信号の電圧を第１の電圧より低い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含むパルス変換回路である。

本発明の一態様は、第１の信号が入力され、第２の信号を出力する第１のインバータと、第２の信号が入力され、第３の信号を出力する第２のインバータと、を具備し、第２のインバータは、ゲートに第２の信号が入力され、ゲートの電圧に応じて第３の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、エンハンスメント型であり、閾値電圧の絶対値がＰ型トランジスタより大きく、ゲートに第２の信号が入力され、ゲートの電圧に応じて第３の信号の電圧を第１の電圧より低い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、Ｐ型トランジスタは、チャネルが形成され、第１４族の元素を含有する半導体層を含み、Ｎ型トランジスタは、チャネルが形成され、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を含むパルス変換回路である。

なお、本明細書において、立ち上がりとは、信号において、ある電圧から該電圧より高い値の電圧に変化することをいい、立ち下がりとは、ある電圧から該電圧より低い値の電圧に変化することをいう。

本発明の一態様により、チャネル形成層の材料が異なり、極性の異なる少なくとも２つのトランジスタを用いてパルス変換回路を構成することができるため、パルス変換回路の面積を低減することができる。

実施の形態１におけるパルス変換回路を説明するための図。実施の形態２におけるパルス変換回路を説明するための図。図２（Ａ）に示すパルス変換回路の動作検証結果を示す図。実施の形態３における電子回路の構成例を示すブロック図。実施の形態３における記憶回路を説明するための図。実施の形態４における半導体装置の構成例を示すブロック図。実施の形態５におけるトランジスタの構造例を示す断面模式図。図７（Ａ）に示すトランジスタの作製方法を説明するための断面模式図。トランジスタの初期特性を示す図。特性評価回路の構成を示す回路図。図１０に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャート。条件４、条件５、及び条件６における測定に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示す図。測定に係る経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す図。測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。測定により見積もられたノードＡの電圧とリーク電流の関係を示す図。実施の形態６における記憶回路の構造例を示す図。実施の形態６における記憶回路の構造例を示す図。実施の形態７における情報媒体の構成例を示す図。

本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。

（実施の形態１）
本実施の形態では、入力信号に対する出力信号の遅延時間が立ち上がりと立ち下がりで異なるパルス変換回路について説明する。

本実施の形態のパルス変換回路の一例について、図１を用いて説明する。図１は、本実施の形態におけるパルス変換回路の一例を説明するための図である。

まず、本実施の形態のパルス変換回路の構成例について、図１（Ａ）を用いて説明する。図１（Ａ）は、本実施の形態のパルス変換回路の構成例を示す回路図である。

図１（Ａ）に示すパルス変換回路は、論理回路１００を具備する。

論理回路１００には、信号Ｓ１１が入力される。また、論理回路１００は、信号Ｓ１２を出力する。

さらに、論理回路１００は、トランジスタ１０１と、トランジスタ１０２と、を備える。

なお、パルス変換回路において、トランジスタは、特に指定する場合を除き、ソース、ドレイン、及びゲートを少なくとも有する。

ソースとは、ソース領域、ソース電極の一部若しくは全部、又はソース配線の一部若しくは全部のことをいう。また、ソース電極とソース配線とを区別せずにソース電極及びソース配線の両方の機能を有する導電層をソースという場合がある。

ドレインとは、ドレイン領域、ドレイン電極の一部若しくは全部、又はドレイン配線の一部若しくは全部のことをいう。また、ドレイン電極とドレイン配線とを区別せずにドレイン電極及びドレイン配線の両方の機能を有する導電層をドレインという場合がある。

ゲートとは、ゲート電極の一部若しくは全部、又はゲート配線の一部若しくは全部のことをいう。また、ゲート電極とゲート配線とを区別せずにゲート電極及びゲート配線の両方の機能を有する導電層をゲートという場合がある。

また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインは、互いに入れ替わる場合がある。

トランジスタ１０１のソース及びドレインの一方には、電圧Ｖａが入力され、トランジスタ１０１のゲートには、信号Ｓ１１が入力される。なお、トランジスタ１０１は、Ｐ型トランジスタである。トランジスタ１０１は、ゲートの電圧に応じて信号Ｓ１２の電圧を電圧Ｖ１１に設定するか否かを制御する機能を有する。

トランジスタ１０１としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。

トランジスタ１０２のソース及びドレインの一方は、トランジスタ１０１のソース及びドレインの他方に電気的に接続され、トランジスタ１０２のソース及びドレインの他方には、電圧Ｖｂが入力され、トランジスタ１０２のゲートには、信号Ｓ１１が入力される。なお、トランジスタ１０２は、Ｎ型トランジスタである。トランジスタ１０２は、ゲートの電圧に応じて信号Ｓ１２の電圧を電圧Ｖ１２に設定するか否かを制御する機能を有する。

トランジスタ１０２としては、エンハンスメント型トランジスタであり、閾値電圧の絶対値がトランジスタ１０１より大きいトランジスタを用いることができ、例えば酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、チャネルが形成される層（チャネル形成層ともいう）としての機能を有する。また、上記酸化物半導体層は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満である。

また、チャネル形成層としての機能を有する上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０^−１７Ａ）以下、好ましくは１ａＡ（１×１０^−１８Ａ）以下、さらには好ましくは１０ｚＡ（１×１０^−２０Ａ）以下、さらに好ましくは１ｚＡ（１×１０^−２１Ａ）以下、さらに好ましくは１００ｙＡ（１×１０^−２２Ａ）以下である。

また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が上記の値の範囲内である。例えばトランジスタの温度が１５０℃であっても、オフ電流は、１００ｚＡ／μｍ以下であることが好ましい。

なお、トランジスタ１０２のソース及びドレインの一方と、トランジスタ１０１のソース及びドレインの他方との電気的接続箇所をノードＮ１１ともいう。

また、図１（Ａ）に示すパルス変換回路は、ノードＮ１１の電圧を信号Ｓ１２として出力する。つまり、トランジスタ１０２のソース及びドレインの一方の電圧は、信号Ｓ１２の電圧である。

なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。

また、電圧Ｖａ及び電圧Ｖｂの一方は、高電源電圧Ｖｄｄであり、電圧Ｖａ及び電圧Ｖｂの他方は、低電源電圧Ｖｓｓである。高電源電圧Ｖｄｄは、相対的に低電源電圧Ｖｓｓより高い値の電圧であり、低電源電圧Ｖｓｓは、相対的に高電源電圧Ｖｄｄより低い値の電圧である。電圧Ｖａ及び電圧Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電圧Ｖａ及び電圧Ｖｂの差が電源電圧となる。

次に、図１（Ａ）に示すパルス変換回路の動作例について、図１（Ｂ）を用いて説明する。図１（Ｂ）は、図１（Ａ）に示すパルス変換回路の動作例を説明するためのタイミングチャートである。なお、ここでは、一例として電圧Ｖａとして低電源電圧Ｖｓｓが入力され、電圧Ｖｂとして高電源電圧Ｖｄｄが入力されるとする。

例えば、図１（Ｂ）に示すように、時刻Ｔ１１に信号Ｓ１１が立ち上がると、トランジスタ１０１がオフ状態になり、トランジスタ１０２がオン状態になる。

このとき、トランジスタ１０２により遅延が生じ、信号Ｓ１２は、時刻Ｔ１１より遅い時刻Ｔ１２で立ち上がる。

その後、時刻Ｔ１３に信号Ｓ１１が立ち下がると、トランジスタ１０１がオン状態になり、トランジスタ１０２がオフ状態になる。

このとき、トランジスタ１０１により遅延が生じ、信号Ｓ１２は、時刻Ｔ１３よりも遅い時刻で立ち下がる。なお、立ち上がりのときにおける信号Ｓ１２の遅延時間は、立ち下がりのときにおける信号Ｓ１２の遅延時間より長い。この理由について、以下に説明する。

トランジスタ１０２がエンハンスメント型トランジスタであり、トランジスタ１０２の閾値電圧の絶対値がトランジスタ１０１の閾値電圧の絶対値より大きく、トランジスタ１０２のキャリア濃度がトランジスタ１０１のキャリア濃度より極めて低い場合、パルス変換回路において、トランジスタ１０２がオフ状態からオン状態になる時間が、トランジスタ１０１がオフ状態からオン状態になるまでの時間より長くなる。よって、立ち上がりのときにおける信号Ｓ１２の遅延時間は、立ち下がりのときにおける信号Ｓ１２の遅延時間より長くなる。

図１を用いて説明したように、本実施の形態のパルス変換回路の一例は、ゲートに入力される信号に応じて出力信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、チャネル形成層の材料がＰ型トランジスタと異なり、エンハンスメント型であり、Ｐ型トランジスタより閾値電圧の絶対値が大きく、ゲートに入力される信号に応じて出力信号の電圧を第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備える構成である。上記構成により、２つのトランジスタのみを用いた場合であってもパルス変換回路を構成することができ、また、同じサイズのトランジスタを用いてパルス変換回路を構成することもできるため、パルス変換回路の回路面積を低減することができる。

（実施の形態２）
本実施の形態では、複数のインバータを用いたパルス変換回路について説明する。

本実施の形態のパルス変換回路の一例について、図２を用いて説明する。図２は、本実施の形態におけるパルス変換回路の一例を説明するための図である。

まず、本実施の形態のパルス変換回路の構成例について、図２（Ａ）を用いて説明する。図２（Ａ）は、本実施の形態のパルス変換回路の構成例を示す回路図である。

図２（Ａ）に示すパルス変換回路は、インバータ１５１と、インバータ１５２と、を備える。なお、これに限定されず、インバータの数は、複数であればよい。

インバータ１５１には、信号Ｓ２１が入力される。また、インバータ１５１は、入力される信号Ｓ２１に応じて設定される電圧を信号Ｓ２２として出力する。

インバータ１５２には、信号Ｓ２２が入力される。また、インバータ１５２は、入力される信号Ｓ２２に応じて設定される電圧を信号Ｓ２３として出力する。なお、インバータ１５２には、必ずしも信号Ｓ２２が直接入力されなくてもよい。例えば、別の回路を用いて信号Ｓ２２に応じて設定される、別の電圧の信号を生成し、該信号がインバータ１５２に入力される構成としてもよい。この場合、信号Ｓ２３の電圧は、信号Ｓ２２に応じて設定される電圧とみなすことができる。

インバータ１５１及びインバータ１５２の構成を、例えば上記実施の形態１に示す論理回路の構成にすることができる。なお、インバータ１５１及びインバータ１５２の一方のみの構成を上記実施の形態１に示す論理回路の構成にし、他方の構成を従来のインバータの構成にすることもできる。このとき、電圧Ｖａが高電源電圧Ｖｄｄであり、電圧Ｖｂが低電源電圧Ｖｓｓである。

次に、図２（Ａ）に示すパルス変換回路の動作例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示すパルス変換回路の動作例を説明するためのタイミングチャートである。なお、図２（Ｂ）では、一例としてインバータ１５１が図１（Ａ）に示す論理回路の構成であり、インバータ１５２が従来のインバータの構成である場合について示す。

例えば、図２（Ｂ）に示すように、信号Ｓ２１が時刻Ｔ２１に立ち上がると、インバータ１５１におけるＮ型トランジスタにより遅延が生じ、信号Ｓ２２は、時刻Ｔ２１よりも遅い時刻Ｔ２２で立ち下がる。また、信号Ｓ２２が時刻Ｔ２２で立ち下がると、インバータ１５２におけるＰ型トランジスタにより遅延が生じ、信号Ｓ２３は、時刻Ｔ２２よりも遅い時刻で立ち上がる。

その後、時刻Ｔ２３に信号Ｓ２１が立ち下がると、インバータ１５１におけるＰ型トランジスタにより遅延が生じ、信号Ｓ２２は、時刻Ｔ２３より遅い時刻で立ち上がる。また、信号Ｓ２２が立ち上がると、インバータ１５２におけるＮ型トランジスタにより遅延が生じ、信号Ｓ２３は、時刻Ｔ２３より遅い時刻で立ち下がる。なお、信号Ｓ２１に対する信号Ｓ２３の遅延時間は、立ち上がり時の方が立ち下がり時より長い。この理由については、上記実施の形態１にて述べた理由と同じである。

さらに、図２（Ａ）に示すパルス変換回路の動作例について、動作検証を行った。なお、計算ソフトとしてＧａｔｅｗａｙＶｅｒ．２．６．１２．Ｒを用いて動作検証を行った。なお、ここでは、インバータ１５１及びインバータ１５２の構成が従来のインバータの構成である場合（構成１ともいう）、インバータ１５１の構成が図１（Ａ）に示す論理回路１００の構成であり、インバータ１５２の構成が従来のインバータの構成である場合（構成２ともいう）、及びインバータ１５１の構成が従来のインバータ構成であり、インバータ１５２の構成が図１（Ａ）に示す論理回路１００の構成である場合（構成３ともいう）について、それぞれ動作検証を行った。また、従来のインバータとして、チャネルが形成されるシリコン半導体層を含むＮ型トランジスタ及びＰ型トランジスタにより構成されるＣＭＯＳインバータを用いる。また、動作検証では、パルス変換回路における酸化物半導体層を含むＮ型トランジスタにおいて、チャネル幅を１μｍとし、チャネル長を１μｍとし、閾値電圧を１．５８Ｖとし、Ｓ値を１００ｍＶ／ｄｅｃとし、オフ電流（ゲート及びソース間の電圧が０Ｖのときのソース及びドレイン間の電流）を２．０×１０^−２４Ａとし、オン電流（ゲート及びソース間の電圧が２Ｖのときのソース及びドレイン間の電流）を７．８×１０^−７Ａとし、従来のインバータのＮ型トランジスタにおいて、チャネル幅を１μｍとし、チャネル長を１μｍとし、閾値電圧を０．４２Ｖとし、Ｓ値を６０ｍＶ／ｄｅｃとし、オフ電流（ゲート及びソース間の電圧が０Ｖのときのソース及びドレイン間の電流）を３．９×１０^−１２Ａとし、オン電流（ゲート及びソース間の電圧が２Ｖのときのソース及びドレイン間の電流）を７．４×１０^−５Ａとし、Ｐ型トランジスタにおいて、チャネル幅を１μｍとし、チャネル長を１μｍとし、閾値電圧を−０．５２Ｖとし、Ｓ値を９０ｍＶ／ｄｅｃとし、オフ電流（ゲート及びソース間の電圧が０Ｖのときのソース及びドレイン間の電流）を８．２×１０^−１２Ａとし、オン電流（ゲート及びソース間の電圧が−２Ｖのときのソース及びドレイン間の電流）を７．３×１０^−５Ａとした。また、動作検証では、信号Ｓ２１の振幅を０Ｖ〜２Ｖとし、電源電圧を２Ｖとした。

検証結果について、図３を用いて説明する。図３は、図２（Ａ）に示すパルス変換回路の動作検証結果を示す図である。

図３（Ａ）は、構成１の信号Ｓ２１及び信号Ｓ２３の電圧波形を示しており、図３（Ｂ）は、構成２の信号Ｓ２１及び信号Ｓ２３の電圧波形を示しており、図３（Ｃ）は、構成３の信号Ｓ２１及び信号Ｓ２３の電圧波形を示している。図３（Ａ）乃至図３（Ｃ）に示すように、構成１では、信号Ｓ２３の立ち上がり及び立ち下がりにおいて遅延時間は短い。これに対し、構成２では、信号Ｓ２３の立ち上がりの遅延時間が立ち下がりの遅延時間より長く、構成３では、信号Ｓ２３の立ち下がりの遅延時間が立ち上がり時間の遅延時間より長いことがわかる。

図２及び図３を用いて説明したように、本実施の形態のパルス変換回路の一例は、第１のインバータ及び第２のインバータを少なくとも備え、第１のインバータ及び第２のインバータの一方が、ゲートに入力される信号に応じて出力信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、チャネル形成層の材料がＰ型トランジスタと異なり、エンハンスメント型であり、Ｐ型トランジスタより閾値電圧の絶対値が大きく、ゲートに入力される信号に応じて出力信号の電圧を第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備える構成である。上記構成により、少なくとも２つのインバータを用いてパルス変換回路を構成することができるため、出力信号の電圧を電源電圧以上にすることができ、且つ同じサイズのトランジスタを用いてパルス変換回路を構成することもできるため、パルス変換回路の回路面積を低減することができる。

（実施の形態３）
本実施の形態では、上記実施の形態のパルス変換回路を用いた電子回路について説明する。

本実施の形態の電子回路の一例について、図４を用いて説明する。図４は、本実施の形態における電子回路の構成例を示すブロック図である。

図４に示す電子回路は、パルス変換回路（ＰＬＳＣともいう）２０１と、機能回路（ＥＣともいう）２０２と、を具備する。

パルス変換回路２０１には、信号Ｓ３１が入力される。パルス変換回路２０１は、入力される信号Ｓ３１に応じて設定される電圧を信号Ｓ３２として出力する機能を有する。

パルス変換回路２０１としては、上記実施の形態１又は実施の形態２に示す構成のパルス変換回路を用いることができる。

機能回路２０２には、信号Ｓ３２及び信号Ｓ３３が入力される。機能回路２０２は、入力される信号Ｓ３２及び信号Ｓ３３に応じて動作することにより、特定の機能を有する回路である。

機能回路２０２としては、例えば論理回路、表示回路、又は記憶回路などを用いることができる。

なお、信号Ｓ３１及び信号Ｓ３３は、同一のクロック信号に同期した信号であってもよい。

また、図４では、信号Ｓ３３が機能回路２０２に直接入力される場合について示しているが、これに限定されず、信号Ｓ３３が入力されるバッファ回路などを設け、信号Ｓ３３に応じて設定されるバッファ回路の出力信号が機能回路２０２に入力される構成としてもよい。

さらに、本実施の形態の電子回路の一例として、記憶回路について図５を用いて説明する。図５は、本実施の形態における記憶回路を説明するための図である。

まず、本実施の形態の記憶回路の構成例について、図５（Ａ）を用いて説明する。図５（Ａ）は、本実施の形態における記憶回路の構成例を示すブロック図である。

図５（Ａ）に示す記憶回路は、複数の単位記憶回路（ＭＣともいう）２１１と、第１の駆動回路（ＸＤＲＶともいう）２１３ｘと、第２の駆動回路（ＹＤＲＶともいう）２１３ｙと、複数のパルス変換回路２１３ｗと、駆動制御回路（ＤＣＴＬともいう）２１３ｖと、を具備する。

複数の単位記憶回路２１１は、行列方向に配置される。なお、単位記憶回路２１１が設けられる領域を記憶部（ＭＣＡともいう）２１２という。

第１の駆動回路２１３ｘには、行アドレス信号（信号ＸＳＥＬともいう）が入力される。第１の駆動回路２１３ｘは、入力された行アドレス信号に従って１行以上の単位記憶回路２１１を選択し、選択した単位記憶回路２１１に選択信号を出力する機能を有する。第１の駆動回路２１３ｘは、例えばデコーダを用いて構成される。デコーダは、行毎に単位記憶回路２１１を選択する機能を有する。

第２の駆動回路２１３ｙには、データ信号及び列アドレス信号（信号ＹＳＥＬともいう）が入力される。第２の駆動回路２１３ｙは、入力される列アドレス信号に従って１列以上の単位記憶回路２１１を選択し、選択した単位記憶回路２１１にデータ信号を出力する機能を有する。また、第２の駆動回路２１３ｙは、読み出し信号（信号ＲＥＡＤともいう）を出力し、読み出し信号により選択した単位記憶回路２１１に記憶されたデータを読み出す機能を有する。第２の駆動回路２１３ｙは、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路、及び読み出し回路を用いて構成される。デコーダは、列毎に単位記憶回路２１１を選択する機能を有し、複数のアナログスイッチは、デコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有し、読み出し信号出力回路は、読み出し信号を生成して出力する機能を有し、読み出し回路は、読み出し信号により選択した単位記憶回路２１１に記憶されたデータを読み出す機能を有する。なお、読み出し信号の電圧は、書き込み信号の電圧より低くすることができる。

駆動制御回路２１３ｖには、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路２１３ｖは、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、第１の駆動回路２１３ｘ及び第２の駆動回路２１３ｙの動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路２１３ｖは、アドレス信号に応じて複数の行アドレス信号を第１の駆動回路２１３ｘに出力し、複数の列アドレス信号を第２の駆動回路２１３ｙに出力する機能を有する。

複数のパルス変換回路２１３ｗには、行アドレス信号又は列アドレス信号が入力される。なお、複数のパルス変換回路２１３ｗの数は、入力される行アドレス信号又は列アドレス信号と同じ数である。また、複数のパルス変換回路２１３ｗのそれぞれに入力される行アドレス信号又は列アドレス信号は、互いに異なる信号である。パルス変換回路２１３ｗは、入力される信号のパルス幅を変換する機能を有する。パルス変換回路２１３ｗとして上記実施の形態のパルス変換回路を用いることができる。例えば、行アドレス信号のパルス幅を変換する場合には、上記実施の形態２における構成２のパルス変換回路を用いることができ、列アドレス信号のパルス幅を変換する場合には、上記実施の形態２における構成３のパルス変換回路を用いることができる。

さらに、単位記憶回路２１１の構成例について、図５（Ｂ）を用いて説明する。図５（Ｂ）は、単位記憶回路の構成例を示す回路図である。

図５（Ｂ）に示す単位記憶回路は、トランジスタ２３１と、容量素子２３２と、トランジスタ２３３と、を備える。

トランジスタ２３１のソース及びドレインの一方には、データ信号が入力され、トランジスタ２３１のゲートには、選択信号が入力される。トランジスタ２３１は、選択用トランジスタとしての機能を有する。

トランジスタ２３１としては、例えば上記実施の形態１に示すパルス変換回路における論理回路のＮ型トランジスタに適用可能なトランジスタを用いることができる。

容量素子２３２は、第１の電極及び第２の電極を有し、容量素子２３２の第１の電極には、読み出し信号が入力され、容量素子２３２の第２の電極は、トランジスタ２３１のソース及びドレインの他方に電気的に接続される。容量素子２３２は、保持容量としての機能を有する。

トランジスタ２３３のソース及びドレインの一方には、電圧Ｖｃが入力され、トランジスタ２３３のソース及びドレインの他方の電圧が読み出されるデータ信号の電圧となり、トランジスタ２３３のゲートは、トランジスタ２３１のソース及びドレインの他方に電気的に接続される。なお、トランジスタ２３３のゲートと、容量素子２３２の第２の電極及びトランジスタ２３１のソース及びドレインの他方との電気的接続箇所をノードＮ４１ともいう。また、電圧Ｖｃは、所定の値の電圧である。また、トランジスタ２３３は、出力用トランジスタとしての機能を有する。

トランジスタ２３３としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。

次に、図５（Ｂ）に示す単位記憶回路の動作例について、図５（Ｃ）を用いて説明する。図５（Ｃ）は、図５（Ｂ）に示す単位記憶回路の動作例を説明するためのタイミングチャートである。

データ書き込み動作を行う場合、例えば図５（Ｃ）の期間２５１に示すように、行アドレス信号のパルスに従って選択信号がトランジスタ２３１のゲートに入力され、選択信号に従ってトランジスタ２３１がオン状態になり、列アドレス信号のパルスに従ってデータ信号が単位記憶回路に入力される。このとき、ノードＮ４１の電圧がデータ信号に応じた値になり、単位記憶回路は、書き込み状態になる（状態ＷＲＴともいう）。

なお、行アドレス信号のパルスと列アドレス信号のパルスの幅は異なり、列アドレス信号が変化し始めた後に行アドレス信号が変化し始める。よって、単位記憶回路が選択される前に、選択される単位記憶回路に書き込むためのデータ信号を設定することができる。

その後、書き込んだデータの読み出し動作を行う場合、例えば図５（Ｃ）の期間２５２に示すように、読み出し信号のパルスに従って、ノードＮ４１の電圧が変化する。さらに、変化後のノードＮ４１の電圧に応じてトランジスタ２３３がオン状態又はオフ状態になり、トランジスタ２３３のソース及びドレインの他方の電圧をデータ信号として読み出す。このとき、単位記憶回路は、読み出し状態（状態ＲＤともいう）になる。以上が図５（Ｂ）に示す単位記憶回路の動作例である。

図５を用いて説明したように、本実施の形態の記憶回路の一例は、行アドレス信号及び列アドレス信号の一方の信号のパルス幅をパルス変換回路により変化させる構成である。上記構成にすることにより、回路面積を小さくすることができる。また、上記構成にすることにより、行アドレス信号が変化する前に列アドレス信号を変化させることができるため、所望のデータ以外のデータが単位記憶回路に書き込まれてしまうといった動作不良を抑制することができる。

（実施の形態４）
本実施の形態では、上記実施の形態３の記憶回路を備えた半導体装置の一例として、無線通信によりデータ通信が可能な半導体装置について説明する。

本実施の形態における半導体装置の構成例について、図６を用いて説明する。図６は、本実施の形態における半導体装置の構成例を示すブロック図である。

図６に示す半導体装置は、アンテナ回路（ＡＮＴともいう）３０１と、電源回路（ＰＷＲＧともいう）３０２と、復調回路（ＤＭＯＤともいう）３０３と、記憶制御回路（ＭＣＴＬともいう）３０４と、記憶回路（ＭＥＭＯＲＹともいう）３０５と、符号化回路（ＥＮＣＤともいう）３０６と、変調回路（ＭＯＤともいう）３０７と、を具備する。図６に示す半導体装置は、無線通信装置（リーダライタ、または質問器など、無線により通信が可能なもの）などの外部の回路とアンテナ回路３０１を介して無線信号の送受信を行う。

アンテナ回路３０１は、搬送波の送受信を行う機能を有する。

電源回路３０２は、アンテナ回路３０１が受信した搬送波に基づく電圧を用いて電源電圧を生成する機能を有する。

復調回路３０３は、アンテナ回路３０１が受信した搬送波を復調し、データ信号を抽出する機能を有する。

記憶制御回路３０４は、復調されたデータ信号を元に書き込み制御信号、読み出し制御信号、及びアドレス信号などのアクセス信号を生成する機能を有する。

記憶回路３０５には、データが記憶される。記憶回路３０５としては、例えばＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）及びＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の一つ又は複数を用いることができる。

符号化回路３０６は、記憶回路３０５から読み出されたデータ信号を符号化する機能を有する。

変調回路３０７は、符号化されたデータ信号を変調し、アンテナ回路３０１から搬送波として送信するためのデータ信号を生成する機能を有する。

次に、図６に示す半導体装置の動作例について説明する。

まず、アンテナ回路３０１が搬送波を受信すると、アンテナ回路３０１により受信した搬送波に応じて電圧が生成される。

アンテナ回路３０１にて生成された電圧は、電源回路３０２及び復調回路３０３に入力される。

電源回路３０２は、アンテナ回路３０１にて生成された電圧を元に電源電圧を生成し、生成した電源電圧を、復調回路３０３、記憶制御回路３０４、記憶回路３０５、符号化回路３０６、及び変調回路３０７に出力する。

また、復調回路３０３は、アンテナ回路３０１から入力された電圧の信号を復調し、データ信号を抽出し、抽出したデータ信号を記憶制御回路３０４に出力する。

記憶制御回路３０４は、データ信号に従って、アクセス信号を生成する。

さらに、アクセス信号に従って、記憶回路３０５は、データの書き込み又はデータの読み出しを行う。

さらに、記憶回路３０５から読み出されたデータ信号を符号化回路３０６により符号化する。

さらに、符号化されたデータ信号に応じて変調回路３０７によりアンテナ回路３０１から送信する搬送波を変調する。以上が図６に示す半導体装置の動作の一例である。

図６を用いて説明したように、本実施の形態の半導体装置は、無線によりデータの送受信が可能な半導体装置である。上記半導体装置に上記実施の形態の記憶回路を用いることにより、回路面積が小さく、信頼性の高い半導体装置を提供することができる。

（実施の形態５）
本実施の形態では、上記実施の形態に示すパルス変換回路、記憶回路、又は半導体装置における酸化物半導体層を含むトランジスタに適用可能なトランジスタについて説明する。

本実施の形態に示す酸化物半導体層を含むトランジスタは、高純度化することにより、真性（Ｉ型ともいう）、又は実質的に真性にさせた酸化物半導体層を有するトランジスタである。高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層に酸素を供給して酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なくとも一方を含む概念である。

本実施の形態のトランジスタの構造例について、図７を用いて説明する。図７は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。

図７（Ａ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つであり、逆スタガ型トランジスタともいう。

図７（Ａ）に示すトランジスタは、導電層４０１ａと、絶縁層４０２ａと、酸化物半導体層４０３ａと、導電層４０５ａと、導電層４０６ａと、を含む。

導電層４０１ａは、基板４００ａの上に設けられ、絶縁層４０２ａは、導電層４０１ａの上に設けられ、酸化物半導体層４０３ａは、絶縁層４０２ａを介して導電層４０１ａの上に設けられ、導電層４０５ａ及び導電層４０６ａは、酸化物半導体層４０３ａの一部の上にそれぞれ設けられる。

さらに、図７（Ａ）において、トランジスタの酸化物半導体層４０３ａの上面の一部（上面に導電層４０５ａ及び導電層４０６ａが設けられていない部分）は、酸化物絶縁層４０７ａに接する。

図７（Ｂ）に示すトランジスタは、ボトムゲート構造の一つであるチャネル保護型（チャネルストップ型ともいう）トランジスタであり、逆スタガ型トランジスタともいう。

図７（Ｂ）に示すトランジスタは、導電層４０１ｂと、絶縁層４０２ｂと、酸化物半導体層４０３ｂと、絶縁層４２７と、導電層４０５ｂと、導電層４０６ｂと、を含む。

導電層４０１ｂは、基板４００ｂの上に設けられ、絶縁層４０２ｂは、導電層４０１ｂの上に設けられ、酸化物半導体層４０３ｂは、絶縁層４０２ｂを介して導電層４０１ｂの上に設けられ、絶縁層４２７は、絶縁層４０２ｂ及び酸化物半導体層４０３ｂを介して導電層４０１ｂの上に設けられ、導電層４０５ｂ及び導電層４０６ｂは、絶縁層４２７を介して酸化物半導体層４０３ｂの一部の上にそれぞれ設けられる。また、導電層４０１ｂを酸化物半導体層４０３ｂの全てと重なる構造にすることもできる。導電層４０１ｂを酸化物半導体層４０３ｂの全てと重なる構造にすることにより、酸化物半導体層４０３ｂへの光の入射を抑制することができる。また、これに限定されず、導電層４０１ｂを酸化物半導体層４０３ｂの一部と重なる構造にすることもできる。

図７（Ｃ）に示すトランジスタは、ボトムゲート構造のトランジスタの一つである。

図７（Ｃ）に示すトランジスタは、導電層４０１ｃと、絶縁層４０２ｃと、酸化物半導体層４０３ｃと、導電層４０５ｃと、導電層４０６ｃと、を含む。

導電層４０１ｃは、基板４００ｃの上に設けられ、絶縁層４０２ｃは、導電層４０１ｃの上に設けられ、導電層４０５ｃ及び導電層４０６ｃは、絶縁層４０２ｃの一部の上に設けられ、酸化物半導体層４０３ｃは、絶縁層４０２ｃ、導電層４０５ｃ、及び導電層４０６ｃを介して導電層４０１ｃの上に設けられる。また、導電層４０１ｃを酸化物半導体層４０３ｃの全てと重なる構造にすることもできる。導電層４０１ｃを酸化物半導体層４０３ｃの全てと重なる構造にすることにより、酸化物半導体層４０３ｃへの光の入射を抑制することができる。また、これに限定されず、導電層４０１ｃを酸化物半導体層４０３ｃの一部と重なる構造にすることもできる。

さらに、図７（Ｃ）において、トランジスタにおける酸化物半導体層４０３ｃの上面及び側面は、酸化物絶縁層４０７ｃに接する。

なお、図７（Ａ）乃至図７（Ｃ）において、酸化物絶縁層の上に保護絶縁層を設けてもよい。

図７（Ｄ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。

図７（Ｄ）に示すトランジスタは、導電層４０１ｄと、絶縁層４０２ｄと、酸化物半導体層４０３ｄと、導電層４０５ｄ及び導電層４０６ｄと、を含む。

酸化物半導体層４０３ｄは、絶縁層４４７を介して基板４００ｄの上に設けられ、導電層４０５ｄ及び導電層４０６ｄは、それぞれ酸化物半導体層４０３ｄの一部の上に設けられ、絶縁層４０２ｄは、酸化物半導体層４０３ｄ、導電層４０５ｄ、及び導電層４０６ｄの上に設けられ、導電層４０１ｄは、絶縁層４０２ｄを介して酸化物半導体層４０３ｄの上に設けられる。

基板４００ａ乃至基板４００ｄとしては、例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。

また、基板４００ａ乃至基板４００ｄとして、セラミック基板、石英基板、又はサファイア基板などの絶縁体でなる基板を用いることもできる。また、基板４００ａ乃至基板４００ｄとして、結晶化ガラスを用いることもできる。また、基板４００ａ乃至基板４００ｄとして、プラスチック基板を用いることもできる。また、基板４００ａ乃至基板４００ｄとして、シリコンなどの半導体基板を用いることもできる。

図７（Ｄ）に示す絶縁層４４７は、基板４００ｄからの不純物元素の拡散を防止する下地層としての機能を有する。絶縁層４４７としては、例えば窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層を用いることができる。また、絶縁層４４７に適用可能な材料の層の積層により絶縁層４４７を構成することもできる。また、絶縁層４４７として、遮光性を有する材料の層と、上記絶縁層４４７に適用可能な材料の層との積層を用いることもできる。また、遮光性を有する材料の層を用いて絶縁層４４７を構成することにより、酸化物半導体層４０３ｄへの光の入射を抑制することができる。

なお、図７（Ａ）乃至図７（Ｃ）に示すトランジスタにおいて、図７（Ｄ）に示すトランジスタと同様に、基板とゲート電極としての機能を有する導電層の間に絶縁層を設けてもよい。

さらに、図７（Ａ）乃至図７（Ｄ）に示すトランジスタの各構成要素ついて説明する。

導電層４０１ａ乃至導電層４０１ｄのそれぞれは、トランジスタのゲート電極としての機能を有する。導電層４０１ａ乃至導電層４０１ｄとしては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層４０１ａ乃至導電層４０１ｄの形成に適用可能な材料の層の積層により、導電層４０１ａ乃至導電層４０１ｄを構成することもできる。

絶縁層４０２ａ乃至絶縁層４０２ｄのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。絶縁層４０２ａ乃至絶縁層４０２ｄとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の層の積層により絶縁層４０２ａ乃至絶縁層４０２ｄを構成することもできる。絶縁層４０２ａ乃至絶縁層４０２ｄに適用可能な材料の層は、例えばプラズマＣＶＤ法又はスパッタリング法などを用いて形成される。例えば、プラズマＣＶＤ法により窒化シリコン層を形成し、プラズマＣＶＤ法により窒化シリコン層の上に酸化シリコン層を形成することにより絶縁層４０２ａ乃至絶縁層４０２ｄを構成することができる。

酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄのそれぞれは、トランジスタのチャネル形成層としての機能を有する。酸化物半導体層４０３ａ乃至酸化物半導体層４０３ｄに適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、又はＩｎ−Ｓｎ−Ｏ系金属酸化物などを用いることができる。また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、酸化物半導体としては、上記酸化物半導体として適用可能な金属酸化物にＳｉＯ_２を含む酸化物を用いることもできる。

Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１乃至Ｉｎ_２Ｏ_３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１乃至Ｉｎ_２Ｏ_３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２乃至Ｉｎ_２Ｏ_３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍは０より大きい数）で表記される材料を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。例えばＭとしては、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣｏなどが挙げられる。

導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄのそれぞれは、トランジスタのソース電極又はトランジスタのドレイン電極としての機能を有する。導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄに適用可能な材料の層の積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄのそれぞれを構成することができる。

例えば、アルミニウム又は銅の金属層と、チタン、モリブデン、又はタングステンなどの高融点金属層との積層により導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄを構成することができる。また、複数の高融点金属層の間にアルミニウム又は銅の金属層が設けられた積層により導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成することもできる。また、ヒロックやウィスカーの発生を防止する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているアルミニウム層を用いて導電層４０５ａ乃至導電層４０５ｄ、及び導電層４０６ａ乃至導電層４０６ｄを構成することにより、耐熱性を向上させることができる。

また、導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄとして、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、若しくは酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、又はこれらの金属酸化物に酸化シリコンを含むものを用いることができる。

さらに導電層４０５ａ乃至導電層４０５ｄ及び導電層４０６ａ乃至導電層４０６ｄの形成に用いられる材料を用いて他の配線を形成してもよい。

絶縁層４２７は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。絶縁層４２７としては、例えば絶縁層４４７に適用可能な材料の層を用いることができる。また、絶縁層４２７に適用可能な材料の層の積層により絶縁層４２７を構成することもできる。

酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃとしては、酸化物絶縁層を用いることができ、例えば酸化シリコン層などを用いることができる。また、酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃに適用可能な材料の層の積層により酸化物絶縁層４０７ａ及び酸化物絶縁層４０７ｃを構成することもできる。

さらに、本実施の形態のトランジスタの作製方法の一例として、図７（Ａ）に示すトランジスタの作製方法例について、図８（Ａ）乃至図８（Ｄ）を用いて説明する。図８（Ａ）乃至図８（Ｄ）は、図７（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。

まず、基板４００ａを準備し、基板４００ａの上に第１の導電膜を形成し、第１の導電膜を選択的にエッチングすることにより導電層４０１ａを形成する（図８（Ａ）参照）。

例えば、第１のフォトリソグラフィ工程により第１の導電膜の一部の上に第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電膜をエッチングすることにより導電層４０１ａを形成することができる。なお、この場合、導電層４０１ａの形成後に第１のレジストマスクを除去する。

例えば、導電層４０１ａに適用可能な材料の膜を用いて第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。

なお、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、多階調マスクを用いてレジストマスクを形成してもよい。多階調マスクは、透過した光が複数の強度となる露光マスクである。多階調マスクを用いることにより、膜厚の異なる部分を有するレジストマスクを形成することができるため、一つのレジストマスクを用いて複数種のエッチングを連続して行うことができるため、製造コストを低減することができる。

次に、導電層４０１ａの上に第１の絶縁膜を形成することにより絶縁層４０２ａを形成し、絶縁層４０２ａの上に酸化物半導体膜を形成し、その後酸化物半導体膜のエッチング及び第１の加熱処理を行うことにより酸化物半導体層４０３ａを形成する（図８（Ｂ）参照）。

例えば、スパッタリング法やプラズマＣＶＤ法などを用いて第１の絶縁膜を形成することができる。例えば、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて第１の絶縁膜を形成することにより、絶縁層４０２ａを緻密にすることができ、絶縁層４０２ａの絶縁耐圧を向上させることができる。

また、絶縁層４０２ａに適用可能な材料の膜を用いて第１の絶縁膜を形成することができる。また、第１の絶縁膜に適用可能な材料の膜を積層させ、第１の絶縁膜を形成することもできる。

また、スパッタリング法を用いて酸化物半導体膜を形成することができる。なお、このとき、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。

また、酸化物半導体層４０３ａに適用可能な酸化物半導体材料を用いて酸化物半導体膜を形成することができる。

例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。なお、用いられる酸化物ターゲットにおける、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（充填率ともいう）は、９０％以上１００％以下、さらには９５％以上９９．９％以下であることが好ましい。充填率の高いターゲットを用いることにより、緻密な酸化物半導体膜を形成することができる。

また、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いて酸化物半導体膜を形成することが好ましい。

また、酸化物半導体膜を形成する前に、予備加熱を行ってもよい。上記予備加熱を行うことにより、絶縁層４０２ａ及び酸化物半導体膜の水素、水分などの不純物を脱離することができる。また、予備加熱室にて上記予備加熱を行う場合、予備加熱室に設ける排気手段として例えばクライオポンプを用いることが好ましい。

また、基板４００ａを減圧状態にし、基板４００ａの温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下として酸化物半導体膜を形成してもよい。基板４００ａを加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。

また、例えば吸着型の真空ポンプなどを用いて酸化物半導体膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いて成膜室内の残留水分を除去することもできる。

また、酸化物半導体膜を形成する前に、逆スパッタを行うことにより、絶縁層４０２ａの表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して基板の表面を改質する方法である。

また、例えば、第２のフォトリソグラフィ工程により酸化物半導体膜の一部の上に第２のレジストマスクを形成し、第２のレジストマスクを用いて酸化物半導体膜をエッチングすることができる。なお、この場合酸化物半導体膜のエッチング後に第２のレジストマスクを除去する。

このとき、例えばドライエッチング、ウェットエッチング、又はドライエッチング及びウェットエッチングの両方を用いて酸化物半導体膜をエッチングすることができる。また、例えば燐酸と酢酸と硝酸を混ぜた溶液などをエッチング液として用いることにより酸化物半導体膜をエッチングすることができる。また、エッチング液としてＩＴＯ０７Ｎ（関東化学社製）を用いて酸化物半導体膜をエッチングしてもよい。

また、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で第１の加熱処理を行う。第１の加熱処理により脱水化又は脱水素化を行うことができる。

なお、加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置又はＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置などのＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。

例えば、第１の加熱処理として、６５０℃〜７００℃に加熱した不活性ガス中で数分間加熱する方式のＧＲＴＡを行ってもよい。

なお、第１の加熱処理に用いるガスに水、水素などが含まれないことが好ましい。例えばガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、すなわち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。

また、第１の加熱処理で酸化物半導体層を加熱した後、その加熱温度を維持しながら又はその加熱温度から降温する過程で、第１の加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ_２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ_２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ_２Ｏガスの作用により、酸化物半導体層４０３ａに酸素が供給され、酸化物半導体層４０３ａを高純度化させることができる。

なお、酸化物半導体膜を形成し、酸化物半導体膜のエッチングを行った後に第１の加熱処理を行ってもよい。また、酸化物半導体膜を形成し、第１の加熱処理を行った後に酸化物半導体膜のエッチングを行ってもよい。

また、上記以外にも、酸化物半導体層形成後であれば、酸化物半導体層４０３ａの上に導電層４０５ａ及び導電層４０６ａを形成した後、又は導電層４０５ａ及び導電層４０６ａの上に酸化物絶縁層４０７ａを形成した後に第１の加熱処理を行ってもよい。

また、酸化物半導体膜を２回に分けて成膜し、それぞれの酸化物半導体膜を成膜した後に加熱処理を行うことにより、膜表面に対して垂直にｃ軸配向した結晶領域を有する酸化物半導体膜を形成してもよい。例えば、膜厚が３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、さらに第１の加熱処理として、窒素、酸素、希ガス、又は乾燥エアの雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成する。さらに第２の加熱処理として、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、第１の酸化物半導体膜から第２の酸化物半導体膜にかけて上方に向かって結晶成長させ、第２の酸化物半導体膜の全体を結晶化させることにより、膜表面に対して垂直にｃ軸配向した結晶領域を有する酸化物半導体膜を形成することができる。上記酸化物半導体膜は、１層のみの酸化物半導体膜を形成する場合と比較して膜厚が厚い。

次に、絶縁層４０２ａ及び酸化物半導体層４０３ａの上に第２の導電膜を形成し、第２の導電膜を選択的にエッチングすることにより導電層４０５ａ及び導電層４０６ａを形成する（図８（Ｃ）参照）。

例えば、第３のフォトリソグラフィ工程により第２の導電膜の一部の上に第３のレジストマスクを形成し、第３のレジストマスクを用いて第２の導電膜をエッチングすることにより導電層４０５ａ及び導電層４０６ａを形成することができる。なお、この場合導電層４０５ａ及び導電層４０６ａの形成後に第３のレジストマスクを除去する。

例えば、導電層４０５ａ及び導電層４０６ａに適用可能な材料の膜を用いて第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。

第２の導電膜としては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の膜を用いることができる。また、第２の導電膜に適用可能な膜の積層膜により第２の導電膜を形成することができる。

なお、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いた露光処理により第３のレジストマスクを形成することが好ましい。酸化物半導体層４０３ａの上で隣り合う導電層４０５ａの下端部と導電層４０６ａの下端部との間隔幅により、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、第３のレジストマスクの形成の際にチャネル長Ｌ＝２５ｎｍ未満となるように露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いて露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることができる。

また、導電層４０５ａ及び導電層４０６ａを形成した後の工程で予備加熱を行ってもよい。上記予備加熱は、上記予備加熱と同様に行うことができる。

次に、酸化物半導体層４０３ａに接するように酸化物絶縁層４０７ａを形成する。

例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、水又は水素などの不純物が混入しない方法（例えばスパッタリング法など）を用いて酸化物半導体層４０３ａ、導電層４０５ａ、及び導電層４０６ａの上に第２の絶縁膜を形成することにより酸化物絶縁層４０７ａを形成することができる。水又は水素などの不純物が混入しない方法を用いて酸化物絶縁層４０７ａを形成することにより、酸化物半導体層のバックチャネルの抵抗の低下を抑制することができる。また、酸化物絶縁層４０７ａ形成時の基板温度は、室温以上３００℃以下であることが好ましい。

また、例えば酸化シリコンターゲット又はシリコンターゲットなどを用いて第２の絶縁膜を形成することができる。例えば、シリコンターゲットを用い、酸素を含む雰囲気下でスパッタリング法により、第２の絶縁膜として酸化シリコン膜を形成することができる。

また、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いて第２の絶縁膜を形成することが好ましい。

また、酸化物絶縁層４０７ａを形成する前にＮ_２Ｏ、Ｎ_２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層４０３ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、酸化物絶縁層４０７ａを形成することが好ましい。

さらに、酸化物絶縁層４０７ａを形成した後に不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、第２の加熱処理として、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層４０３ａの上面の一部が酸化物絶縁層４０７ａと接した状態で加熱される。

以上の工程を経ることによって、水素、水分、水酸基、又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層から意図的に排除し、且つ酸素を酸化物半導体層に供給することができる。よって、酸化物半導体層は高純度化する。

以上の工程でトランジスタが作製される（図８（Ｄ）参照）。

また、酸化物絶縁層４０７ａとして欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の第２の加熱処理によって酸化物半導体層４０３ａ中に含まれる水素、水分、水酸基、又は水素化物などの不純物を酸化物絶縁層４０７ａに拡散させ、酸化物半導体層４０３ａ中に含まれる該不純物をより低減させる効果を奏する。

また、酸化物絶縁層４０７ａの上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタリング法を用いて絶縁膜を形成することにより保護絶縁層を形成する。ＲＦスパッタリング法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。以上が図７（Ａ）に示すトランジスタの作製方法の一例である。

なお、本実施の形態のトランジスタの作製方法では、酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。なお、ゲート絶縁層としての機能を有する絶縁層形成後、酸化物半導体膜成膜後、第１の加熱処理後、ソース電極又はドレイン電極としての機能を有する導電層形成後、又は酸化物絶縁層形成後に酸素ドーピング処理を行うことができる。酸素ドーピング処理を行うことにより作製されるトランジスタの電気特性のばらつきを低減することができる。

なお、図７（Ａ）に示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図７（Ｂ）乃至図７（Ｄ）に示す各構成要素において、名称が図７（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図７（Ａ）に示す各構成要素と同じであれば、図７（Ａ）に示すトランジスタの作製方法の一例の説明を適宜援用することができる。

図７及び図８を用いて説明したように、本実施の形態のトランジスタは、ゲート電極としての機能を有する第１の導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して第１の導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース電極及びドレイン電極の一方としての機能を有する第２の導電層と、酸化物半導体層に電気的に接続され、ソース電極及びドレイン電極の他方としての機能を有する第３の導電層と、を含み、該酸化物半導体層は、酸化物絶縁層に接する構造である。

また、チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０^−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０^−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０^−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０^−２１Ａ）以下、さらには１００ｙＡ（１×１０^−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのオフ電流の下限値は、約１０^−３０Ａ／μｍであると見積もられる。

さらに、特性評価用素子でのオフ電流の測定値について以下に説明する。

特性評価用素子として用いるＬ／Ｗ＝３μｍ／１００００μｍのトランジスタの初期特性（ゲート及びソースの間の電圧（電圧ＶＧともいう）とソース及びドレインの間の電流（電流ＩＤ）との関係）を図９に示す。なお、測定において、基板温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧または電圧ＶＤという）を１Ｖ又は１０Ｖとし、ゲート及びソースの間の電圧を−２０Ｖ〜＋２０Ｖとした。

図９に示すように、Ｌ／Ｗ＝３μｍ／１００００μｍのトランジスタは、エンハンスメント型になり、該トランジスタでは、ドレイン電圧が１Ｖ及び１０Ｖにおけるオフ電流が１×１０^−１３［Ａ］以下であり、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。

さらに、別の特性評価用回路によるリーク電流測定を用いた、本実施の形態のトランジスタの一例のオフ電流の値の算出例について以下に説明する。

まず、特性評価用回路の構成について、図１０を用いて説明する。図１０は、特性評価用回路の構成を示す回路図である。

図１０に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、一例として８個の測定系８０１が並列に接続される構成とする。

測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。

トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。

トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。

容量素子８１３の第１の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の第２の電極には、電圧Ｖ２が入力される。ここでは、電圧Ｖ２として０Ｖが入力される。

トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の第１の電極との接続箇所をノードＡともいう。

トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃとして０．５Ｖが入力される。

さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。

ここでは、トランジスタ８１１の一例として、酸化物半導体層を含み、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。また、トランジスタ８１４及びトランジスタ８１５の一例として、酸化物半導体層を含み、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。また、トランジスタ８１２の一例として、酸化物半導体層を含み、酸化物半導体層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とのオーバーラップ領域を設けず、幅１μｍのオフセット領域を有するボトムゲート構造のトランジスタを用いる。オフセット領域を設けることにより、寄生容量を低減することができる。さらにトランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６条件のトランジスタを用いる（表１参照）。

図１０に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。電荷注入用のトランジスタを設けない場合には、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態にする必要があるが、オン状態からオフ状態の定常状態に到るまでに時間を要するような素子では、測定に時間を要してしまう。

また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、リーク電流評価用トランジスタのチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。

一方、電荷注入用トランジスタのチャネル幅Ｗを、リーク電流評価用トランジスタのチャネル幅Ｗよりも小さくすることにより、電荷注入用トランジスタのリーク電流を相対的に小さくすることができる。また、電荷注入の際に、電荷注入用トランジスタのチャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響も小さい。

また、図１０に示すように、複数の測定系を並列接続させた構造にすることにより、より正確に特性評価回路のリーク電流を算出することができる。

次に、図１０に示す特性評価回路を用いた、本実施の形態のトランジスタの一例のオフ電流の値の算出方法について説明する。

まず、図１０に示す特性評価回路のリーク電流測定方法について、図１１を用いて説明する。図１１は、図１０に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。

図１０に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。

まず、書き込み期間において、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。

その後、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。

このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流Ｉ_Ａのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。

一般に、ノードＡの電圧Ｖ_Ａは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。

また、ノードＡの電荷Ｑ_Ａは、ノードＡの電圧Ｖ_Ａ、ノードＡに接続される容量Ｃ_Ａ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量Ｃ_Ａは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。

ノードＡの電流Ｉ_Ａは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流Ｉ_Ａは、式（３）のように表される。

なお、ここでは、一例として、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量Ｃ_Ａと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流Ｉ_Ａを求めることができるため、特性評価回路のリーク電流を求めることができる。

次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値を示す。

図１２に、一例として、条件４、条件５、及び条件６における上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示す。図１３に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流Ｉ_Ａとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。

また、図１４に、上記測定により得られた値から見積もられた条件１乃至条件６におけるノードＡの電圧とリーク電流の関係を示す。図１４では、例えば条件４において、ノードＡの電圧が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。

また、図１５乃至図１７に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられた条件１乃至条件６におけるノードＡの電圧とリーク電流の関係を示す。図１５乃至図１７に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。

以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、上記トランジスタのオフ電流が十分に小さいことがわかる。また、上記トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。

（実施の形態６）
本実施の形態では、上記実施の形態の記憶回路の構造例について説明する。

本実施の形態における記憶回路の構造例について、図１８及び図１９を用いて説明する。図１８及び図１９は、本実施の形態における記憶回路の構造例を示す図であり、図１８（Ａ）は、パルス変換回路の平面模式図であり、図１８（Ｂ）は、図１８（Ａ）における線分Ａ−Ｂの断面模式図であり、図１９（Ａ）は、単位記憶回路の平面模式図であり、図１９（Ｂ）は、図１９（Ａ）における線分Ｃ−Ｄの断面模式図であり、図１９（Ｃ）は、図１９（Ａ）における線分Ｅ−Ｆの断面模式図である。なお、図１８及び図１９では、酸化物半導体層を含むトランジスタの一例として、上記実施の形態における、図７（Ａ）を用いて説明した構造のトランジスタを用いる場合を示す。

図１８及び図１９に示す記憶回路は、半導体層５０２ａ乃至半導体層５０２ｃと、絶縁層５０５と、導電層５０６ａと、導電層５０６ｂと、絶縁層５０７と、導電層５０８ａ乃至導電層５０８ｃと、絶縁層５０９と、半導体層５１０ａと、半導体層５１０ｂと、導電層５１１ａ乃至導電層５１１ｈと、絶縁層５１２と、導電層５１３ａ乃至導電層５１３ｃと、を含む。

半導体層５０２ａ乃至半導体層５０２ｃのそれぞれは、絶縁層５０１を介して基板５００の一平面に設けられる。

半導体層５０２ａは、互いに離間して設けられた不純物領域５０３ａ及び不純物領域５０４ａを含む。半導体層５０２ａは、パルス変換回路におけるＰ型トランジスタのチャネル形成層としての機能を有する。また、不純物領域５０３ａは、パルス変換回路におけるＰ型トランジスタのソース領域及びドレイン領域の一方としての機能を有する。また、不純物領域５０４ａは、パルス変換回路におけるＰ型トランジスタのソース領域及びドレイン領域の他方としての機能を有する。

半導体層５０２ｂは、単位記憶回路における保持容量の第１の電極としての機能を有する。

半導体層５０２ｃは、互いに離間して設けられた不純物領域５０３ｂ及び不純物領域５０４ｂを有する。半導体層５０２ｃは、単位記憶回路における出力用トランジスタのチャネル形成層としての機能を有する。また、不純物領域５０３ｂは、単位記憶回路における出力用トランジスタのソース領域及びドレイン領域の一方としての機能を有する。また、不純物領域５０４ｂは、単位記憶回路における出力用トランジスタのソース領域及びドレイン領域の他方としての機能を有する。

絶縁層５０５は、半導体層５０２ａ乃至半導体層５０２ｃ及び絶縁層５０１を介して基板５００の一平面に設けられる。絶縁層５０５は、パルス変換回路におけるＰ型トランジスタのゲート絶縁層、単位記憶回路における保持容量の誘電体層、及び単位記憶回路における出力用トランジスタのゲート絶縁層としての機能を有する。

導電層５０６ａは、絶縁層５０５を介して半導体層５０２ａに重畳する。導電層５０６ａは、パルス変換回路におけるＰ型トランジスタのゲート電極としての機能を有する。

導電層５０６ｂは、絶縁層５０５を介して半導体層５０２ｃに重畳する。導電層５０６ｂは、単位記憶回路における出力用トランジスタのゲート電極としての機能を有する。

絶縁層５０７は、絶縁層５０５、導電層５０６ａ、及び導電層５０６ｂに積層される。絶縁層５０７は、平坦化絶縁層としての機能を有する。

導電層５０８ａ及び導電層５０８ｂは、絶縁層５０７に積層される。

導電層５０８ａは、パルス変換回路におけるＮ型トランジスタのゲート電極としての機能を有する。

導電層５０８ｂは、単位記憶回路における選択用トランジスタのゲート電極としての機能を有する。

導電層５０８ｃは、絶縁層５０５及び絶縁層５０７を介して半導体層５０２ｂに重畳する。また、導電層５０８ｃは、単位記憶回路における保持容量の第２の電極としての機能を有する。

絶縁層５０９は、絶縁層５０７及び導電層５０８ａ乃至導電層５０８ｃに積層される。絶縁層５０９は、パルス変換回路におけるＮ型トランジスタのゲート絶縁層及び単位記憶回路における選択用トランジスタのゲート絶縁層としての機能を有する。

半導体層５１０ａは、絶縁層５０９を介して導電層５０８ａに重畳する。半導体層５１０ａは、パルス変換回路におけるＮ型トランジスタのチャネル形成層としての機能を有する。

半導体層５１０ｂは、絶縁層５０９を介して導電層５０８ｂに重畳する。半導体層５１０ｂは、単位記憶回路における選択用トランジスタのチャネル形成層としての機能を有する。

導電層５１１ａは、半導体層５０２ａにおける不純物領域５０３ａに電気的に接続される。導電層５１１ａは、パルス変換回路におけるＰ型トランジスタのソース電極及びドレイン電極の一方としての機能を有する。

導電層５１１ｂは、半導体層５０２ｂにおける不純物領域５０４ａ及び半導体層５１０ａに電気的に接続される。導電層５１１ｂは、パルス変換回路におけるＰ型トランジスタのソース電極及びドレイン電極の他方、並びにパルス変換回路におけるＮ型トランジスタのソース電極及びドレイン電極の一方としての機能を有する。

導電層５１１ｃは、半導体層５１０ａに電気的に接続される。導電層５１１ｃは、パルス変換回路におけるＮ型トランジスタのソース電極及びドレイン電極の他方としての機能を有する。

導電層５１１ｄは、半導体層５１０ｂに電気的に接続される。導電層５１１ｄは、単位記憶回路における選択用トランジスタのソース電極及びドレイン電極の一方としての機能を有する。

導電層５１１ｅは、半導体層５１０ｂに電気的に接続される。導電層５１１ｅは、単位記憶回路における選択用トランジスタのソース電極及びドレイン電極の他方としての機能を有する。

導電層５１１ｆは、半導体層５０２ｃにおける不純物領域５０３ｂに電気的に接続される。導電層５１１ｆは、単位記憶回路における出力用トランジスタのソース電極及びドレイン電極の一方としての機能を有する。

導電層５１１ｇは、半導体層５０２ｃにおける不純物領域５０４ｂに電気的に接続される。導電層５１１ｇは、単位記憶回路における出力用トランジスタのソース電極及びドレイン電極の他方としての機能を有する。

導電層５１１ｈは、絶縁層５０９に積層される。また、導電層５１１ｈは、単位記憶回路においてデータ信号が入力されるビット線としての機能を有する。

絶縁層５１２は、絶縁層５０９、半導体層５１０ａ、半導体層５１０ｂ、及び導電層５１１ａ乃至導電層５１１ｈに接する。

導電層５１３ａは、導電層５０８ｂに電気的に接続される。導電層５１３ａは、単位記憶回路において行アドレス信号が入力されるワード線としての機能を有する。なお、導電層５１３ａを必ずしも設けなくてもよく、導電層５０８ｂがワード線としての機能を有する構成にしてもよい。

導電層５１３ｂは、導電層５０８ｃに電気的に接続される。導電層５１３ｂは、単位記憶回路において読み出し信号が入力される読み出し線としての機能を有する。なお、導電層５１３ｂを必ずしも設けなくてもよく、導電層５０８ｃが読み出し線としての機能を有する構成にしてもよい。

導電層５１３ｃは、導電層５１１ｄ及び導電層５１１ｈに電気的に接続される。

基板５００としては、図７（Ａ）における基板４００ａに適用可能な基板を用いることができる。

絶縁層５０１としては、図７（Ｄ）における絶縁層４４７に適用可能な材料の層を用いることができる。また、絶縁層５０１に適用可能な材料の層を積層して絶縁層５０１を構成してもよい。

半導体層５０２ａ乃至半導体層５０２ｃとしては、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることができる。

不純物領域５０３ａ及び不純物領域５０４ａは、Ｐ型の導電性を付与する不純物元素を添加することにより形成される。また、不純物領域５０３ｂ及び不純物領域５０４ｂは、Ｐ型又はＮ型の導電性を付与する不純物元素を添加することにより形成される。Ｐ型の導電性を付与する不純物元素としては、例えばボロンなどを用いることができ、Ｎ型の導電性を付与する不純物元素としては、例えばリンなどを用いることができる。

絶縁層５０５及び絶縁層５０９としては、図７（Ａ）における絶縁層４０２ａに適用可能な材料の層を用いることができる。また、絶縁層５０５及び絶縁層５０９に適用可能な材料の層を積層して絶縁層５０５及び絶縁層５０９を構成してもよい。

導電層５０６ａ、導電層５０６ｂ、及び導電層５０８ａ乃至導電層５０８ｃとしては、例えば図７（Ａ）における導電層４０１ａに適用可能な材料の層を用いることができる。また、導電層５０６ａ、導電層５０６ｂ、及び導電層５０８ａ乃至導電層５０８ｃに適用可能な材料の層を積層して導電層５０６ａ、導電層５０６ｂ、及び導電層５０８ａ乃至導電層５０８ｃを構成してもよい。

絶縁層５０７としては、例えばポリイミド、アクリル、ベンゾシクロブテン、などの有機材料の層を用いることができる。また平坦化絶縁層としては、低誘電率材料（ｌｏｗ−ｋ材料ともいう）の層を用いることもできる。また、絶縁層５０７に適用可能な材料の層の積層により絶縁層５０７を構成することもできる。

半導体層５１０ａ及び半導体層５１０ｂとしては、図７（Ａ）に示す酸化物半導体層４０３ａに適用可能な材料の層を用いることができる。

導電層５１１ａ乃至導電層５１１ｈ、及び導電層５１３ａ乃至導電層５１３ｃとしては、図７（Ａ）における導電層４０５ａ又は導電層４０６ａに適用可能な材料の層を用いることができる。また、導電層５１１ａ乃至導電層５１１ｈ及び導電層５１３ａ乃至導電層５１３ｃに適用可能な材料の層を積層して導電層５１１ａ乃至導電層５１１ｈ及び導電層５１３ａ乃至導電層５１３ｃを構成してもよい。

絶縁層５１２としては、図７（Ａ）における酸化物絶縁層４０７ａに適用可能な材料の層を用いることができる。また、絶縁層５１２に適用可能な層を積層して絶縁層５１２を構成してもよい。

図１８及び図１９を用いて説明したように、本実施の形態の記憶回路は、同一基板上にパルス変換回路及び単位記憶回路を備える構造である。上記構造にすることにより同一工程でパルス変換回路及び単位記憶回路を作製することができるため、製造コストを低減することができる。なお、本実施の形態の記憶回路を、パルス変換回路及び単位記憶回路と、他の回路（第１の駆動回路、第２の駆動回路、及び制御回路の一つ又は複数）と、を同一基板上に備える構造としてもよい。

（実施の形態７）
本実施の形態では、上記実施の形態の無線通信により信号の送受信が可能な半導体装置を備えた情報媒体について説明する。

本実施の形態における情報媒体の構成例について、図２０を用いて説明する。図２０は、本実施の形態における情報媒体の構成例を示す図である。

図２０（Ａ）に示す情報媒体は、個人情報が記載されたカード型証明書である。図２０（Ａ）に示すカード型証明書は、チップ９００を有する。図２０（Ａ）に示すカード型証明書は、チップ９００を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。カード型証明書としては、例えば、免許証又は住民票などが挙げられる。チップ９００は、信頼性が高いため、上記カード型証明書などの長い期間使用するものに好適である。

図２０（Ｂ）に示す情報媒体は、チケット型情報媒体である。図２０（Ｂ）に示すチケット型情報媒体は、チップ９０１を有する。図２０（Ｂ）に示すチケット型情報媒体は、チップ９０１を設けることにより、チケット型情報媒体に記載された情報以外の情報をチップ９０１に記録しておくことができる。また、図２０（Ｂ）に示すチケット型情報媒体は、チップ９０１を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。なお、チップ９０１は、信頼性が高いため、例えばチケットの一部に切り取り部を設け、チケット型情報媒体が不要になった際に、該切り取り部によりチップ９０１のみを切り取って回収し、チップ９０１のみを再利用することもできる。チケット型情報媒体としては、例えば紙幣又は乗車券、有価証券、若しくはその他の券などが挙げられる。

図２０（Ｃ）に示す情報媒体は、コイン型情報媒体である。コイン型情報媒体は、チップ９０２を有する。図２０（Ｃ）に示すコイン型情報媒体は、チップ９０２を設けることにより、コイン型情報媒体に記載された情報以外の情報をチップ９０２に記録しておくことができる。また、図２０（Ｃ）に示すコイン型情報媒体は、チップ９０２を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。コイン型情報媒体としては、例えば硬貨又は乗車券、有価証券、若しくはその他の券などが挙げられる。

図２０（Ｄ）に示す情報媒体は、物品である。物品は、チップ９０３を有する。図２０（Ｄ）に示す物品は、チップ９０３を設けることにより、物品に記載された情報以外の情報をチップ９０３に記録しておくことができる。また、図２０（Ｄ）に示す物品は、チップ９０３を設けることにより、偽造防止など、セキュリティ機能を向上させることができる。なお、物品としては、特に限定されず、例えば電化製品又は生活用品など様々なものが挙げられる。

チップ９００乃至チップ９０３としては、例えば上記実施の形態に示す無線通信が可能な半導体装置を適用することができる。

図２０を用いて説明したように、本実施の形態の情報媒体の一例は、無線通信可能なチップを有する構成である。上記構成にすることにより、回路面積を小さくすることができる。また、上記構成にすることにより、無線通信によりチップが設けられた情報媒体の固有情報を読み出し、読み出した固有情報を利用することができる。これにより、情報媒体の管理が容易になり、また、セキュリティ性を向上させることができる。

１０１トランジスタ
１０２トランジスタ
１５１インバータ
１５２インバータ
２０１パルス変換回路
２０２機能回路
２１１単位記憶回路
２１３ｖ駆動制御回路
２１３ｗパルス変換回路
２１３ｘ第１の駆動回路
２１３ｙ第２の駆動回路
２３１トランジスタ
２３２容量素子
２３３トランジスタ
３０１アンテナ回路
３０２電源回路
３０３復調回路
３０４記憶制御回路
３０５記憶回路
３０６符号化回路
３０７変調回路
４００ａ基板
４００ｂ基板
４００ｃ基板
４００ｄ基板
４０１ａ導電層
４０１ｂ導電層
４０１ｃ導電層
４０１ｄ導電層
４０２ａ絶縁層
４０２ｂ絶縁層
４０２ｃ絶縁層
４０２ｄ絶縁層
４０３ａ酸化物半導体層
４０３ｂ酸化物半導体層
４０３ｃ酸化物半導体層
４０３ｄ酸化物半導体層
４０５ａ導電層
４０５ｂ導電層
４０５ｃ導電層
４０５ｄ導電層
４０６ａ導電層
４０６ｂ導電層
４０６ｃ導電層
４０６ｄ導電層
４０７ａ酸化物絶縁層
４０７ｃ酸化物絶縁層
４２７絶縁層
４４７絶縁層
５００基板
５０１絶縁層
５０２ａ半導体層
５０２ｂ半導体層
５０２ｃ半導体層
５０３ａ不純物領域
５０３ｂ不純物領域
５０４ａ不純物領域
５０４ｂ不純物領域
５０５絶縁層
５０６ａ導電層
５０６ｂ導電層
５０７絶縁層
５０８ａ導電層
５０８ｂ導電層
５０８ｃ導電層
５０９絶縁層
５１０ａ半導体層
５１０ｂ半導体層
５１１ａ導電層
５１１ｂ導電層
５１１ｃ導電層
５１１ｄ導電層
５１１ｅ導電層
５１１ｆ導電層
５１１ｇ導電層
５１１ｈ導電層
５１２絶縁層
５１３ａ導電層
５１３ｂ導電層
５１３ｃ導電層
８０１測定系
８１１トランジスタ
８１２トランジスタ
８１３容量素子
８１４トランジスタ
８１５トランジスタ
９００チップ
９０１チップ
９０２チップ
９０３チップ

Claims

第１の信号が入力され、第２の信号を出力する論理回路を具備し、
前記論理回路は、ゲートに前記第１の信号が入力され、前記ゲートの電圧に応じて前記第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、
エンハンスメント型であり、閾値電圧の絶対値が前記Ｐ型トランジスタより大きく、ゲートに前記第１の信号が入力され、前記ゲートの電圧に応じて前記第２の信号の電圧を前記第１の電圧より高い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、
前記Ｐ型トランジスタは、第１４族の元素を含有する半導体層を有し、
前記Ｎ型トランジスタは、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を有する半導体装置。
第１の信号が入力され、第２の信号を出力する第１のインバータと、
前記第２の信号が入力され、第３の信号を出力する第２のインバータと、を具備し、
前記第１のインバータは、ゲートに前記第１の信号が入力され、前記ゲートの電圧に応じて前記第２の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、
エンハンスメント型であり、閾値電圧の絶対値が前記Ｐ型トランジスタより大きく、ゲートに前記第１の信号が入力され、前記ゲートの電圧に応じて前記第２の信号の電圧を前記第１の電圧より低い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、
前記Ｐ型トランジスタは、第１４族の元素を含有する半導体層を有し、
前記Ｎ型トランジスタは、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を有する半導体装置。
第１の信号が入力され、第２の信号を出力する第１のインバータと、
前記第２の信号が入力され、第３の信号を出力する第２のインバータと、を具備し、
前記第２のインバータは、ゲートに前記第２の信号が入力され、前記ゲートの電圧に応じて前記第３の信号の電圧を第１の電圧に設定するか否かを制御するＰ型トランジスタと、
エンハンスメント型であり、閾値電圧の絶対値が前記Ｐ型トランジスタより大きく、ゲートに前記第２の信号が入力され、前記ゲートの電圧に応じて前記第３の信号の電圧を前記第１の電圧より低い第２の電圧に設定するか否かを制御するＮ型トランジスタと、を備え、
前記Ｐ型トランジスタは、第１４族の元素を含有する半導体層を有し、
前記Ｎ型トランジスタは、キャリア濃度が１×１０^１４／ｃｍ^３未満である酸化物半導体層を有する半導体装置。