KR102113427B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 산화물 반도체막의 피형성면 근방에 포함되는 불순물을 저감시킨다. 또한, 산화물 반도체막의 피형성면 근방의 결정성을 향상시킨다. 또한, 상기 산화물 반도체막을 사용함으로써, 안정된 전기 특성을 갖는 반도체 장치를 제공한다.
실리콘을 포함한 하지 절연막과, 하지 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 게이트 절연막과, 게이트 절연막과 접하고 있으며 적어도 산화물 반도체막과 중첩되는 영역에 제공된 게이트 전극과, 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 갖고, 산화물 반도체막은 하지 절연막과의 계면에서 산화물 반도체막을 향하여 실리콘 농도가 1.0at.% 이하로 분포하는 영역을 갖고, 적어도 영역 내에 결정부를 포함하는 반도체 장치이다.
실리콘을 포함한 하지 절연막과, 하지 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 게이트 절연막과, 게이트 절연막과 접하고 있으며 적어도 산화물 반도체막과 중첩되는 영역에 제공된 게이트 전극과, 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 갖고, 산화물 반도체막은 하지 절연막과의 계면에서 산화물 반도체막을 향하여 실리콘 농도가 1.0at.% 이하로 분포하는 영역을 갖고, 적어도 영역 내에 결정부를 포함하는 반도체 장치이다.
Description
본 발명은 반도체 장치, 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막에 사용하는 재료로서 예를 들어, 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 사용한 트랜지스터가 개시(開示)되어 있다(특허문헌 1 참조).
산화물 반도체가 사용된 트랜지스터는 비정질 실리콘을 사용한 트랜지스터보다 높은 온 특성(온 전류 등)을 갖는다. 상기 산화물 반도체를 사용한 트랜지스터를 고기능 디바이스에 응용하기 위해서는 특성을 한층 더 향상시키는 것이 요구되고 있어 산화물 반도체의 결정화 기술이 진행되고 있다(특허문헌 2 참조). 특허문헌 2에는 산화물 반도체에 가열 처리를 수행함으로써 결정화시키는 기술이 개시되어 있다.
트랜지스터에 사용되는 산화물 반도체막은 스퍼터링법을 사용하여 형성되는 경우가 많다. 그러나, 산화물 반도체막을 스퍼터링함에 있어서, 이온화된 희가스 원소(예를 들어, 아르곤)나 타깃 표면에서 튀어 나온 원소가 하지 절연막 등 산화물 반도체막의 피형성면이 되는 막의 구성 원소를 튀어 나가게 하는 경우가 있다. 이와 같이 피형성면이 되는 막에서 튀어 나온 원소는 불순물 원소로서 산화물 반도체막으로 도입되어, 특히 산화물 반도체막의 피형성면 근방의 불순물 농도가 높아질 우려가 있다. 또한, 불순물 원소가 산화물 반도체막 근방에 잔존하면 상기 산화물 반도체막이 고저항화되어 트랜지스터의 전기 특성 중 하나인 온 전류 또는 전계 효과 이동도 저하의 요인이 된다.
또한, 산화물 반도체막의 피형성면 근방에 불순물 원소가 도입되면, 불순물 원소에 의하여 산화물 반도체막의 결정화가 저해된다. 그러므로, 산화물 반도체막의 피형성면 근방에 비정질 영역이 잔존하게 된다.
산화물 반도체막의 막 두께를 두껍게 하여, 표층의 결정 영역을 채널 형성 영역으로서 사용하는 것을 들 수도 있지만, 산화물 반도체막의 막 두께는 트랜지스터의 특성 중 하나인 임계값 전압에 영향을 미친다. 예를 들어, 임계값 전압을 플러스 방향으로 시프트시키기 위해서는 산화물 반도체막의 막 두께를 얇게 하는 것이 바람직하다.
이러한 문제를 감안하여, 산화물 반도체막의 피형성면 근방에 포함되는 불순물 농도를 저감시키는 것을 목적 중 하나로 한다. 또한, 산화물 반도체막의 피형성면 근방의 결정성을 향상시키는 것을 목적 중 하나로 한다. 또한, 상기 산화물 반도체막을 사용함으로써, 양호한 전기 특성을 갖는 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
산화물 반도체막의 피형성면 근방에 포함되는 불순물 농도를 저감시키기 위해서는 산화물 반도체막을 구성하는 원소가 피형성면에 충돌할 때의 에너지를 작게 하는 것이 유효적이다. 예를 들어, 하지 절연막 위에 스퍼터링법으로 산화물 반도체막을 형성하는 경우, 스퍼터링시의 성막 전력을 낮게 하거나, 성막 압력을 높게 하는 방법이 있다. 이와 같은 방법으로 형성된 산화물 반도체막에는 하지 절연막과의 계면에서 산화물 반도체막을 향하여 불순물 농도가 저감된 영역이 형성된다. 더 자세히 설명하면 이하와 같다.
개시된 본 발명의 일 형태는 실리콘을 포함한 하지 절연막과, 하지 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 게이트 절연막과, 게이트 절연막과 접하고 있으며 적어도 산화물 반도체막과 중첩되는 영역에 제공된 게이트 전극과, 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 갖고, 산화물 반도체막은 하지 절연막과의 계면에서 산화물 반도체막을 향하여 실리콘 농도가 1.0at.% 이하로 분포하는 영역을 갖고, 적어도 영역 내에 결정부를 포함하는 반도체 장치이다.
상기 구성에 있어서 영역은 하지 절연막과의 계면에서 두께 5nm 이하의 범위에 형성되면 좋다. 또한, 산화물 반도체막은 영역 이외에도 결정부를 포함하는 것이 바람직하며, 결정부에서는 c축이 하지 절연막 표면의 법선 벡터에 평행한 방향으로 일치되는 것이 바람직하다.
또한, 상기 각 구성에 있어서 영역은 실리콘 농도가 0.1at.% 이하가 되는 것이 바람직하다. 또한, 영역은 탄소 농도가 1.0×1020atoms/cm3 이하가 되는 것이 바람직하다.
하지 절연막 근방의 산화물 반도체막이 상술한 실리콘 농도 또는 탄소 농도를 가짐으로써, 산화물 반도체막의 고저항화를 억제, 또는 산화물 반도체막의 결정성을 향상시킬 수 있다. 이 결과, 안정된 전기 특성을 갖는 반도체 장치로 할 수 있다.
개시된 본 발명의 일 형태에 따르면, 하지 절연막 근방의 산화물 반도체막에 포함되는 불순물 농도를 저감시킬 수 있다. 또한, 하지 절연막 근방의 산화물 반도체막의 결정성을 향상시킬 수 있다. 또한, 안정된 전기 특성을 갖는 반도체 장치를 제공할 수 있다.
도 1(A)는 반도체 장치의 일 형태를 도시한 평면도이고, 도 1(B)는 반도체 장치의 일 형태를 도시한 단면도.
도 2(A) 내지 도 2(D)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
도 3(A) 내지 도 3(C)는 반도체 장치의 제작 공정의 일례를 도시한 단면도.
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도 22는 본 발명의 실시예에 따른 측정 결과를 나타낸 도면.
도 23(A) 및 도 23(B)는 본 발명의 실시예에 따른 측정 결과를 나타낸 도면.
도 24는 본 발명의 실시예에 따른 시료 구조를 나타낸 도면.
도 25는 본 발명의 실시예에 따른 측정 결과를 나타낸 도면.
도 26은 본 발명의 실시예에 따른 시료 구조를 나타낸 도면.
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도 23(A) 및 도 23(B)는 본 발명의 실시예에 따른 측정 결과를 나타낸 도면.
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도 25는 본 발명의 실시예에 따른 측정 결과를 나타낸 도면.
도 26은 본 발명의 실시예에 따른 시료 구조를 나타낸 도면.
도 27(A) 및 도 27(B)는 본 발명의 실시예에 따른 측정 결과를 나타낸 도면.
이하에서는 본 명세서에 개시된 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있음은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 나타낸 각 구성의 위치, 크기, 범위 등은, 이해하기 쉽게 하기 위하여 실제 위치, 크기, 범위 등을 나타낸 것이 아닌 경우가 있다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 본 명세서 등에 있어서 '제 1', '제 2', '제 3' 등 서수사는 구성 요소가 혼동되는 것을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서 등에 있어서 '위'나 '아래'라는 용어는 구성 요소의 위치 관계가 '바로 위' 또는 '바로 아래'인 것을 한정하는 것은 아니다. 예를 들어, '게이트 절연막 위의 게이트 전극'이라는 표현의 경우, 게이트 절연막과 게이트 전극 사이에 다른 구성 요소가 포함된 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 '전극'이나 '배선'이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, '전극'은 '배선'의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, '전극'이나 '배선'이라는 용어는 복수의 '전극'이나 '배선'이 일체로 형성된 경우 등도 포함한다.
또한, '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체할 수 있다. 그러므로, 본 명세서 등에서는 '소스'나 '드레인'이라는 용어는 교체하여 사용할 수 있는 것이다.
또한, 본 명세서 등에 있어서 '전기적으로 접속'이라는 표현에는 '어떠한 전기적 작용을 갖는 것'을 통하여 접속되는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 갖는 것'은 접속 대상간에서 전기 신호의 주고 받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, '어떠한 전기적 작용을 갖는 것'에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이 외 각종 기능을 갖는 소자 등이 포함된다.
(실시형태 1)
본 실시형태에서는 반도체 장치, 및 반도체 장치의 제작 방법의 일 형태에 대하여 도 1(A) 내지 도 3(C)를 사용하여 설명한다.
<반도체 장치의 구성예>
도 1(A) 및 도 1(B)는 반도체 장치의 일례로서 톱 게이트 구조의 트랜지스터의 평면도 및 단면도를 도시한 것이다. 도 1(A)는 평면도이고, 도 1(B)는 도 1(A)를 X1-Y1에서 절단한 단면도에 상당한다. 또한, 복잡화를 피하기 위하여 도 1(A)에서는 트랜지스터(150)의 구성 요소의 일부(예를 들어, 게이트 절연막(108) 등)를 생략하였다.
도 1(A) 및 도 1(B)에 도시된 트랜지스터(150)는, 하지 절연막(104) 위에 형성되며 영역(106a) 및 영역(106b)을 포함한 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108)과 접하고 있으며 적어도 산화물 반도체막(106)과 중첩되는 영역에 제공된 게이트 전극(110)과, 산화물 반도체막(106)과 전기적으로 접속된 소스 전극(112a) 및 드레인 전극(112b)을 포함한다. 또한, 트랜지스터(150) 위에 절연막(114)이 형성되어 있다.
산화물 반도체막(106)의 막 두께는 5nm보다 크고 200nm 이하로 하고, 바람직하게는 10nm 이상 30nm 이하로 한다. 또한, 산화물 반도체막(106)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 미결정 등 결정성을 갖는 구조로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서 산화물 반도체막(106)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다. 또한, CAAC-OS막에 대해서는 후술하는 트랜지스터(150)의 제작 방법에서 자세히 설명한다.
또한, 산화물 반도체막(106)은 도 1(B)에 도시된 바와 같이, 단부에 20° 내지 50°의 테이퍼를 갖는 것이 바람직하다. 산화물 반도체막(106)의 단부가 수직인 경우에는 산화물 반도체막(106)의 단부에서 산소가 빠지기 쉬워 산소 결손이 생기기 쉽지만, 산화물 반도체막(106)의 단부에 테이퍼를 가짐으로써 산소 결손이 발생하는 것을 억제하고 트랜지스터(150)의 누설 전류가 발생되는 것을 저감시킬 수 있다.
하지 절연막(104)은 기판(102)으로부터 수소, 수분 등의 불순물 원소가 확산되는 것을 방지하는 기능, 및 산화물 반도체막(106)으로 산소를 공급하는 기능을 가지면 바람직하다. 예를 들어, 하지 절연막(104)으로서 산화 실리콘막과 같은 실리콘을 포함한 절연막을 사용하면 좋다. 또한, 하지 절연막(104)은 실리콘을 포함한 단층 구조로 하여도 좋고, 또는 실리콘 이외의 구성 원소를 포함한 절연막과 실리콘을 포함한 절연막으로 2층 이상의 적층 구조로 하여도 좋다. 다만, 산화물 반도체막(106)과 접하는 하지 절연막(104)으로서는 산화 실리콘막을 제공하는 것이 바람직하다. 산화 실리콘막은 산화물 반도체막(106)으로 바람직하게 산소를 공급할 수 있기 때문이다.
또한, 하지 절연막(104)으로부터 산화물 반도체막(106)으로 산소를 공급한다란, 예를 들어 하지 절연막(104)을 가열하여 산소의 일부를 탈리시킴으로써 산화물 반도체막(106)으로 산소를 공급하여 산화물 반도체막(106)의 산소 결손을 보전하는 것을 들 수 있다. 특히, 하지 절연막(104) 내에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 하지 절연막(104)으로서 SiO2+α(다만, α>0)로 표기되는 산화 실리콘막을 사용하는 것이 바람직하다. 이와 같은 산화 실리콘막을 하지 절연막(104)으로서 사용함으로써 산화물 반도체막(106)으로 산소를 공급할 수 있고, 상기 산화물 반도체막(106)을 사용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수 있다.
그러나, 하지 절연막(104)으로서 산화 실리콘막을 사용하는 경우, 하지 절연막(104) 내의 실리콘이 불순물로서 산화물 반도체막(106)으로 도입될 우려가 있다. 산화물 반도체막(106)으로 실리콘 등이 불순물로서 도입됨으로써 산화물 반도체막(106)이 고저항화되어 트랜지스터의 전기 특성 중 하나인 온 전류, 또는 전계 효과 이동도 저하의 요인이 된다.
또한, 산화물 반도체막(106)의 피형성면 근방에 불순물 원소가 도입되면, 불순물 원소에 의하여 산화물 반도체막(106)의 결정화가 저해된다. 그러므로, 산화물 반도체막(106)의 피형성면 근방에 비정질 영역이 잔존하게 된다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우에는 피형성면 근방에 결정부를 형성하는 것이 어렵게 된다.
여기서, 산화물 반도체막(106)에 불순물로서 실리콘(Si)이 첨가된 경우에 어떠한 구조 변화가 일어나는지에 대해서 고전 분자 동역학 계산에 의하여 조사한 결과에 대하여 도 14(A) 내지 도 16을 사용하여 설명한다. 또한, 상기 계산을 수행하기 위하여 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식 회사 제조의 SCIGRESS ME를 사용하였다. 고전 분자 동역학법에서는 원자간 상호 작용을 특징짓는 경험적 포텐셜을 정의함으로써 각 원자에 작용하는 힘을 평가한다. 뉴턴(Newton)의 운동 방정식을 수치적으로 풂으로써 각 원자의 운동(시간 발전)을 결정론적으로 추적할 수 있다.
계산 모델과 계산 조건은 이하와 같다. 또한, 본 계산에는 Born-Mayer-Huggins 포텐셜을 사용하였다.
계산 모델로서 1680원자로 이루어진 InGaZnO4의 단결정 구조(도 14(A) 참조)와 1680원자로 이루어진 InGaZnO4의 In, Ga, Zn 각각 20원자씩을 실리콘(Si)원자로 치환한 구조(도 14(B) 참조)를 제작하였다. 도 14(B)에 도시된 실리콘(Si) 치환 모델에 있어서 실리콘(Si)은 3.57at.%(2.34wt.%)이다. 또한, 도 14(A)에 도시된 단결정 모델의 밀도는 6.36g/cm3이고, 도 14(B)에 도시된 실리콘(Si) 치환 모델의 밀도는 6.08g/cm3이다.
도 14(A) 및 도 14(B)에 도시된 계산 모델에 대하여, InGaZnO4의 단결정의 융점(고전 분자 동역학 계산에 의한 개산에 따르면 약 2000℃)보다 낮은 1727℃에서 일정한 압력(1atm)으로 150psec 동안(시간 간격은 0.2fsec×75만 스탭)의 고전 분자 동역학 계산에 의하여 구조 완화를 수행하였다. 또한, 이들 2개의 구조에 대하여 동경 분포 함수(radial distribution function) g(r)를 구하였다. 또한, 동경 분포 함수 g(r)란, 어느 원자에서 거리 r만큼 떨어진 위치에 있어서 다른 원자가 존재하는 확률 밀도를 나타내는 함수이다. 원자들의 상관이 없어 갈수록 g(r)는 1에 가까워진다.
상기 2개의 계산 모델에 150psec 동안의 고전 분자 동역학 계산을 수행하여 얻어진 최종 구조를 각각 도 15(A) 및 도 15(B)에 도시하였다. 또한, 각각의 구조에 있어서의 동경 분포 함수 g(r)를 도 16에 도시하였다.
도 15(A)에 도시된 단결정 모델은 안정적이고 최종 구조에 있어서도 결정 구조를 유지하였지만, 도 15(B)에 도시된 실리콘(Si) 치환 모델은 불안정적이고 시간이 경과함에 따라 결정 구조가 무너져 비정질 구조로 변화하는 것을 확인할 수 있다. 또한, 도 16에서 각 구조 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델에서는 장거리에 있어서도 피크가 있어, 장거리 질서를 갖는 것을 알 수 있다. 한편, 실리콘(Si) 치환 모델은 0.6nm 근방에서 피크가 없어져, 장거리 질서를 갖지 않는 것을 알 수 있다.
이들 계산 결과에 의거하여, InGaZnO4에 실리콘(Si)이 포함됨으로써 InGaZnO4의 비정질화가 일어나기 쉬워지는 것이 시사되었다. 또한, InGaZnO4에 실리콘(Si)이 포함된 상태에서 고온의 가열을 수행하여도 InGaZnO4는 결정화하지 않는 것이 확인되었다.
다음에, 산화물 반도체막(106)에 탄소 원자(C)가 첨가되면 어떠한 구조 변화가 일어나는지에 대하여 고전 분자 동역학 계산에 의하여 조사한 결과에 관하여 도 14(A), 도 15(A), 도 17(A) 및 도 17(B), 및 도 18을 사용하여 설명한다. 또한, 상기 계산을 수행하기 위하여 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식 회사 제조의 SCIGRESS ME를 사용하였다.
계산 모델과 계산 조건은 이하와 같다. 또한, 본 계산에는 Born-Mayer-Huggins 포텐셜을 사용하였다. 또한, 탄소 원자(C)와의 원자간 상호 작용에는 Lennard-Jones 포텐셜을 사용하였다.
계산 모델로서 1680원자로 이루어진 InGaZnO4의 단결정 구조(도 14(A) 참조)와 1680원자로 이루어진 InGaZnO4의 In, Ga, Zn 각각 20원자씩을 탄소 원자(C)로 치환하고, 산소(O)의 80원자를 탄소 원자(C)로 치환한 구조(도 17(A) 참조)를 제작하였다. 도 17(A)에 도시된 탄소(C) 치환 모델에 있어서 탄소 원자(C)는 8.33at.%이다. 또한, 도 14(A)에 도시된 단결정 모델의 밀도는 6.36g/cm3이고, 도 17(A)에 도시된 탄소(C) 치환 모델의 밀도는 5.89g/cm3이다.
도 14(A) 및 도 17(A)에 도시된 계산 모델에 대하여, InGaZnO4의 단결정의 융점(고전 분자 동역학 계산에 의한 개산에 따르면 약 2000℃)보다 낮은 1727℃에서 일정한 압력(1atm)으로 150psec 동안(시간 간격은 0.2fsec×75만 스탭)의 고전 분자 동역학 계산에 의하여 구조 완화를 수행하였다. 또한, 이들 2개의 구조에 대하여 동경 분포 함수 g(r)를 구하였다. 또한, 동경 분포 함수 g(r)란, 어느 원자에서 거리 r만큼 떨어진 위치에 있어서 다른 원자가 존재하는 확률 밀도를 나타내는 함수이다. 원자들의 상관이 없어 갈수록 g(r)는 1에 가까워진다.
상기 2개의 계산 모델에 150psec 동안의 고전 분자 동역학 계산을 수행하여 얻어진 최종 구조를 각각 도 15(A) 및 도 17(B)에 도시하였다. 또한, 각각의 구조에 있어서의 동경 분포 함수 g(r)를 도 18에 도시하였다.
도 15(A)에 도시된 단결정 모델은 안정적이고 최종 구조에 있어서도 결정 구조를 유지하였지만, 도 17(B)에 도시된 탄소(C) 치환 모델은 불안정적이고 시간이 경과함에 따라 결정 구조가 무너져 비정질 구조로 변화하는 것을 확인할 수 있다. 또한, 도 18에서 각 구조 모델의 동경 분포 함수 g(r)를 비교하면, 단결정 모델에서는 장거리에 있어서도 피크가 있어, 장거리 질서를 갖는 것을 알 수 있다. 한편, 탄소(C) 치환 모델은 0.7nm 근방에서 피크가 없어져, 장거리 질서를 갖지 않는 것을 알 수 있다.
이들 계산 결과에 의거하여, InGaZnO4에 탄소(C)가 포함됨으로써 InGaZnO4의 비정질화가 일어나기 쉬워지는 것이 시사되었다. 또한, InGaZnO4에 탄소(C)가 포함된 상태에서 고온의 가열을 수행하여도 InGaZnO4는 결정화하지 않는 것이 확인되었다.
이와 같이, 산화물 반도체막에 실리콘 및 탄소 등 불순물이 도입되면 결정화가 저해되므로, 본 실시형태의 반도체 장치에서는 실리콘 및 탄소 등 불순물이 적은 영역을 제공하는 구성으로 한다.
구체적으로는, 도 1(B)에서는 산화물 반도체막(106)이 하지 절연막(104)과의 계면에서 5nm 이하의 범위에 영역(106a)을 갖고, 영역(106a) 이외의 영역으로서 영역(106b)을 갖는다.
이와 같이, 산화물 반도체막(106)의 영역(106a)에 도입되는 실리콘 및 탄소 등의 불순물 농도를 저감시킴으로써 트랜지스터(150)의 전기 특성이 변동되는 것을 억제할 수 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 하지 절연막(104)과의 계면 근방까지 결정부를 형성할 수 있다. 이러한 산화물 반도체막(106)을 사용하여 트랜지스터(150)를 제작함으로써, 안정된 전기 특성을 갖는 반도체 장치로 할 수 있다.
또한, 이 외의 구성 요소에 대한 자세한 사항은 후술하는 트랜지스터(150)의 제작 방법에 있어서 도 2(A) 내지 도 3(C)를 사용하여 설명한다.
<트랜지스터(150)의 제작 방법>
이하에서는 도 2(A) 내지 도 3(C)를 사용하여 본 실시형태에 따른 도 1(A) 및 도 1(B)에 도시된 트랜지스터(150)의 제작 방법의 일례에 대하여 설명한다.
우선, 기판(102)을 준비한다. 기판(102)으로서 사용할 수 있는 기판에 대한 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다.
또한, 기판(102)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 산화물 반도체막(106)을 포함한 트랜지스터를 가요성 기판 위에 직접 제작하여도 좋고, 산화물 반도체막(106)을 포함한 트랜지스터를 다른 제작 기판에 제작한 후에 박리하고 가요성 기판에 전치하여도 좋다. 또한, 제작 기판에서 박리하고 가요성 기판에 전치하기 위하여, 제작 기판과 산화물 반도체막(106)을 포함한 트랜지스터와의 사이에 박리층을 제공하면 좋다.
다음에, 기판(102) 위에 하지 절연막(104)을 형성한다(도 2(A) 참조). 하지 절연막(104)은 기판(102)으로부터 수소, 수분 등의 불순물 원소가 확산되는 것을 방지하는 효과를 가지며, 실리콘을 포함하는 절연막인 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막 중에서 선택된 하나의 막의 단층 구조, 또는 복수의 막의 적층 구조로 형성할 수 있다.
또한, 하지 절연막(104)은 이 외에, 나중에 형성되는 산화물 반도체막(106)으로 산소를 공급하는 효과를 갖는다. 예를 들어, 하지 절연막(104)으로서 실리콘 을 포함한 절연막, 특히 산화 실리콘막을 사용한 경우에는 상기 하지 절연막(104)을 가열함으로써 산소의 일부를 탈리시킬 수 있으므로, 산화물 반도체막(106)으로 산소를 공급하여 산화물 반도체막(106) 내의 산소 결손을 보전할 수 있다. 특히, 하지 절연막(104) 내에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 하지 절연막(104)으로서 SiO2+α(다만, α>0)로 표기되는 산화 실리콘막을 사용하는 것이 바람직하다. 이와 같은 산화 실리콘막을 하지 절연막(104)으로서 사용함으로써 산화물 반도체막(106)으로 산소를 공급할 수 있고, 상기 산화물 반도체막(106)을 사용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수 있다.
또한, 하지 절연막(104)을 형성하기 전에 기판(102)에 대하여 플라즈마 처리 등을 수행하여도 좋다. 플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 수행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판(102) 측에 RF 전원을 사용하여 전압을 인가함으로써 기판(102) 근방에 플라즈마를 형성하여 표면을 개질하는 방법을 말한다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 수행하면, 기판(102) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
다음에, 하지 절연막(104) 위에 산화물 반도체막을 형성하고, 포토리소그래피 공정, 및 에칭 공정을 수행하여 산화물 반도체막(106)을 형성한다(도 2(B) 참조). 또한, 산화물 반도체막(106)은 CAAC-OS막으로 하는 것이 바람직하다. 또한, 하지 절연막(104)과 산화물 반도체막(106)은 대기에 폭로시키지 않고 연속적으로 형성하는 것이 바람직하다.
여기서, 산화물 반도체막(106)에 사용할 수 있는 CAAC-OS막에 대하여 이하에 자세히 설명한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되고, 또한 ab면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 다른 결정부간에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에서 단지 '수직'이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단지 '평행'이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우, 피형성면 근방에 대하여 표면 근방에서는 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물이 첨가된 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되므로, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막한 후에 가열 처리 등의 결정화 처리를 함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광이 조사되는 것으로 인한 전기 특성의 변동을 저감시키는 것이 가능하다. 또한, 임계값의 변동 및 편차를 억제할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내의 결함을 더 저감시킬 수 있다. 또한, 결정성을 갖는 산화물 반도체막 표면의 평탄성을 높임으로써, 상기 산화물 반도체를 사용한 톱 게이트 구조의 트랜지스터는 비정질 상태의 산화물 반도체를 사용한 트랜지스터 이상의 전계 효과 이동도를 얻을 수 있다. 산화물 반도체막 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 0.15nm 이하, 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra란, JIS B 0601:2001(ISO4287:1997)로 정의된 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, '기준면에서 지정면까지의 편차의 절대값을 평균한 값'으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면을 말하며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형 영역으로 하고 , 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정이 가능하다.
또한, 산화물 반도체막(106)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In, Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들과 함께 추가적으로 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들어, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd)) 중에서 선택된 1종류, 또는 복수 종류를 포함하는 것이 바람직하다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 의미하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기 스테빌라이저로서의 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 그 비율 근방의 산화물을 사용하면 좋다.
또한, 산화물 반도체막(106)의 성막 공정에 있어서 산화물 반도체막(106)에 수소 또는 물이 가능한 한 포함되지 않는 것이 바람직하다. 예를 들어, 산화물 반도체막(106)의 성막 공정의 전처리로서, 스퍼터링 장치의 예비 가열실에서 하지 절연막(104)이 형성된 기판(102)을 예비 가열하여, 기판(102) 및 하지 절연막(104)에 흡착된 수소, 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 산화물 반도체막(106)을 잔류 수분이 배기된 성막실(성막 챔버라고도 함)에서 형성하는 것이 바람직하다.
또한, 예비 가열실 및 성막실의 수분을 제거하기 위해서는, 흡착형 진공 펌프 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩이 부착된 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 예비 가열실 및 성막실은 예를 들어, 수소 원자나 물(H2O) 등 수소 원자를 포함하는 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되어 있으므로, 산화물 반도체막(106)에 포함되는 수소, 수분 등의 불순물의 농도를 저감시킬 수 있다.
또한, 본 실시형태에서는 산화물 반도체막(106)으로서 In-Ga-Zn계 산화물을 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막(106)은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 스퍼터링법에 의하여 형성할 수 있다.
산화물 반도체막(106)으로서 In-Ga-Zn계 산화물을 스퍼터링법으로 제작하기 위한 타깃으로서는 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 금속 산화물 타깃이나, 원자수비가 In:Ga:Zn=3:1:2인 금속 산화물 타깃이나, 원자수비가 In:Ga:Zn=2:1:3인 금속 산화물 타깃을 사용할 수 있다. 다만, 산화물 반도체막(106)에 사용할 수 있는 타깃은 이들 타깃의 재료, 및 조성에 한정되는 것은 아니다.
또한, 상술한 금속 산화물 타깃을 사용하여 산화물 반도체막(106)을 형성한 경우, 타깃의 조성과 기판 위에 형성되는 박막의 조성이 다른 경우가 있다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:1[mol비]의 금속 산화물 타깃을 사용한 경우에는 성막 조건에도 따르지만, 박막인 산화물 반도체막(106)의 조성은 In2O3:Ga2O3:ZnO=1:1:0.6 내지 0.8[mol비]이 되는 경우가 있다. 이것은 산화물 반도체막(106)을 형성하는 중에 ZnO가 승화(昇華)되거나, 또는 In2O3, Ga2O3, ZnO의 각 성분의 스퍼터링 레이트가 다르기 때문이라고 생각된다.
따라서, 원하는 조성의 박막을 형성하고자 하는 경우에는 금속 산화물 타깃의 조성을 미리 조정할 필요가 있다. 예를 들어, 박막인 산화물 반도체막(106)의 조성을 In2O3:Ga2O3:ZnO=1:1:1[mol비]로 하는 경우에는 금속 산화물 타깃의 조성을 In2O3:Ga2O3:ZnO=1:1:1.5[mol비]로 하면 좋다. 즉, 금속 산화물 타깃의 ZnO의 함유량을 미리 많게 하면 좋다. 다만, 타깃의 조성은 상술한 값에 한정되지 않고 성막 조건이나 형성되는 박막의 조성에 따라 적절히 조정할 수 있다. 또한, 금속 산화물 타깃의 ZnO 함유량을 많게 함으로써, 얻어지는 박막의 결정성이 향상되어 바람직하다.
또한, 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성되는 산화물 반도체막(106)을 치밀한 막으로 할 수 있다.
또한, 산화물 반도체막(106)을 형성하는 데 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체막(106)으로서 CAAC-OS막을 적용하는 경우, 상기 CAAC-OS막을 형성하는 방법으로서 세 가지 방법을 들 수 있다. 첫 번째 방법은, 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 형성함으로써 산화물 반도체막에 포함된 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되도록 형성하는 방법이다. 두 번째 방법은, 산화물 반도체막을 얇은 막 두께로 형성한 후에 200℃ 이상 700℃ 이하의 가열 처리를 수행함으로써 산화물 반도체막에 포함된 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되도록 형성하는 방법이다. 세 번째 방법은, 1층째 산화물 반도체막을 얇게 형성한 후에 200℃ 이상 700℃ 이하의 가열 처리를 수행하고, 2층째 산화물 반도체막을 형성함으로써 산화물 반도체막에 포함된 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치도록 형성하는 방법이다.
또한, CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면 스퍼터링용 타깃에 포함된 결정 영역이 ab면으로부터 벽개(劈開)하고, ab면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로 하여 형성한다. 성막시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 내의 산소 비율을 높여 전력을 최적화시킴으로써 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol.％ 이상, 바람직하게는 100vol.％로 한다.
또한, 산화물 반도체막(106)으로서 CAAC-OS막 이외의 결정성을 갖는 산화물 반도체막(단결정 또는 미결정)을 형성하는 경우에는 성막 온도는 특별히 한정되지 않는다.
또한, 스퍼터링법에 의하여 산화물 반도체막(106)을 형성하는 경우, 산화물 반도체막(106)을 구성하는 원소 등이 하지 절연막(104)에 충돌하면 하지 절연막(104)을 구성하는 원소가 산화물 반도체막(106) 내로 혼입된다. 또한, 본 명세서 등에서 이 혼입 현상을 이하 믹싱, 믹싱 효과라고 기재하는 경우가 있다. 또한, 도 2(B)에는 산화물 반도체막(106)에 믹싱에 의하여 생긴 영역이 영역(106a)으로서 도시되어 있고, 산화물 반도체막(106)의 영역(106a) 이외가 영역(106b)으로서 도시되어 있다.
믹싱은 특히 하지 절연막(104)과의 계면 근방의 산화물 반도체막(106) 내, 구체적으로는 상기 영역(106a)에서 현저하게 일어난다. 하지 절연막(104)을 구성하는 원소가 산화물 반도체막(106) 내로 혼입되면, 산화물 반도체막(106)의 고저항화가 일어나 트랜지스터의 전기 특성 중 하나인 온 전류, 또는 전계 효과 이동도 저하의 요인이 될 수 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우에는 하지 절연막(104) 근방의 산화물 반도체막(106)의 결정화가 저해된다.
여기서, 하지 절연막(104) 위에 산화물 반도체막(106)을 형성하는 데 있어서 하지 절연막(104)과 산화물 반도체막(106)과의 계면 근방에서 믹싱이 일어날 가능성에 대하여 고전 분자 동역학 계산에 의하여 조사한 결과에 대하여 도 19 내지 도 21(C)를 사용하여 설명한다. 또한, 상기 계산을 수행하기 위하여 고전 분자 동역학 계산 소프트웨어로서 후지쯔 주식 회사 제조의 SCIGRESS ME를 사용하였다.
하지 절연막으로서 비정질 산화 실리콘막(이하, a-SiO2라고 표기함)을 사용하여 도 19에 도시된 모델을 제작하였다. 계산에 사용하는 단위포(單位胞)(계산 단위포)의 크기는 x축 방향으로 3nm, y축 방향으로 3nm, z축 방향으로 7.5nm로 하였다. 여기서, x축 및 y축은 a-SiO2막에 평행한 방향이고, z축은 a-SiO2막의 막 두께 방향이다. 또한, 계산함에 있어서 x축 방향 및 y축 방향에 주기 경계 조건을 적용함으로써 x축 방향 및 y축 방향으로 충분히 넓은 막을 상정하는 것으로 하였다.
다음에, a-SiO2막 위의 산화물 반도체막으로서 IGZO막(In, Ga, Zn을 포함한 산화물)을 상정하고, 1eV의 에너지를 갖는 In, Ga, Zn, O를 1:1:1:4의 비율(합계 840 원자)로 상방(도 19에 도시된 '원자 발생')에서 하방을 향하여 입사시키고, 온도를 300℃, 시간을 2nsec(시간 간격 0.2fs×1000만 스텝)로 하여 고전 분자 동역학 계산을 수행하였다.
도 20(A) 내지 도 21(C)는 상기 계산의 결과를 나타낸 것이다. 도 20(A)는 0sec에 있어서의 산소(O) 원자 및 실리콘(Si) 원자의 배치를 나타낸 것이고, 도 20(B)는 1nsec 후의 산소(O) 원자, 실리콘(Si) 원자, 갈륨(Ga) 원자, 및 아연(Zn) 원자의 배치를 나타낸 것이고, 도 20(C)는 2nsec 후의 산소(O) 원자, 실리콘(Si) 원자, 갈륨(Ga) 원자, 및 아연(Zn) 원자의 배치를 나타낸 것이다. 또한, 도 21(A)는 2nsec 후의 산소(O) 원자, 실리콘(Si) 원자, 갈륨(Ga) 원자, 및 아연(Zn) 원자의 배치를 나타낸 것이고, 도 21(B)는 2nsec 후의 실리콘(Si) 원자만의 배치를 나타낸 것이고, 도 21(C)는 2nsec 후의 인듐(In) 원자, 갈륨(Ga) 원자, 및 아연(Zn) 원자의 배치를 나타낸 것이다.
도 21(B)에 도시된 실리콘(Si) 원자만의 배치와, 도 21(C)에 도시된 인듐(In) 원자, 갈륨(Ga) 원자, 및 아연(Zn) 원자의 배치를 비교함으로써 실리콘(Si) 원자의 층에 인듐(In) 원자, 갈륨(Ga) 원자, 및 아연(Zn) 원자가 침입된 것이 확인되었다.
상기 계산 결과에 의하여, 1eV의 에너지를 갖는 인듐(In) 원자, 갈륨(Ga) 원자, 아연(Zn) 원자, 및 산소(O) 원자를 a-SiO2막으로 입사시킴으로써, a-SiO2막과 IGZO막 사이에 실리콘(Si) 원자, 인듐(In) 원자, 갈륨(Ga) 원자, 아연(Zn) 원자, 및 산소(O) 원자가 혼합된 층이 형성되는 것으로 나타났다.
이상의 결과로부터, 하지 절연막(104)과 산화물 반도체막(106)이 혼합된 층이 형성되지 않게 하기 위해서는 산화물 반도체막(106)을 구성하는 원소가 하지 절연막(104)에 충돌할 때의 에너지를 작게 하는 것이 유효적이다. 예를 들어, 스퍼터링법을 사용하여 산화물 반도체막(106)을 형성함에 있어서 성막 전력을 낮게 하거나 성막 압력을 높게 하는 방법이 있다. 또는, 타깃과 피성막 기판 사이의 거리(이하, T-S간 거리라고도 기재함)를 넓혀도 좋다.
또한, 상술한 바와 같이, 스퍼터링으로 인한 믹싱은 하지 절연막(104)과의 계면 근방의 산화물 반도체막(106) 내에서 발생하는 경우가 있다. 따라서, 산화물 반도체막(106)을 구성하는 원소가 하지 절연막(104)에 충돌할 때의 에너지를 작게 하여 스퍼터링을 수행함으로써, 믹싱 효과를 저감시켜 상기 계면 근방의 산화물 반도체막을 형성한 후이면 충돌할 때의 에너지를 크게 하여도 좋다.
예를 들어, 산화물 반도체막(106)을 형성함에 있어서 성막 전력을 낮게 하여 하지 절연막(104)과의 계면 근방의 산화물 반도체막을 형성하고, 그 후 성막 전력을 높게 하여 산화물 반도체막을 형성하여도 좋다. 또한, 성막 압력을 높게 하여 하지 절연막(104)과의 계면 근방의 산화물 반도체막을 형성하고, 그 후 성막 압력을 낮게 하여 산화물 반도체막을 형성하여도 좋다. 또한, T-S간 거리(타깃과 기판 사이의 거리)를 넓게 하여 하지 절연막(104)과의 계면 근방의 산화물 반도체막을 형성하고, 그 후 T-S간 거리를 좁게 하여 산화물 반도체막을 형성하여도 좋다.
성막 전력의 구체적인 값으로서는 5kW 이하, 바람직하게는 1kW 이하, 더 바람직하게는 500W 이하, 더욱 바람직하게는 200W 이하로 하는 것이 바람직하다. 또한, 성막 전력을 낮출수록 산화물 반도체막(106)의 성막 레이트(deposition rate)가 저하된다. 또한, 성막 전력이 매우 낮은 경우, 스퍼터링 장치 내에서 플라즈마가 발생하기 어려워져 정상적으로 성막 처리를 수행할 수 없게 될 가능성이 높아진다. 그러므로, 성막 전력은 사용하는 스퍼터링 장치에서 인가할 수 있는 최대 전력의 5% 이상으로 하는 것이 바람직하다. 성막 전력을 어느 정도까지 낮추는지에 대해서는 스퍼터링 장치의 성능이나 산화물 반도체막(106)의 막 두께 등을 감안하여, 성막을 정상적으로 수행할 수 있고, 또 성막 시간이 트랜지스터(150)의 제작 공정(택트 타임)에 중대한 영향을 미치지 않는 범위에서 실시자가 최적의 전력값을 적절히 선택하면 좋다.
또한, 성막 압력의 구체적인 값으로서는 0.4Pa 이상, 바람직하게는 1.0Pa 이상, 더 바람직하게는 2.0Pa 이상, 더욱 바람직하게는 5.0Pa 이상으로 하는 것이 바람직하다. 또한, 성막 압력을 높일수록 형성되는 막의 막질이 악화되는(예를 들어, 막질이 균일하지 않게 됨) 경향이 있다. 그러므로, 성막 압력은 100Pa 이하로 하는 것이 바람직하다. 성막 압력을 어느 정도까지 높이는지에 대해서는 산화물 반도체막(106)에 필요한 특성(예를 들어, 전계 효과 이동도 등)을 감안하여 실시자가 최적의 압력값을 적절히 선택하면 좋다.
또한, T-S간 거리의 구체적인 값으로서는 30mm 이상, 바람직하게는 50mm 이상, 더 바람직하게는 100mm 이상, 더욱 바람직하게는 300mm 이상으로 하는 것이 바람직하다. 또한, T-S간 거리를 넓힐수록 산화물 반도체막(106)의 성막 레이트가 저하된다. 그러므로, T-S간 거리는 500mm 이하로 하는 것이 바람직하다. T-S간 거리를 어느 정도까지 넓히는지에 대해서는 성막 시간이 트랜지스터(150)의 제작 공정(텍트 타임)에 중대한 영향을 미치지 않는 범위에서 실시자가 최적의 T-S간 거리를 적절히 선택하면 좋다.
또한, 산화물 반도체막(106)을 구성하는 원소가 하지 절연막(104)에 충돌할 때의 에너지를 작게 하기 위해서는 성막 전력, 성막 압력, 및 T-S간 거리 중 어느 하나의 조건을 상술한 범위로 하여 산화물 반도체막(106)을 형성하여도 좋고, 복수의 조건을 상술한 범위로 하여 산화물 반도체막(106)을 형성하여도 좋다.
또한, 스퍼터링 장치로서 타깃(산화물 반도체막(106)을 형성하는 데 사용하는 타깃)과 피성막 기판이 대략 평행하게 설치된 마그네트론 방식 스퍼터링 장치(단순히 마그네트론 스퍼터링 장치라고도 함)를 사용하는 경우, 하지 절연막(104)에는 산화물 반도체막(106)을 구성하는 원소 이외에 플라즈마나 이차 전자 등도 충돌하기 때문에, 하지 절연막(104)을 구성하는 원소가 산화물 반도체막(106) 내로 매우 혼입되기 쉬운 상태라고 할 수 있다. 그러므로, 산화물 반도체막(106)을 형성하는 스퍼터링 장치로서는 대향 타깃식 스퍼터링 장치(미러트론(mirrortron) 스퍼터링 장치라고도 함)를 사용하여도 좋다. 상기 스퍼터링 장치는 2개의 타깃이 대향하는 상태로 설치되고, 피성막 기판은 2개의 타깃에 끼워진 공간 이외의 장소에 타깃에 대하여 대략 수직인 상태에서 설치된다. 그리고, 대향하는 2개의 타깃 사이에 고밀도의 플라즈마를 생성하고, 상기 플라즈마로 타깃 표면이 스퍼터링됨으로써 피성막 기판에 산화물 반도체막(106)이 형성된다. 그러므로, 피성막 기판은 플라즈마나 이차 전자에 직접 폭로되지 않는다(또는 폭로의 정도가 매우 적다).
또한, 산화물 반도체막(106)을 스퍼터링에 의하여 희가스 분위기에서 형성하는 경우, 아르곤 대신에 헬륨을 사용하여도 좋다. 아르곤보다 질량수가 작은 헬륨을 사용함으로써, 산화물 반도체막(106)을 구성하는 원소가 하지 절연막(104)에 충돌할 때의 에너지를 작게 할 수 있다. 또한, 산화물 반도체막(106)의 하지 절연막(104)과의 계면 근방을 헬륨 분위기에서 형성한 후, 성막실 내를 아르곤 분위기로 바꿈으로써 산화물 반도체막(106)의 성막 속도를 향상시킬 수 있다.
또한, 산화물 반도체막(106)을 ALD(Atomic Layer Deposition)법, 증착법, 도포법 등 하지 절연막(104)에 주어지는 충격이 약한 방법으로 형성하여도 좋다.
이상과 같이, 산화물 반도체막(106)을 구성하는 원소가 하지 절연막(104)에 충돌할 때의 에너지를 작게 하여 산화물 반도체막(106)을 형성함으로써, 상술한 바와 같이 산화물 반도체막(106)에 있어서 하지 절연막(104)과의 계면에서 산화물 반도체막(106)을 향하여 실리콘 농도가 1.0at.% 이하, 더 바람직하게는 0.1at.% 이하로 분포하는 영역(106a)이 형성된다. 여기서, 영역(106b)이란, 산화물 반도체막(106)의 영역(106a) 이외의 영역을 말한다.
또한, 이와 같이 산화물 반도체막(106)을 형성함으로써 하지 절연막(104) 내에 포함된 탄소 등의 불순물이 산화물 반도체막(106)으로 혼입되는 것도 저감되므로, 영역(106a)에 포함되는 탄소 농도는 1.0×1020atoms/cm3 이하, 더 바람직하게는 1.0×1019atoms/cm3 이하가 된다.
또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우에는 영역(106a)에 도입되는 실리콘 등의 불순물을 저감시킴으로써 c축이 하지 절연막(104) 표면의 법선 벡터에 평행한 방향으로 일치되는 결정부를 하지 절연막(104)과의 계면에서 형성할 수 있다.
또한, 산화물 반도체막(106)을 형성한 후, 산화물 반도체막(106)에 대하여 가열 처리를 수행하여도 좋다. 상기 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 상기 가열 처리를 수행함으로써 과잉의 수소(물이나 수산기를 포함함)를 제거할 수 있다. 또한, 상기 가열 처리는 본 명세서 등에 있어서 탈수화 처리(탈수소화 처리)라고 기재하는 경우가 있다.
상기 가열 처리는 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기 하에서 450℃로 1시간 동안의 조건으로 수행할 수 있다. 이 동안에 산화물 반도체막(106)은 대기에 폭로시키지 않고, 물이나 수소가 혼입되지 않도록 한다.
가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 수행하는 장치이다. 가스로서는 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 상기 가열 처리로서, 가열된 불활성 가스 분위기 내에 피처리물을 투입하고, 몇 분 동안 가열한 후에 상기 불활성 가스 분위기에서 피처리물을 꺼내는 GRTA 처리를 수행하여도 좋다. GRTA 처리를 사용하면 단시간에 고온의 가열 처리를 수행할 수 있다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용할 수 있다. 또한, 처리 중에 불활성 가스를 산소를 함유한 가스로 바꾸어도 좋다.
또한, 불활성 가스 분위기로서는 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며 물, 수소 등이 함유되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
또한, 상술한 탈수화 처리(탈수소화 처리)를 수행하면, 산화물 반도체막을 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소될 우려가 있다. 산화물 반도체막에 있어서, 산소가 탈리된 개소에는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생기게 된다. 따라서, 탈수화 처리(탈수소화 처리)를 수행한 경우에는 산화물 반도체막(106) 내로 산소를 공급하는 것이 바람직하다. 산화물 반도체막(106) 내로 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
산화물 반도체막(106) 내의 산소 결손을 보전하는 방법의 일례로서는, 산화물 반도체막(106)에 탈수화 처리(탈수소화 처리)를 수행한 후, 같은 노(盧)에 고순도의 산소 가스, 산화 이질소(I) 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입하면 좋다. 산소 가스 또는 산화 이질소(I) 가스에 물, 수소 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 산화 이질소(I) 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 산소 가스 또는 산화 이질소(I) 가스 내의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체막(106) 내로 산소를 공급하는 방법의 일례로서 산화물 반도체막(106)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 첨가함으로써 산화물 반도체막(106) 내로 산소를 공급하여도 좋다. 산소를 첨가하는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 산화물 반도체막(106) 내로 산소를 공급하는 방법의 일례로서 하지 절연막(104), 또는 나중에 형성되는 게이트 절연막(108) 등을 가열함으로써 산소의 일부를 탈리시켜 산화물 반도체막(106)으로 산소를 공급하여도 좋다.
상술한 바와 같이, 산화물 반도체막(106)을 형성한 후에 탈수화 처리(탈수소화 처리)를 수행하여 산화물 반도체막(106)에서 수소 또는 수분을 제거하여 불순물이 가능한 한 포함되지 않도록 고순도화하고, 탈수화 처리(탈수소화 처리)로 인하여 동시에 감소된 산소를 산화물 반도체에 첨가하거나, 또는 과잉의 산소를 공급함으로써 산화물 반도체막(106)의 산소 결손을 보전하는 것이 바람직하다. 또한, 본 명세서 등에 있어서 산화물 반도체막(106)으로 산소를 공급하는 것을 가(加)산소화 처리, 또는 과(過)산소화 처리라고 기재하는 경우가 있다.
또한, 상술한 방법에 있어서는 산화물 반도체막(106)을 섬 형상으로 가공한 후에 탈수화 처리(탈수소화 처리) 및 가산소화 처리를 수행하는 구성에 대하여 설명하였지만, 개시된 발명의 일 형태는 이것에 한정하여 해석되는 것은 아니다. 산화물 반도체막(106)을 섬 형상으로 가공하기 전에 상기 처리를 수행하여도 좋다. 또한, 나중에 형성되는 절연막(114) 형성 후에 가열 처리를 수행하여, 하지 절연막(104) 또는 게이트 절연막(108) 등으로부터 산화물 반도체막(106)으로 산소를 공급하여도 좋다.
이와 같이, 산화물 반도체막(106)은 탈수화 처리(탈수소화 처리)에 의하여 수소 또는 수분이 제거되고, 가산소화 처리에 의하여 산소 결손이 보전됨으로써 i형(진성)화 또는 i형에 매우 가까운 산화물 반도체막(106)으로 할 수 있다. 이와 같은 산화물 반도체막(106) 내에는 도너에서 유래하는 캐리어가 매우 적고(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다.
다음에, 산화물 반도체막(106) 위에 절연막(107)을 형성한다(도 2(C) 참조). 여기서, 절연막(107)의 막 두께는 예를 들어, 1nm 이상 500nm 이하로 할 수 있다. 또한, 절연막(107)의 제작 방법에 대한 특별한 한정은 없지만, 예를 들어 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 제작할 수 있다. 또한, 절연막(107)은 나중에 가공되어 게이트 절연막(108)이 되는 절연막이다.
절연막(107)의 재료로서는 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등을 사용할 수 있다. 절연막(107)은 산화물 반도체막(106)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히 절연막(107)은 막 내에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 절연막(107)으로서 산화 실리콘막을 사용하는 경우에는 SiO2+α(다만 α＞0)로 하는 것이 바람직하다. 본 실시형태에서는 절연막(107)으로서 SiO2+α(다만, α＞0)인 산화 실리콘막을 사용한다. 이 산화 실리콘막을 절연막(107)으로서 사용함으로써 하지 절연막(104)과 마찬가지로 산화물 반도체막(106)으로 산소를 공급할 수 있고, 전기 특성을 양호하게 할 수 있다.
또한, 절연막(107)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 절연막(107)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 절연막(107) 위에 게이트 전극(이와 같은 층으로 형성되는 배선을 포함함)이 되는 도전막(109)을 형성한다(도 2(D) 참조). 게이트 전극이 되는 도전막(109)으로서는 예를 들어, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 또한, 게이트 전극에 사용하는 도전막(109)으로서는 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 인듐 아연 산화물(In2O3-ZnO), 또는 이들 금속 산화물 재료에 실리콘 또는 산화 실리콘을 함유시킨 것을 사용할 수 있다. 게이트 전극에 사용하는 도전막(109)은 상기 재료를 사용하여 단층 구조로, 또는 적층 구조로 형성할 수 있다. 형성 방법도 특별히 한정되지 아니하며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등 각종 성막 방법을 사용할 수 있다.
다음에, 포토리소그래피 공정에 의하여 도전막(109) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭함으로써 게이트 전극(110)을 형성한 후, 레지스트 마스크를 제거한다. 이어서, 게이트 전극(110)을 마스크로서 사용하여 절연막(107)을 에칭하여 게이트 전극(110) 하부 이외의 절연막(107)을 제거함으로써 게이트 절연막(108)을 형성한다(도 3(A) 참조).
또한, 게이트 전극(110)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하는 경우에는 포토마스크를 사용하지 않으므로, 제조 비용을 절감할 수 있다. 또한, 게이트 전극(110) 및 게이트 절연막(108)의 에칭은 드라이 에칭이라도 좋고 웨트 에칭이라도 좋으며, 양쪽 모두를 사용하여도 좋다.
다음에, 산화물 반도체막(106) 위에 소스 전극 및 드레인 전극(이와 같은 층으로 형성되는 배선을 포함함)에 사용되는 도전막을 형성한다. 소스 전극 및 드레인 전극에 사용하는 도전막으로서는 예를 들어, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막 하측 및 상측 중 한쪽 또는 양쪽 모두에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막, 또는 이들 금속의 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극 및 드레인 전극에 사용하는 도전막은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기함), 인듐 아연 산화물(In2O3-ZnO)을 사용할 수 있다. 소스 전극 및 드레인 전극에 사용하는 도전막은 상기 재료를 사용하여 단층 구조로, 또는 적층 구조로 형성할 수 있다. 형성 방법도 특별히 한정되지 아니하며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등 각종 성막 방법을 사용할 수 있다.
그리고, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 소스 전극(112a) 및 드레인 전극(112b)을 형성한 후, 레지스트 마스크를 제거함으로써 트랜지스터(150)가 형성된다(도 3(B) 참조).
또한, 상기 포토리소그래피 공정에서 사용하는 포토마스크의 개수 및 공정수를 삭감하기 위하여, 투과한 광이 복수의 강도를 갖는 노광 마스크인 다계조 마스크로 형성된 레지스트 마스크를 사용하여 에칭 공정을 수행하여도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭함으로써 형상을 더 변형할 수 있으므로, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1개의 다계조 마스크를 사용하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 개수를 삭감할 수 있고, 대응하는 포토리소그래피 공정수도 삭감할 수 있으므로 공정의 간략화가 가능하게 된다.
다음에, 트랜지스터(150) 위에 절연막(114)을 형성한다(도 3(C) 참조).
절연막(114)으로서는 무기 절연막을 사용하는 것이 바람직하며, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 하프늄막 등의 산화물 절연막을 단층 구조로, 또는 적층 구조로 사용하면 좋다. 또한, 상술한 산화물 절연막 위에 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막을 단층 구조로, 또는 적층 구조로 추가적으로 형성하여도 좋다. 예를 들어, 스퍼터링법을 사용하여 게이트 전극(110) 측부터 차례로 산화 실리콘막과 산화 알루미늄막이 적층된 것을 형성한다.
또한, 절연막(114) 위에 추가적으로 평탄화 절연막을 제공하여도 좋다. 평탄화 절연막으로서는 아크릴계 수지, 폴리이미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층시켜도 좋다.
상술한 공정에 의하여 트랜지스터(150)가 형성된다. 트랜지스터(150)는 산화물 반도체막(106)의 영역(106a)으로 도입되는 실리콘 등의 불순물 농도가 저감되어 있다. 또한, 산화물 반도체막을 CAAC-OS막으로 하는 경우, 하지 절연막(104)과의 계면 근방까지 결정부를 형성할 수 있다. 이로써, 트랜지스터(150)를 안정된 전기 특성을 갖는 것으로 할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1의 도 1(A) 내지 도 3(C)에 도시된 반도체 장치, 및 반도체 장치의 제작 방법을 변형하는 경우의 예에 대하여, 도 4(A) 내지 도 6(B)를 사용하여 설명한다. 또한, 도 1(A) 내지 도 3(C)에 나타낸 부호에 대해서는 동일한 부호를 사용하고, 그 반복 설명은 생략한다.
<반도체 장치의 구성예(변형예)>
도 4(A) 및 도 4(B)는 반도체 장치의 일례로서 톱 게이트 구조의 트랜지스터의 평면도 및 단면도를 도시한 것이다. 도 4(A)는 평면도이고, 도 4(B)는 도 4(A)를 X2-Y2에서 절단한 단면도에 상당한다. 또한, 복잡화를 피하기 위하여 도 4(A)에서는 트랜지스터(160)의 구성 요소의 일부(예를 들어, 게이트 절연막(108) 등)를 생략하였다.
도 4(A) 및 도 4(B)에 도시된 트랜지스터(160)는 기판(102) 위에, 하지 절연막(104)과, 하지 절연막(104) 위에 형성되며 영역(106c), 영역(106d), 영역(106e), 및 영역(106f)을 포함한 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108)과 접하고 있으며 적어도 산화물 반도체막(106)과 중첩되는 영역에 제공된 게이트 전극(110)과, 게이트 절연막(108) 및 게이트 전극(110) 위에 형성된 절연막(114)과, 절연막(114) 위에 제공되며 산화물 반도체막(106)과 전기적으로 접속된 소스 전극(112a) 및 드레인 전극(112b)을 포함한다.
또한, 산화물 반도체막(106)은 채널 형성 영역으로서 기능하는 영역(106c) 및 영역(106d)을 포함하고, 또 산화물 반도체막(106)은 한 쌍의 저저항 영역으로서 기능하는 영역(106e) 및 영역(106f)을 포함한다.
산화물 반도체막(106)의 막 두께는 5nm보다 크고 200nm 이하로 하고, 바람직하게는 10nm 이상 30nm 이하로 한다. 또한, 산화물 반도체막(106)은 단결정, 또는 미결정 등 결정성을 갖는 구조로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서 산화물 반도체막(106)은 CAAC-OS막으로 한다.
또한, 산화물 반도체막(106)은 도 4(B)에 도시된 바와 같이, 단부에 20° 내지 50°의 테이퍼를 갖는 것이 바람직하다. 산화물 반도체막(106)의 단부가 수직인 경우에는 산화물 반도체막(106)의 단부에서 산소가 빠지기 쉬워 산소 결손이 생기기 쉽지만, 산화물 반도체막(106)의 단부에 테이퍼를 가짐으로써 산소 결손이 발생하는 것을 억제하고 트랜지스터(160)의 누설 전류가 발생되는 것을 저감시킬 수 있다.
하지 절연막(104)은 기판(102)으로부터 수소, 수분 등의 불순물 원소가 확산되는 것을 방지하는 기능, 및 산화물 반도체막(106)으로 산소를 공급하는 기능을 가지면 바람직하다. 예를 들어, 하지 절연막(104)으로서 산화 실리콘막과 같은 실리콘을 포함한 절연막을 사용하면 좋다. 또한, 하지 절연막(104)은 실리콘을 포함한 단층 구조로 하여도 좋고, 또는 실리콘 이외의 구성 원소를 포함한 막과 실리콘을 포함한 절연막으로 2층 이상의 적층 구조로 하여도 좋다. 다만, 산화물 반도체막(106)과 접하는 하지 절연막(104)으로서는 산화 실리콘막을 제공하는 것이 바람직하다. 산화 실리콘막은 산화물 반도체막(106)으로 바람직하게 산소를 공급할 수 있기 때문이다.
또한, 하지 절연막(104)으로부터 산화물 반도체막(106)으로 산소를 공급한다란, 예를 들어 하지 절연막(104)을 가열하여 산소의 일부를 탈리시킴으로써 산화물 반도체막(106)으로 산소를 공급하여 산화물 반도체막(106)의 산소 결손을 보전하는 것을 들 수 있다. 특히, 하지 절연막(104) 내에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 하지 절연막(104)으로서 SiO2+α(다만, α>0)로 표기되는 산화 실리콘막을 사용하는 것이 바람직하다. 이와 같은 산화 실리콘막을 하지 절연막(104)으로서 사용함으로써 산화물 반도체막(106)으로 산소를 공급할 수 있고, 상기 산화물 반도체막(106)을 사용한 트랜지스터(160)의 트랜지스터 특성을 양호하게 할 수 있다.
그러나, 하지 절연막(104)으로서 산화 실리콘막을 사용하는 경우에는 하지 절연막(104) 내의 실리콘이 불순물로서 산화물 반도체막(106)으로 도입될 우려가 있다. 산화물 반도체막(106)으로 실리콘 등이 불순물로서 도입됨으로써 산화물 반도체막(106)이 고저항화되어 트랜지스터의 전기 특성 중 하나인 온 전류, 또는 전계 효과 이동도 저하의 요인이 된다.
또한, 산화물 반도체막(106)의 피형성면 근방에 불순물 원소가 도입되면, 불순물 원소에 의하여 산화물 반도체막(106)의 결정화가 저해된다. 그러므로, 산화물 반도체막(106)의 피형성면 근방에 비정질 영역이 잔존하게 된다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우에는 피형성면 근방에 결정부를 형성하는 것이 어렵게 된다.
이와 같이, 산화물 반도체막에 실리콘 및 탄소 등 불순물이 도입되면 결정화가 저해되므로, 본 실시형태의 반도체 장치에 있어서는 실리콘 및 탄소 등 불순물이 적은 영역을 제공하는 구성으로 한다.
구체적으로는, 도 4(B)에서는 산화물 반도체막(106)이 하지 절연막(104)과의 계면에서 5nm 이하의 범위에 영역(106c) 및 영역(106e)을 갖고, 영역(106c) 및 영역(106e) 이외의 영역으로서 영역(106d) 및 영역(106f)을 갖는다.
이와 같이, 산화물 반도체막(106)의 영역(106c) 및 영역(106e)에 도입되는 실리콘 및 탄소 등의 불순물 농도를 저감시킴으로써 트랜지스터(160)의 전기 특성이 변동되는 것을 억제할 수 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 하지 절연막(104)과의 계면 근방까지 결정부를 형성할 수 있다. 이러한 산화물 반도체막(106)을 사용하여 트랜지스터(160)를 제작함으로써, 안정된 전기 특성을 갖는 반도체 장치로 할 수 있다.
또한, 이 외 구성 요소에 대한 자세한 사항은 후술하는 트랜지스터(160)의 제작 방법에 있어서 도 5(A) 내지 도 6(B)를 사용하여 설명한다.
<트랜지스터(160)의 제작 방법>
이하에서는 도 5(A) 내지 도 6(B)를 사용하여 본 실시형태에 따른 도 4(A) 및 도 4(B)에 도시된 트랜지스터(160)의 제작 방법의 일례에 대하여 설명한다.
우선, 기판(102)을 준비한다. 기판(102)은 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
다음에, 기판(102) 위에 하지 절연막(104)을 형성한다(도 5(A) 참조). 하지 절연막(104)은 기판(102)으로부터 수소, 수분 등의 불순물 원소가 확산되는 것을 방지하는 기능을 가지며, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 또는 산화 질화 실리콘막 중에서 선택된 하나의 막의 단층 구조 또는 복수의 막의 적층 구조로 형성할 수 있다.
또한, 하지 절연막(104)은 이 외에, 나중에 형성되는 산화물 반도체막(106)으로 산소를 공급하는 효과를 갖는다. 예를 들어, 하지 절연막(104)으로서 실리콘을 포함한 절연막, 특히 산화 실리콘막을 사용한 경우에는 상기 하지 절연막(104)을 가열함으로써 산소의 일부를 탈리시킬 수 있으므로 산화물 반도체막(106)으로 산소를 공급하여 산화물 반도체막(106)의 산소 결손을 보전할 수 있다. 특히, 하지 절연막(104) 내에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 하지 절연막(104)으로서 SiO2+α(다만, α>0)로 표기되는 산화 실리콘막을 사용하는 것이 바람직하다. 이와 같은 산화 실리콘막을 하지 절연막(104)으로서 사용함으로써 산화물 반도체막(106)으로 산소를 공급할 수 있고, 상기 산화물 반도체막(106)을 사용한 트랜지스터(160)의 트랜지스터 특성을 양호하게 할 수 있다.
또한, 하지 절연막(104)을 형성하기 전에 기판(102)에 대하여 플라즈마 처리 등을 수행하여도 좋다. 플라즈마 처리로서는 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 수행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판(102) 측에 RF 전원을 사용하여 전압을 인가함으로써 기판(102) 근방에 플라즈마를 형성하여 표면을 개질하는 방법을 말한다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 수행하면, 기판(102) 표면에 부착된 분말상 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
다음에, 하지 절연막(104) 위에 산화물 반도체막을 형성하고, 포토리소그래피 공정, 및 에칭 공정을 수행하여 산화물 반도체막(106)을 형성한다(도 5(A) 참조). 또한, 산화물 반도체막(106)은 CAAC-OS막으로 하는 것이 바람직하다. 또한, 하지 절연막(104)과 산화물 반도체막(106)은 대기에 폭로시키지 않고 연속적으로 형성하는 것이 바람직하다.
또한, 스퍼터링법에 의하여 산화물 반도체막(106)을 형성하는 경우, 산화물 반도체막(106)을 구성하는 원소 등이 하지 절연막(104)에 충돌하면 하지 절연막(104)을 구성하는 원소가 산화물 반도체막(106) 내로 혼입된다(믹싱, 믹싱 효과). 또한, 도 5(A)에는 산화물 반도체막(106)에 믹싱에 의하여 생긴 영역이 영역(106a)으로서 도시되어 있고, 산화물 반도체막(106)의 영역(106a) 이외가 영역(106b)으로서 도시되어 있다.
믹싱은 특히 하지 절연막(104)과의 계면 근방의 산화물 반도체막(106) 내, 구체적으로는 상기 영역(106a)에서 현저하게 일어난다. 하지 절연막(104)을 구성하는 원소가 산화물 반도체막(106) 내로 혼입되면, 산화물 반도체막(106)의 고저항화가 일어나 트랜지스터의 전기 특성 중 하나인 온 전류 또는 전계 효과 이동도 저하의 요인이 될 수 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우에는 하지 절연막(104) 근방의 산화물 반도체막(106)의 결정화가 저해된다.
산화물 반도체막(106)에 사용할 수 있는 재료, 및 성막 방법 등은 실시형태 1에 기재된 구성과 같게 할 수 있다.
산화물 반도체막(106)을 구성하는 원소가 하지 절연막(104)에 충돌할 때의 에너지를 작게 하여 산화물 반도체막(106)을 형성함으로써, 상술한 바와 같이 산화물 반도체막(106)에 있어서 하지 절연막(104)과의 계면에서 산화물 반도체막(106)을 향하여 실리콘 농도가 1.0at.% 이하, 더 바람직하게는 0.1at.% 이하로 분포하는 영역(106a)이 형성된다. 여기서, 영역(106b)이란, 산화물 반도체막(106)의 영역(106a) 이외의 영역을 말한다.
또한, 본 실시형태에 있어서 영역(106a)은 나중에 영역(106c) 및 영역(106e)이 되는 부분이고, 영역(106b)은 나중에 영역(106d) 및 영역(106f)이 되는 부분이다.
또한, 이와 같이 산화물 반도체막(106)을 형성함으로써 하지 절연막(104) 내에 포함된 탄소 등의 불순물이 산화물 반도체막(106)으로 혼입되는 것도 저감되므로, 영역(106a)에 포함되는 탄소 농도는 1.0×1020atoms/cm3 이하, 더 바람직하게는 1.0×1019atoms/cm3 이하가 된다.
또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우에는 영역(106a)에 도입되는 실리콘 등의 불순물을 저감시킴으로써 c축이 하지 절연막(104) 표면의 법선 벡터에 평행한 방향으로 일치되는 결정부를 하지 절연막(104)과의 계면에서 형성할 수 있다.
또한, 산화물 반도체막(106)을 형성한 후에 산화물 반도체막(106)에 탈수화 처리(탈수소화 처리) 또는 가산소화 처리를 수행하여도 좋다. 탈수화 처리(탈수소화 처리) 및 가산소화 처리는 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
다음에, 산화물 반도체막(106) 위에 게이트 절연막(108)을 형성한다(도 5(B) 참조). 여기서, 게이트 절연막(108)의 막 두께는 예를 들어, 1nm 이상 500nm 이하로 할 수 있다. 또한, 게이트 절연막(108)의 제작 방법에 대한 특별한 한정은 없지만, 예를 들어 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 제작할 수 있다.
게이트 절연막(108)의 재료로서는 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등을 사용할 수 있다. 게이트 절연막(108)은 산화물 반도체막(106)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히 게이트 절연막(108)은 막 내에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하고 예를 들어, 게이트 절연막(108)으로서 산화 실리콘막을 사용하는 경우에는 SiO2+α(다만 α＞0)로 하는 것이 바람직하다. 본 실시형태에서는 게이트 절연막(108)으로서 SiO2+α(다만, α＞0)인 산화 실리콘막을 사용한다. 이 산화 실리콘막을 게이트 절연막(108)으로서 사용함으로써 하지 절연막(104)과 마찬가지로 산화물 반도체막(106)으로 산소를 공급할 수 있고, 전기 특성을 양호하게 할 수 있다.
또한, 게이트 절연막(108)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(108)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 게이트 절연막(108) 위에 게이트 전극(이와 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 게이트 전극이 되는 도전막으로서는 예를 들어, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 또한, 게이트 전극에 사용하는 도전막은 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2, ITO라고 약기하는 경우가 있음), 인듐 아연 산화물(In2O3-ZnO), 또는 이들 금속 산화물 재료에 실리콘 또는 산화 실리콘을 함유시킨 것을 사용할 수 있다. 게이트 전극에 사용하는 도전막은 상기 재료를 사용하여 단층 구조로, 또는 적층 구조로 형성할 수 있다. 형성 방법도 특별히 한정되지 아니하며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등 각종 성막 방법을 사용할 수 있다.
다음에, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭함으로써 게이트 전극(110)을 형성한 후, 레지스트 마스크를 제거한다(도 5(C) 참조).
다음에, 게이트 전극(110)을 마스크로서 사용하여 산화물 반도체막(106)으로 도펀트(181)를 도입하여, 한 쌍의 저저항 영역으로서 기능하는 영역(106e) 및 영역(106f)을 형성한다(도 5(D) 참조). 또한, 이 단계에서 영역(106a)은 영역(106c) 및 영역(106e)이 되고, 영역(106b)은 영역(106d) 및 영역(106f)이 된다.
도펀트(181)는 산화물 반도체막(106)의 도전율을 변화시키는 불순물이다. 도펀트(181)로서는 제 15족 원소(대표적으로는 질소(N), 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 어느 하나 이상을 사용할 수 있다.
또한, 도펀트(181)는 주입법에 의하여 다른 막(예를 들어, 게이트 절연막(108))을 통과시켜 산화물 반도체막(106)으로 도입할 수도 있다. 도펀트(181)를 도입하는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트(181)의 단체 이온, 또는 도펀트(181)의 불화물 또는 염화물의 이온을 사용하면 바람직하다.
도펀트(181)의 도입 공정은 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 본 실시형태에서는 도펀트(181)로서 인을 사용하며 이온 주입법으로 인 이온을 주입한다. 또한, 도펀트(181)의 이온의 도즈량은 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
저저항 영역에 있어서의 도펀트(181)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
또한, 도펀트(181)를 도입할 때에 기판(102)을 가열하면서 수행하여도 좋다.
또한, 산화물 반도체막(106)으로 도펀트(181)를 도입하는 처리는, 여러 번 수행하여도 좋고, 복수 종류의 도펀트를 사용하여도 좋다.
또한, 도펀트(181)의 도입 처리 후에 가열 처리를 수행하여도 좋다. 가열 조건으로서 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하의 온도로 산소 분위기하에서 1시간 동안 수행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 에어)하에서 가열 처리를 수행하여도 좋다.
산화물 반도체막(106)을 결정성 산화물 반도체막, 또는 CAAC-OS막으로 한 경우, 도펀트(181)가 도입됨으로써 일부 비정질화하는 경우가 있다. 이 경우에는 도펀트(181)의 도입 후에 가열 처리를 수행함으로써 산화물 반도체막(106)의 결정성을 회복시킬 수 있다.
따라서, 산화물 반도체막(106)에 있어서 채널 형성 영역으로서 기능하는 영역(106c) 및 영역(106d)을 끼우며 저저항 영역으로서 기능하는 영역(106e) 및 영역(106f)이 제공된 산화물 반도체막(106)이 형성된다.
다음에, 게이트 절연막(108) 및 게이트 전극(110) 위에 절연막(114)을 형성한다(도 6(A) 참조).
절연막(114)은 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
또한, 절연막(114)을 형성한 후에 산화물 반도체막(106)에 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리는 실시형태 1에 기재된 바와 같이 수행할 수 있다.
다음에, 게이트 절연막(108) 및 절연막(114)에, 산화물 반도체막(106)(영역(106e) 또는 영역(106f))에 도달하는 개구부를 형성하고, 개구부에 소스 전극 및 드레인 전극(이와 같은 층으로 형성되는 배선을 포함함)에 사용하는 도전막을 형성한다. 소스 전극 및 드레인 전극에 사용하는 도전막으로서는 실시형태 1에 기재된 재료 등을 사용하여 같은 구성으로 하면 좋다.
다음에, 포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 소스 전극(112a) 및 드레인 전극(112b)을 형성한 후, 레지스트 마스크를 제거함으로써 트랜지스터(160)가 형성된다(도 6(B) 참조).
또한, 트랜지스터(160) 위에 추가적으로 평탄화 절연막을 제공하여도 좋다. 평탄화 절연막으로서는 아크릴계 수지, 폴리이미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층시켜도 좋다.
트랜지스터(160)는 산화물 반도체막(106)의 영역(106c) 및 영역(106e)으로 도입되는 실리콘 등의 불순물 농도가 저감되어 있다. 또한, 산화물 반도체막을 CAAC-OS막으로 하는 경우, 하지 절연막(104)과의 계면 근방까지 결정부를 형성할 수 있다. 이로써, 트랜지스터(160)를 안정된 전기 특성을 갖는 것으로 할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 명세서에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있고, 또 기록 횟수에 대한 제한도 없는 반도체 장치의 일례를 도면을 사용하여 설명한다.
도 7(A) 내지 도 7(C)는 반도체 장치의 구성의 일례를 도시한 것이다. 도 7(A)는 반도체 장치의 단면도를 도시한 것이고, 도 7(B)는 반도체 장치의 평면도를 도시한 것이고, 도 7(C)는 반도체 장치의 회로도를 도시한 것이다. 여기서, 도 7(A)는 도 7(B)를 C1-C2, 및 D1-D2에서 절단한 단면에 상당한다.
도 7(A) 및 도 7(B)에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(260)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(150)를 갖는다. 트랜지스터(150)에는 실시형태 1에 기재된 트랜지스터의 구조를 적용할 수 있지만, 트랜지스터(150)로서는 산화물 반도체막(106)과 접하여 소스 전극(112a) 및 드레인 전극(112b)이 제공된 예를 나타내었다. 또한, 본 실시형태에 기재되어 있지 않지만, 실시형태 2에서 사용한 트랜지스터를 적용할 수도 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 띠간격(band gap)을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(예를 들어, 단결정 실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘을 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간에 걸친 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, p채널형 트랜지스터를 사용할 수 있음은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 실시형태 1에 기재된 바와 같은 트랜지스터(150)에 사용한다는 점을 제외하고는, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성은 여기에 기재된 것에 한정되지 않는다.
도 7(A)에 도시된 트랜지스터(260)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(200)에 제공된 채널 형성 영역(216)과, 채널 형성 영역(216)을 끼우도록 제공된 불순물 영역(220)과, 불순물 영역(220)과 접하는 금속간 화합물 영역(224)과, 채널 형성 영역(216) 위에 제공된 게이트 절연막(208)과, 게이트 절연막(208) 위에 제공된 게이트 전극(210)을 갖는다. 또한, 도면에 소스 전극이나 드레인 전극을 명시적으로 도시하지 않은 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에서 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(200) 위에는 트랜지스터(260)를 둘러싸도록 소자 분리 절연막(206)이 제공되어 있고, 트랜지스터(260)를 덮도록 절연막(228) 및 절연막(230)이 제공되어 있다. 또한, 고집적화를 실현하기 위해서는 도 7(A)에 도시된 바와 같이, 트랜지스터(260)가 사이드 월 절연막을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(260)의 특성을 중요시하는 경우에는 게이트 전극(210) 측면에 사이드 월 절연막을 제공하여 불순물 농도가 다른 영역을 포함한 불순물 영역(220)을 제공하여도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(260)는 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다. 트랜지스터(260)를 덮도록 2개의 절연막을 형성한다. 트랜지스터(150) 및 용량 소자(264) 형성의 전처리로서 상기 2개의 절연막에 CMP 처리를 수행하여, 평탄화된 절연막(228), 절연막(230)을 형성하고, 동시에 게이트 전극(210)의 상면을 노출시킨다.
절연막(228)으로서는 대표적으로 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 또한, 절연막(230)으로서는 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 등의 실리콘을 포함한 무기 절연막을 사용할 수 있다. 절연막(228) 및 절연막(230)은 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 절연막(228)에는 폴리이미드계 수지, 아크릴계 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우에는 스핀 코트법, 인쇄법 등 습식법에 의하여 절연막(228)을 형성하여도 좋다.
또한, 본 실시형태에서는 절연막(228)으로서 질화 실리콘막을 사용하고, 절연막(230)으로서 산화 실리콘막을 사용한다.
연마 처리(예를 들어, CMP 처리)에 의하여 충분히 평탄화된 절연막(230) 위에 산화물 반도체막(106)을 형성한다. 또한, 절연막(230) 표면의 평균 면 거칠기는 0.15nm 이하인 것이 바람직하다.
도 7(A)에 도시된 트랜지스터(150)는 산화물 반도체가 채널 형성 영역에 사용된 트랜지스터이다. 여기서, 트랜지스터(150)에 포함되는 산화물 반도체막(106)은 고순도화된 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써, 오프 특성이 매우 우수한 트랜지스터(150)를 얻을 수 있다.
트랜지스터(150)는 오프 전류가 작으므로, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력이 충분히 저감될 수 있다.
트랜지스터(150) 위에는 절연막(184)이 단층 구조로, 또는 적층 구조로 제공되어 있다. 본 실시형태에서는 절연막(184)으로서 게이트 전극(110) 측부터 산화 실리콘막과 산화 알루미늄막이 적층된 것을 사용한다. 또한, 산화 알루미늄막을 고밀도(예를 들어, 막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(150)에 안정된 전기 특성을 부여할 수 있어 바람직하다.
또한, 절연막(114)을 개재(介在)하여 트랜지스터(150)의 소스 전극(112a)과 중첩되는 영역에는 도전막(182)이 제공되어 있고, 소스 전극(112a)과 절연막(114)과 도전막(182)에 의하여 용량 소자(264)가 구성된다. 즉, 트랜지스터(150)의 소스 전극(112a)은 용량 소자(264)의 한쪽 전극으로서 기능하고, 도전막(182)은 용량 소자(264)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는 용량 소자(264)가 제공되지 않은 구성으로 할 수도 있다. 또한, 용량 소자(264)는 별도로 트랜지스터(150) 상방에 제공하여도 좋다. 또한, 절연막(114)은 실시형태 1과 같은 구성으로 할 수 있다.
트랜지스터(150) 및 용량 소자(264) 위에는 절연막(184)이 제공되어 있다. 그리고, 절연막(184) 위에는 트랜지스터(150)와 다른 트랜지스터를 접속시키기 위한 배선(186)이 제공되어 있다. 도 7(A)에 도시되어 있지 않지만, 절연막(184), 절연막(114) 등에 형성된 개구에 전극이 형성되고, 배선(186)은 상기 전극을 통하여 드레인 전극(112b)에 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(150)의 산화물 반도체막(106)의 일부와 중첩되도록 제공되는 것이 바람직하다.
도 7(A) 및 도 7(B)에 있어서, 트랜지스터(260)와 트랜지스터(150)는 적어도 일부가 중첩되도록 제공되어 있고, 트랜지스터(260)의 소스 영역 또는 드레인 영역과 산화물 반도체막(106)의 일부가 중첩되도록 제공되어 있는 것이 바람직하다. 또한, 트랜지스터(150) 및 용량 소자(264)가 트랜지스터(260)의 적어도 일부와 중첩되도록 제공되어 있다. 예를 들어, 용량 소자(264)의 도전막(182)은 트랜지스터(260)의 게이트 전극(210)과 적어도 일부가 중첩하여 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
또한, 드레인 전극(112b)과 배선(186)은, 드레인 전극(112b)과 배선(186)을 직접 접촉시킴으로써 전기적으로 접속시켜도 좋고, 사이의 절연막에 전극을 제공하고 상기 전극을 통하여 전기적으로 접속시켜도 좋다. 또한, 사이에 개재하는 전극은 복수로 하여도 좋다.
다음에, 도 7(A) 및 도 7(B)에 대응하는 회로 구성의 일례를 도시한 도 7(C)를 참조한다.
도 7(C)에 있어서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(260)의 소스 전극 및 드레인 전극 중 다른 쪽은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(150)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(150)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(260)의 게이트 전극과 트랜지스터(150)의 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자(264)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(264)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 7(C)에 도시된 반도체 장치에서는 트랜지스터(260)의 게이트 전극의 전위가 유지될 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(150)가 온 상태가 되는 전위로 하여 트랜지스터(150)를 온 상태로 한다. 이것에 의하여, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극 및 용량 소자(264)에 주어진다. 즉, 트랜지스터(260)의 게이트 전극에는 소정의 전하가 주어진다(기록). 여기서는, 2개의 다른 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(150)가 오프 상태가 되는 전위로 하여 트랜지스터(150)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(150)의 오프 전류는 매우 작으므로, 트랜지스터(260)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 준 상태에서 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(260)의 게이트 전극에 유지된 전하량에 따라 제 2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극에 High 레벨 전하가 주어지는 경우의 겉보기 임계값 전압(Vth_H)은, 트랜지스터(260)의 게이트 전극에 Low 레벨 전하가 주어지는 경우의 겉보기 임계값 전압(Vth_L)보다 낮게 되기 때문이다. 여기서, 겉보기 임계값 전압이란, 트랜지스터(260)를 '온 상태'로 하는 데 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 사이의 전위 V0으로 함으로써, 트랜지스터(260)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 기록함에 있어서, High 레벨 전하가 주어지는 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(260)는 '온 상태'가 된다. Low 레벨 전하가 주어지는 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도 트랜지스터(260)는 '오프 상태'인 채이다. 따라서, 제 2 배선의 전위에 의하여, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같은 정보 판독을 수행하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(260)가 '오프 상태'가 되는 전위, 즉 Vth_H보다 작은 전위를 제 5 배선에 주면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(260)가 '온 상태'가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 주면 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체가 사용되어 있으며 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력이 충분히 저감될 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 장기간에 걸쳐 기억 내용이 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 추출할 필요가 없으므로 게이트 절연층 열화 등의 문제가 전혀 생기지 않는다. 즉, 개시된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록이 수행되기 때문에 고속 동작도 용이하게 실현할 수 있다.
또한, 트랜지스터(150)는 산화물 반도체막(106)의 영역(106a)으로 도입되는 실리콘 등의 불순물 농도가 저감되어 있다. 또한, 산화물 반도체막(106)을 CAAC-OS막으로 하는 경우, 절연막(230)과의 계면 근방까지 결정부를 형성할 수 있다. 이로써, 트랜지스터(150)를 안정된 전기 특성을 갖는 것으로 할 수 있다.
따라서, 미세화 및 고집적화를 실현하고, 또 높은 전기 특성이 부여된 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며, 기록 횟수에 대한 제한이 없는 반도체 장치의, 실시형태 3에 기재된 구성과 다른 구성에 대하여 도 8(A) 내지 도 9(B)를 사용하여 설명한다.
도 8(A)는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 8(B)는 반도체 장치의 일례를 도시한 개념도다. 이하에서는 우선, 도 8(A)에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 8(B)에 도시된 반도체 장치에 대하여 설명한다.
도 8(A)에 도시된 반도체 장치에서 비트선 BL과 트랜지스터(150)의 소스 전극 또는 드레인 전극은 전기적으로 접속되어 있고, 워드선 WL과 트랜지스터(150)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(150)의 소스 전극 또는 드레인 전극과 용량 소자(354)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(150)는 오프 전류가 매우 작다는 특징을 갖는다. 그러므로, 트랜지스터(150)를 오프 상태로 하여 용량 소자(354)의 제 1 단자의 전위(또는, 용량 소자(354)에 축적된 전하)를 매우 장시간에 걸쳐 유지할 수 있다.
다음에, 도 8(A)에 도시된 반도체 장치(메모리 셀(350))에서 정보의 기록 및 정보의 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(150)가 온 상태가 되는 전위로 하여 트랜지스터(150)를 온 상태로 한다. 이것에 의하여, 비트선 BL의 전위가 용량 소자(354)의 제 1 단자에 주어진다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(150)가 오프 상태가 되는 전위로 하여 트랜지스터(150)를 오프 상태로 함으로써, 용량 소자(354)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(150)의 오프 전류는 매우 작으므로 용량 소자(354)의 제 1 단자의 전위(또는, 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지될 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(150)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(354)가 도통되고, 비트선 BL과 용량 소자(354) 사이에서 전하가 재분배된다. 이 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(354)의 제 1 단자의 전위(또는, 용량 소자(354)에 축적된 전하)에 따라 다른 값을 취한다.
예를 들어, 용량 소자(354)의 제 1 단자의 전위를 V, 용량 소자(354)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀(350)이 용량 소자(354)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 두 가지 상태를 취한다고 하면, 전위 V1을 유지하는 경우의 비트선 BL의 전위(=(CB×VB0＋C×V1)／(CB＋C))는 전위 V0을 유지하는 경우의 비트선 BL의 전위(=(CB×VB0＋C×V0)／(CB＋C))보다 높게 되는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이와 같이, 도 8(A)에 도시된 반도체 장치에 있어서는 트랜지스터(150)의 오프 전류가 매우 작다는 특징 때문에, 용량 소자(354)에 축적된 전하는 장시간에 걸쳐 유지될 수 있다. 즉, 리프레시 동작을 수행할 필요가 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력이 충분히 저감될 수 있다. 또한, 전력이 공급되지 않는 경우에도, 장기간에 걸친 기억 내용의 유지가 가능하다.
다음에, 도 8(B)에 도시된 반도체 장치에 대하여 설명한다.
도 8(B)에 도시된 반도체 장치는 상부에 기억 회로로서 도 8(A)에 도시된 메모리 셀(350)을 복수로 갖는 메모리 셀 어레이(351a) 및 메모리 셀 어레이(351b)를 갖고, 하부에 메모리 셀 어레이(351a) 및 메모리 셀 어레이(351b)를 동작시키는 데 필요한 주변 회로(353)를 갖는다. 또한, 주변 회로(353)는 메모리 셀 어레이(351a) 및 메모리 셀 어레이(351b)와 전기적으로 접속되어 있다.
도 8(B)에 도시된 구성으로 함으로써 주변 회로(353)를 메모리 셀 어레이(351a) 및 메모리 셀 어레이(351b) 바로 아래에 제공할 수 있으므로, 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(353)에 제공되는 트랜지스터에는 트랜지스터(150)와는 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있으며, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
또한, 도 8(B)에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(메모리 셀 어레이(351a) 및 메모리 셀 어레이(351b))가 적층된 구성을 예시하였지만, 적층시키는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층시키는 구성이라도 좋다.
다음에, 도 8(A)에 도시된 메모리 셀(350)의 구체적인 구성에 대하여 도 9(A) 및 도 9(B)를 사용하여 설명한다.
도 9(A) 및 도 9(B)는 메모리 셀(350)의 구성의 일례이다. 도 9(A)는 메모리 셀(350)의 단면도를 도시한 것이고, 도 9(B)는 메모리 셀(350)의 평면도를 도시한 것이다. 여기서, 도 9(A)는 도 9(B)를 F1-F2, 및 G1-G2에서 절단한 단면에 상당한다.
도 9(A) 및 도 9(B)에 도시된 트랜지스터(150)는 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
트랜지스터(150)는 하지 절연막(274) 위에 형성되며 영역(106a) 및 영역(106b)을 포함한 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108)과 접하고 있으며 적어도 산화물 반도체막(106)과 중첩되는 영역에 제공된 게이트 전극(110)과, 산화물 반도체막(106)과 전기적으로 접속된 소스 전극(112a) 및 드레인 전극(112b)을 포함한다. 또한, 트랜지스터(150) 위에 절연막(114)이 형성되어 있다.
또한, 트랜지스터(150)는 산화물 반도체막(106)의 하지 절연막(274)과의 계면 근방으로 도입되는 실리콘 등 불순물이 억제되어 있다. 이 결과, 산화물 반도체막(106)에 있어서 하지 절연막(274)과의 계면에서 산화물 반도체막(106)을 향하여 실리콘 농도가 1.0at.% 이하, 더 바람직하게는 0.1at.% 이하로 분포하는 영역(106a)이 형성되어 있다.
또한, 절연막(114)을 개재하여 트랜지스터(150)의 소스 전극(112a)과 중첩되는 영역에는 도전층(262)이 제공되어 있고, 소스 전극(112a)과 절연막(114)과 도전층(262)에 의하여 용량 소자(354)가 구성된다. 즉, 트랜지스터(150)의 소스 전극(112a)은 용량 소자(354)의 한쪽 전극으로서 기능하고, 도전층(262)은 용량 소자(354)의 다른 쪽 전극으로서 기능한다.
트랜지스터(150) 및 용량 소자(354) 위에는 절연층(256)이 단층 구조로, 또는 적층 구조로 제공되어 있다. 그리고, 절연층(256) 위에는 메모리 셀을 인접하는 메모리 셀과 접속하기 위한 배선(272)이 제공되어 있다. 절연층(256) 및 절연막(114) 등에 형성된 개구를 통하여 배선(272)은 트랜지스터(150)의 드레인 전극(112b)과 전기적으로 접속되어 있다. 다만, 배선(272)과 드레인 전극(112b)을 직접 접속시켜도 좋다. 또한, 배선(272)은 도 8(A)에 도시된 회로도의 비트선 BL에 상당한다.
도 9(A) 및 도 9(B)에 있어서 트랜지스터(150)의 드레인 전극(112b)은 인접하는 메모리 셀에 포함된 트랜지스터의 소스 전극으로서도 기능할 수 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적 저감을 도모할 수 있으므로 고집적화를 도모할 수 있다.
상술한 바와 같이 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작으므로, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력이 충분히 저감될 수 있다.
상술한 바와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(달리 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(보다 광의적으로는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
*본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 10(A) 내지 도 13을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되어 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리는 응답이 느려, 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우에는 이하의 특징이 있다.
*일반적인 SRAM은 도 10(A)에 도시된 바와 같이, 1개의 메모리 셀이 6개의 트랜지스터(트랜지스터(801) 내지 트랜지스터(806))로 구성되어 있고, 이것을 X 디코더(807) 및 Y 디코더(808)로 구동시킨다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6개의 트랜지스터로 구성되어 있으므로, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때, SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 그러므로, SRAM은 비트당 단가가 각종 메모리 중에서 가장 비싸다.
한편, 도 10(B)에 도시된 바와 같이, DRAM은 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 이것을 X 디코더(813) 및 Y 디코더(814)로 구동시킨다. 1개의 셀이 1개의 트랜지스터와 1개의 용량을 갖는 구성으로 되어 있어 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하이다. 다만, DRAM은 항상 리프레시 동작할 필요가 있어 재기록을 수행하지 않는 동안에도 전력을 소비한다.
그러나, 상술한 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이며, 빈번한 리프레시 동작은 불필요하다. 따라서, 메모리 셀 면적이 축소되고, 또 소비 전력을 저감시킬 수 있다.
다음에, 휴대 기기의 블록도를 도시한 도 11을 참조한다. 도 11에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만, 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하고, 또 소비 전력이 충분히 저감될 수 있다.
다음에, 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 도 12를 참조한다. 도 12에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로(950)에는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터)와, 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되어 있지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고, 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에, 예를 들어, 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 기억 화상 데이터 A는 메모리(952)로부터 스위치(955)를 통하여 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 기억 화상 데이터 B가 전송되어 표시된다. 이 판독 동작은 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이, 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 수행함으로써, 디스플레이(957)의 표시를 수행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 하는 것에 한정되지 않고, 1개의 메모리를 분할시켜 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하고, 또 소비 전력이 충분히 저감될 수 있다.
다음에, 전자 서적의 블록도를 도시한 도 13을 참조한다. 도 13에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성되어 있다.
여기서는, 도 13의 메모리 회로(1007)에 상술한 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자 서적을 읽고 있을 때 특정의 개소에 마킹을 하고자 하는 경우에 사용하는 마킹 기능을 하이라이트 기능이라고 부르고, 표시의 색을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여 다른 개소와의 차이를 나타내는 것이다. 사용자가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기간에 걸쳐 저장하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이런 경우에도 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하고, 또 소비 전력이 충분히 저감될 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 휴대 기기에는 상술한 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하고, 또 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 산화물 반도체막에 실리콘(Si)을 의도적으로 첨가하고, 그 특성 평가를 수행하였다. 평가 방법의 상세한 사항은 이하와 같다.
우선, 산화물 반도체막은 스퍼터링 장치에서 형성하기로 하였다. 여기서, 스퍼터링 장치에 사용하는 금속 산화물 타깃에 Si를 의도적으로 첨가하였다. 금속 산화물 타깃으로서는 In-Ga-Zn계 산화물(이하, IGZO)에 SiO2가 첨가된 타깃을 제작하였다. 즉, In-Ga-Zn-Si계 산화물의 타깃이다.
본 실시예에서는 IGZO 타깃으로서, In:Ga:Zn=1:1:1[원자수비]의 조성을 갖는 타깃에 SiO2를 2wt.% 첨가한 타깃 A와, In:Ga:Zn=1:1:1[원자수비]의 조성을 갖는 타깃에 SiO2를 5wt.% 첨가한 타깃 B와, SiO2를 첨가하지 않은 타깃 C(In:Ga:Zn=1:1:1[원자수비])의 3개의 타깃을 사용하였다.
또한, 이하에서는 타깃 A를 사용하여 제작한 박막을 IGZO-SiOx(2wt.%), 타깃 B를 사용하여 제작한 박막을 IGZO-SiOx(5wt.%), 타깃 C를 사용하여 제작한 박막을 IGZO라고 기재하는 경우가 있다.
다음에, 상기 타깃 A, 타깃 B, 타깃 C를 사용하여 산화물 반도체 박막을 형성하고, 각종 평가를 수행하였다. 평가 기법으로서는 얻어진 박막의 시트 저항, 조성, 및 결정성에 대하여 각각 평가하였다.
(시트 저항 평가)
타깃 C를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=10sccm/5sccm(O2=33%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 1과, 타깃 C를 사용하여 스퍼터링법으로 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 2와, 타깃 A를 사용하여 스퍼터링법으로 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=10sccm/5sccm(O2=33%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 3과, 타깃 A를 사용하여 스퍼터링법으로 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 4와, 타깃 B를 사용하여 스퍼터링법으로 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=10sccm/5sccm(O2=33%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 5와, 타깃 B를 사용하여 스퍼터링법으로 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료6을 각각 제작하였다.
또한, 시료 1 내지 시료 6으로서 형성한 산화물 반도체막의 막 두께는 100nm로 하였다. 표 1은 제작한 시료의 조건 및 구조 등에 대하여 나타낸 것이다.
| 타깃 | 성막 조건 | 샘플 구조 | 가열 처리 | |
| 시료 1 | 타깃 C | Ar/O2=10sccm/5sccm(O2=33%) | 유리＼IGZO=100nm | 450℃ |
| 시료 2 | 타깃 C | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO=100nm | 450℃ |
| 시료 3 | 타깃 A | Ar/O2=10sccm/5sccm(O2=33%) | 유리＼IGZO-SiOx(2wt.%)=100nm | 450℃ |
| 시료 4 | 타깃 A | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(2wt.%)=100nm | 450℃ |
| 시료 5 | 타깃 B | Ar/O2=10sccm/5sccm(O2=33%) | 유리＼IGZO-SiOx(5wt.%)=100nm | 450℃ |
| 시료 6 | 타깃 B | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(5wt.%)=100nm | 450℃ |
다음에, 상기 시료 1 내지 시료 6의 시트 저항을 측정하였다. 또한, 시트 저항 평가에는 시트 저항 측정기를 사용하였다. 도 22는 시료 1 내지 시료 6의 시트 저항 측정의 결과를 나타낸 것이다. 또한, 도 22에 있어서 가로 축은 항목(제작한 박막), 세로 축은 시트 저항을 나타낸다.도 22를 보면 알 수 있듯이, IGZO 내에 Si가 첨가된 박막에서는 시트 저항이 상승되었다. 특히 시료 5에서는 측정 장치의 측정 상한(5×105Ω/cm2)을 넘어 측정하지 못하였다. 또한, 시료 6도 측정 장치의 측정 상한을 넘었지만, 측정 장치의 원리상 측정 상한 근방의 값이 산출되었다. 다만, 측정 장치 상한을 넘은 시료에 관해서는 측정이 정확하지 않았을 수도 있다.
(조성 평가)
타깃 A를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성한 시료 7과, 타깃 B를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성한 시료 8을 각각 제작하였다.
또한, 시료 7 및 시료 8로서 형성한 산화물 반도체막의 막 두께는 100nm로 하였다.
다음에, 상기 시료 7 및 시료 8의 조성을 분석하였다. 또한, 조성 분석에는 X선 광전자 분광법(XPS: X-Ray Photoelectron Spectroscopy)을 사용하였다. XPS는 시료 표면에 X선을 조사함으로써 생기는 광전자 에너지를 측정하고, 시료의 구성 원소와 그 전자 상태를 분석할 수 있는 측정 방법이다. 표 2는 시료 7 및 시료 8의 조건, 구조, 및 조성 분석의 결과를 나타낸 것이다.
표 2를 보면 알 수 있듯이, 타깃 A를 사용하여 제작한 시료 7은 In=18.0(at.%), Ga=15.3(at.%), Zn=4.6(at.%), O=61.0(at.%), Si=1.1(at.%)의 조성을 갖는다. 또한, 타깃 B를 사용하여 제작한 시료 8은 In=16.7(at.%), Ga=14.4(at.%), Zn=4.3(at.%), O=62.0(at.%), Si=2.6(at.%)의 조성을 갖는다.
(결정성 평가)
타깃 A를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성한 시료 9와, 타깃 A를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 10과, 타깃 A를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 650℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 650℃로 1시간 동안의 가열 처리를 수행한 시료 11과, 타깃 B를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성한 시료 12와, 타깃 B를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 450℃로 1시간 동안의 가열 처리를 수행한 시료 13과, 타깃 B를 사용하여 스퍼터링법으로, 전력=100W, 압력=0.4Pa, 기판 온도=200℃, Ar/O2=0sccm/15sccm(O2=100%)의 조건하에서 유리 기판 위에 산화물 반도체막을 형성하고, 그 후 질소 분위기 내에서 650℃로 1시간 동안의 가열 처리를 수행하고, 이어서 산소 분위기 내에서 650℃로 1시간 동안의 가열 처리를 수행한 시료 14를 각각 제작하였다.
또한, 시료 9 내지 시료 14로서 형성한 산화물 반도체막의 막 두께는 100nm로 하였다. 표 3은 제작한 시료의 조건 및 구조 등에 대하여 나타낸 것이다. 또한, 시료 9 내지 시료 11은 상기 시료 7과 같은 조성을 갖는 산화물 반도체막이고, 시료 12 내지 시료 14는 상기 시료 8과 같은 조성을 갖는 산화물 반도체막이다.
| 타깃 | 성막 조건 | 샘플 구조 | 가열 처리 | |
| 시료 9 | 타깃 A | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(2wt.%)=100nm | 없음 |
| 시료 10 | 타깃 A | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(2wt.%)=100nm | 450℃ |
| 시료 11 | 타깃 A | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(2wt.%)=100nm | 650℃ |
| 시료 12 | 타깃 B | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(5wt.%)=100nm | 없음 |
| 시료 13 | 타깃 B | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(5wt.%)=100nm | 450℃ |
| 시료 14 | 타깃 B | Ar/O2=0sccm/15sccm(O2=100%) | 유리＼IGZO-SiOx(5wt.%)=100nm | 650℃ |
다음에, 상기 시료 9 내지 시료 14의 결정성에 대하여 분석하였다. 또한, 결정성의 분석에는 X선 회절법(XRD: X-Ray Diffraction)을 사용하였다. XRD는 X선이 결정 격자에서 회절되는 현상이므로, 측정 시료의 결정성을 측정할 수 있다. 도 23(A)는 시료 9 내지 시료 11의 결정성 분석의 결과를 나타낸 것이고, 도 23(B)는 시료 12 내지 시료 14의 결정성 분석의 결과를 나타낸 것이다.도 23(A)를 보면 알 수 있듯이, 타깃 A를 사용하여 제작된 시료 9 내지 시료 11 가운데 가열 처리가 수행되지 않은 시료 9와, 450℃의 가열 처리가 수행된 시료 10에서는 명확한 결정성을 나타내는 회절 피크가 확인되지 않았다. 한편, 650℃의 가열 처리가 수행된 시료 11에서는 2θ=31° 부근에 결정화를 나타내는 회절 피크가 확인되었다.
또한, 도 23(B)를 보면 알 수 있듯이, 타깃 B를 사용하여 제작된 시료 12 내지 시료 14 가운데 가열 처리가 수행되지 않은 시료 12와, 450℃의 가열 처리가 수행된 시료 13과, 650℃의 가열 처리가 수행된 시료 14에서는 명확한 결정성을 나타내는 회절 피크가 확인되지 않았다.
이상의 결과를 보면 알 수 있듯이, 타깃 A를 사용하여 제작된 시료 9 내지 시료 11은 산화물 반도체막 내의 실리콘(Si) 농도가 1.1at.%이었고, 타깃 B를 사용하여 제작된 시료 12 내지 시료 14는 산화물 반도체막 내의 실리콘(Si) 농도가 2.6at.%이었다. 이로써, 산화물 반도체막 내에 Si 농도가 높은 것으로 인하여 결정화가 저해되는 것을 알았다.
(실시예 2)
상술한 실시형태에 있어서 산화물 반도체막 내로 하지 절연막의 구성 원소가 혼입되는 것은 산화물 반도체막을 형성할 때 일어나는 믹싱이 원인이라고 기재하였지만, 산화물 반도체막을 형성한 후에 기판에 가열 처리를 수행하는 것으로 인하여 하지 절연막의 구성 원소가 산화물 반도체막 내로 확산될 가능성도 생각된다. 그래서, 본 실시예에서는 하지 절연막의 구성 원소가 산화물 반도체막 내로 혼입되는 것이 열 확산에 기인하는지를 조사한 실험에 대하여 설명한다.
실험 내용으로서, 우선 기판 위에 하지 절연막 및 산화물 반도체막을 형성한 구조의 기판을 3개 준비한 후, 가열 처리를 수행하지 않은 기판을 시료 15, 450℃의 가열 처리를 수행한 기판을 시료 16, 650℃의 가열 처리를 수행한 기판을 시료 17로 하여, 각각 제작하였다. 그리고, 각 시료에 대하여 비행 시간형 이차 이온 질량 분석법(ToF-SIMS: Time-of-Flight Secondary Ion Mass Spectrometry)을 사용하여 산화물 반도체막 내의 하지 절연막과의 계면 근방에서의 실리콘 농도를 측정하였다.
우선, ToF-SIMS 측정에 사용한 시료 15 내지 시료 17의 구조를 나타낸 도 24를 참조한다.
도 24에 도시된 시료는 실리콘 기판(201) 위에 하지 절연막으로서 산화 실리콘막(202)을 형성하고, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 장치를 사용하여 표면의 평탄성을 높이고, IGZO막(204)을 형성하였다.
산화 실리콘막(202)은 스퍼터링 장치를 사용하여 형성하였다. 산화 실리콘막(202)의 성막 조건은 기판 온도: 100℃, 가스 유량: Ar/O2=25sccm/25sccm, 성막 전력: 1.5kW(RF 전원), 성막 압력: 0.4Pa, 막 두께: 300nm로 하였다. 또한, 스퍼터링 타깃으로서 산화 실리콘 타깃을 사용하였다. 또한, 산화 실리콘막(202)을 형성하기 전에 희석된 불산(diluted hydrofluoric acid)을 사용하여 실리콘 기판(201) 표면에 형성된 산화막을 제거하였다.
IGZO막(204)은 스퍼터링 장치를 사용하여 형성하였다. IGZO막(204)의 성막 조건은 기판 온도: 200℃, 가스 유량: Ar/O2=30sccm/15sccm, 성막 전력: 0.5kW(DC 전원), 성막 압력: 0.4Pa, 막 두께: 15nm로 하였다. 또한, 스퍼터링 타깃으로서 In:Ga:Zn=3:1:2[원자수비]의 산화물 타깃을 사용하였다.
가열 처리는 저항 발열체 등을 사용한 전기로에 기판을 도입하여 수행하였다. 가열 처리의 조건으로서, 시료 16은 가열 온도: 450℃, 가열 시간: 1시간으로 하고, 시료 17은 가열 온도: 650℃, 가열 시간: 1시간으로 하였다. 또한, 가열 분위기는 양쪽 샘플 모두 질소와 산소의 혼합 분위기로 하였다. 또한, 시료 15에는 가열 처리를 수행하지 않았다.
다음에, 시료 15 내지 시료 17에, 기판 표면 측(IGZO막(204) 측)으로부터 ToF-SIMS 측정을 수행하여 산화 실리콘막(202)과의 계면 근방에서의 IGZO막(204) 내의 실리콘 농도를 측정하였다. 도 25는 그 결과를 나타낸 것이다.
또한, 도 25에 있어서 가로 축은 깊이(nm), 세로 축은 실리콘(Si) 농도(atoms/cm3)를 나타낸다. 또한, 도 25에서 산화 실리콘막(202)을 SiOx로서 나타내고, IGZO막(204)을 IGZO로서 나타낸다.
도 25를 보면 알 수 있듯이, 가열 처리를 수행하지 않은 시료 15, 가열 처리를 수행한 시료 16 및 시료 17을 비교하면, 산화 실리콘막 계면 근방에서의 IGZO막 내의 실리콘 농도의 기울기(실리콘 농도의 구배라고 할 수도 있음)에 특이한 차이는 확인되지 않았다. 따라서, 하지 절연막의 구성 원소가 산화물 반도체막 내로 혼입되는 것은 열 확산에 기인하는 것이 아니라 믹싱으로 인한 것이라고 할 수 있다.
(실시예 3)
본 실시예에서는 믹싱으로 인하여 일어나는 산화물 반도체막 내로 하지 절연막의 구성 원소가 혼입되는 것을, 산화물 반도체막의 성막 전력을 낮게 하는 것에 의하여 억제할 수 있는지를 조사한 실험에 대하여 설명한다.
실험 내용으로서, 우선 기판 위에 하지 절연막을 형성하고, 하지 절연막 위에 산화물 반도체막을 네 가지 전력 조건(1kW, 5kW, 9kW, 및 1kW+5kW)으로 형성한 후에 각 기판에 가열 처리를 수행하여 네 가지 샘플을 제작하였다. 그리고, 각 샘플의 산화물 반도체막 내의 하지 절연막과의 계면 근방에서의 실리콘 농도를, ToF-SIMS법을 사용하여 측정하였다.
우선, ToF-SIMS 측정에 사용한 샘플의 구조를 도시한 도 26을 참조한다.
도 26에 도시된 샘플은 유리 기판(300) 위에 하지 절연막으로서 산화 질화 실리콘막(302)을 형성한 후에 IGZO막(304)을 형성하고, 마지막에 가열 처리를 수행한 것이다.
산화 질화 실리콘막(302)은 플라즈마 CVD 장치를 사용하여 형성하였다. 산화 질화 실리콘막(302)의 성막 조건은 기판 온도: 325℃, 가스 유량: SiH4/N2O/Ar=250sccm/2500sccm/2500sccm, 성막 전력: 5kW(주파수=2.45GHz 전원 4개 사용), 성막 압력: 30Pa, 막 두께: 100nm로 하였다. 또한, 산화 질화 실리콘막(302)을 형성하기 전에 유리 기판(300) 표면을 세정하여 파티클 등을 제거하였다.
IGZO막(304)은 스퍼터링 장치를 사용하여 형성하였다. IGZO막(304)의 성막 조건은 기판 온도: 170℃, 가스 유량: Ar/O2=100sccm/100sccm, 성막 압력: 0.6Pa, 막 두께: 35nm로 하고, 1kW, 5kW, 9kW, 및 1kW+5kW의 네 가지 조건(모두에 AC 전원을 사용)의 전력으로 형성하였다. 또한, 스퍼터링 타깃으로서 In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃을 사용하였다.
또한, 상기 성막 조건 '1kW+5kW'란, 첫 번째에 수행하는 5nm의 성막을 1kW의 전력으로 하고, 그 후의 30nm의 성막을 5kW의 전력으로 수행한 것을 의미한다. 또한, 이하에서는 산화물 반도체막을 9kW로 형성한 기판을 시료 18, 산화물 반도체막을 5kW로 형성한 기판을 시료 19, 산화물 반도체막을 1kW로 형성한 기판을 시료 20, 산화물 반도체막을 1kW+5kW로 형성한 기판을 시료 21로 한다.
또한, 가열 처리는 저항 발열체 등을 사용한 전기로에 기판을 도입하여 수행하였다. 처리 조건으로서 우선, 가열 온도: 450℃, 가열 분위기: N2의 조건으로 1시간 동안의 가열을 수행한 후, 가열 온도: 650℃, 가열 분위기 N2+O2의 조건으로 1시간 동안의 가열을 수행하였다.
다음에, 시료 18 내지 시료 21에, 기판 표면 측(IGZO막(304) 측)으로부터 ToF-SIMS 측정을 수행하여 산화 질화 실리콘막(302)과의 계면 근방에서의 IGZO막(304) 내의 실리콘 농도를 측정하였다. 도 27(A) 및 도 27(B)는 그 결과를 나타낸 것이다. 또한, 도 27(B)는 도 27(A)의 일부를 확대한 도면이다.
또한, 도 27(A) 및 도 27(B)에 있어서 가로 축은 깊이(nm), 세로 축은 실리콘(Si) 농도(atoms/cm3)를 나타낸다. 또한, 도 27(A) 및 도 27(B)에서 산화 질화 실리콘막(302)을 SiON으로서 나타내고, IGZO막(304)을 IGZO로서 나타낸다.
도 27(A) 및 도 27(B)를 보면 알 수 있듯이, 산화 질화 실리콘막과의 계면 근방에서의 IGZO막 내의 실리콘 농도는 성막 전력을 낮게 함에 따라 저하되는 경향이 확인되었다. 따라서, 산화물 반도체막의 성막 전력을 낮게 함으로써, 믹싱으로 인하여 일어나는 산화물 반도체막 내로 하지 절연막의 구성 원소가 혼입되는 것을 억제할 수 있음이 확인되었다. 또한, 상술한 실시예 2에서 나타낸 도 25와 본 실시예에서 나타낸 도 27(A) 및 도 27(B) 각각에 도시된 Si 검출 하한값은, 측정시에 사용된 표준 시료가 다르기 때문에 값이 1자릿수 정도 다르다.
또한, 시료 20과 시료 21의 실리콘 농도가 대략 일치되는 것에 의하여, 성막 초기 단계에서는 낮은 전력으로 산화물 반도체막을 형성하고, 그 후 성막 전력을 높여 산화물 반도체막을 형성하여도 믹싱으로 인하여 일어나는 산화물 반도체막 내로 하지 절연막의 구성 원소가 혼입되는 것을 억제할 수 있음이 확인되었다.
102: 기판
104: 하지 절연막
106: 산화물 반도체막
106a: 영역
106b: 영역
106c: 영역
106d: 영역
106e: 영역
106f: 영역
107: 절연막
108: 게이트 절연막
109: 도전막
110: 게이트 전극
112a: 소스 전극
112b: 드레인 전극
114: 절연막
150: 트랜지스터
160: 트랜지스터
181: 도펀트
182: 도전막
184: 절연막
186: 배선
200: 기판
201: 실리콘 기판
202: 산화 실리콘막
204: IGZO막
206: 소자 분리 절연막
208: 게이트 절연막
210: 게이트 전극
216: 채널 형성 영역
220: 불순물 영역
224: 금속간 화합물 영역
228: 절연막
230: 절연막
256: 절연층
260: 트랜지스터
262: 도전층
264: 용량 소자
272: 배선
274: 하지 절연막
300: 유리 기판
302: 산화 질화 실리콘막
304: IGZO막
350: 메모리 셀
351a: 메모리 셀 어레이
351b: 메모리 셀 어레이
353: 주변 회로
354: 용량 소자
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X 디코더
808: Y 디코더
811: 트랜지스터
812: 유지 용량
813: X 디코더
814: Y 디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
909: 인터페이스
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
104: 하지 절연막
106: 산화물 반도체막
106a: 영역
106b: 영역
106c: 영역
106d: 영역
106e: 영역
106f: 영역
107: 절연막
108: 게이트 절연막
109: 도전막
110: 게이트 전극
112a: 소스 전극
112b: 드레인 전극
114: 절연막
150: 트랜지스터
160: 트랜지스터
181: 도펀트
182: 도전막
184: 절연막
186: 배선
200: 기판
201: 실리콘 기판
202: 산화 실리콘막
204: IGZO막
206: 소자 분리 절연막
208: 게이트 절연막
210: 게이트 전극
216: 채널 형성 영역
220: 불순물 영역
224: 금속간 화합물 영역
228: 절연막
230: 절연막
256: 절연층
260: 트랜지스터
262: 도전층
264: 용량 소자
272: 배선
274: 하지 절연막
300: 유리 기판
302: 산화 질화 실리콘막
304: IGZO막
350: 메모리 셀
351a: 메모리 셀 어레이
351b: 메모리 셀 어레이
353: 주변 회로
354: 용량 소자
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X 디코더
808: Y 디코더
811: 트랜지스터
812: 유지 용량
813: X 디코더
814: Y 디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
909: 인터페이스
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러
Claims (16)
- 삭제
- 삭제
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- 반도체 장치 제조 방법으로서,
기판 위에 실리콘을 함유하는 절연막을 형성하는 단계;
상기 절연막 위에 산화물 반도체막을 형성하는 단계;
상기 산화물 반도체막 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계; 및
상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
상기 산화물 반도체막은,
제1 스퍼터링에 의해 형성되고 상기 절연막과 접촉하는 제1 영역; 및
제2 스퍼터링에 의해 형성되고 상기 제1 영역 위에 있는 제2 영역을 포함하고,
상기 제1 스퍼터링은 제1 조건하에서 In-Ga-Zn계 산화물을 함유하는 타겟을 사용하여 수행되고,
상기 제2 스퍼터링은 제2 조건하에서 상기 타겟을 사용하여 수행되고,
상기 산화물 반도체막의 성막 레이트(deposition rate)는 상기 제2 조건보다 상기 제1 조건에서 더 낮고,
상기 제1 영역에서의 실리콘 농도는 1.0 at.% 이하이고,
상기 산화물 반도체막은 적어도 상기 제1 영역에서 결정부를 포함하며,
상기 In-Ga-Zn계 산화물 내의 In, Ga 및 Zn의 원자수비는 a:b:c (a, b, c 각각은 양의 정수임)로 표기되고, b가 1일 때, a 및 c 각각은 1 이상인, 반도체 장치 제조 방법. - 제7항에 있어서, 상기 In, Ga 및 Zn의 원자수비에서, b가 1일 때, a 및 c 각각은 1을 초과하는, 반도체 장치 제조 방법.
- 제7항에 있어서, 스퍼터링을 위한 성막 전력은 상기 제2 조건보다 상기 제1 조건에서 더 낮은, 반도체 장치 제조 방법.
- 제7항에 있어서, 스퍼터링을 위한 성막 압력은 상기 제2 조건보다 상기 제1 조건에서 더 높은, 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 타겟과 상기 기판 사이의 거리는 상기 제2 조건보다 상기 제1 조건에서 더 큰, 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 형성하기 전에, 상기 산화물 반도체막 내에 한 쌍의 영역을 형성하기 위해 상기 게이트 전극을 마스크로 사용하여 상기 산화물 반도체막에 도펀트를 주입하는 단계를 더 포함하는, 반도체 장치 제조 방법.
- 제12항에 있어서, 상기 산화물 반도체막은,
상기 게이트 전극과 중첩하는 채널; 및
상기 채널을 사이에 끼우는 상기 한 쌍의 영역을 더 포함하고,
상기 채널과 상기 한 쌍의 영역 각각은 상기 제1 영역 및 상기 제2 영역을 포함하고,
상기 한 쌍의 영역은 상기 채널보다 높은 도전성을 가지며,
상기 한 쌍의 영역은 각각 상기 소스 전극 및 상기 드레인 전극에 전기적으로 접속하는, 반도체 장치 제조 방법. - 제7항에 있어서, 상기 제1 영역의 두께는 5nm 이하인, 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 결정부에서의 c축은 상기 절연막 표면의 법선 벡터에 평행한 방향으로 정렬되는, 반도체 장치 제조 방법.
- 제7항에 있어서, 상기 결정부는 또한 상기 제2 영역에 포함되는, 반도체 장치 제조 방법.
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