JP5935287B2 - 撮像装置および撮像表示システム - Google Patents

Description

本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。

従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。そのような光電変換素子を有する撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。

特開２０１１−１３５５６１号公報

上記のような撮像装置では一般に、複数の画素に対し信号電荷の読み出し駆動およびリセット駆動を行うことにより撮像データが得られるが、このリセット駆動に起因して出力信号ではノイズが生じ、撮像画像の画質が劣化するという問題がある。

本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、トランジスタのオン動作およびオフ動作を切り替えることにより、画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、トランジスタが半導体層を間にして第１および第２のゲート電極を有し、駆動部は、トランジスタの第１のゲート電極に第１の電圧、第２のゲート電極に第２の電圧をそれぞれ印加することによりオン動作およびオフ動作を切り替え、かつリセット駆動の際には、第１および第２の電圧のそれぞれにおいて、オン電圧からオフ電圧への切り替え時期が互いに異なるように設定するものである。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、撮像部の各画素において入射光に基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。駆動部が、読み出し駆動およびリセット駆動の際、トランジスタの第１のゲート電極に第１の電圧、第２のゲート電極に第２の電圧をそれぞれ印加し、かつリセット駆動の際に、第１および第２の電圧のそれぞれにおいて、オン電圧からオフ電圧への切り替え時期が互いに異なるように設定する。リセット駆動時のトランジスタのオン動作からオフ動作への切り替えに起因して生じる、いわゆるチャージインジェクションを低減することができる。

本開示の撮像装置および撮像表示システムによれば、撮像部の各画素が光電変換素子を含み、駆動部が、各画素からの信号電荷の読み出し駆動およびリセット駆動を行うことにより、入射光に基づく撮像画像を得ることができる。駆動部が、リセット駆動の際に、第１および第２の電圧のそれぞれにおいて、オン電圧からオフ電圧への切り替え時期が互いに異なるようにして、トランジスタのオン動作およびオフ動作を切り替えるようにしたので、この切り替えに起因して生じるチャージインジェクションを低減することができる。よって、撮像画像の高画質化を実現することが可能となる。

本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図３に示したトランジスタの概略構成を表す断面図である。 図１に示した行走査部の詳細構成例を表すブロック図である。 図１に示した列選択部の詳細構成例を表すブロック図である。 （Ａ）は露光期間の動作状態の一例を表す回路図、（Ｂ）は読み出し／第１リセット期間における動作状態の一例を表す回路図である。 ラテラル型構造のＰＩＮ型のフォトダイオードにおいて、（Ａ）は蓄積状態を、（Ｂ）は空乏状態をそれぞれ説明するための模式図である。 バーティカル型構造のＰＩＮ型のフォトダイオードの一例を表す断面模式図である。 信号電荷残留のメカニズムを説明するための特性図である。 読み出し／第１リセット期間後の経過時間とDecay電流との関係の一例を表す特性図である。 残留電荷量とDecay電流との関係について説明するための特性図である。 実施の形態に係る線順次撮像動作の概要を説明するためのタイミング図である。 １ライン分の撮像動作を説明するためのタイミング波形図である。 （Ａ），（Ｂ）は、第２リセット期間における動作状態の一例を表す回路図である。 ２回目のリセット動作により低減される残留電荷量について説明するための特性図である。 電荷分配現象（チャージインジェクション）について説明するための回路図である。 比較例に係る撮像動作を説明するためのタイミング波形図である。 チャージインジェクション低減の効果を説明するための概念図である。 変形例１に係る撮像動作を説明するためのタイミング波形図である。 図２０に示した撮像駆動を行うための行走査部の詳細構成を表すブロック図である。 変形例２に係る撮像動作を説明するためのタイミング波形図である。 図２２に示した撮像駆動を行うためのバッファ回路の等価回路図である。 変形例３に係る撮像動作を説明するためのタイミング波形図である。 変形例４に係る撮像動作を説明するためのタイミング波形図である。 図２５に示した撮像駆動を行うための行走査部の詳細構成を表すブロック図である。 変形例５に係るトランジスタの概略構成を表す断面図である。 変形例６に係る画素等の構成を表す回路図である。 変形例７に係る画素等の構成を表す回路図である。 図２８に示した２つのトランジスタの概略構成を表す断面図である。 変形例８に係る画素等の構成を表す回路図である。 変形例９に係る画素等の構成を表す回路図である。 アクティブ型の画素回路における線順次撮像動作の一例を表すタイミング図である。 （Ａ）は変形例１０に係る撮像部の概略構成、（Ｂ）は変形例１１に係る撮像部の概略構成をそれぞれ表す模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（２つのゲート電圧パルスにおいて、一方をオン電位、他方をオフ電位としてリセット駆動を行う撮像装置の例）
２．変形例１（一方の電圧パルスの切り換えタイミングを早めた例）
３．変形例２（一方の電圧パルスの振幅（オン電位値）を相対的に小さくした例）
４．変形例３（一方の電圧パルスの切り換えタイミングを早め、かつ振幅を相対的に小さくした例）
５．変形例４（１回目のリセット駆動の際に切り換えタイミングを早めた例）
６．変形例５（一方のゲート電極をＬＤＤ層にオーバーラップさせた例）
７．変形例６（パッシブ型の画素回路の他の例）
８．変形例７（パッシブ型の画素回路の他の例）
９．変形例８，９（アクティブ型の画素回路の例）
１０．変形例１０，１１（放射線に基づいて撮像を行う撮像部の例）
１２．適用例（撮像表示システムへの適用例）

＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応する。

（撮像部１１）
撮像部１１は、入射光（撮像光）に応じて電気信号を発生させるものである。この撮像部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

図２は、この撮像部１１の概略構成例である。撮像部１１は、画素２０毎に光電変換素子２１が配置された光電変換層１１１を有している。光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。

図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌread（詳細には後述する２つの読み出し制御線Ｌread１，Ｌread２）と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。

本実施の形態では、このトランジスタ２２が、半導体層（後述の半導体層２２６）を挟んで２つのゲート（後述の第１ゲート電極２２０Ａ，第２ゲート電極２２０Ｂ）を備えた、いわゆるデュアルゲート型構造を有している。

図４は、トランジスタ２２の断面構造を表したものである。トランジスタ２２は、基板１１０上に、第１ゲート電極２２０Ａと、この第１ゲート電極２２０Ａを覆うように形成された第１ゲート絶縁膜２２９を有している。第１ゲート絶縁膜２２９上には、チャネル層（活性層）２２６ａ，ＬＤＤ(Lightly Doped Drain)層２２６ｂおよびＮ⁺層２２６ｃを含む半導体層２２６が設けられている。この半導体層２２６を覆って、第２ゲート絶縁膜２３０が形成され、第２ゲート絶縁膜２３０上の第１ゲート電極２２０Ａに対向する領域に、第２ゲート電極２２０Ｂが配設されている。第２ゲート電極２２０Ｂ上には、コンタクトホールＨ１を有する第１層間絶縁膜２３１が形成されており、このコンタクトホールＨ１を埋め込むようにソース・ドレイン電極２２８が形成されている。これらの第１層間絶縁膜２３１およびソース・ドレイン電極２２８上には、第２層間絶縁膜２３２が設けられている。

第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂはそれぞれ、例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等のいずれかよりなる単層膜またはそれらの積層膜よりなる。これらの第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂは、上述のように第１ゲート絶縁膜２２９、半導体層２２６および第２ゲート絶縁膜２３０を挟み込むようにして、互いに対向して設けられている。

第１ゲート絶縁膜２２９および第２ゲート絶縁膜２３０は、例えば酸化シリコン（ＳｉＯ₂）膜または酸窒化シリコン（ＳｉＯＮ）膜等の単層膜であるか、あるいはこのようなシリコン化合物膜と、窒化シリコン（ＳｉＮ_X）膜とを有する積層膜である。例えば、第１ゲート絶縁膜２２９は、基板１１０側から順に窒化シリコン膜２２９Ａおよび酸化シリコン膜２２９Ｂを積層したものであり、第２ゲート絶縁膜２３０は、基板１１０側から順に、酸化シリコン膜２３０Ａ、窒化シリコン膜２３０Ｂおよび酸化シリコン膜２３０Ｃを積層したものである。

半導体層２２６は、例えば非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成されていてもよい。この半導体層２２６では、チャネル層２２６ａとＮ⁺層２２６ｃとの間に、リーク電流を低減する目的でＬＤＤ層２２６ｂが形成されている。ソース・ドレイン電極２２８は、ソースまたはドレインとして機能し、例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等からなる単層膜またはこれらの積層膜からなる。

第１層間絶縁膜２３１および第２層間絶縁膜２３２は、例えば酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜のうちの単層膜またはこれらの積層膜により構成されている。例えば、第１層間絶縁膜２３１は、基板１１０側から順に酸化シリコン膜２３１ａおよび窒化シリコン膜２３１ｂを積層したものであり、第２層間絶縁膜２３２は、酸化シリコン膜からなる。

本実施の形態では、画素２０の回路構成において、トランジスタ２２の一方のゲート（例えば第１ゲート電極２２０Ａ）が読み出し制御線Ｌread１に接続され、他方のゲート（例えば第２ゲート電極２２０Ｂ）が読み出し制御線Ｌread２に接続されている。トランジスタ２２のソース（ソース・ドレイン電極２２８）は、例えば信号線Ｌsigに接続されており、ドレイン（ソース・ドレイン電極２２８）は、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。

（行走査部１３）
行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。

図５は、行走査部１３のブロック構成例である。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路１３０を有している。尚、ここでは、図中に示した４つの単位回路１３０に接続された８組の読み出し制御線Ｌread（計１６本の読み出し制御線Ｌread1，Ｌread2）を示している。但し、読み出し制御線Ｌread(n)a，Ｌread(n)bが（ｎ＝１〜８）、上記２つの読み出し制御線Ｌread１，２に相当する。

各単位回路１３０は、複数（ここでは２つ）のシフトレジスタ回路１３１，１３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）１３３Ａ〜１３３Ｄと、２つのＯＲ回路（論理和回路）１３４Ａ，１３４Ｂと、４つのバッファ回路１３５Ａ〜１３５Ｄとを有している。

シフトレジスタ回路１３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路１３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路１３１，１３２は、後述するリセット駆動の実効回数（例えば２回）に対応して設けられたものである（実行回数に対応して２列設けられている）。即ち、例えば、シフトレジスタ回路１３１は、１回目のリセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路１３２は、２回目のリセット駆動用のパルス信号を生成する役割を担っている。

ＡＮＤ回路１３３Ａ〜１３３Ｄにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路１３３Ａでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路１３３Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３３Ｃでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路１３３Ｄでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。

ＯＲ回路１３４Ａは、ＡＮＤ回路１３３Ａからの出力信号とＡＮＤ回路１３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路１３４Ｂは、ＡＮＤ回路１３３Ｃからの出力信号とＡＮＤ回路１３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路１３３Ａ〜１３３ＤとＯＲ回路１３４Ａ，１３４Ｂとによって、シフトレジスタ回路１３１，１３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回のリセット駆動の際の駆動タイミング等が規定される。

バッファ回路１３５Ａ，１３５Ｂは、ＯＲ回路１３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路である。これらのバッファ回路１３５Ａ，１３５Ｃによるバッファ後のパルス信号（行走査信号）は、一方の読み出し制御線Ｌread(n)aを介して撮像部１１内の各画素２０へ出力されるようになっている。バッファ回路１３５Ｃ，１３５Ｄは、ＯＲ回路１３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路１３５Ｂ，１３５Ｄによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌread(n)bを介して撮像部１１内の各画素２０へ出力されるようになっている。

（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。

各列選択部１７は、例えば図３および図６に示したように、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。

Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。

マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。

Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。

（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。

（システム制御部１６）
システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得されるようになっている。

［撮像装置１の作用・効果］
本実施の形態の撮像装置１では、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。このとき、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。このトランジスタ２２へ供給される入力電圧Ｖin（蓄積ノードＮに蓄積された信号電荷）は、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、画素２０から信号線Ｌsigへ読み出される。

読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。以下、このような撮像駆動動作について詳細に説明する。

（露光期間，読み出し期間における動作）
図７（Ａ），（Ｂ）は、露光期間および読み出し期間における画素２０および列選択部１７内のチャージアンプ回路の動作例を表したものである。尚、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。

まず、図７（Ａ）に示したように、露光期間Ｔexでは、トランジスタ２２はオフ状態となっている。この状態では、画素２０内の光電変換素子２１へ入射した撮像光Ｌinに基づく信号電荷は、蓄積ノードＮに蓄積され、信号線Ｌsig側へは出力されない（読み出されない）。一方、チャージアンプ回路では、後述するアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。

続いて、この露光期間Ｔex後には、画素２０から信号電荷を読み出す動作（読み出し動作）と共に、画素２０内に蓄積された信号電荷をリセット（排出）するため動作（リセット動作，画素リセット動作）がなされる。本実施の形態では、画素２０がパッシブ型の画素回路を有することから、上記読み出し動作に伴ってリセット動作が行われる。尚、このリセット動作が、後述する複数回のリセット動作のうちの１回目のリセット動作（第１のリセット動作）に対応する。従って、以下では、この読み出し期間を、「読み出し／第１リセット期間Ｔｒ１」あるいは単に「期間Ｔｒ１」と称して説明を行う。

具体的には、読み出し／第１リセット期間Ｔｒ１では、図７（Ｂ）に示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。一方、チャージアンプ回路では、スイッチＳＷ１がオフ状態となっている（チャージアンプ回路が読み出し動作状態となっている）。詳細には、トランジスタ２２がオン状態とされる直前に、チャージアンプ回路においてスイッチＳＷ１がオフ状態とされる。従って、チャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。尚、容量素子Ｃ１に蓄積された電荷は、後述するアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）。

この読み出し／第１リセット期間Ｔｒ１では、上記のような読み出し動作に伴って、以下のようなリセット動作（１回目のリセット動作）が行われる。即ち、図中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）における仮想短絡（イマジナリー・ショート）現象を利用して、１回目のリセット動作がなされる。詳細には、仮想短絡現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなることから、蓄積ノードＮもリセット電圧Ｖrstとなる。このように、パッシブ型の画素回路を用いた本実施の形態では、読み出し／第１リセット期間Ｔｒ１において、上記した読み出し動作に伴って、蓄積ノードＮが所定のリセット電圧Ｖrstにリセットされる。

（読み出し／リセット後の信号電荷の残存）
上述のように、読み出し／第１リセット期間Ｔｒ１では、読み出し動作に伴ってリセット動作がなされるが、この期間Ｔｒ１後であっても、それ以前に蓄積されていた信号電荷の一部が画素２０内に（残留）する場合がある。信号電荷の一部が画素２０内に残ると、次の読み出し動作時（次のフレーム期間での撮像時）においてその残留電荷に起因した残像が発生し、撮像画質が劣化してしまう。以下、図８〜図１２を参照して、このような信号電荷の残存について、詳細に説明する。

ここで、光電変換素子２１がＰＩＮ型のフォトダイオード（薄膜フォトダイオード）である場合、具体的には以下の２つの構造のものに大別される。即ち、図８（Ａ），（Ｂ）に示したような、いわゆるラテラル型（横型）構造のものと、図９に示したような、いわゆるバーティカル型（縦型）構造のものである。

ラテラル型構造の場合、光電変換素子２１は横方向（積層面内方向）に沿って、ｐ型半導体層２１Ｐ、真性半導体層（ｉ層）２１Ｉおよびｎ型半導体層２１Ｎを、この順に有している。また、真性半導体層２１Ｉ付近でゲート絶縁膜（図示せず）を介して対向配置された、ゲート電極２１Ｇを有している。一方、バーティカル型構造の場合には、光電変換素子２１は縦方向（積層方向）に沿って、例えば、下部電極２１１ａ、ｐ型半導体層２１Ｐ、真性半導体層２１Ｉ、ｎ型半導体層２１Ｎおよび上部電極２１１ｂを、この順に有している。尚、以下では、光電変換素子２１が、上記２つの構造のうち、ラテラル型構造のＰＩＮ型のフォトダイオードである場合を想定して説明を行う。

（信号電荷残存のメカニズム）
上記のような信号電荷の残存が発生する理由の一つとして、外光（特に、強外光）の影響を受けて画素２０内の電荷が飽和してしまうことが考えられる。光電変換素子２１では、ゲート電極２１Ｇに印加されるゲート電圧により、真性半導体層２１Ｉが、蓄積状態（飽和状態）、空乏状態、反転状態のいずれかの状態となる。ところが、薄膜フォトダイオードでは、その蓄積状態もしくは反転状態においてゲート電極２１Ｇ側の界面に電荷が誘起された状態（図８（Ａ））から、空乏状態（図８（Ｂ））に遷移するには、数百μｓオーダーの時間が必要である。通常、ＰＩＮ型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてＶｎｐ＜０Ｖの状態になると、蓄積状態に遷移する。尚、Ｖｎｐは、ｐ型半導体層２１Ｐ側から見たｎ型半導体層２１Ｎの電位である。

このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作（１回目のリセット動作）が行われてＶｎｐ＞０Ｖの状態に戻っても、数百μｓの間は蓄積状態から空乏状態に遷移しない。ここで、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極２１Ｇ側の界面に誘起された電荷の影響により、ＰＩＮ型のフォトダイオードにおける容量特性が異なることが知られている。具体的には、図８（Ａ），（Ｂ）に示したように、ゲート電極２１Ｇとｐ型半導体層２１Ｐと間に形成される寄生容量Ｃｇｐは、蓄積状態では大きく、空乏状態では小さくなる。また、このような寄生容量Ｃｇｐの変化は、光電変換素子２１の光電変換材料あるいはトランジスタ２２に使用される半導体材料等に依存する。

ここで、蓄積ノードＮに接続されているＰＩＮ型のフォトダイオード（光電変換素子２１）では、その寄生容量Ｃｇｐが空乏状態，蓄積状態および反転状態の状態毎に異なる場合、上記のような状態遷移により、画素２０内における全体のカップリング量（寄生容量の大きさ）が変化する。このため、読み出し／第１リセット期間Ｔｒ１後においても、その期間Ｔｒ１の直前まで入射していた光の情報（電荷）が、蓄積ノードＮに残ってしまう。このようなメカニズムにより、強外光が照射されて画素２０内の電荷が飽和してしまう場合、リセット動作を伴う読み出し／第１リセット期間Ｔｒ１後においても、その直前まで蓄積されていた信号電荷の一部が、画素２０内に残存してしまうのである。このような強外光に起因する信号電荷の残存は、図７（Ａ），（Ｂ）に示したような真性半導体層２１Ｉの下にゲート電極が配置された構造を有するダイオードにおいて生じるものである。但し、ゲート電極のない構造のものであっても、ラテラル型，バーティカル型を問わず、強い光が照射されることによって電荷が飽和状態に達した場合には、信号電荷の残留が発生する。厳密には、電荷が飽和状態に達していなくとも強い光が入射することで、発生したキャリアがトラップ準位に捕獲され、放出されるまでに時間がかかる。

あるいは、上記のような場合（強外光の影響により電荷が飽和してしまう場合）に限らず、以下に説明するような理由から信号電荷が残存する場合もある。即ち、Decay電流が光電変換素子２１（ＰＩＮ型のフォトダイオード）から生ずることによっても、残留電荷が発生する。

図１０（Ａ），（Ｂ）はそれぞれ、前述したＰＩＮ型のフォトダイオードにおける、エネルギーバンド構造（各層の位置とエネルギー準位との関係）を表したものである。これらの図から分かるように、真性半導体層２１Ｉには多数の欠陥準位Ｅｄが存在している。そして、図１０（Ａ）に示したように、読み出し／第１リセット期間Ｔｒ１の直後においては、これらの欠陥準位Ｅｄに電荷ｅが捕獲（トラップ）された状態となっている。ところが、例えば図１０（Ｂ）に示したように、読み出し／第１リセット期間Ｔｒ１からある程度の時間が経過すると、欠陥順位Ｅｄにトラップされている電荷ｅが、真性半導体層２１Ｉからフォトダイオード（光電変換素子２１）の外部へ放出される（図中の破線の矢印参照）。これにより、上記したDecay電流（電流Ｉdecay）が光電変換素子２１から発生する。

ここで、図１１（Ａ），（Ｂ）に、読み出し／第１リセット期間Ｔｒ１後の経過時間ｔと電流Ｉdecayとの関係の一例を示す。図１１（Ａ）では、縦軸および横軸とも対数（log）スケールで示し、図１１（Ｂ）では、縦軸を対数スケール、横軸を線形（リニア）スケールでそれぞれ示している。各図において破線で囲った部分（Ｇ１）が相対応する部分である。これらの図から分かるように、電流Ｉdecayは、読み出し／第１リセット期間Ｔｒ１の終了時（ｔ＝０）から時間の経過と共に相乗的に減少していく傾向にある（Ｉdecay＝（Ｉ₀／ｔ），Ｉ₀：定数値）。また、このときに発生する残留電荷（ｑ１とする）は、例えば図１２に示したように、電流Ｉdecay＝（Ｉ₀／ｔ）を経過時間ｔで積分することにより求められることが分かる。このような光電変換素子２１から発生するdecay電流によっても、画素２０内に残留電荷が発生する。

以上のような理由（強外光照射，Decay電流の発生）により、リセット動作を伴う読み出し／第１リセット期間Ｔｒ１後においても、画素２０内に残留電荷ｑ１が発生してしまうのである。

（複数回のリセット動作）
そこで本実施の形態では、複数回（ここでは、上記読み出し／第１リセット期間Ｔｒ１におけるリセット動作を含む計２回）のリセット動作が行われる。また、読み出し駆動およびリセット駆動は、後述するように線順次でなされ、詳細には読み出し駆動および複数回のリセット駆動が単一の線順次駆動によってなされる。これにより、上記残留電荷を低減し、この残留電荷に起因して生じる残像を抑えるようにしている。以下、この複数回のリセット動作について詳細に説明する。

具体的には、図１３に示したように、１垂直期間（１フレーム期間）ΔＴｖにおいて、露光期間Ｔex後、読み出し／第１リセット期間Ｔｒ１において読み出し動作および１回目のリセット動作がなされた後、所定の時間間隔後の第２リセット期間Ｔｒ２において２回目のリセット動作（第２リセット動作）がなされる。また、これらのうち、期間Ｔｒ１，Ｔｒ２における読み出し動作およびリセット動作はそれぞれ線順次に行われる（システム制御部１６の制御に基づいて、各画素２０では、線順次読み出し駆動および線順次リセット駆動がなされる）。

図１４（Ａ）は、読み出し制御線Ｌread１の電位Ｖread１のタイミング波形を、図１４（Ｂ）は、読み出し制御線Ｌread２の電位Ｖread２のタイミング波形を、図１４（Ｃ）は、チャージアンプ１７２からの出力電圧Ｖcaのタイミング波形を、図１４（Ｄ）は信号線Ｌsigの電位Ｖsigのタイミング波形を、図１４（Ｅ）は蓄積ノードＮの電位Ｖｎのタイミング波形を、それぞれ表したものである。尚、これらの各タイミング波形は、１フレーム期間ΔＴｖを含む前後の期間についてのものである。

本実施の形態では、上述のようにトランジスタ２２が２つのゲート（第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂ）を有している。このようなトランジスタ２２のオン動作およびオフ動作の切り替えの際には、これら２つの第１ゲート電極２２０Ａおよび第２ゲート電極２２０Ｂのそれぞれに、略同期して電圧パルス（例えば、矩形波信号）が印加される。具体的には、第１ゲート電極２２０Ａには、読み出し制御線Ｌread１を介して電位Ｖread１が印加され、第２ゲート電極２２０Ｂには、読み出し制御線Ｌread２を介して電位Ｖread２が印加される。尚、ここでは、読み出し制御線Ｌread１，Ｌread２のそれぞれにおいて共通の２値の電位（オン電位Ｖonおよびオフ電位Ｖoff）を印加可能となっていればよい。以下、このようなトランジスタ２２を利用した複数回のリセット動作を行う撮像駆動動作について説明する。

１フレーム期間ΔＴｖでは、まず露光期間Ｔex（タイミングｔ１１〜ｔ１２）において、前述（図７（Ａ））のようにして露光動作がなされ、各画素２０内の光電変換素子２１では、入射した撮像光Ｌinが信号電荷に変換（光電変換）される。そして、この信号電荷が画素２０内の蓄積ノードＮに蓄積されることにより、蓄積ノードＮの電位Ｖｎが徐々に変化する（図１４（Ｅ）中のＰ３１）。ここでは、光電変換素子２１のカソード側が蓄積ノードＮに接続されているため、露光期間Ｔexでは、電位Ｖｎがリセット電圧Ｖrst側から０Ｖへ向けて徐々に低下する。

次いで、読み出し／第１リセット期間Ｔｒ１（タイミングｔ１３〜ｔ１４）では、前述のように、読み出し動作と共に１回目のリセット動作が行われる。この際、本実施の形態では、読み出し制御線Ｌread１，Ｌread２に対し、電位Ｖread１，Ｖread２として同一のオン電位Ｖonが印加される。また、電位Ｖread１，Ｖread２において、オフ電位Ｖoffからオン電位Ｖonへの切り替えタイミング（タイミングｔ１３）と、およびオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミング（タイミングｔ１４）とがいずれも等しくなっている。尚、オン電位Ｖonは、トランジスタ２２をオフ状態からオン状態に切り替え可能な電位（電圧パルスにおけるhigh側の電位（例えば正電位））である。オフ電位Ｖoffは、トランジスタ２２をオン状態からオフ状態に切り替え可能な電位（電圧パルスにおけるlow側の電位（例えば負電位））である。尚、タイミングｔ１３の直前のタイミングｔ１３’に（トランジスタ２２がオン状態とされる直前に）、チャージアンプ回路のスイッチＳＷ１はオフ状態とされる。また、その後のタイミングｔ１５において、チャージアンプ回路におけるスイッチＳＷ１がオン状態となることにより、このチャージアンプ回路内の容量素子Ｃ１に蓄積された電荷がリセットされる（アンプリセット動作が行われる）。

この読み出し／第１リセット期間Ｔｒ１後には、上述したような理由から、残留電荷ｑ１が発生し、蓄積ノードＮの電位Ｖｎが徐々に低下する（図１４（Ｅ）中のＰ３２）。そこで、読み出し／第１リセット期間Ｔｒ１後、所定の時間間隔をおいて続く第２リセット期間Ｔｒ２（タイミングｔ１６〜ｔ１７）において、以下に説明する２回目のリセット動作が行われる。

（２回目のリセット動作）
第２リセット期間Ｔｒ２では、具体的には、例えば図１５（Ａ）に示した第１の動作例のようにして、２回目のリセット動作が行われる。即ち、画素２０内のトランジスタ２２がオン状態になると共に、チャージアンプ回路におけるスイッチＳＷ１もオン状態となっている。これにより、チャージアンプ１７２を用いたボルテージフォロワ回路が形成されている。このため、チャージアンプ１７２では、その帰還特性（フィードバック特性）により、負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このように第１の動作例では、チャージアンプ１７２における帰還特性を利用して、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに変位する（２回目のリセット動作がなされる）。

あるいは、図１５（Ｂ）に示した第２の動作例のように、２回目のリセット動作が行われてもよい。即ち、前述した１回目のリセット動作と同様、チャージアンプ回路における仮想短絡現象を利用して、２回目のリセット動作がなされてもよい（図中のＰ４２）。この仮想短絡現象によっても、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに変位する。但し、この例では、読み出し／第１リセット期間Ｔｒ１のときと同様に、画素２０内のトランジスタ２２がオン状態であると共にチャージアンプ回路におけるスイッチＳＷ１がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印Ｐ４１で示したように、この第２の動作例では、蓄積ノードＮに残存している電荷をチャージアンプ回路によって読み出すことも可能である。

このようにして本実施の形態では、画素２０内の蓄積電荷のリセット動作が、１フレーム期間内において間欠的に繰り返し行われる（リセット動作が複数回行われる）。具体的には、ここでは１回目のリセット動作（読み出し／第１リセット期間Ｔｒ１）と２回目のリセット動作（第２リセット期間Ｔｒ２）とが、所定の時間間隔をおいて行われる。これにより、１回目のリセット動作後における画素２０内の残留電荷ｑ１（信号電荷の残存量）が低減される。

具体的には、１回目のリセット動作の終了時（Ｔｒ１の終了時）から２回目のリセット動作の終了時（Ｔｒ２の終了時）までの時間をΔｔ１２とすると、残留電荷ｑ１のうちの低減される電荷量は、例えば図１６に示したようになる。即ち、例えば図１２において説明した残留電荷ｑ１のうち、時間Δｔ１２の開始時ｔ１（＝０）から終了時ｔ２までの時間積分値に対応する電荷ｑ１２を、この２回目のリセット動作によって排出する（低減する）ことができる。尚、（ｑ１−ｑ１２）＝ｑ２３により算出される電荷ｑ２３が、２回目のリセット動作後に残存する電荷量に相当するため、上記した時間Δｔ１２はできるだけ長くなるように設定するのが望ましい。

このようにして、複数回のリセット動作により、１回目のリセット動作後における残留電荷ｑ１が低減され、次の読み出し動作時（次のフレーム期間での撮像時）において、この残留電荷に起因した残像の発生を抑えることができる。

尚、上述したような複数回のリセット動作は、例えば線順次駆動における１水平期間（１水平走査期間：一例として３２μｓ程度）を超える期間に亘って間欠的に行われることが望ましい。これは、以下の理由によるものである。即ち、前述したように、ＰＩＮ型のフォトダイオードにおける状態遷移には、数百μｓ程度の時間がかかる。このことから、例えば１００μｓ程度の時間、リセット電圧Ｖrstを連続的または間欠的に蓄積ノードＮに与えることで、残留電荷の発生を低減することができる。実際、リセット電圧Ｖrstを与える期間が１水平期間（例えば３２μｓ程度）を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。

（チャージインジェクションの低減）
上述のように、複数回のリセット動作がなされることにより、残留電荷を抑制して残像発生を低減することができるが、この残留電荷排出のためのリセット駆動に伴って、いわゆるチャージインジェクションと呼ばれる現象が生じる。即ち、蓄積ノードＮでは、上述のように読み出し／第１リセット期間Ｔｒ１後に所定のリセット電圧Ｖrstとなるが、この後、トランジスタ２２がオン状態からオフ状態に遷移する。この際、その電位差（オン電位とオフ電位との差）に応じて、蓄積ノードＮの電位がリセット電圧Ｖrstから微小に変動する。ここでは、蓄積ノードＮが光電変換素子２１のカソード側に接続されていることから、図１４（Ｅ）中の矢印Ｘ１で示したように、電位Ｖｎがリセット電位Ｖrstから降下する。このチャージインジェクションの発生は、撮像データＤoutにおいてノイズとなり画質劣化を招くことから、できるだけ低減されることが望ましい。また、このトランジスタ２２のオフ動作の後、例えば図１７に示したように、画素２０内の寄生容量（トランジスタ２２のゲート・ドレイン間に形成された寄生容量Ｃｇｄ，ゲート・ソース間に形成された寄生容量Ｃｇｓ）に蓄積された電荷は、電荷分配により例えばドレイン側からソース側へ流れる（図中のＰ２参照）。一方、光電変換素子２１では暗電流（リーク電流；図中のＰ３参照）が発生する。このため、オフ動作後の電位Ｖｎは、これらの寄生容量に起因する電荷移動と暗電流との大小関係に応じて更に変動する（電位Ｖｎ＝Ｖrst−ΔＶ）。例えば、暗電流よりも寄生容量による影響が強ければ、電位Ｖｎは上昇し（リセット電位Ｖrstに近づき）、逆に暗電流による影響がより強い場合には、電位Ｖｎは降下する。

（比較例）
ここで、図１８（Ａ）〜（Ｅ）に、本実施の形態の比較例に係る撮像駆動動作を表すタイミング波形図を示す。比較例では、本実施の形態と同様の回路構成およびトランジスタを用いて撮像駆動動作がなされる。また、読み出し制御線Ｌread１，Ｌread２のそれぞれに対してオン電位Ｖonおよびオフ電位Ｖoffが印加されるようになっている。但し、比較例では、２回目のリセット動作に際し、電位Ｖread１，Ｖread２において、同一のタイミング（ｔ１６）でオフ電位Ｖoffからオン電位Ｖonへ切り替えられ、かつ同一のタイミング（ｔ１７）でオン電位Ｖonからオフ電位Ｖoffへ切り替えられる。

ところが、電位Ｖread１，Ｖread２におけるオン電位Ｖonからオフ電位Ｖoffの切り替えタイミングおよび振幅がいずれも同一である比較例では、２回目のリセット動作に際し、電位Ｖｎの降下がより大きくなる（図１８（Ｅ）中の矢印Ｘ０）。また、この場合、オフ動作後には、寄生容量に起因する電荷移動よりも、光電変換素子（ＰＩＮフォトダイオード）における暗電流の影響が強くなることから、電位Ｖｎが更に降下する。

これに対し、本実施の形態では、２回目のリセット動作の際、上記第１および第２の動作例のいずれにおいても、トランジスタ２２をオン状態とするが、この際、次のような駆動がなされる。即ち、図１４（Ａ），（Ｂ）に示したように、読み出し制御線Ｌread１にはオン電位Ｖonが印加される一方、読み出し制御線Ｌread２にはオフ電位Ｖoffがそれぞれ印加される。具体的には、タイミングｔ１６において電位Ｖread１のみがオフ電位Ｖoffからオン電位Ｖonへ切り替えられた後、タイミングｔ１７にオン電位Ｖonからオフ電位Ｖoffに切り替えられる。一方、電位Ｖread２では、読み出し／第１リセット期間Ｔｒ１後（タイミングｔ１４以降）、タイミングｔ１６〜ｔ１７を含む期間において、継続的にオフ電位Ｖoffに保持されている。換言すると、電位Ｖread２では、オフ電位Ｖoffからオン電位Ｖonへの切り替えがなされない（切り替えタイミングが電位Ｖread１と異なる）。

このように、２回目のリセット動作に際し、読み出し制御線Ｌread１にはオン電位Ｖon、読み出し制御線Ｌread２にはオフ電位Ｖoffをそれぞれ印加することにより、上述のようなチャージインジェクションが抑制される。即ち、図１４（Ｅ）の矢印Ｘ１に示したように、リセット電位Ｖrstの変動（電位降下）が低減される。ここで、図１９には、タイミングｔ１６〜ｔ１８付近における上記比較例および本実施の形態における電位Ｖｎの推移について拡大して示したものである。このように、チャージインジェクションによる電位降下は、本実施の形態では比較例よりも小さくなる（｜Ｘ０｜−｜Ｘ１｜＝ｄｘ分の電位降下を抑制できる）。つまり、オフセット電圧が低減される。

更に、複数の画素２０をアレイ状に配置した撮像部１１では、面内の領域毎にチャージインジェクションの発生具合が異なる。これは以下のような理由による。即ち、電位Ｖreadにおいて、オン電位からオフ電位への切り替えを行った場合、実際には、トランジスタ２２がオン状態からオフ状態へ完全に遷移するまでに、ある程度の時間を要する。ここで、オン状態から完全にオフ状態となるまでの期間では、トランジスタ２２は実質的に“オン状態”にあるため、光電変換素子２１が充電され得る状態となっている。従って、この期間は、寄生容量（Ｃｇｄ）ではなく光電変換素子２１の側へ電荷が流れる。

このことから、トランジスタ２２でのオン状態からオフ状態への遷移が遅くなる程、電荷が光電変換素子２１にチャージされ易くなり、寄生容量Ｃｇｄに起因するチャージインジェクションが低減される。トランジスタ２２における状態遷移は、撮像部１１の面内の端部から中央部に向かって徐々に遅くなる傾向があるため、面内の領域毎にチャージインジェクションの発生具合が異なるのである。本実施の形態では、上述のように、オフセット成分を低減可能であるため、結果として、面内のオフセット成分のばらつきも軽減される。

上記のように、オフセット成分が低減され、また、その面内ばらつきが軽減されることにより、各画素２０において信号蓄積に必要なダイナミックレンジＤＲを小さくすることができる。即ち、ダイナミックレンジＤＲは、オフセット電圧とそのばらつき具合とを考慮して余剰に設定されるが、それらが低減されることで、余剰に設定していた領域（本来必要のない領域）分を減らすことができる。

以上のように本実施の形態では、撮像部１１の各画素２０において入射光（撮像光Ｌin）に基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。読み出し駆動およびリセット駆動の際、トランジスタ２２の一方のゲート電極（例えばゲート電極２２０Ａ）に電位Ｖread１、他方のゲート電極（例えばゲート電極２２０Ｂ）に電位Ｖread２をそれぞれ略同期して印加する。但し、リセット駆動の際には、電位Ｖread１，Ｖread２のそれぞれにおいて、オン電位Ｖonからオフ電位Ｖoffへの切り替え時期および振幅のうちの一方または両方が互いに異なるように設定して、トランジスタ２２のオン動作およびオフ動作を切り替える。具体的には、本実施の形態では、２回目のリセット動作の際に、電位Ｖread１としてオン電位Ｖonを印加する一方、電位Ｖread２としてはオフ電位Ｖoffを印加する。これにより、リセット駆動時のトランジスタのオン動作からオフ動作への切り替えによって生じる、いわゆるチャージインジェクションを低減し、これに起因するリセット電位の変動を抑制することができる。よって、ノイズ成分を減らし、撮像画像の高画質化を実現することが可能となる。

尚、上記実施の形態では、１フレーム期間内に２回のリセット駆動を行う場合を例に挙げて説明したが、これには限られず、１フレーム期間内で３回以上のリセット駆動を行うようにしてもよい。この場合、上記のような電位Ｖread１をオン電位Ｖon、電位Ｖread２をオフ電位Ｖoffとする駆動を、少なくともいずれかのリセット動作の際に行うようにすればよい。但し、望ましくは、１フレーム期間における最終回のリセット動作の際に行うようにするとよい。

続いて、上記実施の形態の変形例（変形例１〜１１）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

まず、上記実施の形態では、リセット動作の際、読み出し制御線Ｌread２に印加する電位Ｖread２をオフ電位Ｖoffに保持したままトランジスタ２２のオン・オフ動作を切り替えたが、例えば以下の変形例１〜４のように、切り替えタイミングあるいは振幅、もしくはその両方が異なるようにしてリセット駆動を行われてもよい。

＜変形例１＞
図２０（Ａ）〜（Ｅ）は、変形例１に係る撮像動作を説明するためのタイミング波形図である。このように、例えば２回目のリセット駆動の際、電位Ｖread１，Ｖread２においてオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングが異なっていてもよい。例えば、電位Ｖread２におけるオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングが、電位Ｖread１における上記タイミングよりも相対的に早めてリセット駆動がなされるとよい。具体的には、タイミングｔ１６において電位Ｖread１，Ｖread２のそれぞれがオフ電位Ｖoffからオン電位Ｖonへ切り替えられた後、電位Ｖread２では、タイミングｔ１７よりも前のタイミングｔ１７ａにおいて、オン電位Ｖonからオフ電位Ｖoffに切り替えられる。この後、タイミングｔ１７では電位Ｖread１においても、オン電位Ｖonからオフ電位Ｖoffへの切り替えがなされる。

本変形例のように、２回目のリセット駆動時において、電位Ｖread１，Ｖread２の振幅を変えずに、オン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングのみを変化させる場合には、例えば図２１に示したような単位回路１３０ａを行走査部１３に設ければよい。

図２１に示したように、行走査部１３では、Ｖ方向に沿って延在する複数の単位回路１３０ａが設けられている。但し、ここでは、図中に示した２つの単位回路１３０ａに接続された４組の読み出し制御線Ｌread（Ｌread1，Ｌread2）を示し、読み出し制御線Ｌread(n)a，Ｌread(n)bが（ｎ＝１〜４）、読み出し制御線Ｌread１，２に相当している。

各単位回路１３０ａは、上記実施の形態において説明した単位回路１３０と同様、複数列（ここでは２列）のシフトレジスタ回路１３１，１３２と、４つのＡＮＤ回路１３３Ａ〜１３３Ｄと、２つのＯＲ回路１３４Ａ，１３４Ｂとを有している。また、ＯＲ回路１３４Ａのバッファとしてバッファ回路１３５Ａ、ＯＲ回路１３４Ｂのバッファとしてバッファ回路１３５Ｃがそれぞれ設けられている。これらのバッファ回路１３５Ａ，１３５Ｃからの出力信号は、読み出し制御線Ｌread(n)aを介して撮像部１１内の各画素２０へ出力される。

但し、本変形例では、更に、２つのＡＮＤ回路１３６Ａ，１３６Ｂと、２つのＯＲ回路１３７Ａ，１３７Ｂとを有している。ＡＮＤ回路１３６Ａ，１３６Ｂにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される２種類のイネーブル信号ＥＮ５，ＥＮ６が入力されている。具体的には、ＡＮＤ回路１３６Ａでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ５が入力されている。ＡＮＤ回路１３６Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ６が入力されている。また、ＯＲ回路１３７Ａは、ＡＮＤ回路１３３Ａ，１３６Ａからの各出力信号の論理和信号を生成し、ＯＲ回路１３７Ｂは、ＡＮＤ回路１３３Ｃ，１３６Ｂからの各出力信号の論理和信号を生成するようになっている。ＯＲ回路１３７Ａのバッファとしてバッファ回路１３５Ｂ、ＯＲ回路１３７Ｂのバッファとしてバッファ回路１３５Ｄがそれぞれ設けられている。これらのバッファ回路１３５Ｂ，１３５Ｄからの出力信号は、読み出し制御線Ｌread(n)bを介して撮像部１１内の各画素２０へ出力される。尚、このような単位回路１３０ａにより、２回目のリセット駆動におけるオン動作からオフ動作への切り替えタイミングだけでなく、オフ動作からオン動作への切り替えタイミングについても変化させることができる。

本変形例のように、２回目のリセット動作に際し、電位Ｖread２におけるオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングを、電位Ｖread１におけるそれよりも相対的に早めてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例１においても、上記実施の形態と同等の効果を得ることができる。

＜変形例２＞
図２２（Ａ）〜（Ｅ）は、変形例２に係る撮像動作を説明するためのタイミング波形図である。本変形例では、上記変形例１と同様、２回目のリセット動作の際に、電位Ｖread１，Ｖread２としてオン電位（Ｖon１，Ｖon２）が印加される。但し、また、オン電位Ｖon１，Ｖon２からオフ電位Ｖoffへの各切り替えタイミングは、同時となっている。つまり、本変形例では、２回目のリセット動作の際に電位Ｖread１，Ｖread２のそれぞれにおけるオン電位Ｖon１，Ｖon２の値が異なっており、例えば、オン電位Ｖon１よりも、オン電位Ｖon２を相対的に小さくして駆動がなされる。具体的には、電位Ｖread１では、タイミングｔ１６においてオフ電位Ｖoffからオン電位Ｖon１へ切り替えられた後、タイミングｔ１７においてオン電位Ｖon１からオフ電位Ｖoffへ切り替えられる。一方、電位Ｖread２では、タイミングｔ１６においてオフ電位Ｖoffからオン電位Ｖon２へ切り替えられた後、タイミングｔ１７においてオン電位Ｖon２からオフ電位Ｖoffへ切り替えられる。このような駆動を行うため、本変形例では、読み出し制御線Ｌread１，Ｌread２に対し計３値の電位（オン電位Ｖon１，Ｖon２およびオフ電位Ｖoff）を印加可能となっている。

本変形例のように、読み出し制御線Ｌread１，Ｌread２に対して３値の電位を印加してリセット駆動を行う場合、例えば上記実施の形態において説明した単位回路１３０のバッファ回路１３５Ａ〜１３５Ｄとして、図２３（Ａ），（Ｂ）に示したようなバッファ回路を用いればばよい。例えば、図２３（Ａ）に示したように、バッファ回路１３５Ａ（または１３５Ｂ〜１３５Ｄのいずれか）のhigh側にスイッチＳＷ３１，ＳＷ３２を設け、スイッチＳＷ３１をオン状態、スイッチＳＷ３２をオフ状態にそれぞれ保持することにより、high側がオン電位Ｖon１に切り替えられる。一方、スイッチＳＷ３１をオフ状態、スイッチＳＷ３２をオン状態にそれぞれ保持することにより、high側がオン電位Ｖon２に切り替えられる。あるいは、図２３（Ｂ）に示したように、撮像装置１の外部において２値（Ｖon１，Ｖon２）の電圧パルスを形成し、これをhigh側電圧として使用することも可能である。尚、ここでは、読み出し制御線Ｌread１，Ｌread２のうちの読み出し制御線Ｌread２のみにおいて３値の切り替えが可能であればよいので、バッファ回路１３５Ａ〜１３５Ｄのうち、バッファ回路１３５Ａ（１３５Ｃ）またはバッファ回路１３５Ｂ（１３５Ｄ）のうちのどちらかが上記のような回路構成となっていればよい。

このように、２回目のリセット動作に際し、電位Ｖread１におけるオン電位Ｖon１よりも、電位Ｖread２におけるオン電位Ｖon２を相対的に小さくしてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例２においても、上記実施の形態と同等の効果を得ることができる。

＜変形例３＞
図２４（Ａ）〜（Ｅ）は、変形例３に係る撮像動作を説明するためのタイミング波形図である。本変形例では、２回目のリセット動作の際に、上記変形例１と同様、電位Ｖread２のオン電位Ｖon２からオフ電位Ｖoffへの切り替えタイミングを、電位Ｖread１よりも相対的に早めると共に、上記変形例２と同様、オン電位Ｖon１よりもオン電位Ｖon２を相対的に小さくして駆動がなされる。

本変形例のように、２回目のリセット駆動において、切り替えタイミングとオン電位との両方が異なる場合には、行走査部１３において、上記変形例１の単位回路１３０ａを用い、かつ、バッファ回路１３５Ａ〜１３５Ｄ（詳細には１３５Ａ，１３５Ｃまたは１３５Ｂ，１３５Ｄ）として上記変形例２において説明した３値切り替え可能なバッファ回路を用いればよい。

このように、２回目のリセット動作に際し、電位Ｖread２において、オン電位Ｖon２からオフ電位Ｖoffへの切り替えタイミングを相対的に早め、かつオン電位Ｖon２をオン電位Ｖon１よりも相対的に小さくしてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例３においても、上記実施の形態と同等の効果を得ることができる。

＜変形例４＞
図２５（Ａ）〜（Ｅ）は、変形例４に係る撮像動作を説明するためのタイミング波形図である。上記実施の形態等では、２回目のリセット動作の際に、オン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングやオン電位Ｖonの値を異なるようにして駆動がなされる場合について説明したが、このような駆動を１回目のリセット動作時に行ってもよい。例えば、１回目のリセット駆動の際、電位Ｖread１，Ｖread２においてオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングが異なっていてもよい（電位Ｖread２のオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングが、電位Ｖread１よりも相対的に早められてもよい）。具体的には、タイミングｔ１３において電位Ｖread１，Ｖread２のそれぞれがオフ電位Ｖoffからオン電位Ｖonへ切り替えられた後、電位Ｖread２では、タイミングｔ１４よりも前のタイミングｔ１４ａにおいて、オン電位Ｖonからオフ電位Ｖoffに切り替えられる。この後、タイミングｔ１４では電位Ｖread１においても、オン電位Ｖonからオフ電位Ｖoffへの切り替えがなされる。

本変形例のように、１回目のリセット駆動（読み出し駆動）時と、２回目のリセット駆動時の双方において、電位Ｖread１，Ｖread２の切り替えタイミングを異なるようにする場合には、例えば図２６に示したような単位回路１３０ｂを行走査部１３に設ければよい。

図２６に示したように、行走査部１３では、Ｖ方向に沿って延在する複数の単位回路１３０ｂが設けられている。但し、ここでは、図中に示した２つの単位回路１３０ｂに接続された４組の読み出し制御線Ｌread（Ｌread1，Ｌread2）を示し、読み出し制御線Ｌread(n)a，Ｌread(n)bが（ｎ＝１〜４）、上記読み出し制御線Ｌread１，２に相当している。

各単位回路１３０ｂは、上記実施の形態において説明した単位回路１３０と同様、複数列（ここでは２列）のシフトレジスタ回路１３１，１３２を有すると共に、複数のＡＮＤ回路とＯＲ回路、およびバッファ回路１３５Ａ〜１３５Ｄを有している。但し、本変形例では、シフトレジスタ回路１３１，１３２から出力される計８種類のイネーブル信号ＥＮ１〜ＥＮ８が用いられ、即ち８つのＡＮＤ回路１３８Ａ〜１３８Ｈが設けられている。また、これらのＡＮＤ回路１３８Ａ〜１３８Ｈの出力信号の論理和信号を生成する４つのＯＲ回路１３９Ａ〜１３９Ｄが設けられている。

具体的には、ＡＮＤ回路１３８Ａでは、一方の入力端子にシフトレジスタ回路１３２からのパルス信号が、他方の入力端子にはイネーブル信号ＥＮ１がそれぞれ入力されている。ＡＮＤ回路１３８Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３８Ｃ〜１３８Ｈについても同様で、一方の入力端子にシフトレジスタ回路１３１、１３２のどちらか一方からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３〜ＥＮ８のいずれかが入力されている。ＯＲ回路１３９Ａは、ＡＮＤ回路１３８Ａ，１３８Ｂからの各出力信号の論理和信号を生成し、ＯＲ回路１３９Ｂは、ＡＮＤ回路１３８Ｃ，１３８Ｄからの各出力信号の論理和信号を生成するようになっている。同様に、ＯＲ回路１３９Ｃは、ＡＮＤ回路１３８Ｅ，１３８Ｆからの各出力信号の論理和信号を、ＯＲ回路１３９Ｄは、ＡＮＤ回路１３８Ｇ，１３８Ｈからの各出力信号の論理和信号をそれぞれ生成するようになっている。これらのＯＲ回路１３９Ａ〜１３９Ｄのバッファとしてバッファ回路１３５Ａ〜１３５Ｄが設けられている。バッファ回路１３５Ａ，１３５Ｃからの出力信号は、読み出し制御線Ｌread(n)aを介して撮像部１１へ出力され、バッファ回路１３５Ｂ，１３５Ｄからの出力信号は、読み出し制御線Ｌread(n)bを介して撮像部１１へ出力される。

このように、１回目のリセット動作に際し、電位Ｖread２において、オン電位Ｖon２からオフ電位Ｖoffへの切り替えタイミングを相対的に早めてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例４においても、上記実施の形態と同等の効果を得ることができる。尚、１回目のリセット動作時において、上記変形例２〜４のそれぞれにおいて説明したような駆動を行ってもよく、また、それらの駆動を１回目と２回目のリセット駆動の際に組み合わせて行ってもよい。

＜変形例５＞
図２７は、変形例５に係るトランジスタ（トランジスタ２２Ａ）の概略構成を表す断面図である。上記実施の形態では、上述のような読み出し駆動およびリセット駆動を２つのゲート電極を有するトランジスタ（図４に示したトランジスタ２２）を用いて行う場合について説明したが、その２つのゲート電極のうち一方がＬＤＤ層にオーバーラップしていてもよい。具体的には、トランジスタ２２Ａは、上記実施の形態のトランジスタ２２と同様、基板１１０上に、第１ゲート電極２２０Ａ１、第１ゲート絶縁膜２２９、半導体層２２６（チャネル層２２６ａ，ＬＤＤ層２２６ｂ，Ｎ⁺層２２６ｃ）が設けられている。また、半導体層２２６上には、第２ゲート絶縁膜２３０、第２ゲート電極２２０Ｂおよび第１層間絶縁膜２３１が積層されている。第１層間絶縁膜２３１上には、コンタクトホールＨ１を埋め込むようにソース・ドレイン電極２２８が形成され、その上に第２層間絶縁膜２３２が設けられている。

但し、本変形例では、一方のゲート電極、例えばゲート電極２２０Ａ１が、ＬＤＤ層２２６ｂにオーバーラップして形成されており、いわゆるＧＯＬＤ（Gate Overlapped LDD）構造を有している。換言すると、ゲート電極２２０Ａ１，２２０Ｂの各ゲート長が異なっており、ここでは、ゲート電極２２０Ａ１のゲート長ＧＬ１は、ゲート電極２２０Ｂのゲート長ＧＬ２よりも長くなっている。

このようなゲート電極２２０Ａ１，２２０Ｂを有するトランジスタ２２Ａを用いて、上述したような読み出し駆動およびリセット駆動を行ってもよい。但し、ゲート電極２２０Ａ１，２２０Ｂのうち、ＧＯＬＤ構造をなすゲート電極２２０Ａ１に上述の読み出し制御線Ｌread２が接続され、ゲート電極２２０Ｂに読み出し制御線Ｌread１が接続されるようにし、リセット駆動の際には、変形例１（図２０（Ａ），（Ｂ））と同様、ゲート電極２２０Ａ１に印加される電位Ｖread２のオン電位Ｖonからオフ電位Ｖoffへの切り替えタイミングが相対的に早まるような駆動がなされるようにする。これにより、電位Ｖread２がオン電位Ｖonからオフ電位Ｖoffへ切り替わるタイミングｔ１７ａにおいて、ＬＤＤ層２２６ｂのうちのゲート電極２２０Ａ１とオーバーラップした部分（ＬＤＤａ）が空乏化する。これにより、タイミングｔ１７において、電位Ｖread１がオン電位Ｖonからオフ電位Ｖoffへ切り替わると、チャネル層２２６ａの電子が、その空乏化した部分ＬＤＤａに逃げるため、リーク電流が下がる。即ち、光電変換素子２１を放電する期間が設けられ、結果としてチャージインジェクションが低減される。

本変形例のように、ゲート長の互いに異なる２つのゲート電極を備えた（ＧＯＬＤ構造を有する）トランジスタ２２Ａを利用して、上述したような撮像動作を行うようにしてもよい。この場合には、上記実施の形態と同様の効果を得ることができると共に、ＬＤＤ層２２６ｂの空乏化によるチャージインジェクション低減の効果がプラスされ、蓄積ノードＮにおける電位Ｖｎの低下をより効果的に抑制できる。

尚、本変形例では、２つのゲート電極のうちの下側のゲート電極（ゲート電極２２０Ａ１）を、ＬＤＤ層２２６ｂとオーバーラップさせたが、上側のゲート電極（ゲート電極２２０Ｂ）の方をＬＤＤ層２２６ｂにオーバーラップさせてもよい。また、２つのゲート電極の双方をオーバーラップさせてもよい。上側のゲート電極をＬＤＤ層２２６ｂにオーバーラップさせる場合には、下側よりも上側のゲート長が長くなっている（ＧＬ２＞ＧＬ１）とよい。

＜変形例６＞
図２８は、変形例６に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０ＡにはＨ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２と、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０とは異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。

＜変形例７＞
図２９は、変形例７に係る画素（画素２０Ｄ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ｄは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１を有しており、Ｈ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２と、Ｖ方向に沿って延在する信号線Ｌsigとに接続されている。

但し、本変形例では、画素２０Ｄが、２つのトランジスタ（トランジスタ２２Ｂ１，２２Ｂ２）を有している。これら２つのトランジスタ２２Ｂ１，２２Ｂ２は、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。または、後述するように半導体層２２６が一体的に連結して形成されている。）。また、各トランジスタ２２Ｂ１，２２Ｂ２における一方のゲートが読み出し制御線Ｌread１に接続され、他方のゲートが読み出し制御線Ｌread２に接続されている。

図３０に、このような２つのトランジスタ２２Ｂ１，２２Ｂ２の断面構成例を示す。図３０に示したように、２つのゲート電極２２０Ａ，２２０Ｂにより半導体層２２６を挟み込んだ積層構造が２つ並んで形成されており、これらの積層構造の両側に一対のソース・ドレイン電極２２８が配設されている。尚、この例では、トランジスタ２２Ｂ１，２２Ｂ２において、半導体層２２６が一体的に連結して形成されている。具体的には、基板１１０上の選択的な領域に、２つの第１ゲート電極２２０Ａを有し、これらの第１ゲート電極２２０Ａを覆うように第１ゲート絶縁膜２２９および半導体層２２６が設けられている。この半導体層２２６上には、第２ゲート絶縁膜２３０が形成され、第２ゲート絶縁膜２３０上の選択的な領域（２つの第１ゲート電極２２０Ａのそれぞれに対向する領域）に、第２ゲート電極２２０Ｂが配設されている。これらの第２ゲート電極２２０Ｂを覆って第１層間絶縁膜２３１が形成されており、この第１層間絶縁膜２３１上には、コンタクトホールＨ１を埋め込むように一対のソース・ドレイン電極２２８が配設されている。ソース・ドレイン電極２２８上には、２つのトランジスタ２２Ｂ１，２２Ｂ２を覆うように、第２層間絶縁膜２３２が設けられている。尚、本変形例のように、ゲート電極を並設させることにより、オフリーク（Ｖｇ＝０Ｖでの漏れ電流）を低減させることができる。

このように、画素２０Ｄ内に直列接続させた２つのトランジスタ２２Ｂ１，２２Ｂ２を設けてもよく、この場合にも、上記実施の形態で説明したような読み出し駆動およびリセット駆動を行うことにより、チャージインジェクションに起因する電位Ｖｎの変動を抑制することができる。尚、３つ以上のトランジスタを直列接続させてもよい。

＜変形例８，９＞
図３１は、変形例８に係る画素（画素２０Ｂ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図３２は、変形例９に係る画素（画素２０Ｃ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例８，９に係る画素２０Ｂ，２０Ｃはそれぞれ、これまで説明した画素２０，２０Ａとは異なり、いわゆるアクティブ型の画素回路を有している。

このアクティブ型の画素２０Ｂ，２０Ｃには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｂ，２０Ｃにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌread１，Ｌread２およびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

画素２０Ｂ，２０Ｃではそれぞれ、トランジスタ２２の一方のゲートが読み出し制御線Ｌread１、他方のゲートが読み出し制御線Ｌread２にそれぞれ接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図３１の例）またはアノード（図３２の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。図３１の変形例８では、光電変換素子２１のアノードがグランドに接続され、図３２の変形例９では、光電変換素子２１のカソードがグランドに接続されている。

また、これらの変形例８，９において列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

このようなアクティブ型の回路構成を有する画素２０Ｂ，２０Ｃを有する撮像装置においても、リセット動作に伴ってチャージインジェクションに起因して蓄積ノードＮの電位Ｖｎが変動（例えば降下）する。このため、変形例８，９においても、上記実施の形態と同様、所定のタイミングまたは所定の振幅を用いてリセット駆動を行うことにより、チャージインジェクションを低減して、撮像画像の高画質化を図ることができる。但し、アクティブ型の回路構成を有する画素２０Ｂ，２０Ｃに対しては、以下のようにして撮像動作（線順次撮像駆動）が行われる。

即ち、例えば図３３に示したように、線順次読み出し駆動と複数回（ここでは２回）の線順次リセット駆動とが、互いに独立して（間欠的に）行われる。具体的には、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、１回目のリセット期間（第１リセット期間Ｔｒ１ｂ）の線順次動作を行うための１回目の線順次リセット駆動と、２回目のリセット期間（第２リセット期間Ｔｒ２）の線順次動作を行うための２回目の線順次リセット駆動とが、互いに独立してなされる。尚、アクティブ型の回路構成の場合、各リセット動作は、リセット用トランジスタとしてのトランジスタ２４がオン状態となることによって行われる。

＜変形例１０，１１＞
図３４（Ａ），（Ｂ）はそれぞれ、変形例１０，１１に係る撮像部（撮像部１１Ａ，１１Ｂ）の概略構成を模式的に表したものである。

図３４（Ａ）に示した変形例１０に係る撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１上（受光面側）に、更に波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば有機平坦化膜、スピンオングラス材料等からなる平坦化膜、および蛍光体膜をこの順に積層したものである。蛍光体膜は、例えばＣｓＩ：Ｔｌ，Ｇｄ₂Ｏ₂Ｓ，ＢａＦＸ（ＸはＣｌ，Ｂｒ，Ｉ等），ＮａＩまたはＣａＦ₂等からなる。この撮像部１１Ａは、例えばいわゆる間接変換型の放射線撮像装置に適用されるものである。

図３４（Ｂ）に示した変形例１１に係る撮像部１１Ｂは、上記実施の形態と異なり、入射した放射線Ｒradを吸収して電気信号に変換する光電変換層１１１Ｂを有するものである。光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。この撮像部１１Ｂは、例えばいわゆる直接変換型の放射線撮像装置に適用されるものである。尚、この直接変換型の場合の画素２０の回路構成は、図３に示した各要素のうち光電変換素子２１を容量に置き換えたものとなる。

これらの変形例１０，１１に係る撮像部１１Ａ，１１Ｂを備えた撮像装置では、入射した放射線Ｒradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のＸ線撮像装置（Digital Radiography等）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
続いて、上記実施の形態および各変形例（変形例１〜１１）に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。

図３５は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上記実施の形態等に係る撮像部１１（１１Ａ，１１Ｂ）等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されている。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。

この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。

尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。

また、上記実施の形態等において説明した電位Ｖread１と電位Ｖread２は、トランジスタにおける２つのゲート電極のうちのどちらの電極に印加されるものであってもよい。また、上述の説明では、電位Ｖread１，Ｖread２のうち電位Ｖread２のオン電位からオフ電位への切り替えタイミングあるいは振幅を変更する場合を例示したが、電位Ｖread１側を変更してもよいし、電位Ｖread１，Ｖread２の両方を変更してもよい。また、電位Ｖread１，Ｖread２において異なる振幅に設定する場合には、２値または３値の切り替えを行ったが、４値以上の間で切り替えを行うようにしてもよい。更には、オン電位からオフ電位への切り替えタイミング（電位立ち下げタイミング）に限らず、オフ電位からオン電位への切り替えタイミング（電位立ちあげタイミング）を変更するようにしてもよい。例えば、一方のゲート電位を他方よりも早く立ち上げると共に早く立ち下げてもよい。即ち、本開示では、オン電圧とオフ電圧との切り替えタイミングおよびオン電圧値のうちの一方または両方が異なるように駆動されればよい。但し、上記実施の形態等のように、少なくとも一方のゲート電位を他方よりも早く立ち下げることが望ましく、これによりチャージインジェクション低減の効果をより有効に得ることができる。

更に、上記実施の形態等では、１フレーム期間において複数回のリセット動作（パッシブ型駆動回路を用いた場合に、読出し動作に伴って行われるリセット動作を含む）がなされる場合を例示したが、本開示は、１フレーム期間において１回のみのリセット動作がなされる場合にも適用可能である。

尚、アクティブ型の回路構成を用いた場合には、上述のように読み出し動作とリセット動作とが互いに独立してなされるため、読み出し動作直後に行うリセット動作のタイミングを調整可能である。

更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

尚、本開示は以下のような構成を取ることも可能である。
（１）各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記トランジスタが半導体層を間にして第１および第２のゲート電極を有し、前記駆動部は、前記トランジスタの前記第１のゲート電極に第１の電圧、前記第２のゲート電極に第２の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ前記リセット駆動の際には、前記第１および第２の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する撮像装置。
（２）前記駆動部は、前記第１の電圧をオン電圧、前記第２の電圧をオフ電圧に保持して前記リセット駆動を行う上記(1)に記載の撮像装置。
（３）前記駆動部は、前記第１の電圧よりも前記第２の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早めて前記リセット駆動を行う上記(1)または(2)に記載の撮像装置。
（４）前記駆動部は、前記第１の電圧よりも前記第２の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う上記(1)〜(3)のいずれかに記載の撮像装置。
（５）前記駆動部は、前記第１の電圧よりも前記第２の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早め、かつ前記第１の電圧よりも前記第２の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う上記(1)〜(4)のいずれかに記載の撮像装置。
（６）前記駆動部は、前記リセット駆動を１フレーム期間内で間欠的に複数回行い、前記１フレーム期間内の少なくとも最終回のリセット駆動の際に、前記第１および第２の電圧の前記切り替え時期および前記オン電圧値のうちの一方または両方が異なるように設定する上記(1)〜(5)のいずれかに記載の撮像装置。
（７）前記駆動部による前記読み出し駆動に伴って、前記画素内の信号電荷のリセット動作がなされる上記(1)〜(6)のいずれかに記載の撮像装置。
（８）前記トランジスタでは、前記第１および第２のゲート電極の各ゲート長が互いに異なっている上記(1)〜(7)のいずれかに記載の撮像装置。
（９）前記トランジスタは、それぞれが、前記半導体層と電気的に接続されると共に、ソースまたはドレインとして機能する一対のソース・ドレイン電極を有し、前記半導体層は、活性層と、前記活性層と前記一対のソース・ドレイン電極のそれぞれとの間に形成されたＬＤＤ（Lightly Doped Drain）層とを含み、前記第１および第２のゲート電極のうちの一方または両方のゲート電極が、一方のソース・ドレイン電極側に形成されたＬＤＤ層にオーバーラップして設けられている上記(8)に記載の撮像装置。
（１０）前記第２のゲート電極が、一方のソース・ドレイン電極側に形成されたＬＤＤ層にオーバーラップして設けられている上記(9)に記載の撮像装置。
（１１）前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる上記(1)〜(10)のいずれかに記載の撮像装置。
（１２）前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである上記(1)〜(11)のいずれかに記載の撮像装置。
（１３）前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する上記(12)に記載の撮像装置。
（１４）前記撮像部は、入射した放射線を直接的に電気信号に変換する光電変換層を有する上記(12)に記載の撮像装置。
（１５）前記放射線がＸ線である上記(12)〜(14)のいずれかに記載の撮像装置。
（１６）前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる上記(1)〜(15)のいずれかに記載の撮像装置。
（１７）撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記トランジスタが半導体層を間にして第１および第２のゲート電極を有し、前記駆動部は、前記トランジスタの前記第１のゲート電極に第１の電圧、前記第２のゲート電極に第２の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ前記リセット駆動の際には、前記第１および第２の電圧のそれぞれにおいて、オン電圧およびオフ電圧間の切り替え時期およびオン電圧値のうちの一方または両方が互いに異なるように設定する撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１３０…単位回路、１３１，１３２…シフトレジスタ回路（Ｓ／Ｒ）、１３５Ａ〜１３５Ｄ…バッファ回路、１３３Ａ〜１３３Ｄ…ＡＮＤ回路、１３４Ａ，１３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２１Ｐ…ｐ型半導体層、２１Ｎ…ｎ型半導体層、２１Ｉ…真性半導体層（ｉ領域）、２１Ｇ…ゲート電極、２２，２３，２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｄ１…撮像信号、Ｖrst…リセット電圧、Ｎ…蓄積ノード、ＳＷ１，ＳＷ２…スイッチ、Ｃ１…容量素子、Ｃgd，Ｃgp，Ｃdp…寄生容量、ＶＳＴ１，ＶＳＴ２…スタートパルス信号、ＣＬＫ１，ＣＬＫ２…クロック信号、ＥＮ１〜ＥＮ４…イネーブル信号、ΔＴｖ…１垂直期間（１フレーム期間）、Ｔex…露光期間、Ｔｒ１…読み出し／第１リセット期間、Ｔｒ１ａ…読み出し期間、Ｔｒ１ｂ…第１リセット期間、Ｔｒ２…第２リセット期間、Ｌin…撮像光、Ｒrad…放射線。

Claims (16)

1. 各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
   前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、
   前記トランジスタが半導体層を間にして第１および第２のゲート電極を有し、
   前記駆動部は、
   前記トランジスタの前記第１のゲート電極に第１の電圧、前記第２のゲート電極に第２の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ
   前記リセット駆動の際には、前記第１および第２の電圧のそれぞれにおいて、オン電圧からオフ電圧への切り替え時期が互いに異なるように設定する
   撮像装置。
2. 前記駆動部は、前記第１の電圧よりも前記第２の電圧におけるオン電圧からオフ電圧への切り替え時期を相対的に早めて前記リセット駆動を行う
   請求項１に記載の撮像装置。
3. 前記駆動部は、前記第１および第２の電圧において、オフ電圧からオン電圧への切り替えを同期して、前記リセット駆動を行う
   請求項２に記載の撮像装置。
4. 前記駆動部は、前記第１の電圧よりも前記第２の電圧における前記オン電圧値を相対的に小さく設定して前記リセット駆動を行う
   請求項１ないし請求項３のいずれか１つに記載の撮像装置。
5. 前記駆動部は、
   前記リセット駆動を１フレーム期間内で間欠的に複数回行い、
   前記１フレーム期間内の少なくとも最終回のリセット駆動の際に、前記切り替え時期が異なるように設定する
   請求項１ないし請求項４のいずれか１つに記載の撮像装置。
6. 前記駆動部による前記読み出し駆動に伴って、前記画素内の信号電荷のリセットがなされる
   請求項１ないし請求項５のいずれか１つに記載の撮像装置。
7. 前記トランジスタでは、前記第１および第２のゲート電極の各ゲート長が互いに異なっている
   請求項１ないし請求項６のいずれか１つに記載の撮像装置。
8. 前記トランジスタは、それぞれが、前記半導体層と電気的に接続されると共に、ソースまたはドレインとして機能する一対のソース・ドレイン電極を有し、
   前記半導体層は、
   活性層と、
   前記活性層と前記一対のソース・ドレイン電極のそれぞれとの間に形成されたＬＤＤ（Lightly Doped Drain）層とを含み、
   前記第１および第２のゲート電極のうちの一方または両方のゲート電極が、一方のソース・ドレイン電極側に形成されたＬＤＤ層にオーバーラップして設けられている
   請求項７に記載の撮像装置。
9. 前記第２のゲート電極が、一方のソース・ドレイン電極側に形成されたＬＤＤ層にオーバーラップして設けられている
   請求項８に記載の撮像装置。
10. 前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
    請求項１ないし請求項９のいずれか１つに記載の撮像装置。
11. 前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである
    請求項１ないし請求項９のいずれか１つに記載の撮像装置。
12. 前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する
    請求項１０に記載の撮像装置。
13. 前記撮像部は、入射した放射線を吸収して電気信号に変換する光電変換層を有する
    請求項１１に記載の撮像装置。
14. 前記放射線がＸ線である
    請求項１１ないし請求項１３のいずれか１つに記載の撮像装置。
15. 前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる
    請求項１ないし請求項１４のいずれか１つに記載の撮像装置。
16. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
    前記トランジスタのオン動作およびオフ動作を切り替えることにより、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、
    前記トランジスタが半導体層を間にして第１および第２のゲート電極を有し、
    前記駆動部は、
    前記トランジスタの前記第１のゲート電極に第１の電圧、前記第２のゲート電極に第２の電圧をそれぞれ印加することにより、前記オン動作および前記オフ動作を切り替え、かつ
    前記リセット駆動の際には、前記第１および第２の電圧のそれぞれにおいて、オン電圧からオフ電圧への切り替え時期が互いに異なるように設定する
    撮像表示システム。

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