JP5706275B2 - ダイオード、半導体装置およびｍｏｓｆｅｔ - Google Patents

Description

本発明は、ダイオード、半導体装置およびＭＯＳＦＥＴに関する。

ＰＮダイオードの逆回復特性を向上し、スイッチング損失を低減する技術が従来から開発されている。特許文献１には、ＰＩＮダイオードとショットキーダイオードを組み合わせたＭＰＳダイオードが開示されている。特許文献１の技術では、ｐアノード領域のサイズをリーチスルー限界まで小さくすることで、ｐアノード領域からｎ⁻ドリフト領域への正孔注入を抑制し、スイッチング損失の低減を図っている。特許文献２には、ｐアノード領域とｎ⁻ドリフト領域の間にｎ⁻ドリフト領域よりも高濃度のｎ型不純物を有するｎバリア領域を設けたＰＩＮダイオードが開示されている。特許文献２の技術では、ｎバリア領域によってｐアノード領域からｎ⁻ドリフト領域への正孔注入を抑制し、スイッチング損失の低減を図っている。

特開２００３−１６３３５７号公報 特開２０００−３２３４８８号公報

アノード電極とｎ⁻ドリフト領域（またはｎバリア領域）をショットキー接合する場合、ショットキー接合の界面の温度に応じて、ダイオードの動作特性が変化する。ダイオードが形成されている半導体基板の上部にショットキー接合界面を形成した場合、半導体基板が発熱して高温となると、ショットキー接合界面も高温となって、ダイオードの動作特性が大きく変化してしまう。発熱による半導体基板の温度上昇の影響を受けにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することが可能な技術が期待されている。

本明細書では上記の課題を解決する技術を提供する。本明細書では、発熱による半導体基板の温度上昇の影響を受けにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することが可能な技術を開示する。

本明細書で開示するダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域を備えている。そのダイオードでは、前記バリア領域が、外部の整流素子を介して、前記アノード電極と電気的に接続している。そのダイオードでは、前記整流素子の順方向電圧降下が、前記アノード領域と前記バリア領域の間のｐｎ接合のビルトイン電圧よりも小さい。

上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加されると、整流素子を介して順電流が流れる。これにより、バリア領域とアノード電極の電位差が整流素子での電圧降下とほぼ等しくなる。整流素子での電圧降下は、アノード領域とバリア領域の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、アノード領域からドリフト領域への正孔の注入が抑制される。

次いで、アノード電極とカソード電極の間の電圧が順バイアスから逆バイアスに切り替わると、整流素子によって逆電流が制限されるとともに、アノード領域とバリア領域の間のｐｎ接合によって逆電流が制限される。上記のダイオードでは、順バイアスの印加時においてアノード領域からドリフト領域への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。上記のダイオードによれば、ドリフト領域のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、整流素子だけでなく、アノード領域とバリア領域の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。これにより、整流素子にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧を向上することが出来る。

さらに、上記のダイオードでは、アノード電極とバリア領域の間の電気的な接続に関して、外部の整流素子によって、整流作用を実現している。一般に、ショットキー接合界面によって整流作用を実現する場合、その動作特性はショットキー接合界面の温度に大きな影響を受ける。ダイオードが形成されている半導体基板の上部にショットキー接合界面を形成した場合、半導体基板が発熱して高温となると、ショットキー接合界面も高温となって、動作特性が変化してしまう。これに対して、上記のダイオードでは、整流素子が外部に設けられているので、ダイオードが形成されている半導体基板が発熱して高温となる場合でも、動作特性が変化することがない。上記のダイオードによれば、発熱による半導体基板の温度上昇の影響を受けにくい構造で、スイッチング損失を低減することができる。

なお、上記した外部の整流素子は、上記のダイオードが形成されている半導体基板の上方でなければ、どのような場所に配置されていてもよい。例えば、外部の整流素子は、上記のダイオードが形成されている半導体基板とは別の半導体基板に形成されていて、配線を介してアノード電極とバリア領域に接続していてもよい。

なお、上記のダイオードにおけるバリア領域は、不純物濃度が均一である単一の半導体領域から構成されていてもよいし、不純物濃度が異なる複数の半導体領域から構成されていてもよい。

上記のダイオードは、前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ドリフト領域と電界進展防止領域の間のｐｎ接合によって逆電流が制限される。上記のダイオードによれば、逆バイアスの印加時のリーク電流を低減することができる。

また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、整流素子だけでなく、アノード領域とバリア領域の間のｐｎ接合の界面から伸びる空乏層と、ドリフト領域と電界進展防止領域の間のｐｎ接合の界面でも電界が分担される。これにより、整流素子にかかる電界と、アノード領域とバリア領域の間のｐｎ接合にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。

上記のダイオードは、前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加される際に、ドリフト領域の内部におけるトレンチ電極の先端近傍の箇所に電界集中が生じ、これによって、整流素子にかかる電界と、アノード領域とバリア領域の間のｐｎ接合の界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。

上記のダイオードは、前記カソード領域に部分的に形成された、第２導電型の半導体からなるカソードショート領域をさらに備えていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加される際に、カソードショート領域が存在することにより、カソード領域からドリフト領域への電子の注入が抑制される。これにより、順バイアスから逆バイアスへ切り替わる際の逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。上記のダイオードによれば、スイッチング損失をさらに低減することが出来る。

本明細書はさらに、上記のダイオードとＩＧＢＴが一体化された半導体装置を開示する。その半導体装置では、前記ＩＧＢＴが、コレクタ電極と、第２導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第１導電型の半導体からなる第２ドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるエミッタ領域と、エミッタ電極と、前記エミッタ領域と前記第２ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。その半導体装置では、前記ＩＧＢＴが、前記第２ドリフト領域と前記ボディ領域の間に形成された、前記第２ドリフト領域よりも濃度が高い第１導電型の半導体からなる第２バリア領域を備えている。その半導体装置では、前記第２バリア領域が、外部の第２整流素子を介して、前記エミッタ電極と電気的に接続している。その半導体装置では、前記第２整流素子の順方向電圧降下が、前記ボディ領域と前記第２バリア領域の間のｐｎ接合のビルトイン電圧より小さい。

上記の半導体装置では、ダイオードとＩＧＢＴの寄生ダイオードの双方について、発熱による半導体基板の温度上昇の影響を受けにくい構造で、スイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。

なお、上記した外部の第２整流素子は、上記のＩＧＢＴが形成されている半導体基板の上方でなければ、どのような場所に配置されていてもよい。例えば、外部の整流素子は、上記のＩＧＢＴが形成されている半導体基板とは別の半導体基板に形成されていて、配線を介してエミッタ電極と第２バリア領域に接続していてもよい。

なお、上記の半導体装置のＩＧＢＴにおける第２バリア領域は、不純物濃度が均一である単一の半導体領域から構成されていてもよいし、不純物濃度が異なる複数の半導体領域から構成されていてもよい。

上記の半導体装置は、前記第２バリア領域と前記第２ドリフト領域の間に形成された、第２導電型の半導体からなる第２電界進展防止領域をさらに備えることが好ましい。

上記の半導体装置では、ＩＧＢＴの寄生ダイオードについて、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。また、ＩＧＢＴの駆動時に、コレクタ電極からエミッタ電極へ流れる電流が電界進展防止領域とドリフト領域の間のｐｎ接合によって抑制されるため、ＩＧＢＴの飽和電流を低減することができる。

本明細書はさらに、ＭＯＳＦＥＴを開示する。そのＭＯＳＦＥＴは、ドレイン電極と、第１導電型の半導体からなるドレイン領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。そのＭＯＳＦＥＴは、前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域を備えている。そのＭＯＳＦＥＴでは、前記バリア領域が、外部の整流素子を介して、前記ソース電極と電気的に接続している。そのＭＯＳＦＥＴでは、前記整流素子の順方向電圧降下が、前記ボディ領域と前記バリア領域の間のｐｎ接合のビルトイン電圧よりも小さい。

上記のＭＯＳＦＥＴによれば、発熱による半導体基板の温度上昇の影響を受けにくい構造で、寄生ダイオードのスイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。

なお、上記した外部の整流素子は、上記のＭＯＳＦＥＴが形成されている半導体基板の上方でなければ、どのような場所に配置されていてもよい。例えば、外部の整流素子は、上記のＭＯＳＦＥＴが形成されている半導体基板とは別の半導体基板に形成されていて、配線を介してソース電極とバリア領域に接続していてもよい。

なお、上記のＭＯＳＦＥＴにおけるバリア領域は、不純物濃度が均一である単一の半導体領域から構成されていてもよいし、不純物濃度が異なる複数の半導体領域から構成されていてもよい。

上記のＭＯＳＦＥＴは、前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。

上記のＭＯＳＦＥＴでは、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。

本明細書が開示する技術によれば、発熱による半導体基板の温度上昇の影響を受けにくい構造で、ダイオードにおけるスイッチング損失の低減を実現することができる。

実施例１のダイオード２の構成を模式的に示す図である。 実施例２のダイオード３２の構成を模式的に示す図である。 実施例３のダイオード４２の構成を模式的に示す図である。 実施例４のダイオード５２の構成を模式的に示す図である。 実施例５のダイオード６２の構成を模式的に示す図である。 実施例１のダイオード２の変形例の構成を模式的に示す図である。 実施例２のダイオード３２の変形例の構成を模式的に示す図である。 実施例３のダイオード４２の変形例の構成を模式的に示す図である。 実施例６の半導体装置７２の構成を模式的に示す図である。 実施例７の半導体装置８２の構成を模式的に示す図である。 実施例８の半導体装置１０２の構成を模式的に示す図である。 実施例９の半導体装置１６２の構成を模式的に示す図である。 実施例１０の半導体装置１７２の構成を模式的に示す図である。 実施例１１の半導体装置１８２の構成を模式的に示す図である。 実施例１２の半導体装置２０２の構成を模式的に示す図である。 実施例１３の半導体装置２３２の構成を模式的に示す図である。 実施例１４の半導体装置２４２の構成を模式的に示す図である。 実施例１５の半導体装置２５２の構成を模式的に示す図である。

（実施例１）
図１に示すように、本実施例のダイオード２は、シリコンの半導体基板４を用いて形成されている。半導体基板４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。本実施例では、ｎ型半導体領域には不純物として例えばリンが添加されており、ｐ型半導体領域には不純物として例えばボロンが添加されている。本実施例では、ｎ^＋カソード領域６の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバッファ領域８の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎ⁻ドリフト領域１０の不純物濃度は１×１０¹²〜１×１０¹⁵［ｃｍ^-3］程度であり、ｎバリア領域１２の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐアノード領域１４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｎバリア領域１２の厚みは０．５〜３．０［μｍ］程度である。

半導体基板４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。ｐ^＋コンタクト領域１８の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。

半導体基板４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。カソード電極２０は、カソード端子２１に接続している。

半導体基板４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。アノード電極２２は、アノード端子２３に接続している。

半導体基板４の上側表面において、アノード電極２２が形成されていない箇所には、絶縁膜１１が形成されている。絶縁膜１１の上側表面には、絶縁膜１１を貫通してｎピラー領域１６の上側表面に達する中継電極１３が形成されている。中継電極１３はｎピラー領域１６とオーミック接合によって接合している。中継電極１３は、半導体基板４の外部に設けられた整流素子１５を介して、アノード端子２３に接続している。

整流素子１５は、アノード１５ａからカソード１５ｂへの順方向電流を許容し、カソード１５ｂからアノード１５ａへの逆方向電流を制限する。整流素子１５のアノード１５ａは配線１７ａを介してアノード端子２３に接続している。整流素子１５のカソード１５ｂは配線１７ｂを介して中継電極１３に接続している。本実施例では、整流素子１５はショットキーバリアダイオードである。なお、整流素子１５としては、順方向電圧降下が、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧より低いものであれば、ショットキーバリアダイオード以外のものを使用してもよい。例えば、整流素子１５としては、ゲルマニウムのｐｎダイオードを用いてもよいし、ヘテロ接合ダイオードを用いてもよい。

ダイオード２の動作について説明する。アノード端子２３とカソード端子２１の間に順バイアスが印加されると、アノード端子２３から整流素子１５を介してｎピラー領域１６に順電流が流れる。ｎピラー領域１６とｎバリア領域１２はほぼ同電位であるため、ｎバリア領域１２とアノード電極２２の電位差は整流素子１５での電圧降下とほぼ等しくなる。整流素子１５での電圧降下は、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制される。アノード端子２３とカソード端子２１の間には、配線１７ａ、整流素子１５、配線１７ｂ、中継電極１３、ｎピラー領域１６、ｎバリア領域１２、ｎ⁻ドリフト領域１０、ｎバッファ領域８、ｎ^＋カソード領域６を経由する順電流が流れる。

次いで、アノード端子２３とカソード端子２１の間の電圧が順バイアスから逆バイアスに切り替わると、整流素子１５によってｎピラー領域１６を通る逆電流が制限され、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合によってｐアノード領域１４を通る逆電流が制限される。上述したように、本実施例のダイオード２では、順バイアスの印加時においてｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード２によれば、ｎ⁻ドリフト領域１０のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例のダイオード２では、アノード端子２３とカソード端子２１の間に逆バイアスが印加されると、整流素子１５だけでなく、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。これにより、整流素子１５にかかる電界が軽減される。本実施例のダイオード２によれば、逆バイアスに対する耐圧を向上することが出来る。

本実施例のダイオード２では、ｎピラー領域１６における不純物濃度が、ｎバリア領域１２における不純物濃度よりも高い。このような構成とすることによって、ｐアノード領域１４の厚みを小さくすることなく、順バイアスの印加時におけるｎバリア領域１２とアノード電極２２の間の電位差を小さくすることが出来る。本実施例のダイオード２によれば、逆バイアスに対する耐圧を低下させることなく、スイッチング損失を低減することが出来る。

本実施例のダイオード２では、アノード電極２２とｎバリア領域１２の間の電気的な接続に関し、半導体基板４上に形成されたショットキー接合界面ではなく、半導体基板４の外部に設けられた整流素子１５によって、整流作用を実現している。一般に、ショットキー接合界面によって整流作用を実現する場合、その動作特性はショットキー接合界面の温度に大きな影響を受ける。半導体基板４の上部にショットキー接合界面を形成した場合、半導体基板４が発熱して高温となると、ショットキー接合界面も高温となって、動作特性が変化してしまう。これに対して、本実施例のダイオード２では、整流素子１５が外部に設けられているので、半導体基板４が発熱して高温となる場合でも、動作特性が変化することがない。本実施例のダイオード２によれば、発熱による半導体基板４の温度上昇の影響を受けにくい構造で、スイッチング損失を低減することができる。

（実施例２）
図２に示すように、本実施例のダイオード３２は、シリコンの半導体基板３４を用いて形成されている。半導体基板３４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｐ型半導体領域であるｐ電界進展防止領域３６と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。本実施例では、ｐ電界進展防止領域３６の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域３６の厚みは１．０〜２．０［μｍ］程度である。

半導体基板３４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。

半導体基板３４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。カソード電極２０は、カソード端子２１に接続している。

半導体基板３４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。アノード電極２２は、アノード端子２３に接続している。

半導体基板３４の上側表面において、アノード電極２２が形成されていない箇所には、絶縁膜１１が形成されている。絶縁膜１１の上側表面には、絶縁膜１１を貫通してｎピラー領域１６の上側表面に達する中継電極１３が形成されている。中継電極１３はｎピラー領域１６とオーミック接合によって接合している。中継電極１３は、半導体基板３４の外部に設けられた整流素子１５を介して、アノード端子２３に接続している。整流素子１５のアノード１５ａは配線１７ａを介してアノード端子２３に接続している。整流素子１５のカソード１５ｂは配線１７ｂを介して中継電極１３に接続している。

ダイオード３２の動作について説明する。アノード端子２３とカソード端子２１の間に順バイアスが印加されると、アノード端子２３から整流素子１５を介してｎピラー領域１６に順電流が流れる。ｎピラー領域１６とｎバリア領域１２はほぼ同電位であるため、ｎバリア領域１２とアノード電極２２の電位差は整流素子１５での電圧降下とほぼ等しくなる。整流素子１５での電圧降下は、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制される。アノード端子２３とカソード端子２１の間には、配線１７ａ、整流素子１５、配線１７ｂ、中継電極１３、ｎピラー領域１６、ｎバリア領域１２、ｐ電界進展防止領域３６、ｎ⁻ドリフト領域１０、ｎバッファ領域８、ｎ^＋カソード領域６を経由する順電流が流れる。なお、ｎバリア領域１２とｐ電界進展防止領域３６の間にはｐｎ接合が存在するが、ｐ電界進展防止領域３６のｐ型不純物濃度は低く、ｐ電界進展防止領域３６の厚みは薄いため、アノード端子２３とカソード端子２１の間の順電流に及ぼす影響は少ない。

次いで、アノード端子２３とカソード端子２１の間の電圧が順バイアスから逆バイアスに切り替わると、整流素子１５によってｎピラー領域１６を通る逆電流が制限され、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合によってｐアノード領域１４を通る逆電流が制限される。また、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合によっても逆電流が制限される。上述したように、本実施例のダイオード３２では、順バイアスの印加時においてｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード３２によれば、ｎ⁻ドリフト領域１０のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例のダイオード３２では、アノード端子２３とカソード端子２１の間に逆バイアスが印加されると、整流素子１５だけでなく、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面から伸びる空乏層と、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合の界面でも電界が分担される。これにより、整流素子１５にかかる電界と、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合にかかる電界が軽減される。本実施例のダイオード３２によれば、逆バイアスに対する耐圧を向上することが出来る。

（実施例３）
図３に示すように、本実施例のダイオード４２は、実施例１のダイオード２と同様に、シリコンの半導体基板４を用いて形成されている。半導体基板４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。半導体基板４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、半導体基板４の上側には、複数のトレンチ４４が所定の間隔で形成されている。それぞれのトレンチ４４は、ｐアノード領域１４の上側表面からｎバリア領域１２を貫通してｎ⁻ドリフト領域１０の内部まで達している。トレンチ４４の内部には、絶縁膜４６によって被覆されたトレンチ電極４８が充填されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。

半導体基板４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。カソード電極２０は、カソード端子２１に接続している。

半導体基板４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。アノード電極２２は、アノード端子２３に接続している。

半導体基板４の上側表面において、アノード電極２２が形成されていない箇所には、絶縁膜１１が形成されている。絶縁膜１１の上側表面には、絶縁膜１１を貫通してｎピラー領域１６の上側表面に達する中継電極１３が形成されている。中継電極１３はｎピラー領域１６とオーミック接合によって接合している。中継電極１３は、半導体基板４の外部に設けられた整流素子１５を介して、アノード端子２３に接続している。整流素子１５のアノード１５ａは配線１７ａを介してアノード端子２３に接続している。整流素子１５のカソード１５ｂは配線１７ｂを介して中継電極１３に接続している。

本実施例のダイオード４２の動作は、実施例１のダイオード２の動作とほぼ同じである。本実施例のダイオード４２では、アノード端子２３とカソード端子２１の間に逆バイアスが印加される際に、トレンチ電極４８に印加される電圧を調整することで、耐圧を向上することができる。例えば、逆バイアスの印加時にトレンチ電極４８とアノード電極２２がほぼ同電位となるようにトレンチ電極４８に印加される電圧を調整すると、ｎ⁻ドリフト領域１０の内部におけるトレンチ電極４８の先端近傍の箇所に電界集中が生じ、これによって、整流素子１５や、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面にかかる電界が軽減される。なお、トレンチ電極４８の電位は必ずしもアノード電極２２と同電位にする必要はない。逆バイアスの印加時に、トレンチ電極４８の電位を、カソード電極２０の電位より低くなるようにすることで、整流素子１５や、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面にかかる電界を軽減することができる。本実施例のダイオード４２によれば、逆バイアスに対する耐圧を向上することができる。

（実施例４）
図４に示すように、本実施例のダイオード５２は、実施例２のダイオード３２と同様に、シリコンの半導体基板３４を用いて形成されている。半導体基板３４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｐ型半導体領域であるｐ電界進展防止領域３６と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。半導体基板３４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、半導体基板３４の上側には、複数のトレンチ４４が所定の間隔で形成されている。それぞれのトレンチ４４は、ｐアノード領域１４の上側表面からｎバリア領域１２とｐ電界進展防止領域３６を貫通してｎ⁻ドリフト領域１０の内部まで達している。トレンチ４４の内部には、絶縁膜４６によって被覆されたトレンチ電極４８が充填されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。

半導体基板３４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。カソード電極２０は、カソード端子２１に接続している。

半導体基板３４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。アノード電極２２は、アノード端子２３に接続している。

半導体基板３４の上側表面において、アノード電極２２が形成されていない箇所には、絶縁膜１１が形成されている。絶縁膜１１の上側表面には、絶縁膜１１を貫通してｎピラー領域１６の上側表面に達する中継電極１３が形成されている。中継電極１３はｎピラー領域１６とオーミック接合によって接合している。中継電極１３は、半導体基板３４の外部に設けられた整流素子１５を介して、アノード端子２３に接続している。整流素子１５のアノード１５ａは配線１７ａを介してアノード端子２３に接続している。整流素子１５のカソード１５ｂは配線１７ｂを介して中継電極１３に接続している。

本実施例のダイオード５２の動作は、実施例２のダイオード３２の動作とほぼ同じである。本実施例のダイオード５２では、実施例３のダイオード４２と同様に、アノード端子２３とカソード端子２１の間に逆バイアスが印加される際に、トレンチ電極４８に印加される電圧を調整することで、耐圧を向上することができる。例えば、逆バイアスの印加時にトレンチ電極４８とアノード電極２２がほぼ同電位となるようにトレンチ電極４８に印加される電圧を調整すると、ｎ⁻ドリフト領域１０の内部におけるトレンチ電極４８の先端近傍の箇所に電界集中が生じ、これによって、整流素子１５や、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面や、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合の界面にかかる電界が軽減される。本実施例のダイオード５２によれば、逆バイアスに対する耐圧を向上することができる。

（実施例５）
図５に示すように、本実施例のダイオード６２は、実施例４のダイオード５２とほぼ同様の構成を備えている。本実施例のダイオード６２では、ｎ^＋カソード領域６に、高濃度ｐ型半導体領域であるｐ^＋カソードショート領域６４が、所定の間隔を隔てて複数形成されている点で、実施例４のダイオード５２と異なる。本実施例では、ｐ^＋カソードショート領域６４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。

本実施例のダイオード６２の動作は、実施例４のダイオード５２とほぼ同じである。本実施例のダイオード６２では、アノード端子２３とカソード端子２１の間に順バイアスが印加される際に、ｐ^＋カソードショート領域６４が形成されていることで、ｎ^＋カソード領域６からｎ⁻ドリフト領域１０への電子の注入が抑制される。本実施例のダイオード６２によれば、順バイアスの印加時において、ｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているだけでなく、ｎ^＋カソード領域６からｎ⁻ドリフト領域１０への電子の注入も抑制されているので、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例のダイオード６２によれば、さらにスイッチング損失を小さくすることが出来る。

なお、上記のようにｐ^＋カソードショート領域６４を設けることによる逆回復特性の改善は、他の形態のダイオードにおいても効果的である。すなわち、図６に示すダイオード６６のように、実施例１のダイオード２において、ｎ^＋カソード領域６にｐ^＋カソードショート領域６４を設けた構成とすることもできるし、図７に示すダイオード６８のように、実施例２のダイオード３２において、ｎ^＋カソード領域６にｐ^＋カソードショート領域６４を設けた構成とすることもできるし、図８に示すダイオード７０のように、実施例３のダイオード４２において、ｎ^＋カソード領域６にｐ^＋カソードショート領域６４を設けた構成とすることもできる。

（実施例６）
図９に示すように、本実施例の半導体装置７２は、実施例３のダイオード４２とほぼ同様の構成を備えている。半導体装置７２では、ｐアノード領域１４の上側表面において、トレンチ４４に隣接する箇所に、高濃度ｎ型半導体領域であるｎ^＋エミッタ領域７４が形成されている。本実施例では、ｎ^＋エミッタ領域７４の不純物濃度は１×１０¹⁸〜１×１０²⁰［ｃｍ^-3］程度である。ｎ^＋エミッタ領域７４は、アノード電極２２とオーミック接合によって接合している。

本実施例の半導体装置７２は、ドレイン電極に相当するカソード電極２０と、ドレイン領域に相当するｎ^＋カソード領域６と、ｎバッファ領域８と、ｎ⁻ドリフト領域１０と、ボディ領域に相当するｐアノード領域１４と、ソース領域に相当するｎ^＋エミッタ領域７４と、ソース電極に相当するアノード電極２２と、ｎ^＋エミッタ領域７４とｎ⁻ドリフト領域１０の間のｐアノード領域１４に対して絶縁膜４６を挟んで対向する、ゲート電極に相当するトレンチ電極４８を備える縦型のＭＯＳＦＥＴの構造を有している。

実施例３のダイオード４２と同様に、本実施例の半導体装置７２によれば、寄生ダイオードの逆回復特性を改善して、スイッチング損失を低減することができる。また、実施例３のダイオード４２と同様に、本実施例の半導体装置７２によれば、逆バイアスに対する耐圧を向上することができる。

（実施例７）
図１０に示すように、本実施例の半導体装置８２は、実施例４のダイオード５２とほぼ同様の構成を備えている。半導体装置８２では、ｐアノード領域１４の上側表面において、トレンチ４４に隣接する箇所に、ｎ^＋エミッタ領域７４が形成されている。ｎ^＋エミッタ領域７４は、アノード電極２２とオーミック接合によって接合している。

本実施例の半導体装置８２は、ドレイン電極に相当するカソード電極２０と、ドレイン領域に相当するｎ^＋カソード領域６と、ｎバッファ領域８と、ｎ⁻ドリフト領域１０と、ボディ領域に相当するｐアノード領域１４と、ソース領域に相当するｎ^＋エミッタ領域７４と、ソース電極に相当するアノード電極２２と、ｎ^＋エミッタ領域７４とｎ⁻ドリフト領域１０の間のｐアノード領域１４に対して絶縁膜４６を挟んで対向する、ゲート電極に相当するトレンチ電極４８を備える縦型のＭＯＳＦＥＴの構造を有している。

実施例４のダイオード５２と同様に、本実施例の半導体装置８２によれば、寄生ダイオードの逆回復特性を改善して、スイッチング損失を低減することができる。また、実施例４のダイオード５２と同様に、本実施例の半導体装置８２によれば、逆バイアスに対する耐圧を向上し、逆バイアス時のリーク電流を抑制することができる。

（実施例８）
図１１に示すように、本実施例の半導体装置１０２は、シリコンの半導体基板１０４を用いて形成されている。半導体装置１０２は、ＩＧＢＴ領域１０６と、ダイオード領域１０８を備えている。ＩＧＢＴ領域１０６において、半導体基板１０４は、高濃度ｐ型半導体領域であるｐ^＋コレクタ領域１１０と、ｎ型半導体領域であるｎバッファ領域１１２と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１１４と、ｎ型半導体領域であるｎバリア領域１１６と、ｐ型半導体領域であるｐボディ領域１１８が順に積層されている。本実施例では、ｐ^＋コレクタ領域１１０の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバッファ領域１１２の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎ⁻ドリフト領域１１４の不純物濃度は１×１０¹²〜１×１０¹⁵［ｃｍ^-3］程度であり、ｎバリア領域１１６の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐボディ領域１１８の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｎバリア領域１１６の厚みは０．５〜３．０［μｍ］程度である。ダイオード領域１０８において、半導体基板１０４は、高濃度ｎ型半導体領域であるｎ^＋カソード領域１２０と、ｎバッファ領域１１２と、ｎ⁻ドリフト領域１１４と、ｎバリア領域１２２と、ｐ型半導体領域であるｐアノード領域１２４が順に積層されている。本実施例では、ｎ^＋カソード領域１２０の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバリア領域１２２の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐアノード領域１２４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｎバリア領域１２２の厚みは０．５〜３．０［μｍ］程度である。半導体基板４の上側には、複数のトレンチ１２６が所定の間隔で形成されている。

ＩＧＢＴ領域１０６において、トレンチ１２６は、ｐボディ領域１１８の上側表面からｎバリア領域１１６を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。トレンチ１２６の内部には、絶縁膜１２８で被覆されたゲート電極１３０が充填されている。ｐボディ領域１１８の上側表面において、トレンチ１２６に隣接する箇所には、高濃度ｎ型半導体領域であるｎ^＋エミッタ領域１３２が形成されている。ｎ^＋エミッタ領域１３２の不純物濃度は１×１０¹⁸〜１×１０²⁰［ｃｍ^-3］程度である。また、ｐボディ領域１１８の上側表面には、ｎ型半導体領域であるｎピラー領域１３４が形成されている。ｎピラー領域１３４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。ｎピラー領域１３４は、ｐボディ領域１１８を貫通して、ｎバリア領域１１６の上側表面まで達するように形成されている。さらに、ｐボディ領域１１８の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１３６が形成されている。ｐ^＋コンタクト領域１３６の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。

ダイオード領域１０８において、トレンチ１２６は、ｐアノード領域１２４の上側表面からｎバリア領域１２２を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。トレンチ１２６の内部には、絶縁膜１３８で被覆されたゲート電極１４０が充填されている。ｐアノード領域１２４の上側表面には、ｎ型半導体領域であるｎピラー領域１４２が形成されている。ｎピラー領域１４２の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。ｎピラー領域１４２は、ｐアノード領域１２４を貫通して、ｎバリア領域１２２の上側表面まで達するように形成されている。また、ｐアノード領域１２４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１４４が形成されている。ｐ^＋コンタクト領域１４４の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。

半導体基板１０４の下側表面には、金属製のコレクタ／カソード電極１４６が形成されている。コレクタ／カソード電極１４６は、ｐ^＋コレクタ領域１１０およびｎ^＋カソード領域１２０とオーミック接合によって接合している。コレクタ／カソード電極１４６は、ＩＧＢＴ領域１０６においてはコレクタ電極として機能し、ダイオード領域１０８においてはカソード電極として機能する。コレクタ／カソード電極１４６は、コレクタ／カソード端子１４７に接続している。

半導体基板１０４の上側表面には、金属製のエミッタ／アノード電極１４８が形成されている。エミッタ／アノード電極１４８は、ＩＧＢＴ領域１０６のｎ^＋エミッタ領域１３２およびｐ^＋コンタクト領域１３６、およびダイオード領域１０８のｐ^＋コンタクト領域１４４とオーミック接合によって接合している。エミッタ／アノード電極１４８は、ＩＧＢＴ領域１０６においてはエミッタ電極として機能し、ダイオード領域１０８においてはアノード電極として機能する。エミッタ／アノード電極１４８は、エミッタ／アノード端子１４９に接続している。

半導体基板１０４のＩＧＢＴ領域１０６の上側表面において、エミッタ／アノード電極１４８が形成されていない箇所には、絶縁膜１０３が形成されている。絶縁膜１０３の上側表面には、絶縁膜１０３を貫通してｎピラー領域１３４の上側表面に達する中継電極１０５が形成されている。中継電極１０５はｎピラー領域１３４とオーミック接合によって接合している。中継電極１０５は、半導体基板１０４の外部に設けられた整流素子１０７を介して、エミッタ／アノード端子１４９に接続している。

整流素子１０７は、アノード１０７ａからカソード１０７ｂへの順方向電流を許容し、カソード１０７ｂからアノード１０７ａへの逆方向電流を制限する。整流素子１０７のアノード１０７ａは配線１０９ａを介してエミッタ／アノード端子１４９に接続している。整流素子１０７のカソード１０７ｂは配線１０９ｂを介して中継電極１０５に接続している。本実施例では、整流素子１０７はショットキーバリアダイオードである。なお、整流素子１０７としては、順方向電圧降下が、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合のビルトイン電圧より低いものであれば、ショットキーバリアダイオード以外のものを使用してもよい。例えば、整流素子１０７としては、ゲルマニウムのｐｎダイオードを用いてもよいし、ヘテロ接合ダイオードを用いてもよい。

半導体基板１０４のダイオード領域１０８の上側表面において、エミッタ／アノード電極１４８が形成されていない箇所には、絶縁膜１１３が形成されている。絶縁膜１１３の上側表面には、絶縁膜１１３を貫通してｎピラー領域１４２の上側表面に達する中継電極１１５が形成されている。中継電極１１５はｎピラー領域１４２とオーミック接合によって接合している。中継電極１１５は、半導体基板１０４の外部に設けられた整流素子１１７を介して、エミッタ／アノード端子１４９に接続している。

整流素子１１７は、アノード１１７ａからカソード１１７ｂへの順方向電流を許容し、カソード１１７ｂからアノード１１７ａへの逆方向電流を制限する。整流素子１１７のアノード１１７ａは配線１１９ａを介してエミッタ／アノード端子１４９に接続している。整流素子１１７のカソード１１７ｂは配線１１９ｂを介して中継電極１１５に接続している。本実施例では、整流素子１１７はショットキーバリアダイオードである。なお、整流素子１１７としては、順方向電圧降下が、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合のビルトイン電圧より低いものであれば、ショットキーバリアダイオード以外のものを使用してもよい。例えば、整流素子１１７としては、ゲルマニウムのｐｎダイオードを用いてもよいし、ヘテロ接合ダイオードを用いてもよい。

ＩＧＢＴ領域１０６のゲート電極１３０は図示しない第１ゲート端子に導通している。ダイオード領域１０８のゲート電極１４０は、図示しない第２ゲート端子に導通している。

以上のように、半導体装置１０２は、トレンチ型のＩＧＢＴとして機能するＩＧＢＴ領域１０６とフリーホイーリングダイオードとして機能するダイオード領域１０８が逆並列に接続された構造を有している。

半導体装置１０２の動作について説明する。ゲート電極１３０に電圧が印加されておらず、従ってＩＧＢＴ領域１０６が駆動していない場合には、ＩＧＢＴ領域１０６は寄生ダイオードとして機能する。この状態で、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に順バイアスが印加されると、ダイオード領域１０８では、エミッタ／アノード端子１４９から整流素子１１７を介してｎピラー領域１４２に順電流が流れる。ｎピラー領域１４２とｎバリア領域１２２はほぼ同電位であるため、ｎバリア領域１２２とエミッタ／アノード電極１４８の電位差は整流素子１１７での電圧降下とほぼ等しくなる。整流素子１１７での電圧降下は、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１４４やｐアノード領域１２４からｎ⁻ドリフト領域１１４への正孔の注入が抑制される。ＩＧＢＴ領域１０６では、エミッタ／アノード端子１４９から整流素子１０７を介してｎピラー領域１３４に順電流が流れる。ｎピラー領域１３４とｎバリア領域１１６はほぼ同電位であるため、ｎバリア領域１１６とエミッタ／アノード電極１４８の電位差は整流素子１０７での電圧降下とほぼ等しくなる。整流素子１０７での電圧降下は、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１３６やｐボディ領域１１８からｎ⁻ドリフト領域１１４への正孔の注入が抑制される。エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間には、配線１１９ａ、整流素子１１７、配線１１９ｂ、中継電極１１５、ｎピラー領域１４２、ｎバリア領域１２２、ｎ⁻ドリフト領域１１４、ｎバッファ領域１１２、ｎ^＋カソード領域１２０を経由する順電流と、配線１０９ａ、整流素子１０７、配線１０９ｂ、中継電極１０５、ｎピラー領域１３４、ｎバリア領域１１６、ｎ⁻ドリフト領域１１４、ｎバッファ領域１１２、ｎ^＋カソード領域１２０を経由する順電流が流れる。

次いで、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間の電圧が順バイアスから逆バイアスに切り替わると、ダイオード領域１０８に関しては、整流素子１１７によってｎピラー領域１４２を通る逆電流が制限され、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合によってｐアノード領域１２４を流れる逆電流が制限され、ＩＧＢＴ領域１０６に関しては、整流素子１０７によってｎピラー領域１３４を通る逆電流が制限され、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合によってｐボディ領域１１８を流れる逆電流が制限される。上述したように、ダイオード領域１０８では、順バイアスの印加時においてｐ^＋コンタクト領域１４４およびｐアノード領域１２４からｎ⁻ドリフト領域１１４への正孔の注入が抑制されており、ＩＧＢＴ領域１０６では、順バイアスの印加時においてｐ^＋コンタクト領域１３６およびｐボディ領域１１８からｎ⁻ドリフト領域１１４への正孔の注入が抑制されている。従って、半導体装置１０２は、逆回復電流が小さく、逆回復時間が短い。本実施例の半導体装置１０２によれば、ｎ⁻ドリフト領域１１４のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例の半導体装置１０２では、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に逆バイアスが印加されると、ＩＧＢＴ領域１０６では、整流素子１０７だけでなく、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、整流素子１０７にかかる電界と、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合にかかる電界が軽減される。同様に、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に逆バイアスが印加されると、ダイオード領域１０８では、整流素子１１７だけでなく、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、整流素子１１７にかかる電界と、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合にかかる電界が軽減される。本実施例の半導体装置１０２によれば、逆バイアスに対する耐圧を向上することができる。

（実施例９）
図１２に示すように、本実施例の半導体装置１６２は、実施例８の半導体装置１０２とほぼ同様の構成を備えている。半導体装置１６２は、シリコンの半導体基板１６４を用いて形成されている。半導体基板１６４は、実施例８の半導体基板１０４とほぼ同様の構成を備えている。半導体基板１６４では、ＩＧＢＴ領域１０６において、ｎ⁻ドリフト領域１１４とｎバリア領域１１６の間に、ｐ型半導体領域であるｐ電界進展防止領域１６６が形成されており、ダイオード領域１０８において、ｎ⁻ドリフト領域１１４とｎバリア領域１２２の間に、ｐ型半導体領域であるｐ電界進展防止領域１６８が形成されている。ｐ電界進展防止領域１６６およびｐ電界進展防止領域１６８の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域１６６およびｐ電界進展防止領域１６８の厚みは１．０〜２．０［μｍ］程度である。ＩＧＢＴ領域１０６において、トレンチ１２６は、ｐボディ領域１１８の上側表面からｎバリア領域１１６およびｐ電界進展防止領域１６６を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。ダイオード領域１０８において、トレンチ１２６は、ｐアノード領域１２４の上側表面からｎバリア領域１２２およびｐ電界進展防止領域１６８を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。

本実施例の半導体装置１６２によれば、実施例８の半導体装置１０２と同様に、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に順バイアスが印加される際に、ダイオード領域１０８では、ｐ^＋コンタクト領域１４４およびｐアノード領域１２４からｎ⁻ドリフト領域１１４への正孔の注入が抑制されており、ＩＧＢＴ領域１０６では、ｐ^＋コンタクト領域１３６およびｐボディ領域１１８からｎ⁻ドリフト領域１１４への正孔の注入が抑制されている。従って、順バイアスから逆バイアスへ切り換わる際の、逆回復電流を小さくし、逆回復時間を短くすることができる。スイッチング損失を小さくすることが出来る。

また、本実施例の半導体装置１６２によれば、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に逆バイアスが印加されると、ＩＧＢＴ領域１０６では、整流素子１０７だけでなく、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合の界面から伸びる空乏層と、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６６の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、整流素子１０７にかかる電界と、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合にかかる電界と、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６６の間のｐｎ接合にかかる電界が軽減される。同様に、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に逆バイアスが印加されると、ダイオード領域１０８では、整流素子１１７だけでなく、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合の界面から伸びる空乏層と、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６８の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、整流素子１１７にかかる電界と、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合にかかる電界と、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６８の間のｐｎ接合にかかる電界が軽減される。本実施例の半導体装置１６２によれば、逆バイアスに対する耐圧を向上することができる。

また、本実施例の半導体装置１６２によれば、エミッタ／アノード端子１４９とコレクタ／カソード端子１４７の間に逆バイアスが印加される際に、ダイオード領域１０８ではｐ電界進展防止領域１６８とｎバリア領域１２２の間のｐｎ接合によって逆電流が制限されるので、整流素子１１７を通過するリーク電流が低減し、ＩＧＢＴ領域１０６では、ｐ電界進展防止領域１６６とｎバリア領域１１６の間のｐｎ接合によって逆電流が制限されるので、整流素子１０７を通過するリーク電流が低減する。本実施例の半導体装置１６２によれば、逆バイアス印加時のリーク電流を低減することができる。

さらに、本実施例の半導体装置１６２では、ＩＧＢＴ領域１０６のゲート電極１３０に電圧を印加してＩＧＢＴ領域１０６を駆動する場合に、ＩＧＢＴ領域１０６においてコレクタ／カソード電極１４６からエミッタ／アノード電極１４８へ流れる電流がｐ電界進展防止領域１６６によって抑制されるため、ＩＧＢＴ領域１０６の飽和電流を低減することが出来る。

（実施例１０）
図１３に示すように、本実施例の半導体装置１７２は、実施例８の半導体装置１０２とほぼ同様の構成を備えている。本実施例の半導体装置１７２では、ダイオード領域１０８のｎ^＋カソード領域１２０に、高濃度ｐ型半導体領域であるｐ^＋カソードショート領域１７４が、所定の間隔を隔てて複数形成されている点で、実施例８の半導体装置１０２と異なる。本実施例では、ｐ^＋カソードショート領域１７４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。本実施例の半導体装置１７２によれば、順バイアスの印加時において、ｎ^＋カソード領域１２０からｎ⁻ドリフト領域１１４への電子の注入が抑制されているので、実施例８の半導体装置１０２に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置１７２によれば、さらにスイッチング損失を小さくすることが出来る。

（実施例１１）
図１４に示すように、本実施例の半導体装置１８２は、実施例９の半導体装置１６２とほぼ同様の構成を備えている。本実施例の半導体装置１８２では、ダイオード領域１０８のｎ^＋カソード領域１２０に、ｐ^＋カソードショート領域１７４が、所定の間隔を隔てて複数形成されている点で、実施例９の半導体装置１６２と異なる。本実施例の半導体装置１８２によれば、順バイアスの印加時において、ｎ^＋カソード領域１２０からｎ⁻ドリフト領域１１４への電子の注入が抑制されているので、実施例９の半導体装置１６２に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置１８２によれば、さらにスイッチング損失を小さくすることが出来る。

（実施例１２）
図１５に示すように、本実施例の半導体装置２０２は、シリコンの半導体基板２０４を用いて形成されている。半導体基板２０４は、高濃度ｎ型半導体領域であるｎ^＋カソード領域２０６と、ｎ型半導体領域であるｎバッファ領域２０８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域２１０が順に積層されている。本実施例では、ｎ^＋カソード領域２０６の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバッファ領域２０８の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎ⁻ドリフト領域２１０の不純物濃度は１×１０¹²〜１×１０¹⁵［ｃｍ^-3］程度である。

ｎ⁻ドリフト領域２１０の上側表面には、ｎ型半導体領域であるｎバリア領域２１２が、所定の間隔を隔てて複数形成されている。ｎバリア領域２１２の上型表面には、ｐ型半導体領域であるｐアノード領域２１４が部分的に形成されている。ｐアノード領域２１４の上側表面には、ｎ型半導体領域であるｎピラー領域２１６が形成されている。ｎピラー領域２１６は、ｐアノード領域２１４を貫通して、ｎバリア領域２１２の上側表面まで達するように形成されている。また、ｐアノード領域２１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域２１８と、高濃度ｎ型半導体領域であるｎ^＋エミッタ領域２２０がそれぞれ形成されている。本実施例では、ｎバリア領域２１２の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐアノード領域２１４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎピラー領域２１６の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｐ^＋コンタクト領域２１８の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度であり、ｎ^＋エミッタ領域２２０の不純物濃度は１×１０¹⁸〜１×１０²⁰［ｃｍ^-3］程度である。また、ｎバリア領域２１２の厚さは０．５〜３．０［μｍ］程度である。

半導体基板２０４の下側表面には、金属製のカソード電極２２２が形成されている。カソード電極２２２は、ｎ^＋カソード領域２０６とオーミック接合によって接合している。カソード電極２２２は、カソード端子２２３に接続している。

半導体基板２０４の上側表面には、金属製のアノード電極２２４と、金属製のゲート電極２２６が形成されている。アノード電極２２４は、ｐアノード領域２１４、ｐ^＋コンタクト領域２１８およびｎ^＋エミッタ領域２２０の一部とオーミック接合によって接合している。アノード電極２２４は、アノード端子２２５に接続している。ゲート電極２２６は、絶縁膜２３０を介してｎ⁻ドリフト領域２１０、ｎバリア領域２１２、ｐアノード領域２１４およびｎ^＋エミッタ領域２２０の一部と対向するように配置されている。ゲート電極２２６は、ゲート端子２２７に導通している。

半導体基板２０４の上側表面において、アノード電極２２４とゲート電極２２６が形成されていない箇所には、絶縁膜２１１が形成されている。絶縁膜２１１の上側表面には、絶縁膜２１１を貫通してｎピラー領域２１６の上側表面に達する中継電極２１３が形成されている。中継電極２１３はｎピラー領域２１６とオーミック接合によって接合している。中継電極２１３は、半導体基板２０４の外部に設けられた整流素子２１５を介して、アノード端子２２５に接続している。

整流素子２１５は、アノード２１５ａからカソード２１５ｂへの順方向電流を許容し、カソード２１５ｂからアノード２１５ａへの逆方向電流を制限する。整流素子２１５のアノード２１５ａは配線２１７ａを介してアノード端子２２５に接続している。整流素子２１５のカソード２１５ｂは配線２１７ｂを介して中継電極２１３に接続している。本実施例では、整流素子２１５はショットキーバリアダイオードである。なお、整流素子２１５としては、順方向電圧降下が、ｐアノード領域２１４とｎバリア領域２１２の間のｐｎ接合のビルトイン電圧より低いものであれば、ショットキーバリアダイオード以外のものを使用してもよい。例えば、整流素子２１５としては、ゲルマニウムのｐｎダイオードを用いてもよいし、ヘテロ接合ダイオードを用いてもよい。

本実施例の半導体装置２０２は、ドレイン電極に相当するカソード電極２２２と、ドレイン領域に相当するｎ^＋カソード領域２０６と、バッファ領域２０８と、ｎ⁻ドリフト領域２１０と、ボディ領域に相当するｐアノード領域２１４と、ソース領域に相当するｎ^＋エミッタ領域２２０と、ソース電極に相当するアノード電極２２４と、ｎ^＋エミッタ領域２２０とｎ⁻ドリフト領域２１０の間のｐアノード領域２１４に対して絶縁膜２３０を挟んで対向するゲート電極２２６を備える縦型のＭＯＳＦＥＴの構造を有している。

本実施例の半導体装置２０２では、ｎ⁻ドリフト領域２１０とｐアノード領域２１４の間にｎバリア領域２１２が形成されており、アノード電極２２４と整流素子２１５を介して電気的に接続するｎピラー領域２１６を介して、ｎバリア領域２１２がアノード電極２２４と導通している。このような構成とすることによって、アノード端子２２５とカソード端子２２３の間の寄生ダイオードについて、逆回復特性を改善して、スイッチング損失を低減することができる。また、アノード端子２２５とカソード端子２２３の間の逆バイアスに対する耐圧を向上することができる。

（実施例１３）
図１６に示すように、本実施例の半導体装置２３２は、実施例１２の半導体装置２０２とほぼ同様の構成を備えている。本実施例の半導体装置２３２も、実施例１２の半導体装置２０２と同様に、縦型のＭＯＳＦＥＴの構造を有している。本実施例の半導体装置２３２では、ｎ⁻ドリフト領域２１０とｎバリア領域２１２の間に、ｐ型半導体領域であるｐ電界進展防止領域２３４が形成されている。ｐ電界進展防止領域２３４の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域２３４厚さは１．０〜２．０［μｍ］程度である。

本実施例の半導体装置２３２によれば、実施例１２の半導体装置２０２と同様に、アノード端子２２５とカソード端子２２３の間の寄生ダイオードについて、逆回復特性を改善して、スイッチング損失を低減することができる。

また、本実施例の半導体装置２３２では、ｎ⁻ドリフト領域２１０とｎバリア領域２１２の間にｐ電界進展防止領域２３４が形成されているので、実施例１２の半導体装置２０２に比べて、アノード端子２２５とカソード端子２２３の間の逆バイアスに対する耐圧を向上し、逆バイアス時のリーク電流を低減することができる。

（実施例１４）
図１７に示すように、本実施例の半導体装置２４２は、実施例１２の半導体装置２０２とほぼ同様の構成を備えている。本実施例の半導体装置２３２では、ｎ^＋カソード領域２０６において、高濃度ｐ型半導体領域であるｐ^＋コレクタ領域２４４が部分的に形成されている。本実施例では、ｐ^＋コレクタ領域２４４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。

半導体装置２４２は、プレーナ型のＩＧＢＴとフリーホイーリングダイオードが逆並列に接続された構造を有している。すなわち、コレクタ電極に相当するカソード電極２２２と、ｐ^＋コレクタ領域２４４と、ｎバッファ領域２０８と、ｎ⁻ドリフト領域２１０と、ｐアノード領域２１４と、ｎ^＋エミッタ領域２２０と、エミッタ電極に相当するアノード電極２２４と、絶縁膜２３０と、ゲート電極２２６によって、プレーナ型のＩＧＢＴを構成しており、カソード電極２２２と、ｎ^＋カソード領域２０６と、ｎバッファ領域２０８と、ｎ⁻ドリフト領域２１０と、ｐアノード領域２１４と、ｐ^＋コンタクト領域２１８と、アノード電極２２４によって、フリーホイーリングダイオードを構成している。本実施例の半導体装置２４２は、上記のようなＩＧＢＴとダイオードのそれぞれについて、ｎ⁻ドリフト領域２１０とｐアノード領域２１４の間に形成されたｎバリア領域２１２と、ｎバリア領域２１２と電気的に接続されたｎピラー領域２１６と、ｎピラー領域２１６とアノード電極２２４を接続するように配置された整流素子２１５が付加された構成を有している。

本実施例の半導体装置２４２では、アノード端子２２５とカソード端子２２３の間に順バイアスが印加される際に、ｐアノード領域２１４およびｐ^＋コンタクト領域２１８からｎ⁻ドリフト領域２１０への正孔の注入が抑制される。従って、逆回復特性を向上し、スイッチング損失を低減することができる。

また、本実施例の半導体装置２４２では、アノード端子２２５とカソード端子２２３の間に逆バイアスが印加されると、整流素子２１５だけでなく、ｐアノード領域２１４とｎバリア領域２１２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。従って、逆バイアスに対する耐圧を向上することができる。

（実施例１５）
図１８に示すように、本実施例の半導体装置２５２は、実施例１４の半導体装置２４２とほぼ同様の構成を備えている。本実施例の半導体装置２５２では、ｎ⁻ドリフト領域２１０とｎバリア領域２１２の間に、ｐ型半導体領域であるｐ電界進展防止領域２３４が形成されている。ｐ電界進展防止領域２３４の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域２３４厚さは１．０〜２．０［μｍ］程度である。半導体装置２５２は、プレーナ型のＩＧＢＴとフリーホイーリングダイオードが逆並列に接続された構造を有している。

本実施例の半導体装置２５２によれば、アノード端子２２５とカソード端子２２３の間に順バイアスが印加される際に、ｐアノード領域２１４およびｐ^＋コンタクト領域２１８からｎ⁻ドリフト領域２１０への正孔の注入が抑制される。従って、逆回復特性を向上し、スイッチング損失を低減することができる。

また、本実施例の半導体装置２５２では、アノード端子２２５とカソード端子２２３の間に逆バイアスが印加されると、整流素子２１５だけでなく、ｐアノード領域２１４とｎバリア領域２１２の間のｐｎ接合の界面から伸びる空乏層と、ｐ電界進展防止領域２３４とｎ⁻ドリフト領域２１０の間のｐｎ接合から伸びる空乏層によっても電界が分担される。従って、逆バイアスに対する耐圧を向上することができる。

また、本実施例の半導体装置２５２では、ｐ電界進展防止領域２３４とｎ⁻ドリフト領域２１０の間のｐｎ接合によって、逆電流が制限される。従って、逆バイアス印加時に整流素子２１５を通過するリーク電流が低減される。

さらに、本実施例の半導体装置２５２では、ゲート電極２２６に電圧を印加してＩＧＢＴを駆動する場合に、コレクタ電極に相当するカソード電極２２２からエミッタ電極に相当するアノード電極２２４へ流れる電流がｐ電界進展防止領域２３４によって抑制されるため、ＩＧＢＴの飽和電流を低減することができる。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

例えば、上記の実施例におけるｎピラー領域１６，１３４，１４２，２１６は、対応するｎバリア領域１２，１１６，１２２，２１２と同じ不純物濃度として、単一のｎバリア領域として形成してもよい。あるいは、上記の実施例におけるｎピラー領域１６，１３４，１４２，２１６を、金属埋め込み層で代替する構成としてもよい。

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２ ダイオード；４ 半導体基板；６ ｎ^＋カソード領域；８ ｎバッファ領域；１０ ｎ⁻ドリフト領域；１１ 絶縁膜；１２ ｎバリア領域；１３ 中継電極；１４ ｐアノード領域；１５ 整流素子；１５ａ アノード；１５ｂ カソード；１６ ｎピラー領域；１７ａ 配線；１７ｂ 配線；１８ ｐ^＋コンタクト領域；２０ カソード電極；２１ カソード端子；２２ アノード電極；２３ アノード端子；３２ ダイオード；３４ 半導体基板；３６ ｐ電界進展防止領域；４２ ダイオード；４４ トレンチ；４６ 絶縁膜；４８ トレンチ電極；５２ ダイオード；６２ ダイオード；６４ ｐ^＋カソードショート領域；６６ ダイオード；６８ ダイオード；７０ ダイオード；７２ 半導体装置；７４ ｎ^＋エミッタ領域；８２ 半導体装置；１０２ 半導体装置；１０３ 絶縁膜；１０４ 半導体基板；１０５ 中継電極；１０６ ＩＧＢＴ領域；１０７ 整流素子；１０７ａ アノード；１０７ｂ カソード；１０８ ダイオード領域；１０９ａ 配線；１０９ｂ 配線；１１０ ｐ^＋コレクタ領域；１１２ ｎバッファ領域；１１３ 絶縁膜；１１４ ｎ⁻ドリフト領域；１１５ 中継電極；１１６ ｎバリア領域；１１７ 整流素子；１１７ａ アノード；１１７ｂ カソード；１１８ ｐボディ領域；１１９ａ 配線；１１９ｂ 配線；１２０ ｎ^＋カソード領域；１２２ ｎバリア領域；１２４ ｐアノード領域；１２６ トレンチ；１２８ 絶縁膜；１３０ ゲート電極；１３２ ｎ^＋エミッタ領域；１３４ ｎピラー領域；１３６ ｐ^＋コンタクト領域；１３８ 絶縁膜；１４０ ゲート電極；１４２ ｎピラー領域；１４４ ｐ^＋コンタクト領域；１４６ カソード電極；１４７ カソード端子；１４８ アノード電極；１４９ アノード端子；１６２ 半導体装置；１６４ 半導体基板；１６６ ｐ電界進展防止領域；１６８ ｐ電界進展防止領域；１７２ 半導体装置；１７４ ｐ^＋カソードショート領域；１８２ 半導体装置；２０２ 半導体装置；２０４ 半導体基板；２０６ ｎ^＋カソード領域；２０８ ｎバッファ領域；２１０ ｎ⁻ドリフト領域；２１１ 絶縁膜；２１２ ｎバリア領域；２１３ 中継電極；２１４ ｐアノード領域；２１５ 整流素子；２１５ａ アノード；２１５ｂ カソード；２１６ ｎピラー領域；２１７ａ 配線；２１７ｂ 配線；２１８ ｐ^＋コンタクト領域；２２０ ｎ^＋エミッタ領域；２２２ カソード電極；２２３ カソード端子；２２４ アノード電極；２２５ アノード端子；２２６ ゲート電極；２２７ ゲート端子；２３０ 絶縁膜；２３２ 半導体装置；２３４ ｐ電界進展防止領域；２４２ 半導体装置；２４４ ｐ^＋コレクタ領域；２５２ 半導体装置

Claims (8)

1. カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードであって、
   前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、
   前記バリア領域とオーミック接合した中継電極と、
   前記ダイオードが形成されている半導体基板の外部に設けられた整流素子を備えており、
   前記整流素子のアノードが配線を介して前記アノード電極に接続しており、前記整流素子のカソードが配線を介して前記中継電極に接続しており、
   前記整流素子の順方向電圧降下が、前記アノード領域と前記バリア領域の間のｐｎ接合のビルトイン電圧よりも小さいことを特徴とするダイオード。
2. 前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項１のダイオード。
3. 前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、
   前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることを特徴とする請求項１または２のダイオード。
4. 前記カソード領域に部分的に形成された、第２導電型の半導体からなるカソードショート領域をさらに備えていることを特徴とする請求項１から３の何れか一項のダイオード。
5. 請求項１から４の何れか一項のダイオードとＩＧＢＴが一体化された半導体装置であって、
   前記ＩＧＢＴが、コレクタ電極と、第２導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第１導電型の半導体からなる第２ドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるエミッタ領域と、エミッタ電極と、前記エミッタ領域と前記第２ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えており、
   前記ＩＧＢＴが、前記第２ドリフト領域と前記ボディ領域の間に形成された、前記第２ドリフト領域よりも濃度が高い第１導電型の半導体からなる第２バリア領域と、
   前記第２バリア領域とオーミック接合した第２中継電極と、
   前記ＩＧＢＴが形成されている半導体基板の外部に設けられた第２整流素子を備えており、
   前記第２整流素子のアノードが配線を介して前記エミッタ電極に接続しており、前記第２整流素子のカソードが配線を介して前記第２中継電極に接続しており、
   前記第２整流素子の順方向電圧降下が、前記ボディ領域と前記第２バリア領域の間のｐｎ接合のビルトイン電圧より小さいことを特徴とする半導体装置。
6. 前記第２バリア領域と前記第２ドリフト領域の間に形成された、第２導電型の半導体からなる第２電界進展防止領域をさらに備えることを特徴とする請求項５の半導体装置。
7. ドレイン電極と、第１導電型の半導体からなるドレイン領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えるＭＯＳＦＥＴであって、
   前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、
   前記バリア領域とオーミック接合した中継電極と、
   前記ＭＯＳＦＥＴが形成されている半導体基板の外部に設けられた整流素子を備えており、
   前記整流素子のアノードが配線を介して前記ソース電極に接続しており、前記整流素子のカソードが配線を介して前記中継電極に接続しており、
   前記整流素子の順方向電圧降下が、前記ボディ領域と前記バリア領域の間のｐｎ接合のビルトイン電圧よりも小さいことを特徴とするＭＯＳＦＥＴ。
8. 前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項７のＭＯＳＦＥＴ。

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