JP5557581B2 - 半導体装置および電力変換装置 - Google Patents

Description

本発明は、炭化珪素（ＳｉＣ）を用いたダイオード、およびダイオードとトランジスタの複合素子の構造に関する。

ＳｉＣは絶縁破壊電界が高いことから、高耐圧を実現するのに要するデバイスの厚さをＳｉに比べて約１／１０にすることが可能である。そのため、Ｓｉでは通電時の電圧降下が大きくなって実用には適さなかった耐圧３００Ｖ以上のショットキーダイオードが実現されている。

Ｓｉ高耐圧ダイオードには一般にｐｎダイオードが用いられている。ｐｎダイオードは、電子と正孔の両方を電気伝導のキャリアとして用いるバイポーラデバイスであり、導通状態からオフ状態である電圧ブロッキング状態に移行する時に、低不純物濃度層（一般にｎ層）に蓄積した過剰少数キャリア（正孔）が排出されることによるリカバリ電流が生ずる。これがダイオードのスイッチング損失となる。インバータ装置では、スイッチングデバイスとダイオードが使われており、ダイオードのリカバリ電流はスイッチングデバイスが発生する損失の原因ともなっている。これに対し、ショットキーダイオードは電子（あるいは正孔）のみをキャリアとして用いるユニポーラデバイスであるため、ｐｎダイオードにおけるようなリカバリ電流が発生せず、ダイオードとスイッチングデバイスのスイッチング損失を大幅に低減できるという特長を有する。これが高耐圧領域までショットキーダイオードを適用する大きな目的である。

一方、ショットキーダイオードは金属と半導体のショットキー接合により整流作用を生ずるデバイスであり、金属−半導体接合のビルトインポテンシャルの影響を受ける。例えば、Ｔｉを電極に用いたＳｉＣショットキーダイオードの場合、順方向に電流が流れるには０．９Ｖ以上の順方向電圧ＦＶＤ(fｏｒｗａｒｄ ｖｏｌｔａｇｅ ｄｒｏｐ。以下、ＦＶＤとする)が必要であり、１．０Ｖ以下のＦＶＤで動作させることは事実上不可能である。これに対し、Ｓｉのｐｎダイオードは０．６Ｖ程度であり、電流密度は高くないが１．０Ｖ以下の動作も可能であり、導通損失で比較するとＳｉ−ｐｎダイオードの方が低損失である。

このような金属−半導体接合のビルトインポテンシャルの影響を回避するための構造として、スイッチング速度の向上を目的に考案された、図６に示す特許文献１（特開昭６０−７４５８２号公報）にピンチ整流器がある。特許文献１においては、カソード電極５２１、ｎ^＋カソード層５１０、ｎ⁻ドリフト層５１１、ｎ^＋コンタクト領域５１６、ｎ^＋コンタクト領域５１６より深くかつｎ^＋コンタクト領域５１６を囲むように配置されたｐ^＋領域５１２、およびｎ^＋コンタクト領域５１６とｐ^＋領域５１２にオーミック接触するアノード電極５２２で構成される。コンタクトｎ^＋領域５１６とアノード電極５２２はオーミック接触しているので、従来のショットキーダイオードにおけるようなビルトインポテンシャルの影響を排除し、より低いＦＶＤでの動作が可能になる。カソード電極５２１側がアノード電極２２より高電圧となる逆バイアス状態では、電界効果によりｐ^＋領域５１２から拡がる空乏層でピンチオフさせ耐圧を確保するものであり、電界効果ダイオードと呼べる構造である。

特開昭６０−７４５８２号公報

発明者の検討によると、図６において、ｎ^＋コンタクト領域５１６に対する電極とｐ^＋領域５１２に対する電極を絶縁分離させて独立に形成すると、ｎ^＋コンタクト領域５１６をソース領域、ｐ^＋領域５１２をゲート領域、ｎ^＋カソード層５１０をドレイン層とする接合ＦＥＴと同一の構成となる。図６の構成によりダイオード特性を実現するには、電極構成のみが異なる接合ＦＥＴが、ゲートとソースが短絡された状態でブロッキング状態となるノーマリオフ形を示すことと同一である。高耐圧かつノーマリオフ型の接合ＦＥＴを実現するには、チャネル幅（ｎ^＋コンタクト領域５１６より下側に存在するｐ^＋領域５１２の間隔）を狭くする必要がある。この場合チャネルが開きにくくなるため、トランジスタ動作の観点からは、ゲートの閾値電圧が高くなる。これはダイオード動作で考えると、電流が立ち上がるＦＶＤである立ち上がり電圧が高くなることに等しい。すなわち高耐圧であることと立ち上がり電圧が低いことの両立が難しいことを示している。このような課題に対し、特許文献１ではスイッチング速度の向上が目的であるため、立ち上がり電圧低減と高耐圧実現の両立に対する考慮がなされていない。

本発明の目的は、立ち上がり電圧低減と高耐圧実現の両立を可能とする電界効果ダイオードの新規な構造を提案することである。

本発明の代表的なものを以下列記する。

本発明は、炭化珪素を基板として用いた半導体装置において、カソード電極と、カソード電極上の基板に形成された、第一導電型の第一不純物濃度を有するカソード層と、カソード層上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型のドリフト層と、ドリフト層上方に形成された、第一導電型と逆の第二導電型の一対の第一半導体領域と、ドリフト層と第一半導体領域との間に形成され、かつ、一対の第一半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型のチャネル領域と、チャネル領域上に形成された第三不純物濃度より高い第四不純物濃度を有する第一導電型のアノ−ド領域と、第一およびアノ−ド領域上に形成されたアノード電極と、を備える半導体装置である。

また、別の本発明は、炭化珪素を基板として用いた半導体装置において、ダイオードが形成される基板の第一領域と、接合ＦＥＴが形成される基板の第二領域と、第一および第二領域に形成された第一電極と、第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、第一半導体領域上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型の第二半導体領域と、第一領域の第二半導体領域上方に形成された、第一導電型と逆の第二導電型の一対の第三半導体領域と、第二領域の第二半導体領域上方に形成された、第二導電型の一対の第四半導体領域と、第二と第三半導体領域との間および第二と第四半導体領域との間に形成され、かつ、一対の第三半導体領域および一対の第四半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、第一領域の第五半導体領域上に形成された、第三不純物濃度より高い第四不純物濃度を有する第一導電型の第六半導体領域と、第二領域の第五半導体領域上に形成された、第三不純物濃度より高い第五不純物濃度を有する第一導電型の第七半導体領域と、第三および第六半導体領域上に形成された第二電極と、第七半導体領域上に形成された第三電極と、第四半導体領域上に形成された第四電極と、を備える半導体装置である。

さらに、別の本発明は、炭化珪素を基板として用いた半導体装置において、ダイオードが形成される基板の第一領域と、ＭＯＳＦＥＴが形成される基板の第二領域と、第一および第二領域に形成された第一電極と、第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、第一半導体領域上に形成された、第一不純物濃度より低い第二不純物濃度を有する第一導電型の第二半導体領域と、第一領域の第二半導体領域上方に形成された、第一導電型と逆の第二導電型の一対の第三半導体領域と、第二領域の第二半導体領域上方に形成された、第二導電型の第四半導体領域と、第二と第三の半導体領域との間および第二と第四半導体領域との間に形成され、かつ、一対の第三半導体領域に挟まれた、第一不純物濃度より低く第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、第一領域の第五半導体領域上に形成された、第三不純物濃度より高い第四不純物濃度を有する第一導電型の第六半導体領域と、第二領域の第五半導体領域上に形成された、第三不純物濃度より高い第五不純物濃度を有する第一導電型の第七半導体領域と、第三および第六半導体領域上に形成された第二電極と、第七半導体領域上に形成された第三電極と、第四半導体領域に対し絶縁膜を介して配置されたＭＯＳＦＥＴのゲート電極と、を備える半導体装置である。

本発明は、電界効果ダイオードにおいて、立ち上がり電圧低減と高耐圧実現の両立を可能とするものである。

本発明に係る第一の実施例を示すダイオードの概略断面図 図１に示すダイオードの製造工程を示す説明図 図１に示すダイオードの製造工程を示す説明図 図１に示すダイオードの製造工程を示す説明図 図１に示すダイオードの製造工程を示す説明図 本発明に係るダイオード、および従来のダイオードの電流−電圧特性を示す図 ブロッキング電圧と立ち上がり電圧の関係を示す図 ブロッキング電圧と立ち上がり電圧の関係を示す図 ブロッキング電圧と立ち上がり電圧の関係を示す図 従来の電界効果ダイオードの概略断面図 本発明に係る第二の実施例を示すダイオードの概略断面図 図７に示すダイオードの製造工程を示す説明図 図７に示すダイオードの製造工程を示す説明図 図７に示すダイオードの製造工程を示す説明図 図７に示すダイオードの製造工程を示す説明図 図７に示すダイオードの製造工程を示す説明図 本発明に係る第三の実施例であり、本発明に係るダイオードと接合ＦＥＴを組み合わせた回路図 図１０に示す組み合わせを同一の半導体素子上で実現した概略断面図 本発明に係る第四の実施例であり、本発明に係るダイオードとＭＯＳＦＥＴを組み合わせた回路図 図１１に示す組み合わせを同一の半導体素子上で実現した概略断面図 図１２に示す半導体素子の製造工程を示す説明図 図１２に示す半導体素子の製造工程を示す説明図 図１２に示す半導体素子の製造工程を示す説明図 図１２に示す半導体素子の製造工程を示す説明図 図１２に示す半導体素子の製造工程を示す説明図 図１２に示す半導体素子の製造工程を示す説明図 図１２に示す半導体素子の製造工程を示す説明図 本発明に係る第五の実施例であり、本発明に係るダイオードとバイポーラトランジスタを組み合わせ、同一の半導体素子上で実現した概略断面図

以下、本願発明に係る実施例により、詳細に説明する。なお、以下の実施例においては、ｎ型基板で説明するが、ｐ型基板を用いる場合には、導電型を逆にし読み替えればよい。

図１は本発明に係る第一の実施例を説明するためのダイオードの概略断面図である。図において、２１はカソード電極、１０は４Ｈ−ＳｉＣ基板であるｎ^＋＋カソード層、１１はｎ⁻ドリフト層、１２はｐ^＋領域、１３はｎ^＋層、１４はｎ^＋＋アノード領域、１６はｎ^＋チャネル領域、２２はアノード電極である。カソード層は、カソード電極２１とのコンタクトを取るため、ドリフト層１１より高不純物濃度となっている。また、同様に、アノード領域１４は、アノード電極２２とのコンタクトを取るため、チャネル領域１６より高不純物濃度となっている。また、Ｗｃｈはチャネル幅を示し、チャネル長Ｌｃｈ全体にわたり幅が略同一である。さらに、ｐ^＋領域１２の下端部はｎ^＋層１３に接する構造とし、ｎ⁻層１１とは距離ｄで隔てられる構造とした。

次に、このダイオードの動作について説明する。アノード電極２２に順電圧が印加されるとｐ＋領域１２からチャネル領域１６に拡がっていた空乏層が後退し始め、所定の電圧で左右の空乏層の重なりがなくなり、電流経路が形成される。このときの電圧が立ち上がり電圧である。チャネル領域１６の濃度が高いほどｐ＋領域１２からの空乏層の拡がりが少なくなり、立ち上がり電圧は低下する。

一方、カソードが高電圧であるブロッキング状態においては、チャネル領域１６の下端近傍で最大の電界強度となる。この電界が限界を超えるとインパクトイオン化が発生し、ブレイクダウンが生ずる。従って高耐圧を実現するには、チャネル下端付近の電界強度を低く抑えるかが重要となる。本発明ではドリフト領域１１の濃度をチャネル領域１６より低濃度とすることで、高電圧印加時にｎ−ドリフト層全体に空乏層が拡がるようになっており、チャネル下端付近の電界強度の上昇を低くし、インパクトイオン化の発生を抑制できる構造としている。

導通状態においてもチャネル領域１６内部の空乏層の拡がりがなくなるわけではなく、チャネル領域１６の下端（Ｌｃｈと示した矢印の下側に等しい）であり、ｐ^＋領域１２とｎ^＋層１３で形成されるｐｎ接合の下端に位置したチャネル近傍でのチャネル側への拡がりが最も大きい。ｐ^＋領域１２がより深く形成され、ｐｎ接合の下端がｎ⁻ドリフト層内部に形成された場合、チャネル１６はアノード側がｎ^＋、カソード側がｎ⁻で構成されることになる。ｎ^＋よりｎ⁻の方が空乏層の拡がりが大きいことから、チャネル下端近傍の空乏層の重なりがなくなるために要する電圧は、チャネル領域１６全体が高濃度のｎ^＋で構成されていた場合に比べて高くなる。これに対し本願発明では、チャネル領域１６の下端を、ｎ⁻ドリフト層１１とｎ^＋層１３の界面よりアノード電極側としているため、本願発明による電界効果ダイオードは、高耐圧でかつ低い立ち上がり電圧という特性を両立できるのである。

以下、図２（ａ）から図２（ｄ）により、本ダイオード構造を製造するための概略プロセスを説明する。本実施例では６００Ｖ以上の耐圧を実現するため、不純物濃度２−５×１０^２０ｃｍ^−３のｎ型４Ｈ−ＳｉＣ基板１０上に、窒素濃度を１×１０^１６ｃｍ^−３、厚さを６．０μｍとしたｎ⁻層１１と、窒素濃度を１．５×１０^１７ｃｍ^−３とし厚さを１．５μｍとしたｎ^＋層１３をエピ成長させ、これにＣＶＤ−ＳｉＯ_２膜４１１を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する（図２（ａ））。深さ１．２μｍのトレンチ３０をドライエッチングにより形成後マスクパターン４１１を除去し、ドーパントとしてＡｌを用い、濃度を２×１０^１8ｃｍ^−３としたｐ^＋層１２１をエピ成長させ、トレンチ溝を埋める。これによりｐ^＋領域１２とｎ^＋層１３の間のｐｎ接合の下端と、ｎ^＋層１３とｎ⁻ドリフト層１１の界面との距離ｄを０．３μｍとした（図２（ｂ））。図２（ｃ）はＣＭＰ研磨によりｐ^＋層１２１をエッチバックし、ｐ^＋領域１２を形成する工程である。本実施例ではｎ^＋層１３が完全に露出するまでｐ＋層１２１をエッチバックせず、０．０５μｍを残した。これはオーバーエッチングにより、その後の工程で形成されるチャネルの長さが不足することを防ぐためであるが、次の工程でチャネル長は調節可能であるため、０．１μｍ程度であればｎ^＋１３がオーバーエッチングされてもよい。図２（ｄ）はｎ^＋＋アノードとなる領域１４の形成工程である。エッチバック後、ＣＶＤ−ＳｉＯ_２膜４１２を形成後、リソグラフィで形成したパターンに従いイオン注入用のマスクパターンを形成し、窒素４２１をイオン注入する。注入は２５〜１１０ｋｅＶの多段とし、ｎ^＋１３とｎ^＋＋アノード１４の界面が表面から０．２５μｍとなるようにした。ｎ^＋＋アノード１４の表面濃度は２×１０^２０ｃｍ^−３である。注入後、マスクパターン４１２を除去し、１７００℃の活性化熱処理後、図示していないが電極形成工程を経ることにより、図１に示す本願発明のダイオードが完成する。本実施例では、チャネル幅Ｗｃｈは０．１１μｍである。カソード電極１０及びアノード電極にはＮｉを用いた。また、ｐ^＋領域１２の不純物はボロン（Ｂ）でもよく、また、ｎ^＋＋アノード１４の不純物としてはリン（Ｐ）でもよい。

図３は順方向Ｉ−Ｖ特性の図である。比較のため、Ｔｉをショットキー電極に用いた従来のＳＢＤの特性と特開昭６０−７４５８２号公報による従来の電界効果ダイオードの特性も示す。一般に定格を保障するには１０％以上の余裕が必要であるため、６００Ｖ耐圧ダイオードの比較であるため、６５０Ｖの耐圧が得られたもので比較した。点線は従来のＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ。以下、ＳＢＤとする）であり、立ち上がり電圧が０．９Ｖであるため、ＦＶＤ≦１Ｖで使用するには電流密度≦２０〜３０Ａ／ｃｍ^２になる。一方、破線が従来の電界効果ダイオード（ドリフト層不純物濃度、チャネル領域不純物濃度＝２×１０^１６ｃｍ^−３）の場合である。立ち上がり電圧が１．４５Ｖと、従来のＳＢＤより高い結果である。これはチャネル下端近傍でのイオン化インパクトを抑制するためチャネル幅を狭くした結果、チャネル内部での空乏層の重なりを解消させるための電圧が高くなったためである。立ち上がり電圧を低減させるという電界効果ダイオードの目的が達成されていないように見えるが、ＳｉＣでｐｎダイオードを作製すると立ち上がり電圧は２．５Ｖ程度となるため、それと比較すると十分立ち上がり電圧低減の効果は有する。

これに対し、実線で示す本願発明の電界効果ダイオードは立ち上がり電圧０．４Ｖという結果を得ることができ、さらにＦＶＤ≦１Ｖの条件で２５０Ａ／ｃｍ^２の電流密度が得られた。この結果はＳｉのｐｎダイオードより通電損失が少なく、本願発明の適用により、リカバリ損失だけでなく通電損失も低減したダイオードを提供できる。これは、チャネル領域をドリフト領域より高い不純物濃度とし、ｐ^＋領域１２とｎ^＋層１３の間に形成されるｐｎ接合の下端を、ｎ^＋層１３とｎ⁻ドリフト層１１の界面との距離ｄを０．３μｍとした結果である。距離ｄに関しては、０．５μｍを超えると、ｎ^＋チャネル１６下端付近のｎ^＋層１３における電界強度が高くなり、インパクトイオン化を生じやすくなる。そのため、距離ｄは０．２μｍ以上０．５μｍ以下であることが望ましい。

次に、ｎ^＋層１３とｎ⁻ドリフト層１１の不純物濃度に関して図４（ａ）により説明する。図４（ａ）は立ち上がり電圧とブロッキング電圧の関係をシミュレーションにより検討した結果である。図において点線（１）は従来の電界効果ダイオードであり、ドリフト濃度、チャネル濃度ともに２×１０^１６ｃｍ^−３であり、チャネル幅Ｗｃｈをパラメータとしている。Ｗｃｈを大きくすると点線上をブロッキング電圧が低いほうに動いていく。例として、図中の１ａ(ブロッキング電圧６００Ｖ、立ち上がり電圧１．４６Ｖ)を基準に説明する。１ｂは１ａと比較し、ブロッキング電圧、立ち上がり電圧とも低くなっているが、これはＷｃｈを大きくしたことによる。すなわち、Ｗｃｈを大きくしたことによりブロッキング能力が低下するためブロッキング電圧が低下するが、チャネル内部のポテンシャルも低下するため、立ち上がり電圧も低くなる。このような理由により、Ｗｃｈを大きくすると、同一点線上をブロッキング電圧が低いほうに移動するのである。ブロッキング電圧が低い場合（例えば２００Ｖ）であっても立ち上がり電圧は１Ｖより高い。（２）から（７）は、ドリフト濃度を１×１０^１６ｃｍ^−３としたときの、チャネル濃度を本願発明に従い高めていった結果である。チャネル濃度は以下の通りである。（２）：３×１０^１６ｃｍ^−３、（３）：４×１０^１６ｃｍ^−３、（４）：５×１０^１６ｃｍ^−３、（５）：６×１０^１６ｃｍ^−３、（６）：８×１０^１６ｃｍ^−３、（７）：１×１０^１７ｃｍ^−３。この結果から、チャネル濃度を高くすることによる、立ち上がり電圧の低減効果が得られることがわかる。耐圧６５０Ｖでみると（５）：６×１０^１６ｃｍ^−３の場合の０．６５Ｖが最小である。図４（ａ）において「＋」で示したＳｉ−ｐｎダイオードと同程度の特性（ブロッキング電圧６５０Ｖ/立ち上がり電圧０．６Ｖ）の実現も困難である。なお、同一のブロッキング電圧であっても、チャネル濃度が異なる場合は、Ｗｃｈも異なる。例えば、２ａは１ａと同様、ブロッキング電圧は６００Ｖであるが、２ａのチャネル濃度は１ａの２倍であるため、Ｗｃｈは１ａより小さな値である。

一方、ドリフト濃度を１／２にした１×１０^１６ｃｍ^−３の場合、高いブロッキング電圧と低い立ち上がり電圧を両立できることがわかる。図において（ａ）から（ｄ）がチャネル濃度を高めていった結果である。チャネル濃度は、（ａ）：１×１０^１７ｃｍ^−３、（ｂ）：１．２×１０^１７ｃｍ^−３、（ｃ）：１．５×１０^１７ｃｍ^−３、（ｄ）：１．８×１０^１７ｃｍ^−３である。条件（ｃ）の場合、ブロッキング電圧６５０Ｖ、立ち上がり電圧０．４Ｖであり、ブロッキング電圧を確保しつつ、Ｓｉ−ｐｎダイオードより低い立ち上がり電圧を実現できている。以上の結果から、ドリフト層の濃度としては、定格６００Ｖダイオードの場合、耐圧を実現できる濃度である２×１０^１６ｃｍ^−３より低濃度である方が望ましい。ドリフト濃度低減の効果を明らかにするため、図４（ｂ）にドリフト濃度をパラメータとした場合のブロッキング電圧と立ち上がり電圧の関係を示す。それぞれの曲線は、各ドリフト濃度における立ち上がり電圧が最小となるようなＷｃｈとチャネル濃度の組み合わせであり、限界を示すものである。例えばドリフト濃度ｎＤが２×１０^１６ｃｍ^−３の場合、図４（ａ）に示した（１）から（７）の点線、および破線の最小値を結んだ場合の包絡線に対応する。図４（ｂ）から、ブロッキング電圧６５０Ｖを実現し、かつ立ち上がり電圧をＳｉ−ｐｎダイオードと０．６Ｖとするには、ドリフト濃度を１．８×１０^１６ｃｍ^−３以下とする必要がある。

本願発明の目的は立ち上がり電圧を可能な限り低減できる構造の提案であり、望ましくはＳｉ−ｐｎダイオードより低減させることである。この点から考えると、ドリフト濃度を１．５×１０^１６ｃｍ^−３以下とすることにより、立ち上がり電圧０．４Ｖ以下が実現でき、本願発明の目的に適している。ただし、ドリフト濃度を低減させるとドリフト層の抵抗が大きくなることに注意が必要である。図３において電流−電圧特性を比較した場合、従来のＳＢＤに対し本発明のダイオードの方が緩い勾配となっている。従ってドリフト濃度の低減には下限が存在する。図３の本発明の場合、ドリフト濃度は１×１０^１６ｃｍ^−３であるが、従来ＳＢＤと電流−電圧特性の交差する電流密度は７００Ａ／ｃｍ^２であり、ＳｉＣを用いた６００Ｖ耐圧ダイオードの定格電流密度である４００−５００Ａ／ｃｍ^２より高い。すなわち通常使用される電流密度の領域全体にわたり、本願発明のダイオードの方が低損失である。ドリフト濃度を低減させると抵抗が増大するため、電流−電圧特性が従来ＳＢＤと交差する電流密度が低下する。定格電流密度で交差する条件は、勾配が本発明の８０％の場合であり、ドリフト濃度としては８×１０^１５ｃｍ^−３が相当する。さらには、動作条件により異なるが、一般的に通電損失の目安となる電流値は定格の１／２−１／３であることから、交差する電流密度が２５０Ａ/ｃｍ^２より高ければ、本願発明による損失低減効果が生じていることになる。これは図３の本発明の電流−電圧特性と比較し、勾配が半減してもよいことに相当する。すなわちドリフト濃度は図３における本発明の１／２である５×１０^１５ｃｍ^−３で低減可能である。以上のことから本願発明の目的を達成するにはドリフト層の不純物濃度範囲は、５×１０^１５ｃｍ^−３以上１．８×１０^１６ｃｍ^−３以下が適しており、より好ましくは８×１０^１５ｃｍ^−３以上１．５×１０^１６ｃｍ^−３以下である。

さらにチャネル濃度としては、図４（ａ）から条件（ｃ）：１．５×１０^１７ｃｍ^−３が本願発明の目的に最も適している。立ち上がり電圧のみに着目すると、条件（６）：８×１０^１６ｃｍ^−３より低濃度では０．６Ｖより低減できていないことから、これが最小のチャネル濃度である。一方、条件（ｄ）：１．８×１０^１７ｃｍ^−３の場合、条件（ｃ）と比べて立ち上がり電圧低減効果は殆ど変わらない。５５０Ｖ以上のブロッキング電圧が得られていないことに関しては、ドリフト濃度を１×１０^１６ｃｍ^−３より低濃度化させることで解決されるが、ドリフト層抵抗の増大が伴うため好ましくない。従って、ドリフト層抵抗を考慮すると、１．８×１０^１７ｃｍ^−３が最大のチャネル濃度である。よって、チャネル領域の不純物濃度範囲は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下である。

図５はチャネル長Ｌｃｈに関して検討した結果である。本実施例では、Ｌｃｈ＝１．０μｍとしたが、より短い場合でもＳｉ−ｐｎダイオードの立ち上がり電圧（０．６Ｖ）より低減させることは可能であるが、定格６００Ｖダイオードの場合、０．６μｍではＳｉ−ｐｎダイオードより高くなる。これは、Ｌｃｈが短くなると、ブロッキング状態において空乏層で形成されたポテンシャル障壁が乗り越えやすくなり、チャネルリークが増大する現象を抑制するため、Ｗｃｈを小さくする必要があり、立ち上がり電圧が増大することによる。従って、Ｌｃｈとしては、０．７μｍ以上とすることが望ましい。

上記実施例１ではエピ成長によりｐ＋領域を形成した場合を説明したが、より容易な手法として、イオン注入でｐ＋領域を形成する方法がある。図７は本発明にかかる第二の実施例を説明するためのダイオードの概略断面図である。本図における符号は図１と同一であり、２１はカソード電極、１０は４Ｈ−ＳｉＣ基板であるｎ^＋＋カソード層、１１はｎ⁻ドリフト層、１２はｐ^＋領域、１３はｎ^＋層、１４はｎ^＋＋アノード層、１６はｎ^＋チャネル領域、２２はアノード電極である。Ｗｃｈがチャネル幅を示し、チャネル長Ｌｃｈ全体にわたり幅が略同一である。さらに、ｐ^＋領域１２の下端部はｎ^＋層１３に接する構造とし、ｎ⁻層１１とは距離ｄで隔てられる構造とした。

以下、図８（ａ）から図８（ｅ）により、本ダイオード構造を製造するための概略プロセスを説明する。本実施例も実施例１と同様、６００Ｖ以上の耐圧を実現するため、高濃度ｎ型４Ｈ−ＳｉＣ基板１０上に、窒素濃度を１×１０^１６ｃｍ^−３、厚さを６．２μｍとしたｎ⁻層１１と、窒素濃度を１．５×１０^１７ｃｍ^−３とし厚さを１．８μｍとしたｎ^＋層１３をエピ成長させた。これに窒素４２２をイオン注入し、ｎ^＋＋アノード領域１４を形成する。イオン注入条件は実施例１と同一とし、ｎ^＋１３との界面が表面から０．２５μｍとなるようにした。なお、本実施例ではイオン注入によりｎ^＋＋アノード領域１４を形成したが、エピ成長でもよい（図８（ａ））。これにＣＶＤ−ＳｉＯ_２膜４１３を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する。（図８（ｂ））。深さ１．２５μｍのトレンチ３０をドライエッチングにより形成後マスクパターン４１２を除去し、ドーパントとしてＡｌ４２３を用い、イオン注入によりトレンチ底部にｐ^＋領域を形成する。注入エネルギーは２０〜６０ｋｅＶの多段とし、トレンチ底部ｐ^＋の深さが０．２５μｍになるようにした。これによりトレンチ底部ｐ^＋領域１２の下端と、ｎ^＋層１３とｎ⁻ドリフト層１１の界面との距離ｄを０．３μｍとした（図８（ｃ））。引き続きＡｌ４２４の斜めイオン注入により、トレンチ側壁両側にｐ＋領域を形成した（図８（ｄ）、図８（ｅ））。注入後、マスクパターン４１３を除去し、１７００℃の活性化熱処理後、図示していないが電極形成工程を経ることにより、図７に示す本実施例のダイオードが完成する。なお、カソード電極１０及びアノード電極にはＮｉを用いた。本実施例においても、図３の実線で示すＩ−Ｖ特性を得ることができ、立ち上がり電圧０．４Ｖ、ＦＶＤ≦１Ｖの条件で２５０Ａ／ｃｍ^２の電流密度となった。

次に、本願発明による電界効果ダイオードをスイッチング素子と組み合わせた構造に関し説明する。図９は本発明に関する第３の実施例を説明するための回路図である。ＤＣ−ＡＣ変換に用いられるインバータやＤＣ−ＤＣコンバータにおいては、電流制御用のスイッチング素子に加えて、スイッチング動作時の電流還流用のダイオードが一組として用いられる。本実施例では、スイッチング素子としてＳｉＣ接合ＦＥＴ５１を用い、本願発明による電界効果ダイオード５０と組み合わせた場合のデバイス構造に関し説明する。

図１０は接合ＦＥＴ５１と電界効果ダイオード５０を同一基板上に作製した素子の概略面構造である。２１０はダイオード５０のカソード電極兼接合ＦＥＴ５１のドレイン電極、１００はｎ^＋＋カソード層兼ｎ^＋＋ドレイン層、１０１は共通のｎ⁻ドリフト層、１０３は共通のｎ^＋層である。１２はダイオードのｐ^＋領域、１２１は接合ＦＥＴのｐ^＋ゲート領域、１４はｎ^＋＋アノード領域、１４１はｎ^＋＋ソース領域、１６はダイオードのｎ^＋チャネル領域、１６１は接合ＦＥＴのｎ^＋チャネル領域、２３０はゲート電極、２２０はアノード電極兼接合ＦＥＴのソース電極である。１９は接合ＦＥＴのゲート電極２３０とソース電極２２０を電気的に絶縁するための絶縁膜である。１７はダイオードと接合ＦＥＴを分離するためのｎ^＋＋領域であり、ｎ^＋＋ソース１４１およびｎ^＋＋アノード領域１４と全く同一のものであり、同時に形成される。ｎ^＋＋領域１７の下にも導通には直接寄与しないがｎ^＋チャネル１６２が存在する。その幅Ｗは接合ＦＥＴのｐ^＋ゲート１２１の電位、あるいはダイオードのｐ^＋領域１２の電位変化により、ｐ^＋ゲート１２１とｐ^＋領域１２（若しくは１２２）の間に電流が流れるのを防ぐため、Ｗｃｈ（Ｔ）より幅を広くしている。

また、図１０のダイオード領域において、基板表面にｎ^＋＋層の代わりにｐ^＋層を設け、アノード電極２２０と接触している箇所がある。これは、図１０の構造で基板表面にｎ^＋＋アノード領域をすべて設けてしまうと、アノード電極２２０と接触しないｐ^＋領域が形成されてしまい、このｐ^＋領域が浮遊電極となり、動作が不安定になるのを防ぐためである。

製造方法関しては実施例２と殆ど同じである。イオン注入後の活性化熱処理終了後、ゲート電極２３０を選択的に形成し、絶縁膜１９を形成する。ｎ^＋＋ソースとのコンタクト窓を形成する工程で、ダイオード部分のみトレンチ部分まで含めて絶縁膜を除去し、アノード電極兼ソース電極である２２０と下側のカソード電極兼ドレイン電極２１０を形成することにより、図１０に示す構造が完成する。このようにして、立ち上がり電圧の低いダイオードを、接合ＦＥＴと同一のプロセスで同一基板上に作製できる。これまでもショットキーダイオードを接合ＦＥＴと同一基板上に形成する構造はあるが、その場合、これまで述べてきたように、低い立ち上がり電圧が実現できないことに加え、ショットキー電極形成のためのプロセスが追加になる。これに対し本実施例では、追加プロセスを必要とすることなく、接合ＦＥＴと立ち上がり電圧の低いダイオードを同一基板上に形成できるため、低コストで高性能の素子を実現できるという効果を生ずる。

さらにこの構造の優れている点は、ダイオードと接合ＦＥＴのチャネルが共通していることであり、両者の違いはチャネル幅である。ダイオードと異なりゲート電圧を制御できること、接合ＦＥＴ５１をノーマリオフとする場合は閾値電圧の高い方が望ましいことから、Ｗｃｈ（Ｔ）をダイオードのチャネル幅Ｗｃｈ（Ｄ）より狭くする必要がある。

図１１は第四の実施例を説明する回路図であり、ＳｉＣ−ＭＯＳＦＥＴ５２を電流制御用のスイッチング素子に用い、本願発明による電界効果ダイオード５０を還流用ダイオードとして組み合わせた例である。図１２は、図１１の二つの素子を同一基板上に作製した素子の概略断面構造である。２１０はダイオード５０のカソード電極兼ＭＯＳＦＥＴ５２のドレイン電極、１００はｎ^＋＋カソード層兼ｎ^＋＋ドレイン層、１０１は共通のｎ⁻ドリフト層、１０３は共通のｎ^＋層である。１２２はダイオードのｐ^＋領域兼ＭＯＳＦＥＴのｐ^＋ボディ領域、１４はｎ^＋＋アノード領域、１４１はｎ^＋＋ソース領域、１６はダイオードのｎ^＋チャネル領域、１９１はＭＯＳＦＥＴのゲート絶縁膜、２３０はゲート電極、２２０はアノード電極兼ＭＯＳＦＥＴのソース電極である。

以下、図１３（ａ）から図１３（ｇ）により、図１２の構造を製造するための概略プロセスを説明する。６００Ｖ以上の耐圧を実現するため、ｎ^＋＋カソード層兼ｎ^＋＋ドレイン層である高濃度ｎ型４Ｈ−ＳｉＣ基板１００上に、窒素濃度１×１０^１６ｃｍ^−３、厚さを６．０μｍとしたｎ⁻層１０１と、窒素濃度１．５×１０^１７ｃｍ^−３とし厚さを１．５μｍとしたｎ^＋層１０３をエピ成長させ、これにＣＶＤ−ＳｉＯ_２膜４１４を形成後、リソグラフィで形成したパターンに従いトレンチ形成用のマスクパターンを形成する。（図１３（ａ））。深さ１．２μｍのトレンチ３００をドライエッチングにより形成後マスクパターン４１１を除去し、ドーパントとしてＡｌを用いたエピ成長により、濃度２×１０^１8ｃｍ^−３のｐ^＋層１２２を形成し、トレンチ溝を埋める（図１３（ｂ））。その後ｐ^＋層１２２の表面をエッチバックする（破線箇所までｐ＋層１２２をエッチバックした。）。本実施例でも、実施例１と同様に、ｎ^＋層１０３が完全に露出するまでｐ＋層１２２をエッチバックせず、０．０５μｍを残した。これはオーバーエッチングにより、その後の工程で形成されるチャネルの長さが不足することを防ぐためであるが、次の工程でチャネル長は調節可能であるため、０．１μｍ程度であればｎ^＋１０３がオーバーエッチングされてもよい。図１３（ｃ）はｎ^＋＋アノード領域１４及び^＋＋ソース領域１４１を作製する工程である。エッチバック後、ＣＶＤ−ＳｉＯ_２膜４１４を形成後、リソグラフィで形成したパターンに従いイオン注入用のマスクパターンを形成し、窒素イオン４２６を注入する。注入は２５〜１１０ｋｅＶの多段とし、ｎ^＋１０３とｎ^＋＋アノード１４の界面が表面から０．２５μｍとなるようにした。注入後、マスクパターン４１４を除去し、１７００℃の活性化熱処理を施す。続いてＣＶＤ−ＳｉＯ_２膜４１５を形成し、リソグラフィにより既に形成されているｎ^＋＋ソース領域１４１を分断するように、トレンチ３０１用のパターンを形成する（図１３（ｄ））。トレンチ３０１をドライエッチングにより形成後、熱酸化等の手法によりゲート絶縁膜１９１を形成し、その上に多結晶シリコン２３０をＣＶＤにより堆積しゲート電極とする（図１３（ｅ））。不要なゲート配線を除去するため、多結晶シリコン２３０をエッチバックし、トレンチ内部にのみ残す。多結晶シリコンゲート電極２３０と、後の工程で形成するソース電極兼アノード電極との絶縁を確保するため、酸化あるいはＣＶＤによりＳｉＯ２膜を上部に形成する（図１３（ｆ））。その後、ソースコンタクト兼アノードコンタクト形成用のマスクパターン４１６を形成し、ソース/アノードおよびドレイン/カソード上の不要な絶縁膜を除去する（図１３（ｇ））。

この後、図示していないが電極形成工程を経ることにより、図１２に示すＳｉＣ−ＭＯＳＦＥＴ５２を電流制御用のスイッチング素子に用い、本願発明による電界効果ダイオード５０を還流用ダイオードとして同一基板上に作製した素子が完成する。なお、カソード電極１０及びアノード電極にはＮｉを用いた。

実施例３と同様、ショットキーダイオードをＭＯＳＦＥＴと同一基板上に形成する構造はあるが、その場合これまで述べてきたように、低い立ち上がり電圧が実現できない。さらにＳｉＣ−ＭＯＳＦＥＴでは、界面準位の低減、移動度の向上を目的として、ゲート絶縁膜形成時に、通常の熱酸化に加え、窒化処理などのプロセスが採用される。ショットキーダイオードを形成するのはこの窒化プロセスを経た後であるが、酸・窒化処理後の絶縁膜−ＳｉＣ界面状態は通常の酸化処理後の状態とは異なっていることがある。その結果、エッチングによりショットキー電極形成用のコンタクト窓開口後のＳｉＣ表面状態も、通常の酸化処理後に開口されたＳｉＣ表面状態と異なったものとなり、ショットキー電極の電位障壁φＢも変化することになる。φＢが高くなるとダイオードの立ち上がり電圧は一層高くなり、逆にφＢが低下すると立ち上がり電圧は低下するが、同時にブロッキング時のリーク電流が増大するという問題が生じる。これに対し本願発明ではショットキー界面が存在しないため、上記のような問題が生じることがなく、優れたＭＯＳＦＥＴの特性とダイオードの低い立ち上がり電圧を両立できるという効果を生ずる。

実施例３および実施例４では、本願発明による電界効果ダイオードを電界効果スイッチング素子である、接合ＦＥＴおよびＭＯＳＦＥＴとの組み合わせで説明したが、スイッチング素子としてはバイポーラトランジスタ（ＢＪＴ）との組み合わせもある。図１４はこの組み合わせを同一基板上で実現させた一例を示す概略断面構造図である。ＢＪＴの場合、ベースの注入効率や注入された少数キャリアの輸送効率がデバイス特性に大きな影響を与える。これにはベース／エミッタ界面およびその近傍における表面再結合を抑制する必要がある。表面再結合を抑制するには、高濃度のｐｎ接合を表面に露出させないデバイス構造とすることの他、表面を保護するための酸化膜の界面電荷、界面準位を低減させる必要がある。実施例４におけるＭＯＳＦＥＴと同様の課題であるが、これに関してもＭＯＳＦＥＴの場合と酸化膜の品質改善のための熱処理プロセスに対し、制限が加わることがなく、優れたＢＪＴ特性とダイオードの低い立ち上がり電圧を両立できるという効果を生ずる。

１０ ｎ^＋＋カソード層
１１ ｎ⁻ドリフト層
１２ ｐ^＋領域
１３ ｎ^＋層
１４ ｎ^＋＋アノード領域
１６ ｎ^＋チャネル領域
２１ カソード電極
２２ アノード電極

Claims (23)

1. 炭化珪素を基板として用いた半導体装置において、
   カソード電極と、
   前記カソード電極上の前記基板に形成された、第一導電型の第一不純物濃度を有するカソード層と、
   前記カソード層上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型のドリフト層と、
   前記ドリフト層上方に形成された、前記第一導電型と逆の第二導電型の一対の第一半導体領域と、
   前記ドリフト層と前記第一半導体領域との間に形成され、かつ、一対の前記第一半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する前記第一導電型のチャネル領域と、
   前記チャネル領域上に形成された前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型のアノ−ド領域と、
   前記第一半導体領域および前記アノ−ド領域上に形成されたアノード電極と、を備えることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第一導電型はｎ型で、前記第二導電型はｐ型であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第二不純物濃度は、５×１０^１５ｃｍ^−３以上１．８×１０^１６ｃｍ^−３以下であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第二不純物濃度は、８×１０^１５ｃｍ^−３以上１．５×１０^１６ｃｍ^−３以下であることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第三不純物濃度は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下であることを特徴とする半導体装置。
6. 請求項３記載の半導体装置において、
   前記第三不純物濃度は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下であることを特徴とする半導体装置。
7. 炭化珪素を基板として用いた半導体装置において、
   ダイオードが形成される前記基板の第一領域と、
   接合ＦＥＴが形成される前記基板の第二領域と、
   前記第一および前記第二領域に形成された第一電極と、
   前記第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、
   前記第一半導体領域上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型の第二半導体領域と、
   前記第一領域の前記第二半導体領域上方に形成された、前記第一導電型と逆の第二導電型の一対の第三半導体領域と、
   前記第二領域の前記第二半導体領域上方に形成された、前記第二導電型の一対の第四半導体領域と、
   前記第二と前記第三半導体領域との間および前記第二と前記第四半導体領域との間に形成され、かつ、一対の前記第三半導体領域および一対の前記第四半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する前記第一導電型の第五半導体領域と、
   前記第一領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型の第六半導体領域と、
   前記第二領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第五不純物濃度を有する前記第一導電型の第七半導体領域と、
   前記第三および前記第六半導体領域上に形成された第二電極と、
   前記第七半導体領域上に形成された第三電極と、
   前記第四半導体領域上に形成された第四電極と、を備えることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第一導電型はｎ型で、前記第二導電型はｐ型であることを特徴とする半導体装置。
9. 請求項７記載の半導体装置において、
   前記第一電極は、前記ダイオードのカソード電極と前記接合ＦＥＴのドレイン電極を兼ね、
   前記第二電極は、前記ダイオードのアノード電極であり、
   前記第三電極は、前記接合ＦＥＴのソース電極であり、
   前記第四電極は、前記接合ＦＥＴのゲート電極であることを特徴とする半導体装置。
10. 請求項７記載の半導体装置において、
    一対の前記第四半導体領域の幅は、一対の前記第三半導体領域の幅よりも狭いことを特徴とする半導体装置。
11. 請求項７記載の半導体装置において、
    前記第二不純物濃度は、５×１０^１５ｃｍ^−３以上１．８×１０^１６ｃｍ^−３以下であることを特徴とする半導体装置。
12. 請求項７記載の半導体装置において、
    前記第三不純物濃度は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下であることを特徴とする半導体装置。
13. 請求項１１記載の半導体装置において、
    前記第三不純物濃度は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下であることを特徴とする半導体装置。
14. 炭化珪素を基板として用いた半導体装置において、
    ダイオードが形成される前記基板の第一領域と、
    ＭＯＳＦＥＴが形成される前記基板の第二領域と、
    前記第一および前記第二領域に形成された第一電極と、
    前記第一電極上に形成された、第一不純物濃度を有する第一導電型の第一半導体領域と、
    前記第一半導体領域上に形成された、前記第一不純物濃度より低い第二不純物濃度を有する前記第一導電型の第二半導体領域と、
    前記第一領域の前記第二半導体領域上方に形成された、前記第一導電型と逆の第二導電型の一対の第三半導体領域と、
    前記第二領域の前記第二半導体領域上方に形成された、前記第二導電型の第四半導体領域と、
    前記第二と前記第三の半導体領域との間および前記第二と前記第四半導体領域との間に形成され、かつ、一対の前記第三半導体領域に挟まれた、前記第一不純物濃度より低く前記第二不純物濃度より高い第三不純物濃度を有する第一導電型の第五半導体領域と、
    前記第一領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第四不純物濃度を有する前記第一導電型の第六半導体領域と、
    前記第二領域の前記第五半導体領域上に形成された、前記第三不純物濃度より高い第五不純物濃度を有する前記第一導電型の第七半導体領域と、
    前記第三および前記第六半導体領域上に形成された第二電極と、
    前記第七半導体領域上に形成された第三電極と、
    前記第四半導体領域に対し絶縁膜を介して配置された前記ＭＯＳＦＥＴのゲート電極と、
    を備えることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記第一導電型はｎ型で、前記第二導電型はｐ型であることを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、
    前記第一電極は、前記ダイオードのカソード電極と前記ＭＯＳＦＥＴのドレイン電極を兼ね、
    前記第二電極は、前記ダイオードのアノード電極であり、
    前記第三電極は、前記ＭＯＳＦＥＴのソース電極であることを特徴とする半導体装置。
17. 請求項１４記載の半導体装置において、
    前記第二不純物濃度は、５×１０^１５ｃｍ^−３以上１．８×１０^１６ｃｍ^−３以下であることを特徴とする半導体装置。
18. 請求項１４記載の半導体装置において、
    前記第三不純物濃度は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下であることを特徴とする半導体装置。
19. 請求項１７記載の半導体装置において、
    前記第三不純物濃度は、８×１０^１６ｃｍ^−３以上１．８×１０^１７ｃｍ^−３以下であることを特徴とする半導体装置。
20. 請求項１記載のアノード電極と、請求項１記載のカソード電極とをスイッチング素子に接続していることを特徴とする電力変換装置。
21. 請求項７記載の接合ＦＥＴがスイッチング素子であり、請求項７記載のダイオードが前記スイッチング素子に接続されている還流用ダイオードであることを特徴とする電力変換装置。
22. 請求項１４記載のＭＯＳＦＥＴがスイッチング素子であり、請求項１４記載のダイオードが前記スイッチング素子に接続されている還流用ダイオードであることを特徴とする電力変換装置。
23. 請求項２０乃至２２記載の電力変換装置において、
    直流電力を交流電力に変換することを特徴とする電力変換装置。

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