JP6163922B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、ドリフト領域に溝（トレンチ）を設けたトレンチ構造の半導体装置およびその製造方法に関する。

従来、半導基体のドリフト領域に溝を設けた上で整流接合を形成したトレンチ型ダイオードが知られている。トレンチ型ダイオードは、半導体基体の表面と平行な整流接合を有するプレーナ型ダイオードに比べて、より高い降伏電圧とより低い逆電流が得られる。また同様の逆方向特性であれば、トレンチ型ダイオードはプレーナ型ダイオードに比べてより低い順方向電圧が得られる。

このようなトレンチ型ダイオードの従来技術として、例えば、特許文献１に記載のダイオードが知られている。この従来技術によれば、第１導電型の半導体基体に溝を設け、溝の底部に設けた第２導電型層が溝の両側に広がるように形成し、半導体基体の表面にアノード電極、裏面にカソード電極を形成している。

特開２００７−１２８９２６号公報

しかしながら上記従来技術によれば、溝底部全体に第２導電型の電界緩和領域を設けているために、順方向電圧を印加した際に、溝底部の領域にはＰＮ接合によるポテンシャル障壁が加わるので、順方向電流の立ち上がり電圧が高くなる。また、溝と溝との間の半導体領域（カソード領域）を順方向電流が流れるときに、第２導電型層と半導体基体とのＰＮ接合によるポテンシャル障壁がカソード領域の両側から影響を及ぼす。これらのため、従来技術によれば、ダイオードとして順方向電流の立ち上がり電圧が高くなるという問題点があった。この問題はワイドバンドギャップであるＳｉＣの場合、ＰＮ接合のポテンシャル障壁がＳｉに比べて非常に高いためより深刻になる。

上記問題点を解決するために本発明は、第１導電型のドリフト領域と、ドリフト領域の表面に形成された溝と、溝の底面の一方の端部に形成され、他方の端部には形成されない第２導電型の電界緩和領域とを備える半導体装置である。また、ドリフト領域は、２つの溝で挟まれた凸部の一方の側面側のみに形成され、第１電極は、溝を覆うように形成され、第２電極は、半導体基板の裏面に形成されている。

本発明によれば、第２導電型の電界緩和領域が溝の底面の一方の端部に形成され、他方の端部には形成されない。このため、逆方向電圧印加時には、一方の端部に形成された電界緩和領域から伸びる空乏層により、高い逆方向耐電圧および少ない逆方向漏れ電流を従来と同等に維持することができる。しかも順方向電圧印加時には、電界緩和領域から伸びる空乏層に遮られない領域が拡大するので、順方向電流の立ち上がり電圧を低下させた半導体装置を提供することができる。

本発明に係る半導体装置の第１実施形態を説明する断面図である。 第１実施形態における半導体装置の製造方法を説明する工程順断面図である。 第１実施形態における半導体装置の製造方法を説明する工程順断面図である。 第１実施形態における半導体装置の製造方法を説明する工程順断面図である。 従来例と第１実施形態の半導体装置との特性の相違を説明する断面図である。 第１実施形態における半導体装置の製造方法の変形例を説明する工程順断面図である。 第２実施形態における半導体装置の製造方法を説明する工程順断面図である。 第２実施形態における半導体装置の製造方法を説明する工程順断面図である。 第２実施形態の半導体装置の特性を説明する断面図である。 第３実施形態における半導体装置の製造方法を説明する工程順断面図である。 第３実施形態における半導体装置の製造方法を説明する工程順断面図である。 第３実施形態の半導体装置の特性を説明する断面図である。 第４実施形態の半導体装置を説明する（ａ）平面図及び（ｂ）断面図である。 第４実施形態の半導体装置の特性を説明する（ａ）平面図及び（ｂ）断面図である。 第５実施形態の半導体装置を説明する（ａ）平面図及び（ｂ）断面図である。 第５実施形態の半導体装置の特性を説明する（ａ）平面図及び（ｂ）断面図である。

次に、図面を参照して、本発明の実施の形態を詳細に説明する。尚、以下の各実施形態においては、第１導電型をＮ型とし、第２導電型をＰ型とし、第１電極をアノード電極、第２電極をカソード電極として説明する。しかしながら、Ｎ型とＰ型とを入れ替えて、第１導電型をＰ型、第２導電型をＮ型としても本発明が成立することは明らかである。

＜第１実施形態＞
［半導体装置の構造の説明］
図１は、本発明に係る半導体装置の第１実施形態の構造を説明する断面図である。図１において、第１導電型のＮ型高濃度のＮ＋型炭化珪素基板１の表面上には、Ｎ型低濃度のＮ−型炭化珪素エピタキシャル層からなるＮ−型ドリフト領域３が形成されている。ここでの＋、−記号は導入される不純物の高濃度、低濃度を示している。そしてＮ−型ドリフト領域３の表面上に一対の側面と底面を有する溝５が複数並列に形成されている。溝５の一方の側面５ａとこの側面５ａに接続する底面５ｂの一方の端部には、第２導電型のＰ型電界緩和領域７が形成されている。

そして溝５を覆うように、言い換えれば、溝５を埋めるとともに隣り合う溝５と溝５の間を接続するように、第１電極であるアノード電極９が形成されている。アノード電極９には、Ｎ−型ドリフト領域３とヘテロ接合を形成する多結晶シリコンにＰ型不純物を添加した材料か、Ｎ−型ドリフト領域３とショットキ接合を形成する金属材料を用いるのが望ましい。前者の場合は、半導体装置はヘテロ接合ダイオードとなり、多結晶シリコンは、Ｎ−型ドリフト領域３を構成する炭化珪素とはバンドギャップが異なる材料である。後者の場合には、半導体装置はショットキ接合ダイオードとなり、ユニポーラ型ダイオードということもできる。Ｎ＋型炭化珪素基板１の裏面には、Ｎ＋型炭化珪素基板１とオーミック接合を形成する金属材料を用いて第２電極であるカソード電極１１が形成されている。

［製造方法の説明］
次に、図２〜図４の工程順断面図を参照して、本実施形態の半導体装置の製造方法を説明する。まず図２（ａ）に示すように、Ｎ＋型炭化珪素基板１上にＮ−型炭化珪素エピタキシャル層からなるＮ−型ドリフト領域３が形成された半導体基体を準備する。これには、Ｎ＋型炭化珪素基板１の表面上にエピタキシャル層を成長させてＮ−型ドリフト領域３としてもよいし、市販のエピタキシャル層を有する炭化珪素基体を用いてもよい。

次いで、図２（ｂ）に示す工程において、酸化膜マスク１３を用いてＮ−型ドリフト領域３にＰ型不純物のイオン注入１０１を行いＰ型領域１５を形成する。酸化膜マスク１３を形成するには、Ｎ−型ドリフト領域３の表面全体に、Ｓｉの酸化膜を形成し、形成した酸化膜を一般的なフォトリソグラフィー法でパターニングして酸化膜マスク１３を形成する。この時、酸化膜マスク１３の母材となるＳｉの酸化膜をパターニングされたレジストをマスクにして、エッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。次いでレジストを酸素プラズマや硫酸等で除去する。Ｐ型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。この際、半導体基体の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。

次いで、図２（ｃ）においては、酸化膜マスク１３の上にレジスト１７で溝形成部分のみを開口したパターンを作製し、溝形成部分の酸化膜マスク１３をエッチングして開口する。

次いで、図３（ａ）では、レジスト１７を除去した後、全面にサイドウォールの母材となる酸化膜１９を形成する。次いで、図３（ｂ）では、全体をドライエッチングし、溝形成部分の酸化膜開口部の端にサイドウォール２１を形成し、溝形成部分の酸化膜開口部の端部がＰ型領域１５の範囲内に重なるようにする。

次いで、図３（ｃ）では、酸化膜マスク１３とサイドウォール２１をマスクとして、Ｎ−型ドリフト領域３及びＰ型領域１５の露出部をドライエッチングすることにより、溝５を形成する。この時、Ｐ型領域１５の最下部よりも深くエッチングしないようにする。このドライエッチングにより、溝５の一方の側面５ａとこの側面に接続する底面５ｂの端部の角を覆うようにＰ型電界緩和領域７が形成される。

次いで図４（ａ）では、溝５を覆うように、言い換えれば、溝５を埋めるとともに隣り合う溝５と溝５間を接続するように、アノード電極９を形成する。この時のアノード電極９の材料は、Ｎ−型ドリフト領域３とヘテロ接合を作る多結晶シリコンにＰ型の不純物を添加した材料か、Ｎ−型ドリフト領域３とショットキ接合を作る金属材料が望ましい。

アノード電極９を形成する材料がＮ−型ドリフト領域３とショットキ接合を作る金属材料の場合、真空蒸着法によりアノード電極９を形成することができる。

Ｎ−型ドリフト領域３とショットキ接合を形成する材料は、Ｎ−型ドリフト領域３の材料であるＮ−型炭化珪素の電子親和力よりも仕事関数の大きな金属材料である。例えば、Ｎ−型ドリフト領域３の材料の電子親和力を３．６[ｅＶ]とする。この条件に適合する金属材料として、アルミニウム（仕事関数：４．４[ｅＶ]）、金（５．２[ｅＶ]）、タングステン（４．４[ｅＶ]）、プラチナ（５．３[ｅＶ]）等を用いることができる。

アノード電極９を形成する材料がＮ−型ドリフト領域３とヘテロ接合を作る多結晶シリコンの場合、多結晶シリコンを堆積し、Ｐ型の不純物を多結晶シリコンにイオン注入するなどして形成する。

次いで図４（ｂ）では、Ｎ＋型炭化珪素基板１の裏面にカソード電極１１を形成する。カソード電極１１を形成するには、Ｎ＋型炭化珪素基板１の裏面に、Ｎ＋型炭化珪素とオーミック接続するＴｉやＮｉなどの金属を真空蒸着後にアニールする。

［動作の説明］
次に、図１に示した本実施形態の半導体装置と、従来技術（特開２００７−１２８９２６号公報）による半導体装置の動作の差異について、図５を参照して説明する。図５における空乏層の広がりは、ＳＹＮＯＰＳＹＳ社のデバイスシミュレーション装置Ｔ−ＣＡＤによる計算結果を図示したものである。

［従来の逆方向電圧特性］
図５（ａ）に示すように、従来技術では、溝底部全体に溝底の両端部を覆う領域までＰ型電界緩和領域１０７が形成されている。カソード電極１１を基準としてアノード電極９に負の電圧を印加する逆方向電圧印加時には、半導体とアノード電極９の間の障壁に阻まれ、アノード電極側の電子は半導体側に移動しないため通常電流は流れない。しかし、電界集中が起こる箇所から逆漏れ電流がカソード電極１１からアノード電極９へ流れる。溝構造のダイオードの場合、溝の端部に電界が集中して逆漏れ電流が流れる。従来技術の構造で逆方向電圧が印加された場合、アノード電極９から空乏層１９１、Ｐ型電界緩和領域１０７から空乏層１２３が広がり、アノード電極９全体が空乏層で覆われる。この動作によって溝の端部からの逆漏れ電流が抑制される。

［従来の順方向電圧特性］
図５（ｂ）に示すように、カソード電極１１を基準としてアノード電極９に正の電圧を印加する順方向電圧印加時には、半導体側の電子がアノード電極９側に移動し、アノード電極９からカソード電極１１へ順方向電流が流れる。この際、溝の底部全体はＰＮ接合になっているため、溝底部を流れる順方向電流はＰＮ接合のポテンシャル障壁によって立ち上がり電圧が非常に高くなる。またＰ型電界緩和領域１０７にはＰＮ接合に起因した空乏層１２５が残っており、溝と溝の間を流れる順方向電流１２９の経路を両側から狭めるため、順方向電流が流れる経路は非常に狭くなる。

［本実施形態の逆方向電圧特性］
図５（ｃ）に示すように、本実施形態の半導体装置の構造では、溝端の一方にＰ型電界緩和領域７が設置されている。このため、逆方向電圧印加時は、Ｐ型電界緩和領域７から空乏層２３が広がり溝端の電界が緩和される。Ｐ型電界緩和領域７は溝の一方側面に沿って配置されているため、電界緩和領域を設置してない溝の他方の側面および溝端部をＰ型電界緩和領域７からの空乏層で覆うことができる。この動作のため、本実施形態における逆漏れ電流の値は従来技術の構造と同等まで低くすることができる。

［本実施形態の順方向電圧特性］
図５（ｄ）に示すように、本実施形態は、Ｐ型電界緩和領域７は溝の一方の側面にしか設置されていないため、従来技術と比べて、ＰＮ接合のポテンシャル障壁により、順方向電流の立ち上がり電圧が非常に高くなる領域の面積は非常に小さくなる。また、溝５の一方の端部に設置されたＰ型電界緩和領域７の周辺にはＰＮ接合のポテンシャルに起因した空乏層２５が残っており、順方向電流を妨げる。しかし溝の底部の一方の端部を除く領域及びＰ型電界緩和領域７を設置していない他方の端部の周囲では、空乏層に妨げられることなく順方向電流２７，２９を流すことができる。この動作のため、本実施形態における順方向電流の立ち上がり電圧は、従来技術のよりも低くすることができる。

［本実施形態の効果］
以上説明した本実施形態によれば、溝５の一方の側面５ａ及びこの側面５ａに接続する底面５ｂの端部にＰ型電界緩和領域７を設置するとともに、隣り合う溝５に挟まれた凸部の一方の側面のみにＰ型電界緩和領域７を設置する構成とした。これにより、逆方向電圧印加時はＰ型電界緩和領域７から伸びた空乏層２３で溝の両端部に集中する電界を緩和することができる。また順方向電圧印加時にはＰ型電界緩和領域７を設置していない溝の他方の端部の周辺に電流経路が確保されることによって順方向電流の立ち上がり電圧を小さくすることができる。この効果によって従来と同等の逆方向電圧特性を確保しつつ、同じ順方向電圧であれば順方向電流を大きくとることができる。また従来より順方向電流の立ち上がり電圧を低くすることができる。

また本実施形態によれば、溝５の底部よりも深い位置にＰ型電界緩和領域７を設置することによって、逆方向電圧を印加した際、溝の端部および底部もＰ型電界緩和領域７からの空乏層で電界を緩和することができる。

また本実施形態によれば、隣り合う配置の溝５において、すべての溝５の同じ側の端部のみにＰ型電界緩和領域７が形成されている。これにより、１つの溝５の一方の端部にＰ型電界緩和領域７を形成するだけで、隣の溝５のＰ型電界緩和領域７を設置していない他方の溝端部の電界緩和も得ることができる。

また本実施形態によれば、電界緩和領域の母材となる炭化珪素のＰ型領域を形成後に、酸化膜マスク１３にサイドウォール２１を形成し、サイドウォール２１の端が炭化珪素のＰ型領域の中に掛かるように形成した。このため、酸化膜マスク１３とサイドウォール２１をマスクとして、ドライエッチングにより溝５を形成するプロセスによって、セルフアラインにより溝５の一方の側面及びこれに接続する底面の端部にＰ型電界緩和領域７を形成することができる。

［第１実施形態の変形例］
次に、図６の工程順断面図を参照して、本実施形態の半導体装置の製造方法の変形例を説明する。本変形例の半導体装置の構造は、図１とほぼ同様であるが、Ｐ型電界緩和領域の形成方法が異なる。

まず図６（ａ）に示すように、Ｎ＋型炭化珪素基板１上に炭化珪素のＮ−型ドリフト領域３が形成された半導体基体に、酸化膜マスク１３を使用したドライエッチングにより、溝５を形成する。

次いで、図６（ｂ）に示すように、溝５に対して斜め方向から、溝５の一方の側面とこの側面に接続する溝の底面端部とに、Ｐ型不純物をイオン注入して、Ｐ型電界緩和領域３１を形成する。イオン注入する斜め方向の角度は、溝５の一方の側面とこの側面に接続する溝の底面端部とにイオン１０５が当たるように照射される角度とする。その後、第１実施形態と同様の方法で、図示しないアノード電極及びカソード電極を形成する。

本変形例の製造方法によって、少ない工程で、溝の一方の側面と、この側面に接続する溝の底面端部とにＰ型電界緩和領域３１を形成することができる。

＜第２実施形態＞
［半導体装置の構造の説明］
次に、図８（ｂ）を参照して、本発明に係る半導体装置の第２実施形態の構造を説明する。本実施形態では、溝３９の形状は、上方が広く開き、溝の底面３９ａへ向かうに従って狭くなるテーパー形状である。そして、溝の側面のＰ型電界緩和領域を除去し、溝３９の底面３９ａの一方の端部のみにＰ型電界緩和領域４３を設置した構造になっている。

［製造方法の説明］
次に、図７、図８を参照して本実施形態の半導体装置の製造方法を説明する。まず図７（ａ）では第１実施形態と同様の方法で、炭化珪素のＮ−型ドリフト領域３に、溝３３を形成する。図７（ａ）の状態は、第１実施形態の図３（ｃ）の状態から、酸化膜マスク１３及びサイドウォール２１を除去した状態である。溝３３は、溝の一方の側面とこの側面に接続する溝の底面の端部のみにＰ型電界緩和領域７を備えたものである。

次いで、図７（ｂ）では、溝３３が形成されたＮ−型ドリフト領域３の表面を９００〜１３００℃程度で熱酸化し、酸化膜３５を形成する。この時、溝の底面の酸化レートよりも開口側に近い側面の酸化レートの方が高くなる。従って熱酸化で底面部分のＰ型電界緩和領域７ａを残して溝側面を深く酸化した形状の酸化膜３５を作ることが可能となる。この酸化膜３５は、後にフッ酸エッチングにより除去する犠牲酸化膜である。

次いで、図７（ｃ）では、この熱酸化の後、フッ酸エッチングによって酸化膜３５を除去することによって、側面のＰ型電界緩和領域７を取り除いた溝３７を形成することが可能となる。

次いで、図８（ａ）に示すように、熱酸化による犠牲酸化膜の形成と、この犠牲酸化膜のフッ酸エッチングとを繰り返して、底面の一方の端部のみにＰ型電界緩和領域４３を形成したテーパー状の溝３９を形成する。

次いで、図８（ｂ）に示すように、第１実施形態と同様の方法により、アノード電極９及びカソード電極１１を形成して半導体装置の製造が完了する。

［動作の説明］
次に、図９を参照して、本実施形態の半導体装置の動作を説明する。

［逆方向電圧特性］
図９（ａ）は、本実施形態の半導体装置の逆方向電圧印加時の空乏層の状態を説明する断面図である。逆方向電圧印加時には、第１実施形態と同様に、アノード電極９からのびた空乏層４５だけでなく、溝端の一方にＰ型電界緩和領域４３が形成されているため、そこから空乏層４７が広がり、溝端の電界が緩和される。また溝３９は、上が広く、溝底へ向かうにしたがって狭くなるテーパー状の形状になっているため、溝３９の端部の電界が緩和される効果が得られる。

［順方向電圧特性］
図９（ｂ）は、本実施形態の半導体装置の順方向電圧印加時の空乏層の状態及び電流を説明する断面図である。順方向電圧印加時には、本実施形態の構造では、第１実施形態と同様に、テーパー状の溝３９の一方の端部に形成されたＰ型電界緩和領域４３には空乏層４９が残っており、順方向電流を妨げる。しかしＰ型電界緩和領域４３を設置していない他方の溝端の周囲では空乏層に妨げられることなく順方向電流５１を流すことができる。また溝側面のＰ型電界緩和領域を酸化とエッチングプロセスによって除去していることにより、溝の側面からの順方向電流５３も流れるようになっている。

［本実施形態の効果］
本実施形態の溝側面の酸化と酸化膜の除去プロセスを用いることで、テーパー状の溝の一方の側面のＰ型電界緩和領域７を除去し、溝底の一方の端部のみにＰ型電界緩和領域４３を残した形状の溝３９を形成することができる。

本実施形態の半導体装置の形状は、図７（ａ）に示したように、溝３９を形成する際にテーパー状の形状になるようなエッチング条件で炭化珪素のＮ−型ドリフト領域３をエッチングすることによっても得られる。

また、溝底の一方の端部のみにＰ型電界緩和領域４３残した形状の溝３９を覆うように、アノード電極９を形成したので、溝３９のＰ型電界緩和領域４３を形成した方の側面からもアノード電極９とＮ−型ドリフト領域３とのコンタクトを得ることができる。このため、同じ順方向電圧であれば、従来より多くの順方向電流を流すことができる。また従来より順方向電流の立ち上がり電圧を低くすることができる。

＜第３実施形態＞
［半導体装置の構造の説明］
次に、図１１（ｂ）を参照して、本発明に係る半導体装置の第３実施形態の構造を説明する。本実施形態は、アノード電極の材料を多結晶シリコンとしたＳｉＣとＳｉとのヘテロジャンクションダイオード（ＨＪＤ）である。

本実施形態では、第２実施形態と同様に、Ｎ−型ドリフト領域３にテーパー状の溝３９が形成されている。溝３９の内部にＳｉＣ界面との間に高いバリア障壁を作るＰ型アノード領域６５を埋め込み、溝と溝との間の凸部分にＳｉＣ界面との間に低いバリア障壁を作るＮ型アノード領域６７を被着する。そして、Ｐ型アノード領域６５とＮ型アノード領域６７とがアノード電極６９を構成している。その他の構成は、第１、第２実施形態と同様である。

［製造方法の説明］
次に、図１０、図１１を参照して、本実施形態の半導体装置の製造方法を説明する。先ず第２実施形態の工程を用いて、図１０（ａ）に示すように、溝底の一方の端部のみにＰ型電界緩和領域４３が形成された溝３９を形成する。この状態は、第２実施形態の図８（ａ）と同じである。

次いで、図１０（ｂ）に示すように、溝３９を埋めるとともに、溝３９と溝３９との間の凸部を覆うように、多結晶シリコン膜５５を堆積する。次いで、図１０（ｃ）に示すように、多結晶シリコン膜５５の表面の溝の上部分以外をパターニングしたレジスト５７で覆う。次いで、レジスト５７をマスクとしてＰ型不純物をイオン注入９７により多結晶シリコン膜５５中に注入し、Ｐ型不純物注入領域５９を形成する。

次いで、図１１（ａ）に示すように、レジスト５７を除去した後、Ｐ型不純物注入領域５９の表面をパターニングしたレジスト６１で覆う。次いで、レジスト６１をマスクとしてＮ型不純物をイオン注入９９で多結晶シリコン膜５５中に注入し、Ｎ型不純物注入領域６３を形成する。

次いで、多結晶シリコン中の不純物活性化アニールを行い、Ｐ型不純物注入領域５９からＰ型アノード領域６５、Ｎ型不純物注入領域６３からＮ型アノード領域６７を形成する。Ｐ型アノード領域６５とＮ型アノード領域６７とがアノード電極６９を構成する。そしてＮ＋型炭化珪素基板１の裏面に、第１実施形態と同様な方法でカソード電極１１を形成する。この状態を図１１（ｂ）に示す。

［動作の説明］
次に、図１２を参照して、第３実施形態の半導体装置の動作を説明する。

［逆方向電圧特性］
図１２（ａ）に示すように、逆方向電圧印加時には、Ｐ型アノード領域６５から空乏層７１が広がり、障壁の低いＮ型アノード領域６７までを覆い電界が緩和される形となる。また溝底の一方の端部に設置されたＰ型電界緩和領域４３から空乏層７３が広がり、Ｐ型電界緩和領域４３を設置していない溝底の他方の端部を覆うことで、電界が集中する溝端の電界が緩和される。

［順方向電圧特性］
図１２（ｂ）に示すように、順方向電圧印加時には、アノード電極６９からカソード電極１１へ順方向電流が流れる。この時、Ｐ型電界緩和領域４３の近傍には空乏層７７が残っている状態となるが、Ｐ型電界緩和領域４３を設置していない溝の側面近傍に順方向電流７５を流す経路が確保されているため、従来例に比較して大きい順方向電流７５を流すことができる。

［効果の説明］
本実施形態では、溝内部に障壁の高いＰ型アノード領域６５、溝と溝の間の凸部に障壁の低いＮ型アノード領域６７を配置する構成とした。この構成によって、逆方向電圧印加時には、障壁の高いＰ型アノード領域６５から空乏層７１が溝の端からもう一方の溝端まで広がり、漏洩電流を抑制することができる。これにより、従来と同等の高い逆方向耐電圧と少ない逆方向漏洩電流の特性を得ることができる。また一方の溝端部に設置したＰ型電界緩和領域４３から伸びた空乏層７３により、溝端に集中する電界をさらに緩和することができる。

順方向電圧印加時には、障壁の低いＮ型アノード領域６７を通って順方向電流を多く流すことができる。Ｐ型電界緩和領域４３を設置していない溝端部を設けているため、順方向電圧印加時に、Ｐ型電界緩和領域４３に残留している空乏層７７に阻害されることのない順方向電流の経路が確保される。これにより、従来と同じ順方向電圧で従来より多くの順方向電流を流すことができる。また従来より順方向電流の立ち上がり電圧を低くすることができる。

［第３実施形態の変形例］
また本実施形態の変形例として、Ｐ型アノード領域６５及びＮ型アノード領域６７に代えて、炭化珪素のＮ−型ドリフト領域３に接合したときに、異なる高さのショットキ障壁を形成する２種の金属からなるアノード電極を形成することもできる。

すなわち本変形例では、Ｐ型アノード領域６５の代わりに、炭化珪素のＮ−型ドリフト領域３と接合したときに第１の高さのショットキ障壁を有する第１のショットキ接合を作る第１の金属材料を用いる。またＮ型アノード領域６７の代わりに、炭化珪素のＮ−型ドリフト領域３と接合したときに第１の高さより低い第２の高さのショットキ障壁を有する第２のショットキ接合を作る第２の金属材料を用いる。具体的な第１、第２の金属材料としては、アルミニウム（仕事関数：４．４[ｅＶ]）、金（５．２[ｅＶ]）、タングステン（４．４[ｅＶ]）、プラチナ（５．３[ｅＶ]）等の中から２種類を選択する。そして、仕事関数の大きい方の金属が第１の金属材料となり、仕事関数の小さい方の金属が第２の金属材料となる。

本変形例によれば、半導体装置は、ショットキ接合ダイオードとなり、第３実施形態に比べて、より低い順方向電圧が得られるという効果がある。

＜第４実施形態＞
次に、図１３、１４を参照して、本発明に係る半導体装置の第４実施形態を説明する。

［構造の説明］
図１３（ａ）は、本実施形態の半導体装置の平面図、図１３（ｂ）は、図１３（ａ）におけるＡ−Ａ’線に沿う断面図を示している。本実施形態の半導体装置は、Ｎ＋型炭化珪素基板１の表面上に形成された炭化珪素のＮ−型ドリフト領域３に、多重の環状の溝７９ａ、７９ｂ、７９ｃが配置された構造となっている。また、本実施形態では、溝７９ａ、７９ｂ、７９ｃの外周側にＰ型電界緩和領域８１を形成し、溝７９ａ、７９ｂ、７９ｃの内周側にはＰ型電界緩和領域８１は形成されていない。このため、溝と溝とで挟まれた凸部には一方の側面側に、Ｐ型電界緩和領域８１が形成され、他方の側面側には、Ｐ型電界緩和領域８１は形成されないことになる。そして、溝７９ａ、７９ｂ、７９ｃの内部は、Ｐ型多結晶シリコンによるＰ型アノード領域８０が形成され、溝と溝との間の凸部は、Ｎ型多結晶シリコンによるＮ型アノード領域８２が形成されている。Ｐ型アノード領域８０とＮ型アノード領域８２とでアノード電極を構成する。Ｎ＋型炭化珪素基板１の裏面には、カソード電極１１が形成されている。

尚、本実施形態では、３重の環状の溝を示したが、溝の多重数は、３に限らず、２以上であれば、いくつでも構わない。また本実施形態では、環状の溝の形状を、角部にＲをつけた四角形としたが、５角形以上の多角形や、同心円状の溝としてもよい。

［製造方法の説明］
本実施形態における半導体装置の製造方法については、第３実施形態と同様であるため省略する。

［動作の説明］
次に、図１４を参照して、本実施形態の半導体装置の動作を説明する。

［逆方向電圧特性］
本実施形態の構造では、第３実施形態と同様に、逆方向電圧印加時にアノード電極（Ｐ型アノード領域８０）から伸びた空乏層８３だけでなく、溝底の一方の端部にＰ型電界緩和領域８１が設置されているため、Ｐ型電界緩和領域８１から空乏層８５が広がる。そして、これら空乏層８３と空乏層８５により、溝底の他方の端部へ端の電界が緩和される。

［効果の説明］
逆方向電圧印加時に、電界は多重の環状の溝７９ａ、７９ｂ、７９ｃにおける溝底の外側の端部に集中するため、電界を緩和するＰ型電界緩和領域８１（図１３（ｂ））は各溝の外側の端部に設置している。このため、より溝底端部の電界を緩和することができる。順方向電圧印加時には、Ｐ型電界緩和領域８１の近傍には空乏層が多少残っている状態となるが、Ｐ型電界緩和領域８１を設置していない溝の側面近傍に順方向電流を流す経路が確保されている。このため、従来例に比較して順方向電流の立ち上がり電圧を低くすることができる。

＜第５実施形態＞
次に、図１５、１６を参照して、本発明に係る半導体装置の第５実施形態を説明する。

［構造の説明］
図１５（ａ）は、本実施形態の半導体装置の平面図、図１５（ｂ）は、図１５（ａ）におけるＡ−Ａ’線に沿う断面図を示している。本実施形態の半導体装置は、Ｎ＋型炭化珪素基板１の表面上に形成されたＮ−型ドリフト領域３に、溝８７が縦横に直角交差する格子状に配置された構造となっている。格子状の溝８７の間の凸部となるＮ−型ドリフト領域８９は、セル状の四角形の形状になっている。本実施形態では、四角形のセル状のＮ型ドリフト領域８９の左と下の隣接する２辺に接するように、Ｐ型電界緩和領域８１を形成している。このため、溝と溝とで挟まれた凸部には一方の側面側に、Ｐ型電界緩和領域８１が形成され、他方の側面側には、Ｐ型電界緩和領域８１は形成されないことになる。そして、溝８７の内部は、Ｐ型多結晶シリコンによるＰ型アノード領域８８が形成され、溝と溝との間の凸部は、Ｎ型多結晶シリコンによるＮ型アノード領域９１が形成されている。Ｐ型アノード領域８８とＮ型アノード領域９１とでアノード電極を構成する。Ｎ＋型炭化珪素基板１の裏面には、カソード電極１１が形成されている。

［動作の説明］
次に、図１６を参照して、本実施形態の半導体装置の動作を説明する。

［逆方向電圧特性］
本実施形態の構造では、第３実施形態と同様に、逆方向電圧印加時にアノード電極（Ｐ型アノード領域８８）からのびた空乏層８３だけでなく、溝底の一方の端部にＰ型電界緩和領域８１が設置されているため、Ｐ型電界緩和領域８１から空乏層８５が広がる。そして、これら空乏層８３と空乏層８５により、溝底の他方の端部へ端の電界が緩和される。

［効果の説明］
本実施形態では、溝８７を格子状に配置し、電界を緩和するＰ型電界緩和領域８１は、溝８７の格子で区切られた四角形のセル状のＮ−型ドリフト領域８９の隣接した２辺に配置している。このため、逆方向電圧印加時には、格子状の溝８７のＰ型電界緩和領域８１を設置していない残りの２辺の溝端部を第３実施形態や第４実施形態と同様に、空乏層８３，８５によって覆うことができ、従来と同様の逆方向電圧特性を維持することができる。順方向電圧印加時には、Ｐ型電界緩和領域８１の近傍には空乏層が多少残っている状態となるが、Ｐ型電界緩和領域８１を設置していない溝の側面近傍に順方向電流を流す経路が確保されている。このため、従来例に比較して順方向電流の立ち上がり電圧を低くすることができる。

１ Ｎ＋型炭化珪素基板（第１導電型半導体基板）
３ Ｎ−型ドリフト領域（第１導電型ドリフト領域）
５ 溝
５ａ 側面
５ｂ 底面
７ Ｐ型電界緩和領域（第２導電型電界緩和領域）
９ アノード電極（第１電極）
１１ カソード電極（第２電極）

Claims (16)

1. 第１導電型の半導体基板と、
   前記半導体基板の表面上に形成された第１導電型のドリフト領域と、
   前記ドリフト領域の表面に形成された溝と、
   前記溝の底面の一方の端部に形成され、他方の端部には形成されない第２導電型の電界緩和領域と、
   前記溝を覆うように形成された第１電極と、
   前記半導体基板の裏面に形成された第２電極と、
   を備え、
   前記電界緩和領域は、隣り合う２つの前記溝で挟まれた凸部の一方の側面側のみに形成されたことを特徴とする半導体装置。
2. 前記第１電極は、前記ドリフト領域の材料とは異なる材料で形成され、ユニポーラ型ダイオードとなることを特徴とする請求項１に記載の半導体装置。
3. 前記第１電極は、前記ドリフト領域の材料と異なるバンドギャップの半導体材料で形成されたことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１導電型がＮ型であり、前記第１電極は、前記ドリフト領域の材料の電子親和力よりも仕事関数の大きな材料で形成されたことを特徴とする請求項１または請求項２に記載の半導体装置。
5. 前記溝の底面の一方の端部に形成された第２導電型の電界緩和領域が、前記溝の底面よりも深い位置まで形成されていることを特徴とする請求項１ないし請求項４の何れか１項に記載の半導体装置。
6. 前記第１電極は、前記溝内では第２導電型の多結晶シリコンにより形成され、隣り合う２つの前記溝で挟まれた凸部には第１導電型の多結晶シリコンを被着することにより形成されたことを特徴とする請求項１または請求項３または請求項５に記載の半導体装置。
7. 前記第１電極は、前記溝内では前記ドリフト領域と接触した際に第１の高さの第１のショットキ障壁を作る材料により形成され、隣り合う２つの前記溝で挟まれた凸部では前記ドリフト領域と接触した際に前記第１の高さより低い第２のショットキ障壁を作る材料により形成されたことを特徴とする請求項１または請求項２に記載の半導体装置。
8. 前記溝が複数並列に配置され、前記溝の底面の一方の端部に形成された第２導電型電界緩和領域が、すべての前記溝の同じ側の端部に形成されていることを特徴とする請求項１ないし請求項７の何れか１項に記載の半導体装置。
9. 前記半導体装置の平面上の構造において、
   前記溝は、多重に配置された環状あるいは同心円状に形成され、
   前記溝の外周側の側面に接続する底面の端部に前記第２導電型の電界緩和領域が形成されていることを特徴とする請求項１ないし請求項７の何れか１項に記載の半導体装置。
10. 前記半導体装置の平面上の構造において、
    前記溝は、格子状に配置され、前記溝の、第１の方向の一方の側面、及び前記第１の方向と直交する方向の一方の側面、に接続する底面の端部に前記第２導電型の電界緩和領域が形成されていることを特徴とする請求項１ないし請求項７の何れか１項に記載の半導体装置。
11. 第１導電型の半導体基板の表面に第１導電型のドリフト領域が形成された半導体基体の表面に、パターニングした第１のマスクを用いてイオン注入により第２導電型の電界緩和領域を形成する第１の工程と、
    前記第１のマスクの一部を除去して第２のマスクを形成するとともに前記ドリフト領域の表面の一部を露出させる第２の工程と、
    前記露出したドリフト領域の表面、前記第２のマスクの表面および側面に酸化膜を形成する第３の工程と、
    前記酸化膜をドライエッチングすることにより、前記第２のマスクの側面に前記電界緩和領域の表面の一部を覆うサイドウォールを形成する第４の工程と、
    前記第２のマスク及び前記サイドウォールをマスクとして、前記ドリフト領域および前記電界緩和領域をエッチングして、溝を形成する第５の工程と、
    前記第２のマスク及び前記サイドウォールを除去した後に、前記溝を覆うように第１電極を形成する第６の工程と、
    前記半導体基板の裏面に第２電極を形成する第７の工程と、
    を備えたことを特徴とする半導体装置の製造方法。
12. 前記第４の工程において、前記サイドウォールの端が前記電界緩和領域中に設置され、 前記第５の工程において、前記ドリフト領域および前記電界緩和領域をエッチングすることによって、前記溝の底面の一方の端部が前記電界緩和領域によって覆われることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第５の工程において、前記溝の側面がテーパー形状になるように前記ドリフト領域をエッチングし、前記溝の側面の前記電界緩和領域を除去し、前記溝の底面の一方の端部のみに前記電界緩和領域を形成することを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
14. 前記第５の工程の後に、熱酸化によって前記溝の側面に犠牲酸化膜を形成した後、前記犠牲酸化膜をエッチングし、前記溝の側面の前記電界緩和領域を除去し、前記電界緩和領域を前記溝の底面の一方の端部のみに形成する工程を有することを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
15. 前記第６の工程は、
    前記溝が形成された半導体基体の表面に多結晶シリコン膜を堆積する工程と、
    前記溝の内部の多結晶シリコン膜に第２導電型の不純物を選択的に注入した第２導電型不純物注入領域と、隣り合う２つの前記溝の間の前記多結晶シリコン膜に選択的に第１導電型の不純物を注入した第１導電型不純物注入領域とを形成する工程と、
    前記第２導電型不純物注入領域と前記第１導電型不純物注入領域を活性化アニールすることによって、第２導電型多結晶シリコン領域と第１導電型多結晶シリコン領域とを有する第１電極を形成する工程と、
    を備えたことを特徴とする請求項１１ないし請求項１４の何れか１項に記載の半導体装置の製造方法。
16. 前記第６の工程は、前記溝の内部に、前記ドリフト領域と接触した際に第１の高さのショットキ障壁を形成する材料を被着して第１のショットキ接合を形成する工程と、
    隣り合う２つの前記溝の間の凸部に、前記ドリフト領域と接触した際に第１の高さより低い第２のショットキ障壁を形成する材料を被着して第２のショットキ接合を形成する工程と、
    を備えたことを特徴とする請求項１１ないし請求項１４の何れか１項に記載の半導体装置の製造方法。

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