JP7067698B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、シリコンよりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いたパワー整流装置では、低導通損失が求められているため、低順方向電圧が求められる。例えば、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）を用いることで、耐圧１２００Ｖクラスであってもショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）に適用可能である。また、ショットキーバリアダイオードは、ショットキー接合面でのコンタクト抵抗（接触抵抗）が大きいため、トレンチによりショットキー接合面の面積を大きくすることで低コンタクト抵抗化が可能なトレンチ型ＳＢＤが提案されている。

従来のトレンチ型ＳＢＤについて、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明する。図１６は、従来の半導体装置の構造を示す断面図である。図１６に示すトレンチ型ＳＢＤは、炭化珪素からなるｎ⁺型支持基板（以下、ｎ⁺型炭化珪素基板とする）１０１上にｎ^-型ドリフト領域１０２となるｎ^-型炭化珪素層１３１をエピタキシャル成長させたエピタキシャル基板（半導体基板）１１０を用いて作製されている。半導体基板１１０のおもて面側には、ｎ型電流拡散領域１０３が設けられている。半導体基板１１０のおもて面１１０ａから所定深さでトレンチ１０５が設けられている。

トレンチ１０５の底面１０５ａは、オフ時に電界が集中するため、ｐ⁺型領域１０４で覆われている。トレンチ１０５の内部に埋め込むように、半導体基板１１０のおもて面１１０ａ上に導電層１０６が設けられている。半導体基板１１０のおもて面１１０ａおよびトレンチ１０５の側壁１０５ｂに沿って、導電層１０６とｎ型電流拡散領域１０３とのショットキー接合１１１が形成されている（二点鎖線の枠で囲む部分）。このショットキー接合１１１でトレンチ型ＳＢＤが構成される。符号１０７，１０８は、それぞれトレンチ型ＳＢＤのアノード電極およびカソード電極である。

このようなトレンチ型ＳＢＤとして、ｎ型ドリフト層に形成したトレンチの底面および側面に沿ってｐ型炭化珪素層を形成し、当該ｐ型炭化珪素層に接するようにトレンチの内部にｐ型ポリシリコン層を埋め込み、ドリフト層との間にショットキー障壁を形成した装置が提案されている（例えば、下記特許文献１（第００２９，００４２～００４７段落、第３図）参照。）。

また、別のトレンチ型ＳＢＤとして、トレンチの内壁に沿って酸化膜を介して導電層を埋め込んだ構造とし、隣り合うトレンチ間（メサ領域）の上端面にバリア金属膜と半導体層とのショットキー接合を形成した装置が提案されている（例えば、下記特許文献２（第００２６，００５５段落、第１（ｆ）図）参照。）。

また、別のトレンチ型ＳＢＤとして、トレンチの底面を覆うようにｐ型不純物領域を設け、トレンチの上部コーナー部にｐ型不純物領域を設け、さらに、トレンチ内および半導体層上に、半導体層に対してショットキー障壁を形成する金属電極を形成した装置が提案されている（例えば、下記特許文献３（第０２０１～０２０２段落、第１６図）参照。）。

特開２０１３－１４０８２４号公報 特開２００１－０６８６８８号公報 特開２０１５－０５０４３６号公報

しかしながら、従来のトレンチ型ＳＢＤ（図１６参照）には、ショットキー接合１１１面に複数の異なる面方位が存在する。例えば、半導体基板１１０のおもて面１１０ａはＳｉ面またはＣ面であり、トレンチ１０５の側壁１０５ｂはｍ面である。トレンチ１０５の上部コーナー部１０５ｃには、様々な結晶面が存在する。Ｓｉ面は（０００１）面である。Ｃ面は（０００－１）面である。ｍ面は、Ｃ面に垂直な｛１－１００｝面の総称であり、（１０－１０）面、（－１０１０）面、（１－１００）面、（－１１００）面、（０１－１０）面および（０－１１０）面である。トレンチ１０５の上部コーナー部１０５ｃとは、トレンチ１０５の側壁１０５ｂと半導体基板１１０のおもて面１１０ａとの境界である。

図１５は、面方位ごとのショットキー障壁の高さを示す特性図である。図１５に示すように、ショットキー接合１１１面でのショットキー障壁の高さは、ショットキー接合１１１面の面方位によって異なる。このため、従来のトレンチ型ＳＢＤには、１つの単位セル（素子の構成単位）に障壁高さの異なる複数のショットキー障壁が存在することとなる。図１５には、半導体材料として炭化珪素を用い、導電層１０６がチタン（Ｔｉ）である場合のＳｉ面、Ｃ面およびｍ面でのショットキー障壁の高さを示すが、導電層１０６を他の金属材料やポリシリコン（ｐｏｌｙ－Ｓｉ）で形成した場合も図１５と同様の特性を示す。図１５の横軸は、導電層１０６を形成した後に行うアニールの温度であり、縦軸はショットキー接合１１１面でのショットキー障壁の高さである。

トレンチ型ＳＢＤの１つの単位セルに障壁高さの異なる複数のショットキー障壁が存在する場合、次の２つの問題が生じる。１つ目は、Ｓｉ面やＣ面に形成されたショットキー接合１１１でショットキー障壁高さが低くなるため、トレンチ型ＳＢＤのオフ時にリーク（漏れ）電流が増加して耐圧（耐電圧）が低下するという問題である。２つ目は、トレンチ型ＳＢＤのショットキー特性が複数段になるため、トレンチ型ＳＢＤのオンオフ特性が悪くなる等、ショットキー特性が安定しないという問題である。

この発明は、上述した従来技術による問題点を解消するため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の内部に、第２導電型の第１半導体領域が選択的に設けられている。前記半導体基板のおもて面の表面層に、前記第１半導体領域と離して、第２導電型の第２半導体領域が設けられている。第１導電型の第３半導体領域は、前記半導体基板の、前記第１半導体領域および前記第２半導体領域以外の部分である。トレンチは、前記半導体基板のおもて面から前記第２半導体領域を貫通して、前記第１半導体領域に達する。前記トレンチの内部に、導電層が設けられている。前記導電層は、前記トレンチの側壁に前記第３半導体領域とのショットキー接合を形成する。第１電極は、前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記ショットキー接合で構成された素子を配置した活性領域と、前記活性領域の周囲を囲む終端領域と、前記活性領域と前記終端領域との間のつなぎ領域と、が設けられている。前記半導体基板のおもて面を、前記活性領域および前記つなぎ領域における第１面よりも前記終端領域における第２面で前記第２電極側に低くした段差が設けられている。前記第３半導体領域は、前記半導体基板のおもて面の前記第１面と前記第２面とをつなぐ第３面よりも内側で終端している。前記つなぎ領域において前記第３半導体領域および前記トレンチと前記第３面との間に第４半導体領域が設けられている。前記第４半導体領域は、前記第３半導体領域よりも不純物濃度が低い第１導電型領域か、または前記第３半導体領域と導電型の異なる第２導電型領域である。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の内部に、第２導電型の第１半導体領域が選択的に設けられている。第１導電型の第３半導体領域は、前記半導体基板の、前記第１半導体領域以外の部分である。前記半導体基板のおもて面から所定深さで、前記第１半導体領域に達するトレンチが設けられている。絶縁膜は、前記半導体基板のおもて面の、前記トレンチの形成領域以外の部分を覆う。前記トレンチの内部に、導電層が設けられている。前記導電層は、前記トレンチの側壁に前記第３半導体領域とのショットキー接合を形成する。第１電極は、前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記ショットキー接合で構成された素子を配置した活性領域と、前記活性領域の周囲を囲む終端領域と、前記活性領域と前記終端領域との間のつなぎ領域と、が設けられている。前記半導体基板のおもて面を、前記活性領域および前記つなぎ領域における第１面よりも前記終端領域における第２面で前記第２電極側に低くした段差が設けられている。前記第３半導体領域は、前記半導体基板のおもて面の前記第１面と前記第２面とをつなぐ第３面よりも内側で終端している。前記つなぎ領域において前記第３半導体領域および前記トレンチと前記第３面との間に第４半導体領域が設けられている。前記第４半導体領域は、前記第３半導体領域よりも不純物濃度が低い第１導電型領域か、または前記第３半導体領域と導電型の異なる第２導電型領域である。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記トレンチの底面および底面コーナー部を覆うことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の内部に、第２導電型の第１半導体領域が選択的に設けられている。前記半導体基板のおもて面の表面層に、前記第１半導体領域と離して、第２導電型の第２半導体領域が設けられている。第１導電型の第３半導体領域は、前記半導体基板の、前記第１半導体領域および前記第２半導体領域以外の部分である。トレンチは、前記半導体基板のおもて面から前記第２半導体領域を貫通し、前記第１半導体領域と深さ方向に対向する。前記トレンチの内部に、絶縁層が設けられている。前記絶縁層は、前記トレンチの底面および底面コーナー部を覆う。前記トレンチの内部において前記絶縁層上に、導電層が設けられている。前記導電層は、前記トレンチの側壁に前記第３半導体領域とのショットキー接合を形成する。第１電極は、前記導電層に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記ショットキー接合で構成された素子を配置した活性領域と、前記活性領域の周囲を囲む終端領域と、前記活性領域と前記終端領域との間のつなぎ領域と、が設けられている。前記半導体基板のおもて面を、前記活性領域および前記つなぎ領域における第１面よりも前記終端領域における第２面で前記第２電極側に低くした段差が設けられている。前記トレンチと、前記半導体基板のおもて面の前記第１面と前記第２面とをつなぐ第３面と、の間に、前記つなぎ領域の全域にわたって第２導電型の第４半導体領域が設けられている。

また、この発明にかかる半導体装置は、上述した発明において、前記つなぎ領域から前記終端領域にわたって前記半導体基板のおもて面の前記第１面、前記第３面および前記第２面の全面を覆う絶縁膜をさらに備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜は、前記活性領域から前記終端領域にわたって前記半導体基板のおもて面の前記第１面、前記第３面および前記第２面の全面を覆うことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、最も外側の前記トレンチの底面に深さ方向に対向する前記第１半導体領域は、前記活性領域から外側へ延在して前記半導体基板のおもて面の前記第３面に達する。前記第２半導体領域は、前記半導体基板のおもて面の前記第１面および前記第３面に沿って前記活性領域から外側へ延在して前記終端領域に達する。前記第４半導体領域は、前記第２半導体領域と前記第１半導体領域との間に設けられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、最も外側の前記トレンチの底面に深さ方向に対向する前記第１半導体領域は、前記活性領域から外側へ延在して前記半導体基板のおもて面の前記第３面に達する。前記第４半導体領域は、前記半導体基板のおもて面の前記第１面および前記第３面と前記第１半導体領域との間に設けられていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは所定間隔で複数配置されている。前記所定間隔は、前記トレンチの側壁における前記第３半導体領域と前記導電層との前記ショットキー接合の深さ方向の幅以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記ショットキー接合は前記トレンチの側壁のみに形成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置され、前記つなぎ領域で終端している。前記トレンチを挟んで隣り合う前記第２半導体領域同士は、前記つなぎ領域において少なくとも一部が連結されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記つなぎ領域における前記半導体基板のおもて面の表面領域の全面に設けられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置され、前記つなぎ領域で終端していることを特徴とする。

本発明にかかる半導体装置によれば、１つの面方位（トレンチの側壁の面方位）のみでショットキー特性が決まるため、耐圧低下を防止することができ、かつ所定のショットキー特性を安定して得ることができるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 図２Ａの変形例を示す断面図である。 図１の切断線Ｃ－Ｃおよび図２Ａ，２Ｂの切断線Ｃ－Ｃ’で切断した平面を半導体基板のおもて面側からみた各部のレイアウトを示す平面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 図１１Ａの変形例を示す断面図である。 図１０の切断線Ｆ－Ｆおよび図１１Ａ，１１Ｂの切断線Ｆ－Ｆ’で切断した平面を半導体基板のおもて面側からみた各部のレイアウトを示す平面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 面方位ごとのショットキー障壁の高さを示す特性図である。 従来の半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１，２Ａは、実施の形態１にかかる半導体装置の構造を示す断面図である。図２Ｂは、図２Ａの変形例を示す断面図である。図３は、図１の切断線Ｃ－Ｃおよび図２Ａ，２Ｂの切断線Ｃ－Ｃ’で切断した平面を半導体基板のおもて面側からみた各部のレイアウトを示す平面図である。

図１は、図３の切断線Ａ－Ａにおける断面構造である。図１には、図３の活性領域２１の断面構造を示す。また、図１には、トレンチ型ＳＢＤの１つの単位セル（素子の構成単位）と、この単位セルの両隣に隣接する単位セルの１／２を示し、その他の単位セルを図示省略する（図３～９，１０，１２，１３においても同様）。図２Ａ，２Ｂは、図３の切断線Ｂ－Ｂ’における断面構造である。図２Ａ，２Ｂには、活性領域２１とエッジ終端領域２３との間の領域（以下、つなぎ領域とする）２２と、エッジ終端領域２３と、の断面構造を示す。図２Ａと図２Ｂとは、つなぎ領域２２の構造が異なる。符号２４は、導電層７とフィールド酸化膜１２との境界である。

活性領域２１とは、半導体装置がオン状態のときに電流が流れる領域である。エッジ終端領域２３は、活性領域２１と半導体基板（半導体チップ）１０の側面との間の領域であり、ｎ^-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面１０ａ）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域２３には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。図２Ａ，２Ｂには、エッジ終端領域２３にＪＴＥ構造を配置した場合を示す。

図１，２Ａ，３に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板１０のおもて面１０ａ側に設けられたトレンチ６の側壁６ｂにショットキー接合１１を形成したトレンチ型ＳＢＤである。半導体基板１０は、炭化珪素からなるｎ⁺型支持基板（ｎ⁺型炭化珪素基板）１上にｎ^-型ドリフト領域２となるｎ^-型炭化珪素層３１をエピタキシャル成長させてなるエピタキシャル基板である。ｎ⁺型炭化珪素基板１は、ｎ⁺型カソード領域として機能する。半導体基板１０には、例えば中央部に活性領域２１が設けられ、活性領域２１の周囲を囲むようにエッジ終端領域２３が設けられている。

図１に示すように、活性領域２１には、半導体基板１０のおもて面（ｎ^-型炭化珪素層３１側の面）１０ａから深さ方向Ｚに、ｎ⁺型炭化珪素基板１に達しない所定深さでトレンチ６が設けられている。深さ方向Ｚとは、半導体基板１０のおもて面１０ａから裏面へ向かう方向である。トレンチ６は、例えば、半導体基板１０のおもて面側から見て、半導体基板１０のおもて面に平行な方向Ｘに延在するストライプ状のレイアウトに配置され、その長手方向（ストライプ状に延在する方向Ｘ）の端部は例えばつなぎ領域２２で終端している（図２Ａ，２Ｂ，３参照）。トレンチ６同士は、各トレンチ６がストライプ状に延在する方向Ｘと直交する方向Ｙに互いに離して配置されている。

隣り合うトレンチ６間（メサ領域）には、ｎ^-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型電流拡散領域（第３半導体領域）とする）３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３は、半導体基板１０のおもて面１０ａに平行な方向に一様に設けられ、トレンチ６の底面６ａよりもカソード側（裏面電極９側）に深い位置に達してトレンチ６の内壁６ａ～６ｄを覆う。また、ｎ型電流拡散領域３は、活性領域２１から外側（チップ側面側）へ延在し、つなぎ領域２２とエッジ終端領域２３との境界付近で終端している（図２Ａ，２Ｂ参照）。ｎ^-型炭化珪素層３１の、ｎ型電流拡散領域３以外の部分がｎ^-型ドリフト領域２である。

ｎ型電流拡散領域３の内部には、半導体基板１０のおもて面１０ａからトレンチ６よりも浅い深さでｐ⁺型領域（以下、ｐ⁺型表面領域（第２半導体領域）とする）４が設けられている。ｐ⁺型表面領域４は、半導体基板１０のおもて面１０ａに露出し、かつその両側のトレンチ６の側壁６ｂにまで達して当該トレンチ６の上部コーナー部６ｃを覆う。半導体基板１０のおもて面１０ａに露出とは、半導体基板１０のおもて面１０ａ上の導電層７や層間絶縁膜（不図示）やフィールド酸化膜１２に接するように配置されていることである。トレンチ６の上部コーナー部６ｃとは、トレンチ６の側壁６ｂと半導体基板１０のおもて面１０ａとの境界である。ｐ⁺型表面領域４は、半導体基板１０のおもて面１０ａに平行な方向に一様に設けられ、活性領域２１から外側へ延在してエッジ終端領域２３で終端している（図２Ａ，２Ｂ参照）。また、ｐ⁺型表面領域４は、半導体基板１０のおもて面１０ａから見て、トレンチ６の周囲を囲むように設けられている（図３参照）。

また、ｎ型電流拡散領域３の内部には、ｐ⁺型領域（第１半導体領域）５が選択的に設けられている。ｐ⁺型領域５は、トレンチ６の底面６ａを覆う。すなわち、半導体基板１０のおもて面１０ａからｐ⁺型表面領域４を深さ方向Ｚに貫通してｎ型電流拡散領域３に達し、ｐ⁺型領域５の内部で終端するようにトレンチ６が設けられている。ｐ⁺型領域５は、トレンチ６の底面６ａから底面コーナー部６ｄにわたって、トレンチ６の底面６ａおよび底面コーナー部６ｄを覆っていることが好ましい。ｐ⁺型領域５は、トレンチ型ＳＢＤのオフ時に空乏化し、トレンチ６の底面６ａや底面コーナー部６ｄにかかる電界を緩和する機能を有する。これにより、耐圧を維持した状態で、セルピッチを短縮して低オン抵抗化が可能である。

トレンチ６の底面コーナー部６ｄとは、トレンチ６の底面６ａと側壁６ｂとの境界であり、例えば所定曲率で湾曲した円弧状となっている。トレンチ６の底面６ａとは、トレンチ６の内壁のうち、基板おもて面１０ａから最も深い部分で、基板おもて面１０ａに略平行する面である。トレンチ６の底面コーナー部６ｄの曲率が小さいほど、底面コーナー部６ｄの占める割合が多くなり、トレンチ６の切断線Ａ－Ａにおける断面形状は、底面６ａが点（頂点）に近づいた断面形状となる。トレンチ６の側壁６ｂとは、トレンチ６の内壁のうち、基板おもて面１０ａに連続し、基板おもて面１０ａに略直交する面である。

また、ｐ⁺型領域５は、ｐ⁺型表面領域４とｎ型電流拡散領域３との界面よりもカソード側に深い位置に、ｐ⁺型表面領域４と離して配置されている。ｐ⁺型領域５のカソード側端部は、ｎ型電流拡散領域３の内部で終端していてもよいし、ｎ型電流拡散領域３とｎ^-型ドリフト領域２との界面や、ｎ^-型ドリフト領域２の内部で終端していてもよい。すなわち、ｐ⁺型領域５とｎ型電流拡散領域３（またはｎ^-型ドリフト領域２）とのｐｎ接合がトレンチ６の底面６ａよりもカソード側に深く位置していればよい。図１，２Ａ，２Ｂには、ｐ⁺型領域５のカソード側端部がｎ型電流拡散領域３の内部で終端している場合を示す（図４～１４においても同様）。ｐ⁺型領域５は、活性領域２１からエッジ終端領域２３にまで延在してエッジ終端領域２３で終端している（図２Ａ，２Ｂ参照）。

トレンチ６の内部を埋め込むように、半導体基板１０のおもて面１０ａ上に導電層７が埋め込まれている。導電層７は、トレンチ６間における半導体基板１０のおもて面１０ａおよびトレンチ６の上部コーナー部６ｃでｐ⁺型表面領域４に接し、トレンチ６の側壁６ｂでｎ型電流拡散領域３に接する。かつ、導電層７は、トレンチ６の底面６ａ（好ましくはトレンチ６の底面６ａおよび底面コーナー部６ｄ）でｐ⁺型領域５に接する。導電層７は、例えばチタン（Ｔｉ）やニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属材料からなる金属層やポリシリコン（ｐｏｌｙ－Ｓｉ）層等からなる。導電層７は、半導体基板１０のおもて面１０ａ（ｐ⁺型表面領域４の表面）上を、トレンチ６の長手方向端部よりも外側へ延在していてもよい（図２Ａ，２Ｂ参照）。

この導電層７とｎ型電流拡散領域３とでショットキー接合１１が形成される。上述したように、半導体基板１０のおもて面１０ａおよびトレンチ６の上部コーナー部６ｃにはｐ⁺型表面領域４が露出されている。かつ、トレンチ６の底面６ａおよび底面コーナー部６ｄは、ｐ⁺型領域５で覆われている。このため、導電層７とｎ型電流拡散領域３とのショットキー接合１１は、トレンチ６の側壁６ｂに沿って、トレンチ６の側壁６ｂのみに形成され、１つの面方位（トレンチ６の側壁６ｂの面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤのショットキー特性が決まる。１つのトレンチ６の側壁６ｂに形成されたショットキー接合１１でトレンチ型ＳＢＤの１つの単位セルが構成される。

トレンチ型ＳＢＤの各単位セルはトレンチ６がストライプ状に延在する方向Ｘに延在し、その面積（ショットキー接合１１の表面積）はトレンチ６の深さおよびトレンチ６の長手方向の長さで調整可能である。また、ｐ⁺型表面領域４を配置することで、ショットキー接合１１の表面積が減少してコンタクト抵抗が高くなるが、ｐ⁺型表面領域４とｎ型電流拡散領域３との界面からｐ⁺型領域５のアノード側端部までの距離ｔ２に対して、セルピッチ（＝メサ幅ｗ１０）を狭くすれば、ショットキー接合１１の表面積減少による損失を小さくすることができる。この距離ｔ２がショットキー接合１１の深さ方向の幅ｗ１１に相当し、トレンチ６の長手方向の長さがショットキー接合１１の基板おもて面１０ａに平行な方向の幅ｗ１２に相当する。ショットキー接合１１の表面積は、ショットキー接合１１の深さ方向の幅ｗ１１と、ショットキー接合１１の基板おもて面１０ａに平行な方向の幅ｗ１２と、の積となる。

ショットキー接合１１の表面積は、例えば、トレンチ６間における半導体基板１０のおもて面１０ａの表面積と同じか、それ以上であることが好ましい。したがって、セルピッチ（メサ幅ｗ１０）は、ショットキー接合１１の深さ方向の幅ｗ１１以下とすることが好ましい（ｗ１０≦ｗ１１）。すなわち、セルピッチは、ｐ⁺型表面領域４とｎ型電流拡散領域３との界面からｐ⁺型領域５のアノード側端部までの距離ｔ２以下とすればよい（ｗ１０≦ｔ２）。また、トレンチ６の底面６ａおよび底面コーナー部６ｄをｐ⁺型領域５で覆うことで、トレンチ６のｐ⁺型領域５で囲まれた部分は、トレンチ型ＳＢＤを形成しない無効領域となるが、この無効領域は従来構造（図１６参照）にも存在するため、従来構造と比べてショットキー特性に対する損失は生じない。

おもて面電極（第１電極）８は、フィールド酸化膜１２に開口されたコンタクトホールを介して、導電層７に接して電気的に接続されている。フィールド酸化膜１２は、例えば酸化シリコン（ＳｉＯ₂）膜であってもよい。おもて面電極８は、フィールド酸化膜１２に延在していてもよい。おもて面電極８は、アノード電極として機能する。また、おもて面電極８は、例えばアノード電極パッドを兼ねる。フィールド酸化膜１２は、つなぎ領域２２からエッジ終端領域２３にわたって半導体基板１０のおもて面１０ａ，１０ａ’の全面および後述する段差４０のステア４０ａの全面を覆う。半導体基板１０の裏面（ｎ⁺型炭化珪素基板１の裏面）には、裏面電極（第２電極）９が設けられている。裏面電極９は、カソード電極として機能する。

図２Ａ，２Ｂに示すように、つなぎ領域２２には、上述したように活性領域２１からｎ型電流拡散領域３、ｐ⁺型表面領域４およびｐ⁺型領域５が延在している。トレンチ６の長手方向の端部においても、上部コーナー部６ｃがｐ⁺型表面領域４に覆われている。ｎ型電流拡散領域３と後述する段差４０のステア４０ａにおけるｐ⁺型表面領域４との間に、ｎ^-型炭化珪素層３１の一部３１ａが残るように、段差４０のステア４０ａよりも内側（チップ中央側）でｎ型電流拡散領域３が終端していてもよい（図２Ａ）。ｎ型電流拡散領域３と後述する段差４０のステア４０ａにおけるｐ⁺型表面領域４との間にｎ^-型炭化珪素層３１の一部３１ａを残すことで、メサ領域（隣り合うトレンチ６間）のｐ⁺型表面領域４を低抵抗化する（ホール電流を流れやすくする）ことができる。または、ｐ⁺型表面領域４とｐ⁺型領域５とに挟まれた部分に、トレンチ６の長手方向の端部から段差４０のステア４０ａにおけるｐ⁺型表面領域４に達するように、ｎ^-型かｐ⁺型の領域１３が設けられていてもよい（図２Ｂ）。この領域１３をｎ^-型とする場合には、プロセスの簡略化が可能であり、領域１３をｐ⁺型にする場合には、メサ領域のｐ⁺型表面領域４を低抵抗化することができる。

エッジ終端領域２３には、半導体基板１０のおもて面１０ａの表面層（ｎ^-型炭化珪素層３１の表面層）が所定厚さで除去され、半導体基板１０のおもて面１０ａを活性領域２１およびつなぎ領域２２よりも低くした（カソード側に凹ませた）段差４０が形成されている。半導体基板１０のおもて面１０ａの、段差４０よりも外側の平坦面（エッジ終端領域２３における基板おもて面）を符号１０ａ’で示す。つなぎ領域２２とエッジ終端領域２３との基板おもて面１０ａ，１０ａ’（上段と下段）間の連結部（以下、段差４０のステアとする）４０ａは、基板おもて面１０ａ，１０ａ’に対して斜度を有していてもよいし、略垂直であってもよい。

段差４０のステア４０ａにおいてｎ^-型炭化珪素層３１の表面には、つなぎ領域２２から段差４０のステア４０ａに沿って延在するｐ⁺型表面領域４が露出されている。このｐ⁺型表面領域４は、段差４０のステア４０ａからさらに外側へ延在し、段差４０のステア４０ａと当該ステア４０ａよりも外側における基板おもて面１０ａ’との境界４０ｂを覆う。ｐ⁺型領域５は、つなぎ領域２２からｐ⁺型表面領域４よりも外側へ延在し、段差４０のステア４０ａと当該ステア４０ａよりも外側における基板おもて面１０ａ’との境界４０ｂにおいてｐ⁺型表面領域４の端部を覆う。メサ領域（隣り合うトレンチ６間）の各ｐ⁺型表面領域４は、つなぎ領域２２において連結されている。具体的には、例えば、ｐ⁺型表面領域４は、メサ領域において半導体基板１０のおもて面１０ａ全域に一様に設けられ、かつ活性領域２１からつなぎ領域２２へ延在して、つなぎ領域２２における半導体基板１０のおもて面１０ａ全域に一様に設けられている（図３参照）。または、ｐ⁺型表面領域４は、活性領域２１からつなぎ領域２２へ延在して、つなぎ領域２２における半導体基板１０のおもて面１０ａに部分的に設けられていてもよい。この場合、トレンチ６を挟んで隣り合うｐ⁺型表面領域４同士は、つなぎ領域２２において、その一部が連結されていればよい（不図示）。ｐ⁺型領域５は、エッジ終端領域２３において後述する第１ＪＴＥ領域４１に接する。

段差４０のステア４０ａよりも外側における基板おもて面１０ａ’の表面層には、ＪＴＥ構造などの耐圧構造およびｎ⁺型ストッパー領域４３が設けられている。ＪＴＥ構造は、活性領域２１の周囲を囲む同心円状に、外側に配置されるほど不純物濃度の低い複数のｐ型領域（ここでは２つ。以下、第１，２ＪＴＥ領域４１，４２とする）が隣接してなる。第１ＪＴＥ領域（ｐ型領域）４１は、エッジ終端領域２３の最も内側に設けられ、ｐ⁺型領域５に接する。第２ＪＴＥ領域（ｐ^-型領域）４２は、第１ＪＴＥ領域４１よりも外側に設けられ、第１ＪＴＥ領域４１に接する。また、ｎ⁺型ストッパー領域４３は、チップ側面に露出するように、第２ＪＴＥ領域４２よりも外側に、第２ＪＴＥ領域４２と離して、かつ第２ＪＴＥ領域４２の周囲を囲むように設けられている。

特に限定しないが、例えば、ショットキー接合１１付近の各部の寸法は次の値をとる。ｐ⁺型領域５のアノード側（おもて面電極８側）端部からトレンチ６の底面６ａまでの距離（導電層７の、ｐ⁺型領域５の内部に突出している部分の厚さ）ｔ１は、例えば０．０１μｍ以上０．１μｍ以下程度であってもよい。ｐ⁺型表面領域４とｎ型電流拡散領域３との界面からｐ⁺型領域５のアノード側端部までの距離ｔ２は、例えば１．０μｍ以上２．０μｍ以下程度であってもよい。半導体基板１０のおもて面１０ａからｐ⁺型表面領域４とｎ型電流拡散領域３との界面までの距離（すなわちｐ⁺型表面領域４の厚さ）ｔ３は、例えば０．１μｍ以上０．３μｍ以下程度であってもよい。隣り合うトレンチ６間の距離（メサ幅ｗ１０）は、例えば１．０μｍ以上２．０μｍ以下程度であってもよい。

次に、実施の形態１にかかる半導体装置の製造方法について、図１，２Ａ，３，４～９を参照して説明する。図４～９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、ｎ⁺型カソード領域となるｎ⁺型炭化珪素基板１を用意する。次に、ｎ⁺型炭化珪素基板１のおもて面に、ｎ^-型炭化珪素層３１をエピタキシャル成長させる。次に、図５に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層３１の表面層に、ｐ⁺型領域５を選択的に形成する。

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域２１からつなぎ領域２２にわたって、ｎ^-型炭化珪素層３１の表面層にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型電流拡散領域３の一部である。このとき、ｎ型部分領域３ａの深さは種々変更可能である。図５には、ｎ型部分領域３ａの深さをｐ⁺型領域５よりも深くした場合を示す（図６～９においても同様）。ｎ^-型炭化珪素層３１の、ｎ型部分領域３ａよりもカソード側の部分がｎ^-型ドリフト領域２となる。ｎ型部分領域３ａとｐ⁺型領域５との形成順序を入れ替えてもよい。

次に、図６に示すように、ｎ^-型炭化珪素層３１上にさらにｎ^-型炭化珪素層をエピタキシャル成長させて、ｎ^-型炭化珪素層３１の厚さを厚くする。これにより、ｎ⁺型炭化珪素基板１上に所定厚さのｎ^-型炭化珪素層３１を堆積した炭化珪素基板（半導体ウエハ）１０が形成される。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、例えば活性領域２１からつなぎ領域２２にわたって、ｎ^-型炭化珪素層３１の厚さを増した部分３１ａに、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じである。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型電流拡散領域３が形成される。

次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域２３において、ｎ^-型炭化珪素層３１の表面層を所定厚さで除去することで、半導体基板１０のおもて面１０ａを活性領域２１およびつなぎ領域２２よりも低くした段差４０を形成する（図２Ａ参照）。次に、図７に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ^-型炭化珪素層３１の表面層に、活性領域２１から、段差４０のステア４０ａと当該ステア４０ａよりも外側における基板おもて面１０ａ’との境界４０ｂまでを覆うようにｐ⁺型表面領域４を形成する。

次に、フォトリソグラフィおよびイオン注入を一組とする工程を異なる条件で繰り返し行い、段差４０のステア４０ａよりも外側における基板おもて面１０ａ’の表面層に、第１，２ＪＴＥ領域４１，４２およびｎ⁺型ストッパー領域４３をそれぞれ選択的に形成する。ｐ⁺型表面領域４、第１，２ＪＴＥ領域４１，４２およびｎ⁺型ストッパー領域４３の形成順序を入れ替えてもよい。そして、イオン注入で形成したすべての領域について、不純物を活性化させるための熱処理（活性化アニール）を行う。

次に、図８に示すように、ｐ⁺型表面領域４を貫通して、ｎ型電流拡散領域３の内部のｐ⁺型領域５に達するトレンチ６を形成する。次に、半導体基板１０のおもて面１０ａにフィールド酸化膜１２を形成する。次に、フォトリソグラフィおよびエッチングによりフィールド酸化膜１２を選択的に除去して、半導体基板１０のおもて面１０ａの、活性領域２１に対応する部分を露出させる。このとき、フィールド酸化膜１２の開口部に、つなぎ領域２２の、活性領域２１側の部分まで露出させてもよい。

次に、図９に示すように、例えば堆積法により、トレンチ６の内部に埋め込むように、半導体基板１０のおもて面１０ａに導電層７を堆積する。次に、導電層７をエッチバックして、トレンチ６の内部、および、フィールド酸化膜１２の開口部に露出する半導体基板１０のおもて面１０ａ上にのみ残す。次に、一般的な方法により、おもて面電極８および裏面電極９を形成する。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１，２Ａ，３に示すトレンチ型ＳＢＤが完成する。

以上、説明したように、実施の形態１によれば、隣り合うトレンチ間（メサ領域）において、半導体基板のおもて面およびトレンチの上部コーナー部を覆うｐ⁺型表面領域を形成する。かつ、トレンチの底面および底面コーナー部を覆うようにｐ⁺型領域を形成する。これにより、導電層とｎ型電流拡散領域とのショットキー接合がトレンチの側壁にのみ形成されるため、１つの面方位（トレンチの側壁の面方位）に基づくショットキー障壁高さのみでトレンチ型ＳＢＤのショットキー特性が決まる。このため、トレンチ型ＳＢＤに、複数のショットキー障壁が存在することによるリーク電流の増加は生じない。また、トレンチの面方位がショットキー障壁高さの低いＳｉ面やＣ面にならないように設計することで、リーク電流が増加することを防止することができ、耐圧低下を防止することができる。かつ、１つの面方位のみのショットキー障壁高さに基づいて所定のショットキー特性を安定して得ることができる。また、実施の形態１によれば、セルピッチを狭くすることで、ショットキー接合の表面積の減少をセルピッチに対して小さくすることができる。このため、ショットキー接合の表面積減少による損失を小さくすることができ、かつチップの縮小化を図ることができる。また、実施の形態１によれば、セルピッチをショットキー接合の深さ方向の幅以下とすることで、セルピッチに対してショットキー接合の表面積を拡大させることができる。これにより、ショットキー接合面でのコンタクト抵抗を低くすることができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１０，１１Ａは、実施の形態２にかかる半導体装置の構造を示す断面図である。図１１Ｂは、図１１Ａの変形例を示す断面図である。図１２は、図１０の切断線Ｆ－Ｆおよび図１１Ａ，１１Ｂの切断線Ｆ－Ｆ’で切断した平面を半導体基板のおもて面側からみた各部のレイアウトを示す平面図である。図１０は、図１２の切断線Ｄ－Ｄにおける断面構造である。図１０には、図１２の活性領域２１の断面構造を示す。図１１Ａ，１１Ｂは、図１２の切断線Ｅ－Ｅ’における断面構造である。図１１Ａ，１１Ｂには、つなぎ領域２２およびエッジ終端領域２３の断面構造を示す。図１１Ａと図１１Ｂとは、つなぎ領域２２の構造が異なる。

実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ⁺型表面領域（図１の符号４に相当）に代えて、フィールド酸化膜１２により、隣り合うトレンチ６間（メサ領域）における半導体基板１０のおもて面１０ａ（ｎ^-型炭化珪素層３１の表面）を覆っている点である。導電層７は、半導体基板１０のおもて面１０ａよりもトレンチ６の内部から外側に突出している。導電層７は、活性領域２１においてフィールド酸化膜１２上に延在していてもよい。半導体基板１０のおもて面１０ａからｐ⁺型領域のアノード側端部までの距離ｔ４は、例えば１．０μｍ以上２．０μｍ以下程度であってもよい。この距離ｔ４が、ショットキー接合１１の深さ方向の幅ｗ１１に相当する。フィールド酸化膜１２の厚さｔ５は、例えば０．０１μｍ以上１．０μｍ以下程度であってもよい。フィールド酸化膜１２とは異なる絶縁膜で、トレンチ６間における半導体基板１０のおもて面１０ａを覆ってもよい。

フィールド酸化膜１２は、半導体基板１０のおもて面１０ａから見て、トレンチ６の周囲を囲むように設けられている（図１２参照）。トレンチ６間における半導体基板１０のおもて面１０ａがフィールド酸化膜１２で覆われていることで、導電層７はトレンチ６間における半導体基板１０のおもて面１０ａには接触しない。このため、導電層７とｎ型電流拡散領域３とのショットキー接合１１は、半導体基板１０のおもて面１０ａとフィールド酸化膜１２との界面からｐ⁺型領域５のアノード側端部までの距離ｔ４の部分に、トレンチ６の側壁６ｂのみに沿って形成され、トレンチ６の上部コーナー部６ｃには形成されない。つなぎ領域２２およびエッジ終端領域２３の構成は、ｐ⁺型表面領域を設けない点を除いて、実施の形態１（図２Ａ，２Ｂ参照）と同様である。

実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ｐ⁺型表面領域の形成工程を省略する。かつ、つなぎ領域２２およびエッジ終端領域２３における半導体基板１０のおもて面１０ａと、トレンチ６間における半導体基板１０のおもて面１０ａと、にフィールド酸化膜１２が残るように、フィールド酸化膜１２を選択的に除去すればよい。

以上、説明したように、実施の形態２によれば、トレンチ間における半導体基板のおもて面を絶縁膜で覆うことで、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１３，１４は、実施の形態３にかかる半導体装置の構造を示す断面図である。図１３の切断線Ｃ－Ｃおよび図１４の切断線Ｃ－Ｃ’で切断した平面を半導体基板のおもて面側からみた各部のレイアウトは実施の形態１（図３参照）と同様である。図１３は、図３の切断線Ａ－Ａにおける断面構造である。図１３には、図３の活性領域２１の断面構造を示す。図１４は、図３の切断線Ｂ－Ｂ’における断面構造である。図１４には、つなぎ領域２２およびエッジ終端領域２３の断面構造を示す。符号２４は、導電層７とフィールド酸化膜１２との境界である。

実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の３点である。

１つ目の相違点は、トレンチ６の底面６ａから底面コーナー部６ｄまでを埋め込むように、トレンチ６の内部に絶縁層１４が設けられている点である。絶縁層１４の厚さ（導電層７と絶縁層１４の界面からトレンチ６の底面６ａまでの距離）ｔ６は、例えば０．０１μｍ以上０．２μｍ以下程度であってもよい。ｐ⁺型表面領域４とｎ型電流拡散領域３との界面から導電層７と絶縁層１４の界面までの距離ｔ７は、例えば１．０μｍ以上２．０μｍ以下程度であってもよい。この距離ｔ７が、ショットキー接合１１の深さ方向の幅ｗ１１に相当する。導電層７は、トレンチ６の内部において絶縁層１４上に埋め込まれている。

２つ目の相違点は、トレンチ６が基板おもて面１０ａからｐ⁺型領域５に達しない深さで設けられている点である。すなわち、ｐ⁺型領域５に代えて、絶縁層１４でトレンチ６の内部からトレンチ６の底面６ａおよび底面コーナー部６ｄが覆われている。この絶縁層１４によって、導電層７とｎ型電流拡散領域３とのショットキー接合１１がトレンチ６の底面６ａおよび底面コーナー部６ｄに形成されない構成とすることができる。ｐ⁺型領域５は、トレンチ６と離して配置され、かつトレンチ６の底面６ａおよび底面コーナー部６ｄと深さ方向に対向する。

３つ目の相違点は、つなぎ領域２２において、ｐ⁺型表面領域４とｐ⁺型領域５とに挟まれた部分に、トレンチ６の長手方向の端部から段差４０のステア４０ａにおけるｐ⁺型表面領域４に達するように、ｐ⁺型領域１５が設けられている点である。このｐ⁺型領域１５は、トレンチ６の長手方向の端部における底面コーナー部６ｄを覆う。ｐ⁺型領域１５は、トレンチ６の長手方向の端部の底面コーナー部６ｄへの電界集中を緩和する機能を有する。

つなぎ領域２２およびエッジ終端領域２３の構成は、３つ目の相違点を除いて、実施の形態１（図２Ａ参照）と同様である。

以上、説明したように、実施の形態３によれば、トレンチの底面側に絶縁層を設け、当該絶縁層でトレンチの内部からトレンチの底面および底面コーナー部を覆うことで、実施の形態１と同様の効果を得ることができる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、炭化珪素基板に炭化珪素層をエピタキシャル成長させてなるエピタキシャル基板を用いた場合を例に説明しているが、本発明にかかる半導体装置を構成する各領域を例えばイオン注入等により炭化珪素基板に形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、トレンチ型ＳＢＤに有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ^-型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型部分領域
４ ｐ⁺型表面領域
５，１５ ｐ⁺型領域
６ トレンチ
６ａ トレンチの底面
６ｂ トレンチの側壁
６ｃ トレンチの上部コーナー部
６ｄ トレンチの底面コーナー部
７ 導電層
８ おもて面電極
９ 裏面電極
１０ 半導体基板
１０ａ，１０ａ’ 半導体基板のおもて面
１１ ショットキー接合
１２ フィールド酸化膜
１３ ｎ^-型かｐ⁺型の領域
１４ 絶縁層
２１ 活性領域
２２ つなぎ領域
２３ エッジ終端領域
２４ 導電層とフィールド酸化膜との境界
３１ ｎ^-型炭化珪素層
３１ａ ｎ^-型炭化珪素層の厚さを増した部分
４０ 半導体基板のおもて面の段差
４０ａ 段差のステア
４０ｂ 段差のステアと当該ステアよりも外側における基板おもて面との境界
４１，４２ ＪＴＥ領域
４３ ｎ⁺型ストッパー領域
ｔ１ ｐ⁺型領域のアノード側端部からトレンチの底面までの距離
ｔ２ ｐ⁺型表面領域とｎ型電流拡散領域との界面からｐ⁺型領域のアノード側端部までの距離
ｔ３ 半導体基板のおもて面からｐ⁺型表面領域とｎ型電流拡散領域との界面までの距離
ｔ４ 半導体基板のおもて面からｐ⁺型領域のアノード側端部までの距離
ｔ５ フィールド酸化膜の厚さ
ｔ６ 絶縁層の厚さ
ｔ７ ｐ⁺型表面領域とｎ型電流拡散領域との界面から導電層と絶縁層の界面までの距離
ｗ１０ メサ幅
ｗ１１ ショットキー接合の深さ方向の幅
ｗ１２ ショットキー接合の基板おもて面に平行な方向の幅
Ｘ トレンチがストライプ状に延在する方向
Ｙ トレンチがストライプ状に延在する方向と直交する方向
Ｚ 深さ方向

Claims (13)

1. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
   前記半導体基板の内部に選択的に設けられた第２導電型の第１半導体領域と、
   前記半導体基板のおもて面の表面層に、前記第１半導体領域と離して設けられた第２導電型の第２半導体領域と、
   前記半導体基板の、前記第１半導体領域および前記第２半導体領域以外の部分である第１導電型の第３半導体領域と、
   前記半導体基板のおもて面から前記第２半導体領域を貫通して、前記第１半導体領域に達するトレンチと、
   前記トレンチの内部に設けられ、前記トレンチの側壁に前記第３半導体領域とのショットキー接合を形成する導電層と、
   前記導電層に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   前記ショットキー接合で構成された素子を配置した活性領域と、
   前記活性領域の周囲を囲む終端領域と、
   前記活性領域と前記終端領域との間のつなぎ領域と、
   前記半導体基板のおもて面を、前記活性領域および前記つなぎ領域における第１面よりも前記終端領域における第２面で前記第２電極側に低くした段差と、
   を備え、
   前記第３半導体領域は、前記半導体基板のおもて面の前記第１面と前記第２面とをつなぐ第３面よりも内側で終端し、
   前記つなぎ領域において前記第３半導体領域および前記トレンチと前記第３面との間に第４半導体領域が設けられており、
   前記第４半導体領域は、前記第３半導体領域よりも不純物濃度が低い第１導電型領域か、または前記第３半導体領域と導電型の異なる第２導電型領域であることを特徴とする半導体装置。
2. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
   前記半導体基板の内部に選択的に設けられた第２導電型の第１半導体領域と、
   前記半導体基板の、前記第１半導体領域以外の部分である第１導電型の第３半導体領域と、
   前記半導体基板のおもて面から所定深さで設けられ、前記第１半導体領域に達するトレンチと、
   前記半導体基板のおもて面の、前記トレンチの形成領域以外の部分を覆う絶縁膜と、
   前記トレンチの内部に設けられ、前記トレンチの側壁に前記第３半導体領域とのショットキー接合を形成する導電層と、
   前記導電層に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   前記ショットキー接合で構成された素子を配置した活性領域と、
   前記活性領域の周囲を囲む終端領域と、
   前記活性領域と前記終端領域との間のつなぎ領域と、
   前記半導体基板のおもて面を、前記活性領域および前記つなぎ領域における第１面よりも前記終端領域における第２面で前記第２電極側に低くした段差と、
   を備え、
   前記第３半導体領域は、前記半導体基板のおもて面の前記第１面と前記第２面とをつなぐ第３面よりも内側で終端し、
   前記つなぎ領域において前記第３半導体領域および前記トレンチと前記第３面との間に第４半導体領域が設けられており、
   前記第４半導体領域は、前記第３半導体領域よりも不純物濃度が低い第１導電型領域か、または前記第３半導体領域と導電型の異なる第２導電型領域であることを特徴とする半導体装置。
3. 前記第１半導体領域は、前記トレンチの底面および底面コーナー部を覆うことを特徴とする請求項１または２に記載の半導体装置。
4. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
   前記半導体基板の内部に選択的に設けられた第２導電型の第１半導体領域と、
   前記半導体基板のおもて面の表面層に、前記第１半導体領域と離して設けられた第２導電型の第２半導体領域と、
   前記半導体基板の、前記第１半導体領域および前記第２半導体領域以外の部分である第１導電型の第３半導体領域と、
   前記半導体基板のおもて面から前記第２半導体領域を貫通し、前記第１半導体領域と深さ方向に対向するトレンチと、
   前記トレンチの内部に設けられ、前記トレンチの底面および底面コーナー部を覆う絶縁層と、
   前記トレンチの内部において前記絶縁層上に設けられ、前記トレンチの側壁に前記第３半導体領域とのショットキー接合を形成する導電層と、
   前記導電層に電気的に接続された第１電極と、
   前記半導体基板の裏面に設けられた第２電極と、
   前記ショットキー接合で構成された素子を配置した活性領域と、
   前記活性領域の周囲を囲む終端領域と、
   前記活性領域と前記終端領域との間のつなぎ領域と、
   前記半導体基板のおもて面を、前記活性領域および前記つなぎ領域における第１面よりも前記終端領域における第２面で前記第２電極側に低くした段差と、
   を備え、
   前記トレンチと、前記半導体基板のおもて面の前記第１面と前記第２面とをつなぐ第３面と、の間に、前記つなぎ領域の全域にわたって第２導電型の第４半導体領域が設けられていることを特徴とする半導体装置。
5. 前記つなぎ領域から前記終端領域にわたって前記半導体基板のおもて面の前記第１面、前記第３面および前記第２面の全面を覆う絶縁膜をさらに備えることを特徴とする請求項１または４に記載の半導体装置。
6. 前記絶縁膜は、前記活性領域から前記終端領域にわたって前記半導体基板のおもて面の前記第１面、前記第３面および前記第２面の全面を覆うことを特徴とする請求項２に記載の半導体装置。
7. 最も外側の前記トレンチの底面に深さ方向に対向する前記第１半導体領域は、前記活性領域から外側へ延在して前記半導体基板のおもて面の前記第３面に達し、
   前記第２半導体領域は、前記半導体基板のおもて面の前記第１面および前記第３面に沿って前記活性領域から外側へ延在して前記終端領域に達し、
   前記第４半導体領域は、前記第２半導体領域と前記第１半導体領域との間に設けられていることを特徴とする請求項１、４、５のいずれか一つに記載の半導体装置。
8. 最も外側の前記トレンチの底面に深さ方向に対向する前記第１半導体領域は、前記活性領域から外側へ延在して前記半導体基板のおもて面の前記第３面に達し、
   前記第４半導体領域は、前記半導体基板のおもて面の前記第１面および前記第３面と前記第１半導体領域との間に設けられていることを特徴とする請求項２または６に記載の半導体装置。
9. 前記トレンチは所定間隔で複数配置されており、
   前記所定間隔は、前記トレンチの側壁における前記第３半導体領域と前記導電層との前記ショットキー接合の深さ方向の幅以下であることを特徴とする請求項１～８のいずれか一つに記載の半導体装置。
10. 前記ショットキー接合は前記トレンチの側壁のみに形成されていることを特徴とする請求項１～９のいずれか一つに記載の半導体装置。
11. 前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置され、前記つなぎ領域で終端し、
    前記トレンチを挟んで隣り合う前記第２半導体領域同士は、前記つなぎ領域において少なくとも一部が連結されていることを特徴とする請求項７に記載の半導体装置。
12. 前記第２半導体領域は、前記つなぎ領域における前記半導体基板のおもて面の表面領域の全面に設けられていることを特徴とする請求項７または１１に記載の半導体装置。
13. 前記トレンチは、前記半導体基板のおもて面に平行な方向に延在するストライプ状のレイアウトに配置され、前記つなぎ領域で終端していることを特徴とする請求項２に記載の半導体装置。

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