JP6011696B2 - ダイオード、半導体装置およびｍｏｓｆｅｔ - Google Patents

Description

本発明は、ダイオード、半導体装置およびＭＯＳＦＥＴに関する。

ＰＮダイオードの逆回復特性を向上し、スイッチング損失を低減する技術が従来から開発されている。特許文献１には、ＰＩＮダイオードとショットキーダイオードを組み合わせたＭＰＳダイオードが開示されている。特許文献１の技術では、ｐアノード領域のサイズをリーチスルー限界まで小さくすることで、ｐアノード領域からｎ⁻ドリフト領域への正孔注入を抑制し、スイッチング損失の低減を図っている。特許文献２には、ｐアノード領域とｎ⁻ドリフト領域の間にｎ⁻ドリフト領域よりも高濃度のｎ型不純物を有するｎバリア領域を設けたＰＩＮダイオードが開示されている。特許文献２の技術では、ｎバリア領域によってｐアノード領域からｎ⁻ドリフト領域への正孔注入を抑制し、スイッチング損失の低減を図っている。

特開２００３−１６３３５７号公報 特開２０００−３２３４８８号公報

特許文献１や特許文献２の技術でも、わずかではあるが、ｐアノード領域からｎ⁻ドリフト領域への正孔注入が存在し、それによるスイッチング損失が存在する。ｎ⁻ドリフト領域への正孔注入をさらに抑制することが出来れば、ダイオードのスイッチング損失をさらに低減することが可能となる。

本明細書では上記の課題を解決する技術を提供する。本明細書では、ダイオードにおけるスイッチング時の損失を低減することが可能な技術を開示する。

本明細書で開示するダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、金属からなるアノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、前記バリア領域と前記アノード電極を接続するように形成された、前記バリア領域よりも濃度が高い第１導電型の半導体からなるピラー領域を備えている。そのダイオードでは、前記ピラー領域と前記アノード電極がショットキー接合している。

上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加されると、アノード電極とピラー領域はショットキー界面を介して短絡する。ピラー領域とバリア領域はほぼ同電位であるため、バリア領域とアノード電極の電位差はショットキー界面での電圧降下とほぼ等しくなる。ショットキー界面での電圧降下は、アノード領域とバリア領域の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、アノード領域からドリフト領域への正孔の注入が抑制される。

次いで、アノード電極とカソード電極の間の電圧が順バイアスから逆バイアスに切り替わると、アノード電極とピラー領域の間のショットキー界面によって逆電流が制限される。上記のダイオードでは、順バイアスの印加時においてアノード領域からドリフト領域への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。上記のダイオードによれば、ドリフト領域のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ピラー領域とアノード電極の間のショットキー界面から伸びる空乏層だけでなく、アノード領域とバリア領域の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。これにより、ピラー領域とアノード電極の間のショットキー界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧を向上することが出来る。

さらに、上記のダイオードでは、ピラー領域における不純物濃度が、バリア領域における不純物濃度よりも高い。このような構成とすることによって、アノード領域の厚みを小さくすることなく、順バイアスの印加時におけるバリア領域とアノード電極の間の電位差を小さくすることが出来る。上記のダイオードによれば、逆バイアスに対するリーチスルーの発生を抑え、耐圧を低下させることなく、スイッチング損失を低減することが出来る。

上記のダイオードは、前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ピラー領域とアノード電極の間のショットキー界面で逆電流が制限されるだけでなく、ドリフト領域と電界進展防止領域の間のｐｎ接合によっても逆電流が制限される。上記のダイオードによれば、逆バイアスの印加時のリーク電流を低減することができる。

また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、ピラー領域とアノード電極の間のショットキー界面から伸びる空乏層と、アノード領域とバリア領域の間のｐｎ接合の界面から伸びる空乏層だけでなく、ドリフト領域と電界進展防止領域の間のｐｎ接合の界面でも電界が分担される。これにより、ピラー領域とアノード電極の間のショットキー界面にかかる電界と、アノード領域とバリア領域の間のｐｎ接合にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。

上記のダイオードは、前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加される際に、ドリフト領域の内部におけるトレンチ電極の先端近傍の箇所に電界集中が生じ、これによってピラー領域とアノード電極の間のショットキー界面や、アノード領域とバリア領域の間のｐｎ接合の界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。

上記のダイオードは、前記カソード領域に部分的に形成された、第２導電型の半導体からなるカソードショート領域をさらに備えていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加される際に、カソードショート領域が存在することにより、カソード領域からドリフト領域への電子の注入が抑制される。これにより、順バイアスから逆バイアスへ切り替わる際の逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。上記のダイオードによれば、スイッチング損失をさらに低減することが出来る。

本明細書はさらに、上記のダイオードとＩＧＢＴが一体化された半導体装置を開示する。その半導体装置では、前記ＩＧＢＴが、コレクタ電極と、第２導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第１導電型の半導体からなる第２ドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるエミッタ領域と、金属からなるエミッタ電極と、前記エミッタ領域と前記第２ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。その半導体装置では、前記ＩＧＢＴが、前記第２ドリフト領域と前記ボディ領域の間に形成された、前記第２ドリフト領域よりも濃度が高い第１導電型の半導体からなる第２バリア領域と、前記第２バリア領域と前記エミッタ電極を接続するように形成された、前記第２バリア領域よりも濃度が高い第１導電型の半導体からなる第２ピラー領域を備えている。その半導体装置では、前記第２ピラー領域と前記エミッタ電極がショットキー接合している。

上記の半導体装置では、ダイオードとＩＧＢＴの寄生ダイオードの双方について、スイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。

上記の半導体装置は、前記第２バリア領域と前記第２ドリフト領域の間に形成された、第２導電型の半導体からなる第２電界進展防止領域をさらに備えることが好ましい。

上記の半導体装置では、ＩＧＢＴの寄生ダイオードについて、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。また、ＩＧＢＴの駆動時に、コレクタ電極からエミッタ電極へ流れる電流が電界進展防止領域とドリフト領域の間のｐｎ接合によって抑制されるため、ＩＧＢＴの飽和電流を低減することができる。

本明細書はさらに、ＭＯＳＦＥＴを開示する。そのＭＯＳＦＥＴは、ドレイン電極と、第１導電型の半導体からなるドレイン領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるソース領域と、金属からなるソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。そのＭＯＳＦＥＴは、前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、前記バリア領域と前記ソース電極を接続するように形成された、前記バリア領域よりも濃度が高い第１導電型の半導体からなるピラー領域を備えている。そのＭＯＳＦＥＴでは、前記ピラー領域と前記ソース電極がショットキー接合している。

上記のＭＯＳＦＥＴによれば、寄生ダイオードのスイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。

上記のＭＯＳＦＥＴは、前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。

上記のＭＯＳＦＥＴでは、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。

本明細書が開示する別のダイオードは、カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、金属からなるアノード電極を備えている。そのダイオードは、前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、前記バリア領域と前記アノード電極を接続するように形成された、金属からなるピラー電極を備えている。そのダイオードでは、前記バリア領域と前記ピラー電極がショットキー接合している。

上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加されると、ピラー電極とバリア領域はショットキー界面を介して短絡する。このとき、バリア領域とアノード電極の電位差はショットキー界面での電圧降下とほぼ等しくなる。ショットキー界面での電圧降下は、アノード領域とバリア領域の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、アノード領域からドリフト領域への正孔の注入が抑制される。

次いで、アノード電極とカソード電極の間の電圧が順バイアスから逆バイアスに切り替わると、ピラー電極とバリア領域の間のショットキー界面によって逆電流が制限される。上記のダイオードでは、順バイアスの印加時においてアノード領域からドリフト領域への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。上記のダイオードによれば、ドリフト領域のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、バリア領域とピラー電極の間のショットキー界面から伸びる空乏層だけでなく、アノード領域とバリア領域の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。これにより、バリア領域とピラー電極の間のショットキー界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧を向上することが出来る。

さらに、上記のダイオードでは、ピラー電極が金属製である。このような構成とすることによって、アノード領域の厚みを小さくすることなく、順バイアスの印加時におけるバリア領域とアノード電極の間の電位差を小さくすることが出来る。上記のダイオードによれば、逆バイアスに対するリーチスルーの発生を抑え、耐圧を低下させることなく、スイッチング損失を低減することが出来る。

上記のダイオードは、前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、バリア領域とピラー電極の間のショットキー界面で逆電流が制限されるだけでなく、ドリフト領域と電界進展防止領域の間のｐｎ接合によっても逆電流が制限される。上記のダイオードによれば、逆バイアスの印加時のリーク電流を低減することができる。

また、上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加されると、バリア領域とピラー電極の間のショットキー界面から伸びる空乏層と、アノード領域とバリア領域の間のｐｎ接合の界面から伸びる空乏層だけでなく、ドリフト領域と電界進展防止領域の間のｐｎ接合の界面でも電界が分担される。これにより、バリア領域とピラー電極の間のショットキー界面にかかる電界と、アノード領域とバリア領域の間のｐｎ接合にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。

上記のダイオードは、前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に逆バイアスが印加される際に、ドリフト領域の内部におけるトレンチ電極の先端近傍の箇所に電界集中が生じ、これによってバリア領域とピラー電極の間のショットキー界面や、アノード領域とバリア領域の間のｐｎ接合の界面にかかる電界が軽減される。上記のダイオードによれば、逆バイアスに対する耐圧をさらに向上することが出来る。

上記のダイオードは、前記カソード領域に部分的に形成された、第２導電型の半導体からなるカソードショート領域をさらに備えていることが好ましい。

上記のダイオードでは、アノード電極とカソード電極の間に順バイアスが印加される際に、カソードショート領域が存在することにより、カソード領域からドリフト領域への電子の注入が抑制される。これにより、順バイアスから逆バイアスへ切り替わる際の逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。上記のダイオードによれば、スイッチング損失をさらに低減することが出来る。

本明細書はさらに、上記のダイオードとＩＧＢＴが一体化された別の半導体装置を開示する。その半導体装置では、前記ＩＧＢＴが、コレクタ電極と、第２導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第１導電型の半導体からなる第２ドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるエミッタ領域と、金属からなるエミッタ電極と、前記エミッタ領域と前記第２ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。その半導体装置では、前記ＩＧＢＴが、前記第２ドリフト領域と前記ボディ領域の間に形成された、前記第２ドリフト領域よりも濃度が高い第１導電型の半導体からなる第２バリア領域と、前記第２バリア領域と前記エミッタ電極を接続するように形成された、金属からなる第２ピラー電極を備えている。その半導体装置では、前記第２バリア領域と前記第２ピラー電極がショットキー接合している。

上記の半導体装置では、ダイオードとＩＧＢＴの寄生ダイオードの双方について、スイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。

上記の半導体装置は、前記第２バリア領域と前記第２ドリフト領域の間に形成された、第２導電型の半導体からなる第２電界進展防止領域をさらに備えることが好ましい。

上記の半導体装置では、ＩＧＢＴの寄生ダイオードについて、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。また、ＩＧＢＴの駆動時に、コレクタ電極からエミッタ電極へ流れる電流が電界進展防止領域とドリフト領域の間のｐｎ接合によって抑制されるため、ＩＧＢＴの飽和電流を低減することができる。

本明細書はさらに、ＭＯＳＦＥＴを開示する。そのＭＯＳＦＥＴは、ドレイン電極と、第１導電型の半導体からなるドレイン領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えている。そのＭＯＳＦＥＴは、前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、前記バリア領域と前記ソース電極を接続するように形成された、金属からなるピラー電極を備えている。そのＭＯＳＦＥＴでは、前記バリア領域と前記ピラー電極がショットキー接合している。

上記のＭＯＳＦＥＴによれば、寄生ダイオードのスイッチング損失を低減し、かつ逆バイアスに対する耐圧を向上することができる。

上記のＭＯＳＦＥＴは、前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることが好ましい。

上記のＭＯＳＦＥＴでは、逆バイアスに対する耐圧をさらに向上し、かつ逆バイアス時のリーク電流を低減することができる。

本明細書が開示する技術によれば、ダイオードにおけるスイッチング時の損失を低減することができる。

実施例１のダイオード２の構成を模式的に示す図である。 実施例１のダイオード２と比較例１のダイオード２６の逆回復特性を比較するグラフである。 比較例１のダイオード２６の構成を模式的に示す図である。 実施例２のダイオード３２の構成を模式的に示す図である。 実施例１のダイオード２と実施例２のダイオード３２の逆バイアス印加時のリーク電流を比較するグラフである。 実施例１のダイオード２と実施例２のダイオード３２の逆バイアス印加時の耐圧を比較するグラフである。 実施例３のダイオード４２の構成を模式的に示す図である。 実施例４のダイオード５２の構成を模式的に示す図である。 実施例４のダイオード５２の他の構成を模式的に示す図である。 実施例５のダイオード６２の構成を模式的に示す図である。 実施例１のダイオード２の変形例の構成を模式的に示す図である。 実施例２のダイオード３２の変形例の構成を模式的に示す図である。 実施例３のダイオード４２の変形例の構成を模式的に示す図である。 実施例６の半導体装置７２の構成を模式的に示す図である。 実施例７の半導体装置８２の構成を模式的に示す図である。 実施例８の半導体装置１０２の構成を模式的に示す図である。 実施例９の半導体装置１６２の構成を模式的に示す図である。 実施例９の半導体装置１６２の他の構成を模式的に示す図である。 実施例１０の半導体装置１７２の構成を模式的に示す図である。 実施例１１の半導体装置１８２の構成を模式的に示す図である。 実施例１２の半導体装置２０２の構成を模式的に示す図である。 実施例１３の半導体装置２３２の構成を模式的に示す図である。 実施例１４の半導体装置２４２の構成を模式的に示す図である。 実施例１５の半導体装置２５２の構成を模式的に示す図である。 実施例１６のダイオード３０２の構成を模式的に示す図である。 実施例１７のダイオード３０４の構成を模式的に示す図である。 その他の実施例のダイオード３０６の構成を模式的に示す図である。 その他の実施例のダイオード３０８の構成を模式的に示す図である。 その他の実施例のダイオード３１０の構成を模式的に示す図である。 その他の実施例のダイオード３１２の構成を模式的に示す図である。 その他の実施例のダイオード３１４の構成を模式的に示す図である。 その他の実施例のダイオード３１６の構成を模式的に示す図である。 その他の実施例の半導体装置３１８の構成を模式的に示す図である。 その他の実施例の半導体装置３２０の構成を模式的に示す図である。 その他の実施例の半導体装置３２２の構成を模式的に示す図である。 その他の実施例の半導体装置３２４の構成を模式的に示す図である。 その他の実施例の半導体装置３２６の構成を模式的に示す図である。 その他の実施例の半導体装置３２８の構成を模式的に示す図である。 その他の実施例の半導体装置３３０の構成を模式的に示す図である。 その他の実施例の半導体装置３３２の構成を模式的に示す図である。 その他の実施例の半導体装置３３４の構成を模式的に示す図である。 その他の実施例の半導体装置３３６の構成を模式的に示す図である。 実施例８の半導体装置１０２の他の構成を模式的に示す図である。 実施例９の半導体装置１６２の他の構成を模式的に示す図である。 その他の実施例の半導体装置３２２の他の構成を模式的に示す図である。 その他の実施例の半導体装置３２４の他の構成を模式的に示す図である。 実施例９の半導体装置１６２の他の構成を模式的に示す図である。 実施例９の半導体装置１６２の他の構成を模式的に示す図である。 実施例９の半導体装置１６２の他の構成を模式的に示す図である。 実施例９の半導体装置１６２の他の構成を模式的に示す図である。

（実施例１）
図１に示すように、本実施例のダイオード２は、シリコンの半導体基板４を用いて形成されている。半導体基板４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。本実施例では、ｎ型半導体領域には不純物として例えばリンが添加されており、ｐ型半導体領域には不純物として例えばボロンが添加されている。本実施例では、ｎ^＋カソード領域６の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバッファ領域８の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎ⁻ドリフト領域１０の不純物濃度は１×１０¹²〜１×１０¹⁵［ｃｍ^-3］程度であり、ｎバリア領域１２の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐアノード領域１４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｎバリア領域１２の厚みは０．５〜３．０［μｍ］程度である。

半導体基板４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。ｐ^＋コンタクト領域１８の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。半導体基板４の上側表面には、ｐアノード領域１４と、ｎピラー領域と１６、ｐ^＋コンタクト領域１８が露出している。

半導体基板４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。半導体基板４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ショットキー界面２４を介して、ｎピラー領域１６とショットキー接合している。本実施例では、ショットキー接合のバリア高さは０．２〜１．０［ｅＶ］程度である。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。

ダイオード２の動作について説明する。アノード電極２２とカソード電極２０の間に順バイアスが印加されると、アノード電極２２とｎピラー領域１６はショットキー界面２４を介して短絡する。ｎピラー領域１６とｎバリア領域１２はほぼ同電位であるため、ｎバリア領域１２とアノード電極２２の電位差はショットキー界面２４での電圧降下とほぼ等しくなる。ショットキー界面２４での電圧降下は、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制される。アノード電極２２とカソード電極２０の間には、主にアノード電極２２とｎピラー領域１６の間のショットキー界面２４、ｎピラー領域１６、ｎバリア領域１２、ｎ⁻ドリフト領域１０、ｎバッファ領域８、ｎ^＋カソード領域６を経由する順電流が流れる。

次いで、アノード電極２２とカソード電極２０の間の電圧が順バイアスから逆バイアスに切り替わると、アノード電極２２とｎピラー領域１６の間のショットキー界面２４によって逆電流が制限される。上述したように、本実施例のダイオード２では、順バイアスの印加時においてｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード２によれば、ｎ⁻ドリフト領域１０のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例のダイオード２では、アノード電極２２とカソード電極２０の間に逆バイアスが印加されると、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４から伸びる空乏層だけでなく、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。これにより、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４にかかる電界が軽減される。本実施例のダイオード２によれば、逆バイアスに対する耐圧を向上することが出来る。

図２は実施例１のダイオード２と、従来技術である比較例１のダイオード２６について、逆回復特性を比較したものである。

図３は比較例１のダイオード２６の構造を示している。ダイオード２６は、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０が順に積層された、シリコンの半導体基板２８に形成されている。ｎ⁻ドリフト領域１０の表面には、ｐ型半導体領域であるｐアノード領域１４が所定の間隔を隔てて複数形成されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。半導体基板２８の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。半導体基板２８の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ショットキー界面３０を介して、ｎ⁻ドリフト領域１０とショットキー接合によって接合している。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。すなわち、比較例１のダイオード２６は、ｎバリア領域１２とｎピラー領域１６を備えていない点で、実施例１のダイオード２と相違する。

図２から明らかなように、実施例１のダイオード２は、比較例１のダイオード２６に比べて、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード２によれば、スイッチング損失を低減することが出来る。

本実施例のダイオード２では、ｎピラー領域１６における不純物濃度が、ｎバリア領域１２における不純物濃度よりも高い。このような構成とすることによって、ｐアノード領域１４の厚みを小さくすることなく、順バイアスの印加時におけるｎバリア領域１２とアノード電極２２の間の電位差を小さくすることが出来る。本実施例のダイオード２によれば、逆バイアスに対するリーチスルーの発生を抑え、耐圧を低下させることなく、スイッチング損失を低減することが出来る。

（実施例２）
図４に示すように、本実施例のダイオード３２は、シリコンの半導体基板３４を用いて形成されている。半導体基板３４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｐ型半導体領域であるｐ電界進展防止領域３６と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。本実施例では、ｐ電界進展防止領域３６の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域３６の厚みは０．５〜３．０［μｍ］程度である。

半導体基板３４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。半導体基板３４の上側表面には、ｐアノード領域１４と、ｎピラー領域と１６、ｐ^＋コンタクト領域１８が露出している。

半導体基板３４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。半導体基板３４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ショットキー界面２４を介して、ｎピラー領域１６とショットキー接合によって接合している。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。

ダイオード３２の動作について説明する。アノード電極２２とカソード電極２０の間に順バイアスが印加されると、アノード電極２２とｎピラー領域１６はショットキー界面２４を介して短絡する。ｎピラー領域１６とｎバリア領域１２はほぼ同電位であるため、ｎバリア領域１２とアノード電極２２の電位差はショットキー界面２４での電圧降下とほぼ等しくなる。ショットキー界面２４での電圧降下は、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制される。アノード電極２２とカソード電極２０の間には、主にアノード電極２２とｎピラー領域１６の間のショットキー界面２４、ｎピラー領域１６、ｎバリア領域１２、ｐ電界進展防止領域３６、ｎ⁻ドリフト領域１０、ｎバッファ領域８、ｎ^＋カソード領域６を経由する順電流が流れる。なお、ｎバリア領域１２とｐ電界進展防止領域３６の間にはｐｎ接合が存在するが、ｐ電界進展防止領域３６のｐ型不純物濃度は低く、ｐ電界進展防止領域３６の厚みは薄いため、アノード電極２２とカソード電極２０の間の順電流に及ぼす影響は少ない。

次いで、アノード電極２２とカソード電極２０の間の電圧が順バイアスから逆バイアスに切り替わると、アノード電極２２とｎピラー領域１６の間のショットキー界面２４によって逆電流が制限される。また、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合によっても逆電流が制限される。上述したように、本実施例のダイオード３２では、順バイアスの印加時においてｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード３２によれば、ｎ⁻ドリフト領域１０のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例のダイオード３２では、アノード電極２２とカソード電極２０の間に逆バイアスが印加されると、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４から伸びる空乏層だけでなく、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面から伸びる空乏層と、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合の界面でも電界が分担される。これにより、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４にかかる電界と、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合にかかる電界が軽減される。本実施例のダイオード３２によれば、逆バイアスに対する耐圧を向上することが出来る。

図５は実施例１のダイオード２と実施例２のダイオード３２について、逆バイアス印加時のリーク電流を比較したものである。図５から明らかなように、実施例２のダイオード３２は、実施例１のダイオード２に比べて、逆バイアス印加時のリーク電流が低減されている。

図６は実施例１のダイオード２と実施例２のダイオード３２について、逆バイアス印加時の耐圧を比較したものである。図６から明らかなように、実施例２のダイオード３２は、実施例１のダイオード２に比べて、逆バイアス印加時の耐圧が向上している。

（実施例３）
図７に示すように、本実施例のダイオード４２は、実施例１のダイオード２と同様に、シリコンの半導体基板４を用いて形成されている。半導体基板４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。半導体基板４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、半導体基板４の上側には、複数のトレンチ４４が所定の間隔で形成されている。それぞれのトレンチ４４は、ｐアノード領域１４の上側表面からｎバリア領域１２を貫通してｎ⁻ドリフト領域１０の内部まで達している。トレンチ４４の内部には、絶縁膜４６によって被覆されたトレンチ電極４８が充填されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。

半導体基板４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。半導体基板４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ショットキー界面２４を介して、ｎピラー領域１６とショットキー接合によって接合している。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。

本実施例のダイオード４２の動作は、実施例１のダイオード２の動作とほぼ同じである。本実施例のダイオード４２では、アノード電極２２とカソード電極２０の間に逆バイアスが印加される際に、トレンチ電極４８に印加される電圧を調整することで、耐圧を向上することができる。例えば、逆バイアスの印加時にトレンチ電極４８とアノード電極２２がほぼ同電位となるようにトレンチ電極４８に印加される電圧を調整すると、ｎ⁻ドリフト領域１０の内部におけるトレンチ電極４８の先端近傍の箇所に電界集中が生じ、これによって、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４や、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面にかかる電界が軽減される。なお、トレンチ電極４８の電位は必ずしもアノード電極２２と同電位にする必要はない。逆バイアスの印加時に、トレンチ電極４８の電位を、カソード電極２０の電位より低くなるようにすることで、トレンチ電極４８の先端近傍の箇所に電界集中が生じ、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４や、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面にかかる電界を軽減することができる。本実施例のダイオード４２によれば、逆バイアスに対する耐圧を向上することができる。

（実施例４）
図８に示すように、本実施例のダイオード５２は、実施例２のダイオード３２と同様に、シリコンの半導体基板３４を用いて形成されている。半導体基板３４には、高濃度ｎ型半導体領域であるｎ^＋カソード領域６と、ｎ型半導体領域であるｎバッファ領域８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１０と、ｐ型半導体領域であるｐ電界進展防止領域３６と、ｎ型半導体領域であるｎバリア領域１２と、ｐ型半導体領域であるｐアノード領域１４が順に積層されている。半導体基板３４の上側表面には、ｎ型半導体領域であるｎピラー領域１６が、所定の間隔を隔てて複数形成されている。ｎピラー領域１６は、ｐアノード領域１４を貫通して、ｎバリア領域１２の上側表面まで達するように形成されている。また、半導体基板３４の上側には、複数のトレンチ４４が所定の間隔で形成されている。それぞれのトレンチ４４は、ｐアノード領域１４の上側表面からｎバリア領域１２とｐ電界進展防止領域３６を貫通してｎ⁻ドリフト領域１０の内部まで達している。トレンチ４４の内部には、絶縁膜４６によって被覆されたトレンチ電極４８が充填されている。また、ｐアノード領域１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１８が所定の間隔を隔てて複数形成されている。

半導体基板３４の下側表面には、金属製のカソード電極２０が形成されている。カソード電極２０は、ｎ^＋カソード領域６とオーミック接合によって接合している。半導体基板３４の上側表面には、金属製のアノード電極２２が形成されている。アノード電極２２は、ショットキー界面２４を介して、ｎピラー領域１６とショットキー接合によって接合している。アノード電極２２は、ｐアノード領域１４およびｐ^＋コンタクト領域１８とオーミック接合によって接合している。

本実施例のダイオード５２の動作は、実施例２のダイオード３２の動作とほぼ同じである。本実施例のダイオード５２では、実施例３のダイオード４２と同様に、アノード電極２２とカソード電極２０の間に逆バイアスが印加される際に、トレンチ電極４８に印加される電圧を調整することで、耐圧を向上することができる。例えば、逆バイアスの印加時にトレンチ電極４８とアノード電極２２がほぼ同電位となるようにトレンチ電極４８に印加される電圧を調整すると、ｎ⁻ドリフト領域１０の内部におけるトレンチ電極４８の先端近傍の箇所に電界集中が生じ、これによって、ｎピラー領域１６とアノード電極２２の間のショットキー界面２４や、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面や、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合の界面にかかる電界が軽減される。本実施例のダイオード５２によれば、逆バイアスに対する耐圧を向上することができる。

なお、本実施例のダイオード５２の各構成要素は、図９に示すように、３次元的に配置することもできる。図９では、各構成要素の配置を明瞭にするために、カソード電極２０およびアノード電極２２を図示していない。

（実施例５）
図１０に示すように、本実施例のダイオード６２は、実施例４のダイオード５２とほぼ同様の構成を備えている。本実施例のダイオード６２では、ｎ^＋カソード領域６に、高濃度ｐ型半導体領域であるｐ^＋カソードショート領域６４が、所定の間隔を隔てて複数形成されている点で、実施例４のダイオード５２と異なる。本実施例では、ｐ^＋カソードショート領域６４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。

本実施例のダイオード６２の動作は、実施例４のダイオード５２とほぼ同じである。本実施例のダイオード６２では、アノード電極２２とカソード電極２０の間に順バイアスが印加される際に、ｐ^＋カソードショート領域６４が形成されていることで、ｎ^＋カソード領域６からｎ⁻ドリフト領域１０への電子の注入が抑制される。本実施例のダイオード６２によれば、順バイアスの印加時において、ｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているだけでなく、ｎ^＋カソード領域６からｎ⁻ドリフト領域１０への電子の注入も抑制されているので、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例のダイオード６２によれば、さらにスイッチング損失を小さくすることが出来る。

なお、上記のようにｐ^＋カソードショート領域６４を設けることによる逆回復特性の改善は、他の形態のダイオードにおいても効果的である。すなわち、図１１に示すダイオード６６のように、実施例１のダイオード２において、ｎ^＋カソード領域６にｐ^＋カソードショート領域６４を設けた構成とすることもできるし、図１２に示すダイオード６８のように、実施例２のダイオード３２において、ｎ^＋カソード領域６にｐ^＋カソードショート領域６４を設けた構成とすることもできるし、図１３に示すダイオード７０のように、実施例３のダイオード４２において、ｎ^＋カソード領域６にｐ^＋カソードショート領域６４を設けた構成とすることもできる。

（実施例６）
図１４に示すように、本実施例の半導体装置７２は、実施例３のダイオード４２とほぼ同様の構成を備えている。半導体装置７２では、ｐアノード領域１４の上側表面において、トレンチ４４に隣接する箇所に、高濃度ｎ型半導体領域であるｎ^＋エミッタ領域７４が形成されている。本実施例では、ｎ^＋エミッタ領域７４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。ｎ^＋エミッタ領域７４は、アノード電極２２とオーミック接合によって接合している。

本実施例の半導体装置７２は、ドレイン電極に相当するカソード電極２０と、ドレイン領域に相当するｎ^＋カソード領域６と、ｎバッファ領域８と、ｎ⁻ドリフト領域１０と、ボディ領域に相当するｐアノード領域１４と、ソース領域に相当するｎ^＋エミッタ領域７４と、ソース電極に相当するアノード電極２２と、ｎ^＋エミッタ領域７４とｎ⁻ドリフト領域１０の間のｐアノード領域１４に対して絶縁膜４６を挟んで対向する、ゲート電極に相当するトレンチ電極４８を備える縦型のＭＯＳＦＥＴの構造を有している。

実施例３のダイオード４２と同様に、本実施例の半導体装置７２によれば、ＭＯＳＦＥＴの寄生ダイオードの逆回復特性を改善して、スイッチング損失を低減することができる。また、実施例３のダイオード４２と同様に、本実施例の半導体装置７２によれば、逆バイアスに対する耐圧を向上することができる。

（実施例７）
図１５に示すように、本実施例の半導体装置８２は、実施例４のダイオード５２とほぼ同様の構成を備えている。半導体装置８２では、ｐアノード領域１４の上側表面において、トレンチ４４に隣接する箇所に、ｎ^＋エミッタ領域７４が形成されている。ｎ^＋エミッタ領域７４は、アノード電極２２とオーミック接合によって接合している。

本実施例の半導体装置８２は、ドレイン電極に相当するカソード電極２０と、ドレイン領域に相当するｎ^＋カソード領域６と、ｎバッファ領域８と、ｎ⁻ドリフト領域１０と、ボディ領域に相当するｐアノード領域１４と、ソース領域に相当するｎ^＋エミッタ領域７４と、ソース電極に相当するアノード電極２２と、ｎ^＋エミッタ領域７４とｎ⁻ドリフト領域１０の間のｐアノード領域１４に対して絶縁膜４６を挟んで対向する、ゲート電極に相当するトレンチ電極４８を備える縦型のＭＯＳＦＥＴの構造を有している。

実施例４のダイオード５２と同様に、本実施例の半導体装置８２によれば、ＭＯＳＦＥＴの寄生ダイオードの逆回復特性を改善して、スイッチング損失を低減することができる。また、実施例４のダイオード５２と同様に、本実施例の半導体装置８２によれば、逆バイアスに対する耐圧を向上し、逆バイアス時のリーク電流を抑制することができる。

（実施例８）
図１６に示すように、本実施例の半導体装置１０２は、シリコンの半導体基板１０４を用いて形成されている。半導体装置１０２は、ＩＧＢＴ領域１０６と、ダイオード領域１０８を備えている。ＩＧＢＴ領域１０６において、半導体基板１０４は、高濃度ｐ型半導体領域であるｐ^＋コレクタ領域１１０と、ｎ型半導体領域であるｎバッファ領域１１２と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域１１４と、ｎ型半導体領域であるｎバリア領域１１６と、ｐ型半導体領域であるｐボディ領域１１８が順に積層されている。本実施例では、ｐ^＋コレクタ領域１１０の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバッファ領域１１２の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎ⁻ドリフト領域１１４の不純物濃度は１×１０¹²〜１×１０¹⁵［ｃｍ^-3］程度であり、ｎバリア領域１１６の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐボディ領域１１８の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｎバリア領域１１６の厚みは０．５〜３．０［μｍ］程度である。ダイオード領域１０８において、半導体基板１０４は、高濃度ｎ型半導体領域であるｎ^＋カソード領域１２０と、ｎバッファ領域１１２と、ｎ⁻ドリフト領域１１４と、ｎバリア領域１２２と、ｐ型半導体領域であるｐアノード領域１２４が順に積層されている。本実施例では、ｎ^＋カソード領域１２０の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバリア領域１２２の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐアノード領域１２４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｎバリア領域１２２の厚みは０．５〜３．０［μｍ］程度である。半導体基板４の上側には、複数のトレンチ１２６が所定の間隔で形成されている。

ＩＧＢＴ領域１０６において、トレンチ１２６は、ｐボディ領域１１８の上側表面からｎバリア領域１１６を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。トレンチ１２６の内部には、絶縁膜１２８で被覆されたゲート電極１３０が充填されている。ｐボディ領域１１８の上側表面において、トレンチ１２６に隣接する箇所には、高濃度ｎ型半導体領域であるｎ^＋エミッタ領域１３２が形成されている。ｎ^＋エミッタ領域１３２の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。また、ｐボディ領域１１８の上側表面には、ｎ型半導体領域であるｎピラー領域１３４が形成されている。ｎピラー領域１３４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。ｎピラー領域１３４は、ｐボディ領域１１８を貫通して、ｎバリア領域１１６の上側表面まで達するように形成されている。さらに、ｐボディ領域１１８の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１３６が形成されている。ｐ^＋コンタクト領域１３６の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。

ダイオード領域１０８において、トレンチ１２６は、ｐアノード領域１２４の上側表面からｎバリア領域１２２を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。トレンチ１２６の内部には、絶縁膜１３８で被覆されたゲート電極１４０が充填されている。ｐアノード領域１２４の上側表面には、ｎ型半導体領域であるｎピラー領域１４２が形成されている。ｎピラー領域１４２の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度である。ｎピラー領域１４２は、ｐアノード領域１２４を貫通して、ｎバリア領域１２２の上側表面まで達するように形成されている。また、ｐアノード領域１２４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域１４４が形成されている。ｐ^＋コンタクト領域１４４の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。

半導体基板１０４の下側表面には、金属製のコレクタ／カソード電極１４６が形成されている。コレクタ／カソード電極１４６は、ｐ^＋コレクタ領域１１０およびｎ^＋カソード領域１２０とオーミック接合によって接合している。コレクタ／カソード電極１４６は、ＩＧＢＴ領域１０６においてはコレクタ電極として機能し、ダイオード領域１０８においてはカソード電極として機能する。

半導体基板１０４の上側表面には、金属製のエミッタ／アノード電極１４８が形成されている。エミッタ／アノード電極１４８は、ショットキー界面１５０を介してｎピラー領域１３４とショットキー接合しており、ショットキー界面１５２を介してｎピラー領域１４２とショットキー接合している。本実施例では、ショットキー界面１５０およびショットキー界面１５２のバリア高さは、何れも０．２〜１．０［ｅＶ］程度である。また、エミッタ／アノード電極１４８は、ＩＧＢＴ領域１０６のｎ^＋エミッタ領域１３２およびｐ^＋コンタクト領域１３６、およびダイオード領域１０８のｐ^＋コンタクト領域１４４とオーミック接合によって接合している。エミッタ／アノード電極１４８は、ＩＧＢＴ領域１０６においてはエミッタ電極として機能し、ダイオード領域１０８においてはアノード電極として機能する。

ＩＧＢＴ領域１０６のゲート電極１３０は図示しない第１ゲート電極端子に導通している。ダイオード領域１０８のゲート電極１４０は、図示しない第２ゲート電極端子に導通している。

以上のように、半導体装置１０２は、トレンチ型のＩＧＢＴとして機能するＩＧＢＴ領域１０６とフリーホイーリングダイオードとして機能するダイオード領域１０８が逆並列に接続された構造を有している。

半導体装置１０２の動作について説明する。ゲート電極１３０に電圧が印加されておらず、従ってＩＧＢＴ領域１０６が駆動していない場合には、ＩＧＢＴ領域１０６は寄生ダイオードとして機能する。この状態で、エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間に順バイアスが印加されると、ダイオード領域１０８では、エミッタ／アノード電極１４８とｎピラー領域１４２がショットキー界面１５２を介して短絡する。ｎピラー領域１４２とｎバリア領域１２２はほぼ同電位であるため、ｎバリア領域１２２とエミッタ／アノード電極１４８の電位差はショットキー界面１５２での電圧降下とほぼ等しくなる。ショットキー界面１５２での電圧降下は、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１４４やｐアノード領域１２４からｎ⁻ドリフト領域１１４への正孔の注入が抑制される。ＩＧＢＴ領域１０６では、エミッタ／アノード電極１４８とｎピラー領域１３４がショットキー界面１５０を介して短絡する。ｎピラー領域１３４とｎバリア領域１１６はほぼ同電位であるため、ｎバリア領域１１６とエミッタ／アノード電極１４８の電位差はショットキー界面１５０での電圧降下とほぼ等しくなる。ショットキー界面１５０での電圧降下は、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１３６やｐボディ領域１１８からｎ⁻ドリフト領域１１４への正孔の注入が抑制される。エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間には、主にダイオード領域１０８のショットキー界面１５２、ｎピラー領域１４２、ｎバリア領域１２２、ｎ⁻ドリフト領域１１４、ｎバッファ領域１１２、ｎ^＋カソード領域１２０を経由する順電流と、ＩＧＢＴ領域１０６のショットキー界面１５０、ｎピラー領域１３４、ｎバリア領域１１６、ｎ⁻ドリフト領域１１４、ｎバッファ領域１１２、ｎ^＋カソード領域１２０を経由する順電流が流れる。

次いで、エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間の電圧が順バイアスから逆バイアスに切り替わると、ダイオード領域１０８ではショットキー界面１５２によって、ＩＧＢＴ領域１０６ではショットキー界面１５０によって、逆電流が制限される。上述したように、ダイオード領域１０８では、順バイアスの印加時においてｐ^＋コンタクト領域１４４およびｐアノード領域１２４からｎ⁻ドリフト領域１１４への正孔の注入が抑制されており、ＩＧＢＴ領域１０６では、順バイアスの印加時においてｐ^＋コンタクト領域１３６およびｐボディ領域１１８からｎ⁻ドリフト領域１１４への正孔の注入が抑制されている。従って、半導体装置１０２は、逆回復電流が小さく、逆回復時間が短い。本実施例の半導体装置１０２によれば、ｎ⁻ドリフト領域１１４のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例の半導体装置１０２では、エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間に逆バイアスが印加されると、ＩＧＢＴ領域１０６では、ショットキー界面１５０から伸びる空乏層だけでなく、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、ショットキー界面１５０にかかる電界と、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合にかかる電界が軽減される。同様に、ダイオード領域１０８では、ショットキー界面１５２から伸びる空乏層だけでなく、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、ショットキー界面１５２にかかる電界と、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合にかかる電界が軽減される。本実施例の半導体装置１０２によれば、逆バイアスに対する耐圧を向上することができる。

なお、図４３に示すように、本実施例の半導体装置１０２において、ＩＧＢＴ領域１０６にはｎバリア領域１１６、ｎピラー領域１３４を形成するものの、ダイオード領域１０８にはｎバリア領域１２２、ｎピラー領域１４２を形成しない構成とすることもできる。このような構成とした場合でも、ＩＧＢＴ領域１０６におけるスイッチング損失を低減し、逆バイアスに対する耐圧を向上することができる。

（実施例９）
図１７に示すように、本実施例の半導体装置１６２は、実施例８の半導体装置１０２とほぼ同様の構成を備えている。半導体装置１６２は、シリコンの半導体基板１６４を用いて形成されている。半導体基板１６４は、実施例８の半導体基板１０４とほぼ同様の構成を備えている。半導体基板１６４では、ＩＧＢＴ領域１０６において、ｎ⁻ドリフト領域１１４とｎバリア領域１１６の間に、ｐ型半導体領域であるｐ電界進展防止領域１６６が形成されており、ダイオード領域１０８において、ｎ⁻ドリフト領域１１４とｎバリア領域１２２の間に、ｐ型半導体領域であるｐ電界進展防止領域１６８が形成されている。ｐ電界進展防止領域１６６およびｐ電界進展防止領域１６８の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域１６６およびｐ電界進展防止領域１６８の厚みは０．５〜３．０［μｍ］程度である。ＩＧＢＴ領域１０６において、トレンチ１２６は、ｐボディ領域１１８の上側表面からｎバリア領域１１６およびｐ電界進展防止領域１６６を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。ダイオード領域１０８において、トレンチ１２６は、ｐアノード領域１２４の上側表面からｎバリア領域１２２およびｐ電界進展防止領域１６８を貫通して、ｎ⁻ドリフト領域１１４の内部まで達している。

本実施例の半導体装置１６２によれば、実施例８の半導体装置１０２と同様に、エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間に順バイアスが印加される際に、ダイオード領域１０８では、ｐ^＋コンタクト領域１４４およびｐアノード領域１２４からｎ⁻ドリフト領域１１４への正孔の注入が抑制されており、ＩＧＢＴ領域１０６では、ｐ^＋コンタクト領域１３６およびｐボディ領域１１８からｎ⁻ドリフト領域１１４への正孔の注入が抑制されている。従って、順バイアスから逆バイアスへ切り換わる際の、逆回復電流を小さくし、逆回復時間を短くすることができる。従って、スイッチング損失を小さくすることが出来る。

また、本実施例の半導体装置１６２によれば、エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間に逆バイアスが印加されると、ＩＧＢＴ領域１０６では、ショットキー界面１５０から伸びる空乏層と、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合の界面から伸びる空乏層だけでなく、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６６の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、ショットキー界面１５０にかかる電界と、ｐボディ領域１１８とｎバリア領域１１６の間のｐｎ接合にかかる電界と、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６６の間のｐｎ接合にかかる電界が軽減される。同様に、ダイオード領域１０８では、ショットキー界面１５２から伸びる空乏層と、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合の界面から伸びる空乏層だけでなく、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６８の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。さらに、ｎ⁻ドリフト領域１１４のトレンチ１２６の先端部近傍に電界が集中することで、ショットキー界面１５２にかかる電界と、ｐアノード領域１２４とｎバリア領域１２２の間のｐｎ接合にかかる電界と、ｎ⁻ドリフト領域１１４とｐ電界進展防止領域１６８の間のｐｎ接合にかかる電界が軽減される。本実施例の半導体装置１６２によれば、逆バイアスに対する耐圧を向上することができる。

また、本実施例の半導体装置１６２によれば、エミッタ／アノード電極１４８とコレクタ／カソード電極１４６の間に逆バイアスが印加される際に、ダイオード領域１０８ではｐ電界進展防止領域１６８とｎドリフト領域１１４の間のｐｎ接合によって逆電流が制限されるので、ショットキー界面１５２を通過するリーク電流が低減し、ＩＧＢＴ領域１０６では、ｐ電界進展防止領域１６６とｎドリフト領域１１４の間のｐｎ接合によって逆電流が制限されるので、ショットキー界面１５０を通過するリーク電流が低減する。本実施例の半導体装置１６２によれば、逆バイアス印加時のリーク電流を低減することができる。

さらに、本実施例の半導体装置１６２では、ＩＧＢＴ領域１０６のゲート電極１３０に電圧を印加してＩＧＢＴ領域１０６を駆動する場合に、ＩＧＢＴ領域１０６においてコレクタ／カソード電極１４６からエミッタ／アノード電極１４８へ流れる電流がｐ電界進展防止領域１６６によって抑制されるため、ＩＧＢＴ領域１０６の飽和電流を低減することが出来る。

なお、本実施例の半導体装置１６２の各構成要素は、図１８や図４７に示すように、３次元的に配置することもできる。図１８および図４７では、各構成要素の配置を明瞭にするために、コレクタ／カソード電極１４６およびエミッタ／アノード電極１４８を図示していない。

また、本実施例の半導体装置１６２の各構成要素は、図４８、図４９あるいは図５０に示すように、３次元的に配置することもできる。図４８，図４９および図５０では、各構成要素の配置を明瞭にするために、コレクタ／カソード電極１４６およびエミッタ／アノード電極１４８を図示していない。図４８，図４９および図５０に示す配置では、半導体装置１６２を上面から平面視したときに、ゲート電極１３０やゲート電極１４０が縦横に交差しており、ゲート電極１３０，１４０の内側コーナー部に対して、ｐボディ領域１１８やｐアノード領域１２４が絶縁膜１２８，１３８を挟んで対向するように配置されている。このような構成とすると、ＩＧＢＴ領域１０６やダイオード領域１０８にオン電流が流れる際に、ゲート電極１３０，１４０の内側コーナー部近傍のｎ⁻ドリフト領域１１４の正孔濃度が増加するため、伝導度変調効果を増大させることができる。ＩＧＢＴ領域１０６やダイオード領域１０８のオン抵抗を低減することができる。

なお、図４４に示すように、本実施例の半導体装置１６２において、ＩＧＢＴ領域１０６にはｐ電界進展防止領域１６６、ｎバリア領域１１６、ｎピラー領域１３４を形成するものの、ダイオード領域１０８にはｐ電界進展防止領域１６８、ｎバリア領域１２２、ｎピラー領域１４２を形成しない構成とすることもできる。このような構成とした場合でも、ＩＧＢＴ領域１０６におけるスイッチング損失を低減し、逆バイアスに対する耐圧を向上することができる。また、ＩＧＢＴ領域１０６における逆バイアス印加時のリーク電流を低減し、飽和電流を低減することが出来る。

（実施例１０）
図１９に示すように、本実施例の半導体装置１７２は、実施例８の半導体装置１０２とほぼ同様の構成を備えている。本実施例の半導体装置１７２では、ダイオード領域１０８のｎ^＋カソード領域１２０に、高濃度ｐ型半導体領域であるｐ^＋カソードショート領域１７４が、所定の間隔を隔てて複数形成されている点で、実施例８の半導体装置１０２と異なる。本実施例では、ｐ^＋カソードショート領域１７４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。本実施例の半導体装置１７２によれば、順バイアスの印加時において、ｎ^＋カソード領域１２０からｎ⁻ドリフト領域１１４への電子の注入が抑制されているので、実施例８の半導体装置１０２に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置１７２によれば、さらにスイッチング損失を小さくすることが出来る。

（実施例１１）
図２０に示すように、本実施例の半導体装置１８２は、実施例９の半導体装置１６２とほぼ同様の構成を備えている。本実施例の半導体装置１８２では、ダイオード領域１０８のｎ^＋カソード領域１２０に、ｐ^＋カソードショート領域１７４が、所定の間隔を隔てて複数形成されている点で、実施例９の半導体装置１６２と異なる。本実施例の半導体装置１８２によれば、順バイアスの印加時において、ｎ^＋カソード領域１２０からｎ⁻ドリフト領域１１４への電子の注入が抑制されているので、実施例９の半導体装置１６２に比べて、逆回復電流をさらに小さくし、逆回復時間をさらに短くすることができる。本実施例の半導体装置１８２によれば、さらにスイッチング損失を小さくすることが出来る。

（実施例１２）
図２１に示すように、本実施例の半導体装置２０２は、シリコンの半導体基板２０４を用いて形成されている。半導体基板２０４は、高濃度ｎ型半導体領域であるｎ^＋カソード領域２０６と、ｎ型半導体領域であるｎバッファ領域２０８と、低濃度ｎ型半導体領域であるｎ⁻ドリフト領域２１０が順に積層されている。本実施例では、ｎ^＋カソード領域２０６の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度であり、ｎバッファ領域２０８の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎ⁻ドリフト領域２１０の不純物濃度は１×１０¹²〜１×１０¹⁵［ｃｍ^-3］程度である。

ｎ⁻ドリフト領域２１０の上側表面には、ｎ型半導体領域であるｎバリア領域２１２が、所定の間隔を隔てて複数形成されている。ｎバリア領域２１２の上型表面には、ｐ型半導体領域であるｐアノード領域２１４が部分的に形成されている。ｐアノード領域２１４の上側表面には、ｎ型半導体領域であるｎピラー領域２１６が形成されている。ｎピラー領域２１６は、ｐアノード領域２１４を貫通して、ｎバリア領域２１２の上側表面まで達するように形成されている。また、ｐアノード領域２１４の上側表面には、高濃度ｐ型半導体領域であるｐ^＋コンタクト領域２１８と、高濃度ｎ型半導体領域であるｎ^＋エミッタ領域２２０がそれぞれ形成されている。本実施例では、ｎバリア領域２１２の不純物濃度は１×１０¹⁵〜１×１０¹⁸［ｃｍ^-3］程度であり、ｐアノード領域２１４の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｎピラー領域２１６の不純物濃度は１×１０¹⁶〜１×１０¹⁹［ｃｍ^-3］程度であり、ｐ^＋コンタクト領域２１８の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度であり、ｎ^＋エミッタ領域２２０の不純物濃度は１×１０¹⁷〜１×１０²⁰［ｃｍ^-3］程度である。また、ｎバリア領域２１２の厚さは０．５〜３．０［μｍ］程度である。

半導体基板２０４の下側表面には、金属製のカソード電極２２２が形成されている。カソード電極２２２は、ｎ^＋カソード領域２０６とオーミック接合によって接合している。半導体基板２０４の上側表面には、金属製のアノード電極２２４と、金属製のゲート電極２２６が形成されている。アノード電極２２４は、ショットキー界面２２８を介して、ｎピラー領域２１６とショットキー接合している。本実施例では、ショットキー接合のバリア高さは０．２〜１．０［ｅＶ］程度である。また、アノード電極２２４は、ｐアノード領域２１４、ｐ^＋コンタクト領域２１８およびｎ^＋エミッタ領域２２０の一部とオーミック接合によって接合している。ゲート電極２２６は、絶縁膜２３０を介してｎ⁻ドリフト領域２１０、ｎバリア領域２１２、ｐアノード領域２１４およびｎ^＋エミッタ領域２２０の一部と対向するように配置されている。ゲート電極２２６は、図示しないゲート電極端子に導通している。

本実施例の半導体装置２０２は、ドレイン電極に相当するカソード電極２２２と、ドレイン領域に相当するｎ^＋カソード領域２０６と、ｎバッファ領域２０８と、ｎ⁻ドリフト領域２１０と、ボディ領域に相当するｐアノード領域２１４と、ソース領域に相当するｎ^＋エミッタ領域２２０と、ソース電極に相当するアノード電極２２４と、ｎ^＋エミッタ領域２２０とｎ⁻ドリフト領域２１０の間のｐアノード領域２１４に対して絶縁膜２３０を挟んで対向するゲート電極２２６を備える縦型のＭＯＳＦＥＴの構造を有している。

本実施例の半導体装置２０２では、ｎ⁻ドリフト領域２１０とｐアノード領域２１４の間にｎバリア領域２１２が形成されており、アノード電極２２４とショットキー界面２２８を介してショットキー接合するｎピラー領域２１６を介してｎバリア領域２１２がアノード電極２２４と導通している。このような構成とすることによって、アノード電極２２４とカソード電極２２２の間の寄生ダイオードについて、逆回復特性を改善して、スイッチング損失を低減することができる。また、アノード電極２２４とカソード電極２２２の間の逆バイアスに対する耐圧を向上することができる。

（実施例１３）
図２２に示すように、本実施例の半導体装置２３２は、実施例１２の半導体装置２０２とほぼ同様の構成を備えている。本実施例の半導体装置２３２も、実施例１２の半導体装置２０２と同様に、縦型のＭＯＳＦＥＴの構造を有している。本実施例の半導体装置２３２では、ｎ⁻ドリフト領域２１０とｎバリア領域２１２の間に、ｐ型半導体領域であるｐ電界進展防止領域２３４が形成されている。ｐ電界進展防止領域２３４の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域２３４厚さは０．５〜３．０［μｍ］程度である。

本実施例の半導体装置２３２によれば、実施例１２の半導体装置２０２と同様に、アノード電極２２４とカソード電極２２２の間の寄生ダイオードについて、逆回復特性を改善して、スイッチング損失を低減することができる。

また、本実施例の半導体装置２３２では、ｎ⁻ドリフト領域２１０とｎバリア領域２１２の間にｐ電界進展防止領域２３４が形成されているので、実施例１２の半導体装置２０２に比べて、アノード電極２２４とカソード電極２２２の間の逆バイアスに対する耐圧を向上し、逆バイアス時のリーク電流を低減することができる。

（実施例１４）
図２３に示すように、本実施例の半導体装置２４２は、実施例１２の半導体装置２０２とほぼ同様の構成を備えている。本実施例の半導体装置２４２では、ｎ^＋カソード領域２０６において、高濃度ｐ型半導体領域であるｐ^＋コレクタ領域２４４が部分的に形成されている。本実施例では、ｐ^＋コレクタ領域２４４の不純物濃度は１×１０¹⁷〜５×１０²⁰［ｃｍ^-3］程度である。

半導体装置２４２は、プレーナ型のＩＧＢＴとフリーホイーリングダイオードが逆並列に接続された構造を有している。すなわち、コレクタ電極に相当するカソード電極２２２と、ｐ^＋コレクタ領域２４４と、ｎバッファ領域２０８と、ｎ⁻ドリフト領域２１０と、ｐアノード領域２１４と、ｎ^＋エミッタ領域２２０と、エミッタ電極に相当するアノード電極２２４と、絶縁膜２３０と、ゲート電極２２６によって、プレーナ型のＩＧＢＴを構成しており、カソード電極２２２と、ｎ^＋カソード領域２０６と、ｎバッファ領域２０８と、ｎ⁻ドリフト領域２１０と、ｐアノード領域２１４と、ｐ^＋コンタクト領域２１８と、アノード電極２２４によって、フリーホイーリングダイオードを構成している。本実施例の半導体装置２４２は、上記のようなＩＧＢＴとダイオードのそれぞれについて、ｎ⁻ドリフト領域２１０とｐアノード領域２１４の間に形成されたｎバリア領域２１２と、ｎバリア領域２１２とアノード電極２２４を接続するように形成されており、アノード電極２２４とショットキー接合するｎピラー領域２１６が付加された構成を有している。

本実施例の半導体装置２４２では、アノード電極２２４とカソード電極２２２の間に順バイアスが印加される際に、ｐアノード領域２１４およびｐ^＋コンタクト領域２１８からｎ⁻ドリフト領域２１０への正孔の注入が抑制される。従って、逆回復特性を向上し、スイッチング損失を低減することができる。

また、本実施例の半導体装置２４２では、アノード電極２２４とカソード電極２２２の間に逆バイアスが印加されると、ショットキー界面２２８から伸びる空乏層だけでなく、ｐアノード領域２１４とｎバリア領域２１２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。従って、逆バイアスに対する耐圧を向上することができる。

（実施例１５）
図２４に示すように、本実施例の半導体装置２５２は、実施例１４の半導体装置２４２とほぼ同様の構成を備えている。本実施例の半導体装置２５２では、ｎ⁻ドリフト領域２１０とｎバリア領域２１２の間に、ｐ型半導体領域であるｐ電界進展防止領域２３４が形成されている。ｐ電界進展防止領域２３４の不純物濃度は１×１０¹⁵〜１×１０¹⁹［ｃｍ^-3］程度である。また、ｐ電界進展防止領域２３４厚さは０．５〜３．０［μｍ］程度である。半導体装置２５２は、プレーナ型のＩＧＢＴとフリーホイーリングダイオードが逆並列に接続された構造を有している。

本実施例の半導体装置２５２によれば、アノード電極２２４とカソード電極２２２の間に順バイアスが印加される際に、ｐアノード領域２１４およびｐ^＋コンタクト領域２１８からｎ⁻ドリフト領域２１０への正孔の注入が抑制される。従って、逆回復特性を向上し、スイッチング損失を低減することができる。

また、本実施例の半導体装置２５２では、アノード電極２２４とカソード電極２２２の間に逆バイアスが印加されると、ショットキー界面２２８から伸びる空乏層と、ｐアノード領域２１４とｎバリア領域２１２の間のｐｎ接合の界面から伸びる空乏層だけでなく、ｐ電界進展防止領域２３４とｎ⁻ドリフト領域２１０の間のｐｎ接合から伸びる空乏層によっても電界が分担される。従って、逆バイアスに対する耐圧を向上することができる。

また、本実施例の半導体装置２５２では、ｐ電界進展防止領域２３４とｎ⁻ドリフト領域２１０の間のｐｎ接合によって、逆電流が制限される。従って、ショットキー界面２２８を通過するリーク電流が低減される。

さらに、本実施例の半導体装置２５２では、ゲート電極２２６に電圧を印加してＩＧＢＴを駆動する場合に、コレクタ電極に相当するカソード電極２２２からエミッタ電極に相当するアノード電極２２４へ流れる電流がｐ電界進展防止領域２３４によって抑制されるため、ＩＧＢＴの飽和電流を低減することができる。

（実施例１６）
図２５に示すように、本実施例のダイオード３０２は、実施例１のダイオード２とほぼ同様の構成を備えている。本実施例のダイオード３０２は、ｎピラー領域１６の代わりに、金属製のピラー電極１６ａを備えている。ピラー電極１６ａは、半導体基板４の上側表面にｐアノード領域１４を貫通してｎバリア領域１２まで達するトレンチを形成し、そのトレンチに金属を充填することで形成される。ピラー電極１６ａはアノード電極２２と導通しており、ｎバリア領域１２とショットキー界面２４ａを介してショットキー接合している。

本実施例のダイオード３０２では、アノード電極２２とカソード電極２０の間に順バイアスが印加されると、ピラー電極１６ａとｎバリア領域１２がショットキー界面２４ａを介して短絡する。このとき、ｎバリア領域１２とアノード電極２２の電位差はショットキー界面２４ａでの電圧降下とほぼ等しくなる。ショットキー界面２４ａでの電圧降下は、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制される。

次いで、アノード電極２２とカソード電極２０の間の電圧が順バイアスから逆バイアスに切り替わると、ピラー電極１６ａとｎバリア領域１２の間のショットキー界面２４ａによって逆電流が制限される。本実施例のダイオード３０２では、順バイアスの印加時においてｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード３０２によれば、ｎ⁻ドリフト領域１０のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例のダイオード３０２では、アノード電極２２とカソード電極２０の間に逆バイアスが印加されると、ｎバリア領域１２とピラー電極１６ａの間のショットキー界面２４ａから伸びる空乏層だけでなく、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面から伸びる空乏層によっても電界が分担される。これにより、ｎバリア領域１２とピラー電極１６ａの間のショットキー界面２４ａにかかる電界が軽減される。本実施例のダイオード３０２によれば、逆バイアスに対する耐圧を向上することが出来る。

また、本実施例のダイオード３０２では、順バイアスの印加時におけるｎバリア領域１２とアノード電極２２の間の電位差を、実施例１のダイオード２に比べて、より小さくすることができる。ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入をさらに抑制し、スイッチング損失をさらに低減することができる。

（実施例１７）
図２６に示すように、本実施例のダイオード３０４は、実施例２のダイオード３２とほぼ同様の構成を備えている。本実施例のダイオード３０４は、ｎピラー領域１６の代わりに、金属製のピラー電極１６ａを備えている。ピラー電極１６ａは、半導体基板３４の上側表面にｐアノード領域１４を貫通してｎバリア領域１２まで達するトレンチを形成し、そのトレンチに金属を充填することで形成される。ピラー電極１６ａはアノード電極２２と導通しており、ｎバリア領域１２とショットキー界面２４ａを介してショットキー接合している。

ダイオード３０４の動作について説明する。アノード電極２２とカソード電極２０の間に順バイアスが印加されると、ピラー電極１６ａとｎバリア領域１２がショットキー界面２４ａを介して短絡する。このとき、ｎバリア領域１２とアノード電極２２の電位差はショットキー界面２４ａでの電圧降下とほぼ等しくなる。ショットキー界面２４ａでの電圧降下は、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合のビルトイン電圧よりも十分に小さいので、ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制される。なお、ｎバリア領域１２とｐ電界進展防止領域３６の間にはｐｎ接合が存在するが、ｐ電界進展防止領域３６のｐ型不純物濃度は低く、ｐ電界進展防止領域３６の厚みは薄いため、アノード電極２２とカソード電極２０の間の順電流に及ぼす影響は少ない。

次いで、アノード電極２２とカソード電極２０の間の電圧が順バイアスから逆バイアスに切り替わると、ピラー電極１６ａとｎバリア領域１２の間のショットキー界面２４ａによって逆電流が制限される。また、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合によっても逆電流が制限される。上述したように、本実施例のダイオード３０４では、順バイアスの印加時においてｐ^＋コンタクト領域１８およびｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入が抑制されているから、逆回復電流が小さく、逆回復時間が短い。本実施例のダイオード３０４によれば、ｎ⁻ドリフト領域１０のライフタイム制御を行うことなく、スイッチング損失を小さくすることが出来る。

また、本実施例のダイオード３０４では、アノード電極２２とカソード電極２０の間に逆バイアスが印加されると、ｎバリア領域１２とピラー電極１６ａの間のショットキー界面２４ａから伸びる空乏層と、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合の界面から伸びる空乏層だけでなく、ｎ⁻ドリフト領域１０とｐ電界進展防止領域３６の間のｐｎ接合の界面でも電界が分担される。これにより、ｎバリア領域１２とピラー電極１６ａの間のショットキー界面２４ａにかかる電界と、ｐアノード領域１４とｎバリア領域１２の間のｐｎ接合にかかる電界が軽減される。本実施例のダイオード３０４によれば、逆バイアスに対する耐圧を向上することが出来る。

また、本実施例のダイオード３０４では、順バイアスの印加時におけるｎバリア領域１２とアノード電極２２の間の電位差を、実施例２のダイオード３２に比べて、より小さくすることができる。ｐ^＋コンタクト領域１８やｐアノード領域１４からｎ⁻ドリフト領域１０への正孔の注入をさらに抑制し、スイッチング損失をさらに低減することができる。

（その他の実施例）
図７に示すダイオード４２、図８に示すダイオード５２、図１０に示すダイオード６２、図１１に示すダイオード６６、図１２に示すダイオード６８、図１３に示すダイオード７０のそれぞれにおいて、ｎピラー領域１６を上述のピラー電極１６ａで置き換えることによって、図２７に示すダイオード３０６、図２８に示すダイオード３０８、図２９に示すダイオード３１０、図３０に示すダイオード３１２、図３１に示すダイオード３１４、図３２に示すダイオード３１６のように構成することもできる。

また、図１４に示す半導体装置７２、図１５に示す半導体装置８２のそれぞれにおいて、ｎピラー領域１６を上述のピラー電極１６ａで置き換えることによって、図３３に示す半導体装置３１８、図３４に示す半導体装置３２０のように構成することもできる。

また、図１６および図４３に示す半導体装置１０２、図１７および図４４に示す半導体装置１６２、図１９に示す半導体装置１７２、図２０に示す半導体装置１８２のそれぞれにおいて、ｎピラー領域１３４、１４２を金属製のピラー電極１３４ａ、１４２ａで置き換えることによって、図３５および図４５に示す半導体装置３２２、図３６および図４６に示す半導体装置３２４、図３７に示す半導体装置３２６、図３８に示す半導体装置３２８のように構成することもできる。ここで、ピラー電極１３４ａは、エミッタ／アノード電極１４８と導通しており、ｐボディ領域１１８を貫通しており、ｎバリア領域１１６とショットキー界面１５０ａを介してショットキー接合している。ピラー電極１４２ａは、エミッタ／アノード電極１４８と導通しており、ｐアノード領域１２４を貫通しており、ｎバリア領域１２２とショットキー界面１５２ａを介してショットキー接合している。

また、図２１に示す半導体装置２０２、図２２に示す半導体装置２３２、図２３に示す半導体装置２４２、図２４に示す半導体装置２５２のそれぞれにおいて、ｎピラー領域２１６を金属製のピラー電極２１６ａで置き換えることによって、図３９に示す半導体装置３３０、図４０に示す半導体装置３３２、図４１に示す半導体装置３３４、図４２に示す半導体装置３３６のように構成することもできる。ここで、ピラー電極２１６ａは、アノード電極２２４と導通しており、ｐアノード領域２１４を貫通しており、ｎバリア領域２１２とショットキー界面２２８ａを介してショットキー接合している。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

例えば、上記の実施例では、半導体材料としてシリコンを用いる場合について説明したが、本発明は、炭化シリコン、窒化ガリウム、ヒ化ガリウムなどの半導体材料を用いる場合についても、同様に適用することができる。

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２ ダイオード；４ 半導体基板；６ ｎ^＋カソード領域；８ ｎバッファ領域；１０ ｎ⁻ドリフト領域；１２ ｎバリア領域；１４ ｐアノード領域；１６ ｎピラー領域；１６ａ ピラー電極；１８ ｐ^＋コンタクト領域；２０ カソード電極；２２ アノード電極；２４ ショットキー界面；２４ａ ショットキー界面；２６ ダイオード；２８ 半導体基板；３０ ショットキー界面；３２ ダイオード；３４ 半導体基板；３６ ｐ電界進展防止領域；４２ ダイオード；４４ トレンチ；４６ 絶縁膜；４８ トレンチ電極；５２ ダイオード；６２ ダイオード；６４ ｐ^＋カソードショート領域；６６ ダイオード；６８ ダイオード；７０ ダイオード；７２ 半導体装置；７４ ｎ^＋エミッタ領域；８２ 半導体装置；１０２ 半導体装置；１０４ 半導体基板；１０６ ＩＧＢＴ領域；１０８ ダイオード領域；１１０ ｐ^＋コレクタ領域；１１２ ｎバッファ領域；１１４ ｎ⁻ドリフト領域；１１６ ｎバリア領域；１１８ ｐボディ領域；１２０ ｎ^＋カソード領域；１２２ ｎバリア領域；１２４ ｐアノード領域；１２６ トレンチ；１２８ 絶縁膜；１３０ ゲート電極；１３２ ｎ^＋エミッタ領域；１３４ ｎピラー領域；１３４ａ ピラー電極；１３６ ｐ^＋コンタクト領域；１３８ 絶縁膜；１４０ ゲート電極；１４２ ｎピラー領域；１４２ａ ピラー電極；１４４ ｐ^＋コンタクト領域；１４６ コレクタ／カソード電極；１４８ エミッタ／アノード電極；１５０ ショットキー界面；１５０ａ ショットキー界面；１５２ ショットキー界面；１５２ａ ショットキー界面；１６２ 半導体装置；１６４ 半導体基板；１６６ ｐ電界進展防止領域；１６８ 電界進展防止領域；１７２ 半導体装置；１７４ ｐ^＋カソードショート領域；１８２ 半導体装置；２０２ 半導体装置；２０４ 半導体基板；２０６ ｎ^＋カソード領域；２０８ ｎバッファ領域；２１０ ｎ⁻ドリフト領域；２１２ ｎバリア領域；２１４ ｐアノード領域；２１６ ｎピラー領域；２１６ａ ピラー電極；２１８ ｐ^＋コンタクト領域；２２０ ｎ^＋エミッタ領域；２２２ カソード電極；２２４ アノード電極；２２６ ゲート電極；２２８ ショットキー界面；２２８ａ ショットキー界面；２３０ 絶縁膜；２３２ 半導体装置；２３４ ｐ電界進展防止領域；２４２ 半導体装置；２４４ ｐ^＋コレクタ領域；２５２ 半導体装置；３０２ ダイオード；３０４ ダイオード；３０６ ダイオード；３０８ ダイオード；３１０ ダイオード；３１２ ダイオード；３１４ ダイオード；３１６ ダイオード；３１８ 半導体装置；３２０ 半導体装置；３２２ 半導体装置；３２４ 半導体装置；３２６ 半導体装置；３２８ 半導体装置；３３０ 半導体装置；３３２ 半導体装置；３３４ 半導体装置；３３６ 半導体装置

Claims (8)

1. カソード電極と、第１導電型の半導体からなるカソード領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるアノード領域と、アノード電極を備えるダイオードであって、
   前記ドリフト領域と前記アノード領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、
   前記バリア領域と前記アノード電極を接続するように形成された、金属からなるピラー電極を備えており、
   前記バリア領域と前記ピラー電極がショットキー接合していることを特徴とするダイオード。
2. 前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項１のダイオード。
3. 前記アノード領域から前記ドリフト領域まで達するトレンチが形成されており、
   前記トレンチの内部に絶縁膜で被覆されたトレンチ電極が形成されていることを特徴とする請求項１または２のダイオード。
4. 前記カソード領域に部分的に形成された、第２導電型の半導体からなるカソードショート領域をさらに備えていることを特徴とする請求項１から３の何れか一項のダイオード。
5. 請求項１から４の何れか一項のダイオードとＩＧＢＴが一体化された半導体装置であって、
   前記ＩＧＢＴが、コレクタ電極と、第２導電型の半導体からなるコレクタ領域と、前記ドリフト領域から連続しており、低濃度の第１導電型の半導体からなる第２ドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるエミッタ領域と、エミッタ電極と、前記エミッタ領域と前記第２ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えており、
   前記ＩＧＢＴが、前記第２ドリフト領域と前記ボディ領域の間に形成された、前記第２ドリフト領域よりも濃度が高い第１導電型の半導体からなる第２バリア領域と、前記第２バリア領域と前記エミッタ電極を接続するように形成された、金属からなる第２ピラー電極を備えており、
   前記第２バリア領域と前記第２ピラー電極がショットキー接合していることを特徴とする半導体装置。
6. 前記第２バリア領域と前記第２ドリフト領域の間に形成された、第２導電型の半導体からなる第２電界進展防止領域をさらに備えることを特徴とする請求項５の半導体装置。
7. ドレイン電極と、第１導電型の半導体からなるドレイン領域と、低濃度の第１導電型の半導体からなるドリフト領域と、第２導電型の半導体からなるボディ領域と、第１導電型の半導体からなるソース領域と、ソース電極と、前記ソース領域と前記ドリフト領域の間の前記ボディ領域に対して絶縁膜を挟んで対向するゲート電極を備えるＭＯＳＦＥＴであって、
   前記ドリフト領域と前記ボディ領域の間に形成された、前記ドリフト領域よりも濃度が高い第１導電型の半導体からなるバリア領域と、
   前記バリア領域と前記ソース電極を接続するように形成された、金属からなるピラー電極を備えており、
   前記バリア領域と前記ピラー電極がショットキー接合していることを特徴とするＭＯＳＦＥＴ。
8. 前記バリア領域と前記ドリフト領域の間に形成された、第２導電型の半導体からなる電界進展防止領域をさらに備えていることを特徴とする請求項７のＭＯＳＦＥＴ。

Images