[go: up one dir, main page]

JP5475260B2 - 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置 - Google Patents

配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置 Download PDF

Info

Publication number
JP5475260B2
JP5475260B2 JP2008253840A JP2008253840A JP5475260B2 JP 5475260 B2 JP5475260 B2 JP 5475260B2 JP 2008253840 A JP2008253840 A JP 2008253840A JP 2008253840 A JP2008253840 A JP 2008253840A JP 5475260 B2 JP5475260 B2 JP 5475260B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
nitrogen
tft
amorphous silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008253840A
Other languages
English (en)
Other versions
JP2009278057A (ja
Inventor
信之 川上
元隆 越智
綾 三木
晋也 森田
嘉宏 横田
信也 福間
裕史 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to JP2008253840A priority Critical patent/JP5475260B2/ja
Priority to CN2009801084162A priority patent/CN101971294B/zh
Priority to US12/936,572 priority patent/US8299614B2/en
Priority to PCT/JP2009/057791 priority patent/WO2009128542A1/ja
Priority to KR1020107023054A priority patent/KR101100504B1/ko
Priority to TW098113003A priority patent/TWI413252B/zh
Publication of JP2009278057A publication Critical patent/JP2009278057A/ja
Application granted granted Critical
Publication of JP5475260B2 publication Critical patent/JP5475260B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、液晶ディスプレイ、有機ＥＬディスプレイなどのフラットパネルディスプレイ（表示装置）；ＵＬＳＩ（超大規模集積回路）、ＡＳＩＣ(Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ)、ＦＥＴ（電界効果型トランジスタ）、ダイオードなどの半導体装置に適用可能な配線構造；薄膜トランジスタ基板およびその製造方法、並びに表示装置に関し、特に、純ＡｌまたはＡｌ合金のＡｌ系合金膜を配線材料として含む新規な配線構造に関するものである。
液晶ディスプレイなどのアクティブマトリクス型液晶表示装置は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｔｏｒ、以下、ＴＦＴと呼ぶ。）をスイッチング素子とし、透明画素電極と、ゲート配線およびソース・ドレイン配線等の配線部と、アモルファスシリコン（ａ−Ｓｉ）や多結晶シリコン（ｐ−Ｓｉ）などの半導体層を備えたＴＦＴ基板と、ＴＦＴ基板に対して所定の間隔をおいて対向配置され共通電極を備えた対向基板と、ＴＦＴ基板と対向基板との間に充填された液晶層から構成されている。
ＴＦＴ基板において、ゲート配線やソース・ドレイン配線などの配線材料には、比抵抗が低く、加工が容易であるなどの理由により、純ＡｌやＡｌ−ＮｄなどのＡｌ合金（以下、これらをまとめてＡｌ系合金と呼ぶ。）が汎用されている。Ａｌ系合金配線（Ａｌ系合金膜）とＴＦＴの半導体層との間には、特許文献１などに代表されるように、Ｍｏ、Ｃｒ、Ｔｉ、Ｗなどの高融点金属からなるバリアメタル層が通常設けられている。バリアメタル層を介さずにＡｌ系合金配線をＴＦＴの半導体層と直接接触させると、その後の工程（例えば、ＴＦＴの上に形成する絶縁層の成膜工程や、シンタリングやアニーリングなどの熱工程）における熱履歴によってＡｌ系合金配線中のＡｌが半導体層中に拡散し、ＴＦＴ特性が低下するからである。具体的には、ＴＦＴを流れる電流（スイッチオフ時のオフ電流、およびスイッチオン時のオン電流）などが悪影響を受け、オフ電流の増加やオン電流の低下を招くほか、スイッチング速度（スイッチオンの電気信号に対する応答性）も低下する。また、Ａｌ系合金配線と半導体層とのコンタクト抵抗も上昇する場合がある。
このようにバリアメタル層は、Ａｌ系合金膜と半導体層との界面におけるＡｌとＳｉとの相互拡散を抑制するのに有効であるが、バリアメタル層を形成するためには、Ａｌ系合金配線形成用の成膜装置に加え、バリアメタル形成用の成膜装置が別途必要になる。具体的には、バリアメタル形成用の成膜チャンバーをそれぞれ余分に装備した成膜装置（代表的には、複数の成膜チャンバーがトランスファーチャンバーに接続されたクラスタツール）を用いなければならず、製造コストの上昇や生産性の低下を招く。また、バリアメタル層として用いられる金属と、Ａｌ系合金とは、薬液を用いたウェットエッチングなどの加工工程での加工速度が異なるため、加工工程における横方向の加工寸法を制御することが極めて困難となる。したがって、バリア層の形成は、成膜の観点だけでなく加工の観点でも工程の複雑化を招き、製造コストの上昇や生産性の低下をもたらす。
上記では、表示装置の代表例として液晶表示装置を例に挙げて説明したが、上述した、Ａｌ系合金膜と半導体層との界面におけるＡｌとＳｉとの相互拡散に起因する問題は、表示装置に限らず、ＬＳＩやＦＥＴなどの半導体装置においても見られる。例えば半導体装置の代表例であるＬＳＩを製造するには、半導体層とＡｌ系合金膜との界面で生じるスパイクの発生を防止するため、半導体層の上にＣｒやＭｏなどのバリアメタル層を形成してからＡｌ系合金膜を成膜しているが、半導体装置の分野においても、工程の簡略化やコストの低減化が求められている。
よって、表示装置や半導体装置において生じるＡｌとＳｉとの相互拡散に起因する問題を、従来のようにバリアメタル層を設けなくても回避し得る技術の提供が望まれている。
このような事情に鑑み、例えば特許文献２〜４には、バリアメタル層の形成を省略でき、ソース−ドレイン電極などに使用されるＡｌ系合金配線を半導体層と直接接触し得るダイレクトコンタクト技術が提案されている。このうち、特許文献４は、本願出願人によって開示されたものであり、窒素含有層とＡｌ系合金膜とからなる材料であって、窒素含有層のＮ（窒素）が半導体層のＳｉと結合している配線構造を開示している。この窒素含有層はＡｌとＳｉの相互拡散を防止するためのバリア層として作用していると考えられ、従来のようにＭｏなどのバリアメタル層を形成しなくても優れたＴＦＴ特性が得られることを実証している。また、この窒素含有層は、半導体層を形成した後であってＡｌ系合金膜を成膜する前に、プラズマ窒化などの窒化処理によって簡便に作製できるため、バリアメタル形成用の特別な成膜装置は不要である、といった利点もある。
特開２０００−１９９９１２号公報 特開２００３−２７３１０９号公報 特開２００８−３３１９号公報 特開２００８−１０８０１号公報
本発明の目的は、純ＡｌまたはＡｌ合金のＡｌ系合金配線と半導体層との間のバリアメタル層を省略することが可能なダイレクトコンタクト技術であって、幅広いプロセスマージンの範囲において、Ａｌ系合金配線を半導体層に直接かつ確実に接続することができる技術を提供することにある。
上記課題を解決することのできた本発明の配線構造は、基板の上に、基板側から順に、半導体層と、純ＡｌまたはＡｌ合金のＡｌ系合金膜とを備えた配線構造であって、前記半導体層と前記Ａｌ系合金膜との間に、基板側から順に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＡｌおよびＳｉを含むＡｌ−Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ）層を構成する窒素、炭素、およびフッ素のいずれかの元素は、前記半導体層のＳｉと結合しているところに要旨を有している。
本発明の好ましい実施形態において、前記（Ｎ、Ｃ、Ｆ）層と前記Ａｌ−Ｓｉ拡散層との間に、Ａｌを実質的に含有しない半導体層を含んでいる。
本発明の好ましい実施形態において、前記Ａｌ−Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ）層、前記半導体層、および前記Ａｌ系合金膜をこの順序で形成した後、熱履歴を加えることによって得られるものである。
本発明の好ましい実施形態において、前記半導体層は、アモルファスシリコンまたは多結晶シリコンからなる。
本発明には、上記のいずれかの配線構造を備えた薄膜トランジスタ基板や、当該薄膜トランジスタ基板を備えた表示装置も包含される。
本発明の好ましい実施形態において、上記の配線構造は、表示装置または半導体装置に用いられる。
上記課題を解決することのできた本発明に係る薄膜トランジスタ基板の製造方法は、薄膜トランジスタの半導体層の上に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層を形成する第１の工程と、次いで、半導体層を形成する第２の工程とを、この順序で含むところに要旨を有している。
本発明の好ましい実施形態において、前記第１の工程は、半導体層形成装置を用いて行なわれる。
本発明の好ましい実施形態において、前記第１の工程と前記第２の工程は、同じ半導体層形成用チャンバー内で連続して行なわれる。
本発明の好ましい実施形態において、前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスを用いて（Ｎ、Ｃ、Ｆ）層を形成する工程を含む。
本発明の好ましい実施形態において、前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ）層を形成する工程を含む。
本発明によれば、純ＡｌまたはＡｌ合金のＡｌ系合金膜を半導体層と直接接触することが可能なダイレクトコンタクト技術であって、ＴＦＴ特性や、Ａｌ系合金膜と半導体層とのコンタクト抵抗に優れているだけでなく、生産性も良好であり、プロセスマージンが更に拡大された技術を提供することができた。具体的には、各種プロセス条件のばらつき（装置性能のばらつき、不安定性、予期せぬ汚染、制御しにくい汚染など）の影響を受け難く、また極端に厳しい条件管理も不要であり、プロセス条件の制約を受け難い技術を提供することができた。
本発明は、特許文献４のダイレクトコンタクト技術を、プロセスマージンの拡大に向けて更に改良発展させたものである。詳細には、本発明は、特許文献４によって開示された窒素含有層によるＡｌとＳｉの相互拡散防止作用を基礎とするものであって、当該窒素含有層の上に、この窒素含有層を大気から保護するカバー層としての役割を担うＡｌおよびＳｉを含むＡｌ−Ｓｉ拡散層が積層された積層構造を含む配線構造としたところに特徴がある。このＡｌ−Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）含有層、半導体層、およびＡｌ系合金膜を順次形成した後、ＴＦＴの製造工程で加えられる約１５０℃以上の熱履歴によって形成されるものであり、上記Ａｌ系合金膜のＡｌと上記半導体層のＳｉによって構成されている。
はじめに、本発明に到達した経緯を説明する。
本発明者は、上記の特許文献４を開示した後も、主に、生産性向上といった観点から更に検討を重ねてきた。前述したように特許文献４のダイレクトコンタクト技術は、窒素含有層を介して半導体層とＡｌ系合金膜が直接接触された構成からなり、この窒素含有層がＳｉとＡｌとの相互拡散を防止し得るバリア層として機能すると考えられる。上記の構造を得るためには、まず、プラズマＣＶＤ装置（真空下）などの半導体層形成用チャンバー内で半導体層および窒素含有層を形成し、次いで、スパッタリング法などでＡｌ系合金膜を成膜するために専用のチャンバー（真空下）に移し変えて実施される。本発明者の検討結果によれば、上記の移し変えの際、窒素含有層の表面が大気に触れるなどして過度に汚染されると、電気的特性に悪影響を及ぼし、ＴＦＴ特性の低下および半導体層とＡｌ合金膜とのコンタクト抵抗の上昇、またはこれらのバラツキなどの問題を招くことが判明した。そこで、これらの問題を回避するために検討を重ねた結果、下記（ア）〜（エ）の構成に到達し、本発明を完成した。
（ア）本発明の製造方法は、特許文献４のように窒素含有層の上に直接Ａｌ系合金膜を成膜するのではなく、図５の概略工程図に示すように、窒素含有層などに代表される（Ｎ、Ｃ、Ｆ）層を形成した後、同じチャンバー内で引続き連続して、当該（Ｎ、Ｃ、Ｆ）層の上に半導体層を更に成膜したところに特徴がある。この方法を行なってから、次いで、特許文献４と同様にＡｌ合金膜専用チャンバーに移し変えてＡｌ系合金膜を成膜し、その後は公知の方法でＴＦＴを製造すると、上記の半導体層は、その後の熱履歴によってＡｌ−Ｓｉ拡散層に変化し（後記（イ）で詳述する。）、（Ｎ、Ｃ、Ｆ）層が汚染されることによるＴＦＴ特性の低下とコンタクト抵抗の上昇、またはこれらのバラツキといった問題が解消されること、その結果、ＴＦＴの半導体層とＡｌ系合金膜を直接かつ確実に接続し得、良好な電気的特性を有するダイレクトコンタクト技術を提供できることが分かった（後記する実施例を参照）。
本発明において半導体層を使用したのは、主に、成膜工程の簡略化を考慮したためである。これにより、ＴＦＴ用基板の上に半導体層（Ａｌ−Ｓｉ拡散層に変化する半導体層ではなく、ＴＦＴ用基板の上に形成される半導体層である。）、（Ｎ、Ｃ、Ｆ）層、半導体層を成膜するという一連の工程を、すべて、同じチャンバー内で連続して行なうことができるため、大気に曝される恐れはない。
（イ）上記の方法によって得られる本発明の配線構造は、特許文献４の構造とは異なり、例えば図１Ａなどに示すように、（Ｎ、Ｃ、Ｆ）層の上に、ＡｌおよびＳｉを含むＡｌ−Ｓｉ拡散層が積層された積層構造を有している。このＡｌ−Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）層、半導体層、およびＡｌ系合金膜を順次形成した後、ＴＦＴの製造工程で加えられる熱履歴によって形成されるものであり、おおむね１５０℃以上（好ましくは１８０℃以上）の熱処理によってＡｌ系合金膜中のＡｌが半導体層中のＳｉに拡散し、得られる。このようにして得られるＡｌ−Ｓｉ拡散層は、Ａｌ系合金膜のＡｌと上記半導体層のＳｉによって構成され、（Ｎ、Ｃ、Ｆ）層を大気から保護するカバー層としての役割を有している。このＡｌ−Ｓｉ拡散層は、後記する実施例１および図１Ａなどに示すように、（Ｎ、Ｃ、Ｆ）層の上に直接形成されていても良いが、これに限定されない。例えば、後記する実施例２および図２に示すように、（Ｎ、Ｃ、Ｆ）層とＡｌ−Ｓｉ拡散層の間に、Ａｌを実質的に含有しない半導体層（実質的にＳｉのみからなる半導体層）を有していてもよい。後者の態様は、半導体層のＳｉとＡｌ系合金膜のＡｌとの相互拡散が充分進行しない条件で製造したときに生成するものである。具体的には、例えば、（Ｎ、Ｃ、Ｆ）層の上に形成される半導体層の成膜条件の制御（例えば、成膜時間を長くして半導体層を厚く成膜する）、半導体層の上に形成されるＡｌ系合金膜の組成の調整（例えば、ＡｌとＳｉの相互拡散をし難い遷移金属などを用いる）などによって得られる。
参考のため、本発明の方法によって得られるＡｌ−Ｓｉ拡散層の概要を図９に示す。図９は、後記する実施例１（本発明例）の断面ＴＥＭ写真（３０万倍）であり、半導体層（ａ−Ｓｉ）とＡｌ系合金膜との間に、連続してＡｌ−Ｓｉ拡散層の薄い層（ここでは約１０ｎｍ）が形成されている。本発明例によれば、半導体層中へのＡｌ原子の拡散を有効に抑制できるため、半導体層中にはＡｌ原子は検出されなかった。よって、本発明の方法によれば、特許文献４と同様に、上記界面におけるＡｌとＳｉの相互拡散を防止できることが確認された。
（ウ）本発明では、ＡｌとＳｉの相互拡散防止作用を有するバリア層として（Ｎ、Ｃ、Ｆ）層を開示している。前述した特許文献４では、ＡｌとＳｉの相互拡散を防止するバリア層として窒素含有層のみを開示したが、その後の本発明者の研究により、上記の作用は窒素含有層に限らず、炭素およびフッ素を含有する層も同様の作用を発揮し得ること、より詳細には、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層はすべて、窒素含有層と実質的に同様の結果が得られることを実験により確認している。このように本発明では、（Ｎ、Ｃ、Ｆ）層をバリア層として用いている点で、特許文献４の技術を更に発展させたものである。
（エ）本発明の技術は、Ａｌ系合金膜と半導体層との界面におけるＡｌとＳｉの相互拡散防止技術として極めて有用であり、液晶表示装置などの表示装置に限らず、ＬＳＩやＦＥＴなどの半導体層装置にも適用可能であることも分かった（後記する実施例を参照）。
以下、本発明を詳細に説明する。上述したように、本発明は特許文献４の改良技術であり、積層構造の一部や製造方法の一部は重複している。本明細書では、特許文献４との相違点を特に重点的に説明することにし、重複部分の詳細な説明（例えば、窒素含有層の形成方法など）は行なわずに要約する場合がある。重複部分の詳細は、特許文献４を参照すれば良い。
まず、図１Ａ〜図１Ｃ、図２〜図４を参照しながら、本発明の配線構造およびその製造方法について説明する。本発明の配線構造は、基板の上に、基板側から順に、半導体層と、純ＡｌまたはＡｌ合金のＡｌ系合金膜とを備えた配線構造であって、半導体層とＡｌ系合金膜との間に、基板側から順に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、ＡｌおよびＳｉを含むＡｌ−Ｓｉ拡散層との積層構造を含んでいる。このような積層構造は、半導体層とＡｌ系合金膜との間に少なくとも設けられていれば良く、例えば、図１Ａ〜図１Ｃ、および図２に示すように半導体層の上に直接、上記の積層構造を有していても良い。すなわち、本発明の配線構造において、上記（Ｎ、Ｃ、Ｆ）層は複数有していても良い。ただし、これに限定されず、例えば、図３および図４に示すように、基板側から順に、半導体層、（Ｎ、Ｃ、Ｆ）層、半導体層を有し、その上に、上記の積層構造を有する実施形態も本発明の範囲に包含される。本発明は、これらの実施形態に限定されない。なお、上記の図および後記する図では、（Ｎ、Ｃ、Ｆ）層の代わりにその代表層である「窒素含有層」を記載しているが、これは好ましい態様であって、これに限定する趣旨ではない。
そして繰り返し述べるように、特許文献４との対比において本発明の特徴部分は、（Ｎ、Ｃ、Ｆ）層の上にＡｌ−Ｓｉ拡散層を有しているところにある。このＡｌ−Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）層の上に直接（直上）、有していても良い（実施例１および図１Ａを参照）し、Ａｌを実質的に含有しない半導体層（すなわち、実質的にＳｉのみからなる半導体層）を介して形成されていても良い（実施例２および図２を参照）。いずれの実施形態も本発明の範囲に包含される。このようなＡｌ−Ｓｉ拡散層は、（Ｎ、Ｃ、Ｆ）層、半導体層、およびＡｌ系合金膜をこの順序で形成した後、約１５０℃以上の熱履歴を加えることによって得られるものである。
以下、図面を参照しながら本発明に係る配線構造の第１〜第５の実施形態を詳しく説明する。以下では、本発明の積層構造が適用される表示装置の代表例としてＴＦＴの実施形態１〜４を、半導体層の代表例としてＭＯＳＦＥＴの実施形態５を用いて説明するが、これらに限定する趣旨ではない。また、半導体層の種類は、アモルファスシリコンおよび多結晶シリコンのいずれであっても良い。
なお、配線構造の製造工程を説明するに当たり、「半導体層」の用語を繰り返し用いるが、（Ｎ、Ｃ、Ｆ）層の上に成膜される半導体層であってその後の熱履歴によって最終的に当該（Ｎ、Ｃ、Ｆ）層を大気から保護し得るＡｌ−Ｓｉ拡散層に変化し得る半導体層と、ＴＦＴ用基板の上に直接形成される半導体層などであって（Ｎ、Ｃ、Ｆ）層の保護作用を有しない半導体とは、作用効果が相違することから、以下では、説明の便宜上、前者の保護層として作用し得る半導体層を「第２の半導体層」と呼び、後者の半導体層を「第１の半導体層」と呼ぶ場合がある。後記する実施例２および図２に示すように、ＴＦＴの製造条件によっては、第２の半導体層はすべてＡｌ−Ｓｉ拡散層に変化せず、残存することがある。
（本発明の第１の実施形態）
本発明に係るＴＦＴの第１の実施形態を図１Ａに示す。図１Ａは、ＴＦＴ用基板の上に第１の半導体層を有し、その上に直接、（Ｎ、Ｃ、Ｆ）層とＡｌ−Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ａｌ系合金層が形成された構造を有している。図１Ａの構造は、（Ｎ、Ｃ、Ｆ）層を形成した後、第２の半導体層を形成し、その後に約１５０℃以上の熱履歴を加えることによって得られ、例えば、後記する実施例１の方法によって得られる。
第１の実施形態において、配線構造を構成する（Ｎ、Ｃ、Ｆ）層は、窒素、炭素、およびフッ素のいずれかの元素を含有している。この（Ｎ、Ｃ、Ｆ）層は、半導体層の表面全体をほぼ覆うように形成されているため、Ａｌ系合金と半導体層との界面におけるＡｌとＳｉとの相互拡散を防止するためのバリアとして有効に作用する。好ましくは窒素含有層である。詳細には、上記層を構成する窒素、炭素、フッ素は半導体層のＳｉと結合し、Ｓｉ窒化物、Ｓｉ炭化物、Ｓｉフッ化物を主に含有している。これら以外に、酸素を含有するＳｉの酸窒化物の化合物も含み得る。Ｓｉの酸窒化物などは、例えば、窒素含有層の形成過程などで不可避的に導入される酸素（Ｏ）と結合して得られる。
ここで、（Ｎ、Ｃ、Ｆ）層に含まれる窒素原子、炭素原子、フッ素原子の面密度の合計は、半導体層材料（代表的にはＳｉ）の有効ボンドの面密度と同じか、該有効ボンドの面密度よりも高い面密度を有していることが好ましい。特許文献４において詳述したように、金属配線材料と半導体材料との相互拡散を防止するためには、半導体層の表面を窒素含有層などの(Ｎ、Ｃ、Ｆ)層で覆う必要がある。この場合、半導体層表面に存在する未結合手（ダングリングボンド）は、上記層を構成する各元素と結合していることが好ましい。「有効ボンド」とは、窒素原子の立体障害も考慮したうえで、半導体層表面に配置し得る結合手を意味し、「有効ボンドの面密度」とは、半導体層の表面全体を（Ｎ、Ｃ、Ｆ）層で覆ったときの面密度を意味する。有効ボンドの面密度は、半導体材料の種類などによって異なるが、例えば、シリコンの場合、結晶の面方位によっても若干相違するが、おおむね、１０14ｃｍ-2〜２×１０16ｃｍ-2の範囲内にある。
具体的には、例えば、窒素含有層がＳｉ窒化物を主に含有している場合、およびＳｉ窒化物を主に含有し、Ｓｉの酸窒化物を更に含有している場合のいずれにおいても、窒素含有層の窒素は、半導体層と接触する界面において、１０14ｃｍ-2以上２×１０16ｃｍ-2以下の面密度（Ｎ１）を有していることが好ましい。所望のＴＦＴ特性などを確保するためには、窒素含有層の窒素の面密度の下限は、２×１０14ｃｍ-2がより好ましく、４×１０14ｃｍ-2がさらにより好ましい。同様に炭素含有層の炭素は、半導体層と接触する界面において、１０14ｃｍ-2以上２×１０16ｃｍ-2以下の面密度（Ｃ１）を有していることが好ましく、２×１０14ｃｍ-2以上がより好ましく、４×１０14ｃｍ-2以上がさらにより好ましい。また、フッ素含有層のフッ素も上記と同様に、半導体層と接触する界面において、１０14ｃｍ-2以上２×１０16ｃｍ-2以下の面密度（Ｆ１）を有していることが好ましく、２×１０14ｃｍ-2以上がより好ましく、４×１０14ｃｍ-2以上がさらにより好ましい。
（Ｎ、Ｃ、Ｆ）層は、Ｓｉ−Ｎ結合、Ｓｉ−Ｃ結合、Ｓｉ−Ｏ結合を含む層を少なくとも一層以上有していればよい。ここで、Ｓｉ−Ｎ結合のＳｉとＮとの距離（原子間隔）は約０．１８ｎｍであり、実質的には０．２ｎｍ以上が好ましく、０．３ｎｍ以上がより好ましい。ただし、窒素含有層の窒素の面密度（Ｎ１）が高くなり過ぎると、窒素含有層に含まれる絶縁性のＳｉ窒化物も多くなり、電気抵抗が上昇し、ＴＦＴ性能が劣化する。窒素含有層の窒素の面密度の上限は、１×１０16ｃｍ-2であることがより好ましい。同様の観点から、Ｓｉ−Ｃ結合のＳｉとＣとの距離（原子間隔）は約０．１９ｎｍであり、実質的には０．２ｎｍ以上が好ましく、０．３ｎｍ以上がより好ましい。また、炭素含有層の炭素の面密度の上限は、１×１０16ｃｍ-2であることがより好ましい。同様の観点から、Ｓｉ−Ｆ結合のＳｉとＦとの距離（原子間隔）は約０．１６ｎｍであり、実質的には０．１８ｎｍ以上が好ましく、０．２５ｎｍ以上がより好ましい。また、フッ素含有層のフッ素の面密度の上限は、１×１０16ｃｍ-2であることがより好ましい。
なお、（Ｎ、Ｃ、Ｆ）層が、Ｓｉの酸窒化物などのように酸素含有化合物を含む場合（例えば、Ｓｉ窒化物のほかにＳｉの酸化物を更に含有している場合）、上記層を構成する各元素の面密度の合計は上記要件を満足していると共に、各元素の面密度（Ｎ１、Ｃ１、Ｆ１）と酸素の面密度（Ｏ１）との比の合計［（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１］は１．０以上であることが好ましく、これにより、ＴＦＴ特性が一層高められる。Ｓｉの窒化物などの窒素含有化合物や、Ｓｉの酸窒化物などの酸素含有化合物は、本来、絶縁物であるが、（Ｎ、Ｃ、Ｆ）層の厚さは、後記するように、おおむね、０．１８ｎｍ以上５ｎｍ以下と極めて薄いため、電気抵抗を低く抑えられる。
本発明者の実験結果によれば、ＴＦＴ特性は［（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１］の比によって影響を受け、より優れたＴＦＴ特性を得るためには、［（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１］の比を１．０以上と大きくすれば良いことが判明した。［（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１］の比が大きくなると、（Ｎ、Ｃ、Ｆ）層中の抵抗成分が少なくなるため、良好なトランジスタ特性が得られると考えられる。［（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１］の比は大きい程よく、例えば、１．０５以上であることがより好ましく、１．１以上であることが更に好ましい。
［（Ｎ１＋Ｃ１＋Ｆ１）／Ｏ１］の比は、例えば、プラズマ窒化法を用いて窒素含有層を形成するに当たり、プラズマのガス圧力やガス組成、処理温度などのプラズマ発生条件を適切に制御することによって調節することができる。
前述した（Ｎ、Ｃ、Ｆ）層の窒素の面密度（Ｎ１）、炭素の面密度（Ｃ１）、フッ素の面密度（Ｆ１）、酸素の面密度（Ｏ１）は、例えば、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ、ラザフォード後方散乱分光）法を用いて算出することができる。
（Ｎ、Ｃ、Ｆ）層の厚さは、おおむね、０．１８ｎｍ以上５ｎｍ以下の範囲内であることが好ましい。前述したように、（Ｎ、Ｃ、Ｆ）層は、Ａｌ系合金層と半導体層との界面におけるＡｌとＳｉとの相互拡散を防止するためのバリア層として有用であるが、（Ｎ、Ｃ、Ｆ）層は絶縁体となり易いため、厚くなり過ぎると電気抵抗が極度に高くなるほか、ＴＦＴ性能が劣化する。（Ｎ、Ｃ、Ｆ）層の厚さを上記範囲内に制御することにより、（Ｎ、Ｃ、Ｆ）層の形成による電気抵抗の上昇を、ＴＦＴ性能に悪影響を及ぼさない範囲内に抑えられる。（Ｎ、Ｃ、Ｆ）層の厚さは、おおむね、３ｎｍ以下であることがより好ましく、２ｎｍ以下がさらに好ましく、１ｎｍ以下であることがさらにより好ましい。（Ｎ、Ｃ、Ｆ）層の厚さは、種々の物理分析手法によって求めることができ、例えば、前述のＲＢＳ法のほか、ＸＰＳ（Ｘ線光電子分光分析）法、ＳＩＭＳ（二次イオン質量分析）法、ＧＤ−ＯＥＳ（高周波グロー放電発光分光分析）法などを利用することができる。
（Ｎ、Ｃ、Ｆ）層を構成する各元素の原子数とＳｉ原子数との比の最大値は、０．５以上１．５以下の範囲内であることが好ましい。これにより、ＴＦＴ特性を劣化させることなく、（Ｎ、Ｃ、Ｆ）層によるバリア作用を有効に発揮させることができる。上記の比の最大値は、０．６以上であることがより好ましく、０．７以上であることがさらに好ましい。上記の比は、例えば、プラズマ照射時間をおおむね５秒間から１０分間の範囲内に制御することによって調節することができる。上記の比は、（Ｎ、Ｃ、Ｆ）層の深さ方向の元素（Ｎ、Ｃ、Ｆ、およびＳｉ）をＲＢＳ法によって分析することによって算出される。
上記の（Ｎ、Ｃ、Ｆ）層を形成するためには、半導体層を形成した後、窒素、炭素、フッ素の少なくともいずれかを半導体層表面に供給すれば良い。具体的には、これらのいずれかを含有するプラズマを利用して上記の層を形成することができる。あるいは、特許文献４に記載したように、窒素含有層を、熱窒化法やアミノ化法を用いて形成しても良い。熱窒化法やアミノ化法の詳細は特許文献４を参照すれば良い。
以下、プラズマを利用する方法について詳細に説明する。プラズマは、窒素、炭素、フッ素の少なくともいずれかを含有するガスを用いることができる。利用可能なガスとしては、Ｎ2、ＮＨ3、Ｎ2Ｏ、ＮＯなどの窒素含有ガス；ＮＦ3などの窒素・フッ素含有ガス；ＣＯ、ＣＯ2、炭化水素系ガス（例えばＣＨ4、Ｃ2Ｈ4、Ｃ2Ｈ2など）などの炭素含有ガス；炭化フッ素系ガス（例えばＣＦ4、Ｃ4Ｆ8など）、ＣＨＦ3などの炭素・フッ素含有ガスなどが挙げられる。これらのガスを単独または混合ガスとして利用することができる。
また、上記のガスを含有するプラズマ源から窒素、炭素、フッ素の少なくともいずれかを半導体層表面に供給する方法としては、例えば、プラズマ源の近傍に半導体層を設置させて行う方法が挙げられる。ここで、プラズマ源と半導体層との距離は、プラズマ種、プラズマ発生のパワー、圧力、温度などの各種パラメータに応じて適宜設定すればよいが、一般的にはプラズマに接触した状態から数ｃｍ〜１０ｃｍの距離を利用できる。このようなプラズマ近傍では、高いエネルギーを有した原子が存在しており、この高エネルギーによって半導体層表面に窒素、炭素、フッ素などを供給することで、半導体表面に窒化物、炭化物、フッ化物などを形成することができる。
上記方法のほかに、例えば、イオン注入法を利用しても良い。この方法によれば、電界によってイオンが加速され長距離の移動が可能なため、プラズマ源と半導体層との距離を任意に設定することができる。この方法は、専用のイオン注入装置を用いることによって実現可能であるが、プラズマイオン注入法が好ましく用いられる。プラズマイオン注入法は、プラズマ近傍に設置された半導体層に負の高電圧パルスを印加することによってイオン注入を一様に行なう技術である。
（Ｎ、Ｃ、Ｆ）層を形成するに当たっては、製造工程の簡略化や処理時間の短縮化などの観点から、上記層の形成に用いる装置やチャンバー、温度やガス組成を、以下のように制御して行なうことが好ましい。
まず、装置は、製造工程の簡略化のため、半導体層形成装置と同一装置で行うことが好ましく、同一装置の同一チャンバーで行うことがより好ましい。これにより、装置間もしくは装置内で、処理対象のワークが余分に移動する必要がなくなる。温度に関しては、半導体層の成膜温度と実質的に同じ温度（約±１０℃の範囲を含み得る。）で行うことが好ましく、これにより、温度変動に伴う調節時間を省略することができる。
また、ガス組成に関しては、（ア）窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガス（前述した窒素含有ガス、炭素含有ガス、フッ素含有ガスなど）を用いて（Ｎ、Ｃ、Ｆ）層を形成しても良いし、または（イ）窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ）層を形成しても良いし、または（ウ）窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、還元性ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ）層を形成しても良い。例えば、窒素含有層を形成する場合、上記（ア）のように少なくとも窒素を含有する窒素含有ガス（Ｎ2、ＮＨ3、ＮＦ3など）のみを用いて行っても良いが、上記（イ）のように、窒素含有ガスと、半導体層形成に用いられる原料ガス（ＳｉＨ4）との混合ガスであることが好ましい。窒素含有ガスのみを用いて窒素含有層を形成すると、半導体層の形成後、チャンバー内をパージするために、使用した半導体層形成用ガスを全て一旦排除する必要があるが、上記のように混合ガスの条件下で行なえば、ガスを排除する必要はなくなるため、処理時間を短縮できる。
上記（イ）において、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガス（以下「（Ｎ、Ｃ、Ｆ）ガス」と略称する、特に窒素含有ガス）と、半導体層形成に用いられる原料ガス（以下「半導体原料ガス」と略称する）との流量比（（Ｎ、Ｃ、Ｆ）ガス／半導体原料ガス）は、好ましくは０．１以上１５以下に制御することが好ましく、これにより、上記処理時間の短縮効果が有効に発揮されるほか、ＴＦＴ特性（オン電流・オフ電流）の低下やコンタクト抵抗の上昇を防止できる。（Ｎ、Ｃ、Ｆ）ガスが少なすぎるとＡｌ−Ｓｉとの相互拡散防止効果が有効に発揮されず、逆に（Ｎ、Ｃ、Ｆ）ガスが多すぎると該薄膜層内の結合が不安定となる。（（Ｎ、Ｃ、Ｆ）ガス／半導体原料ガス）のより好ましい流量比は、０．３以上１０以下であり、さらに好ましい流量比は０．５以上７以下である。
あるいは、ガス組成は、上記（ウ）のように、前述した窒素含有ガスと、還元性元素含有ガスとの混合ガスであることが好ましく、これにより、半導体層の酸化が一層有効に抑えられる。還元性元素としては、例えば、ＮＨ3やＨ2などが挙げられる。このうち、ＮＨ3は、還元作用を有するだけでなく窒素含有ガスとしても作用するため、単独で用いることもできるが、Ｈ2と混合して用いることもできる。
次に、本発明に用いられるＡｌ系合金について説明する。Ａｌ系合金は、例えば、スパッタリング法によって形成すれば良い。本発明では、単一のスパッタリングターゲットおよび単一のスパッタリングガスを用いて形成できる。
本発明に用いられるＡｌ系合金の種類は特に限定されず、ＴＦＴ特性などの電気的特性に悪影響を及ぼさない限り、ソース・ドレイン配線などの配線材料として通常使用されるもの、例えば、純Ａｌや、合金成分として、例えば、Ｓｉ、Ｃｕ，希土類元素（代表的には、ＮｄやＹなど）を含有するＡｌ合金などのように、従来汎用されているＡｌ材料を用いることができる。
また、本発明では、特許文献４に記載したように、Ｎｉを好ましくは６原子％以下（より好ましくは５原子％以下）の範囲で含有するＡｌ−Ｎｉ合金：Ａｌ−Ｎｉ合金中に、以下に記載の第三成分（グループＸ１またはグループＸ２に属する元素）を更に含有するＡｌ−Ｎｉ−Ｘ１合金／Ａｌ−Ｎｉ−Ｘ２合金／Ａｌ−Ｎｉ−Ｘ１−Ｘ２合金を用いることもできる。後者のＡｌ−Ｎｉ−Ｘ１合金などを用いる場合には、Ｎｉの下限を０．０５原子％（好ましくは、０．１原子％）とすることが好ましい。ここで、「グループＸ１」は、Ｔｉ，Ｖ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，Ｔａ，およびＷよりなる群から選択される少なくとも一種の元素であり、好ましくは０．１原子％以上１．０原子％以下の範囲内で、より好ましくは０．２原子％以上０．８原子％以下の範囲内で含んでいてもよい。これらの元素は、単独で添加しても良く、２種以上を併用してもよい。２種以上の元素を添加するときは、各元素の合計の含有量が上記範囲を満足すればよい。また、「グループＸ２」は、Ｍｇ，Ｃｒ，Ｍｎ，Ｒｕ，Ｒｈ，Ｐｄ，Ｉｒ，Ｐｔ，Ｌａ，Ｇｄ，Ｔｂ，Ｄｙ，Ｎｄ，Ｙ，Ｃｏ，およびＦｅよりなる群から選択される少なくとも一種の元素であり、好ましくは０．１原子％以上２．０原子％以下の範囲内で、より好ましくは、０．３原子％以上１．８原子％以下の範囲内で含んでいてもよい。これらの元素は、単独で添加しても良く、２種以上を併用してもよい。２種以上の元素を添加するときは、各元素の合計の含有量が上記範囲を満足すればよい。本発明では、グループＸ１とグループＸ２に属する元素の両方を含むＡｌ−Ｎｉ−Ｘ１−Ｘ２合金を用いることもできる。
このように、上記グループＸ１，Ｘ２に属する元素は、いずれも、耐熱性とＡｌ−Ｎｉ−Ｘ１合金薄膜／Ａｌ−Ｎｉ−Ｘ２合金薄膜の電気抵抗率との観点から選択したものであるが、耐熱性に対するメカニズムは、上記グループＸ１とグループＸ２との間で、若干相違している。即ち、グループＸ１に属する元素は、上記グループＸ２に属する元素に較べると、金属間化合物の析出が遅れる分だけ耐熱性を高める効果がより高いと考えられ、よって添加量を相対的に少なく抑えても十分な耐熱性改善効果が得られる。
本発明に用いられるＡｌ系合金としては、上記のほかに、Ｎｉ，Ａｇ，Ｚｎ，ＣｏのグループＸ３から選択される少なくとも１種と、上記Ｘ３と金属間化合物を形成することのできるグループＸ４（Ｃｕ，Ｇｅ，Ｓｉ，Ｍｇ，Ｉｎ，Ｓｎ，Ｂ）から選択される少なくとも１種を含んでいても良い。このＡｌ系合金は、最大径１５０ｎｍ以下のＸ３−Ｘ４もしくはＡｌ−Ｘ３−Ｘ４で示される金属間化合物が形成されている。好ましくは、Ａｌ−（Ｎｉ，Ｃｏ）−（Ｃｕ、Ｇｅ）合金である。更に、上記のＡｌ系合金は、Ｌａ，Ｎｄ，Ｇｄ，ＤｙのグループＸ５から選択される少なくとも１種の耐熱性向上元素を含有していてもよい。
上記Ａｌ系合金層の厚さは、必要とされるＴＦＴ特性などに応じて適宜調整することができるが、概ね、１０ｎｍ〜１μｍであることが好ましく、より好ましくは３０ｎｍ〜８００ｎｍ、更に好ましくは５０ｎｍ〜６００ｎｍである。
また、Ａｌ−Ｓｉ拡散層の厚さも、上記と同様、必要とされるＴＦＴ特性などに応じて適宜調整することができるが、概ね、０．２ｎｍ以上２００ｎｍ以下の範囲内であることが好ましい。詳細には、Ａｌ−Ｓｉ原子１層分に相当する厚さ（約０．２ｎｍ程度）よりも厚ければよく、ＴＦＴ製造の観点からはできるだけ薄いほうが良いという趣旨に基づき、上限を約２００ｎｍ程度にした。
本発明に用いられる半導体層は、アモルファスシリコンまたは多結晶シリコンであることが好ましい。なお、半導体層がＰ、Ａｓ、Ｓｂ、Ｂなどのような半導体分野で汎用されている不純物（ドーパント）を含んでいる場合には、その原子濃度は、合計で1０19ｃｍ-3以上が好ましく、これにより、コンタクト抵抗をより低減することができる。また、上記の原子濃度が約１０15ｃｍ-3以下でありドーパントを含まない場合においても、コンタクト抵抗を大きく増加させることなく、良好なＴＦＴ特性を得ることができる。この場合は、ドーピングガスを用いないため、コストや製造工程を省略できるといったメリットが得られる。
上記半導体層の好ましい厚さは、シリコン原子層にほぼ相当する０．２ｎｍ〜１μｍである。より好ましい半導体層の厚さは、０．５ｎｍ〜５００ｎｍであり、さらに好ましくは、１ｎｍ〜３００ｎｍである。
以上、図１Ａの実施形態について詳述した。
なお、図１Ａの実施形態は、ＴＦＴ用基板の上に形成される第１の半導体層の構成によって図１Ｂおよび図１Ｃの両方を包含し得る。このうち図１Ｂにおける第１の半導体層は、基板側から順に、Ｐ、Ａｓ、Ｓｂ、Ｂなどの不純物を含有しないノンドープトアモルファスシリコン膜（ａ−Ｓｉ−Ｈ）と、上記の不純物を含有するドーピングした低抵抗のアモルファスシリコン膜（ｎ+ａ−Ｓｉ−Ｈ）から構成されており、例えば、後記する実施例１の方法によって得られる。一方、図１Ｃにおける第１の半導体層は、低抵抗アモルファスシリコン膜（ｎ+ａ−Ｓｉ−Ｈ）を含まず、ノンドープトアモルファスシリコン膜（ａ−Ｓｉ−Ｈ）のみから構成されている。図１Ｃのように、低抵抗アモルファスシリコン膜（ｎ+ａ−Ｓｉ−Ｈ）を有しない第１の半導体層の上に直接、窒素含有層、第２の半導体層、Ａｌ系合金層を順次形成しても、所望とするＡｌ−Ｓｉ拡散層が得られることを実験によって確認している（後記する実施例を参照）。本発明の方法によれば、リンなどの不純物をドーピングした低抵抗のアモルファスシリコン膜（ｎ+ａ−Ｓｉ−Ｈ）をわざわざ形成しなくても良い点で、成膜工程をより簡略化できるといった利点がある。
なお、図には示していないが、窒素含有層の上に形成される第２の半導体層は、後記する実施例１に示すように、Ｐなどの不純物を含有する低抵抗アモルファスシリコン膜のみから構成されていても良いし、あるいは、ノンドープトアモルファスシリコン膜と上記の低抵抗アモルファスシリコン膜から構成されていても良いし、いずれの態様も包含し得る。低抵抗アモルファスシリコン膜は、例えば、ＳｉＨ4、ＰＨ3を原料としたプラズマＣＶＤを行うことによって形成される。
（本発明の第２の実施形態）
本発明に係るＴＦＴの第２の実施形態は、上述した第１の実施形態におけるＡｌ−Ｓｉ拡散層の変形例であり、図２に示すように３層の積層構造を有する例である。詳細には、ＡｌとＳｉの相互拡散が窒素含有層まで進行しない条件でＴＦＴを製造したために、Ａｌを実質的に含有しない第２の半導体層（すなわち、実質的にＳｉのみからなる半導体層）と、（Ｎ、Ｃ、Ｆ）層と、Ａｌ−Ｓｉ拡散層とからなる３層の積層構造を有するものであり、このような形態も本発明の範囲に包含される。ここで、「Ａｌを実質的に含有しない」とは、後記する測定方法によってＡｌの元素分析を行ったときに、Ａｌの濃度がおおむね、０．０１原子％以下であるものを意味する。
図２の構造は、例えば、後記する実施例２の方法によって得られる。実施例２では、上記の３層構造を得るために、（Ｎ、Ｃ、Ｆ）層の上に第２の半導体層を成膜する時間を長くして当該第２の半導体層の厚さを厚くしたが、当該第２の半導体層の厚さは、半導体層へのＡｌ原子の拡散距離との関係でＡｌ原子の拡散距離より厚い範囲に制御すればよい。上記の３層構造を得る方法はこれに限定されず、例えば、Ｔａ、Ｎｂ、Ｈｆ、Ｔｉ、Ｖなどの遷移金属を含むＡｌ系合金を使用しても良く、これにより、ＡｌとＳｉの相互拡散が抑制される。
（本発明の第３の実施形態）
本発明に係るＴＦＴの第３の実施形態は、上述した第１の実施形態における２層の積層構造を構成する窒素含有層と、ＴＦＴ用基板の間に、第１の半導体層、（Ｎ、Ｃ、Ｆ）層、第１の半導体層を有している例である。詳細には、図３に示すように、ＴＦＴ用基板の上に第１の半導体層、（Ｎ、Ｃ、Ｆ）層、第１の半導体層を有し、その上に直接、（Ｎ、Ｃ、Ｆ）層とＡｌ−Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ａｌ系合金層が形成された構造を有している。図３の構造は、例えば、後記する実施例３の方法によって得られる。
（本発明の第４の実施形態）
本発明に係るＴＦＴの第４の実施形態は、上述した第２の実施形態における３層の積層構造を構成する窒素含有層と、ＴＦＴ用基板の間に、第１の半導体層、（Ｎ、Ｃ、Ｆ）層、第１の半導体層を有している例である。詳細には、図４に示すように、ＴＦＴ用基板の上に第１の半導体層、（Ｎ、Ｃ、Ｆ）層、第１の半導体層を有し、その上に直接、Ａｌを実質的に含有しない第２の半導体層と（Ｎ、Ｃ、Ｆ）層とＡｌ−Ｓｉ拡散層とからなる３層の積層構造を有しており、その上に直接、Ａｌ系合金層が形成された構造を有している。図４の構造は、例えば、後記する実施例４の方法によって得られる。
（本発明の第５の実施形態）
本発明に係るＭＯＳＦＥＴの第１の実施形態を図５に示す。図５は、単結晶Ｓｉの上に直接、（Ｎ、Ｃ、Ｆ）層とＡｌ−Ｓｉ拡散層とからなる２層の積層構造を有しており、その上に直接、Ａｌ系合金層が形成された構造を有している。このような構造は図８に示す工程により形成される。すなわち、イオン注入法などにより窒素を単結晶Ｓｉ基板中に打ち込む。このとき、注入された窒素はある深さ（飛程と呼ばれる）を中心にほぼガウス分布の深さ方向分布を有する。注入された窒素のダメージによりＳｉの一部はアモルファス化する。次にＡｌ系合金をスパッタとメッキにより成膜し、その後アニールなどの熱処理を施すことでＡｌ系合金層／Ａｌ−Ｓｉ拡散層／窒素含有層／単結晶Ｓｉの構造が形成される。図５の構造は、例えば、後記する実施例５の方法によって得られる。
上記の実施形態は、前述したＴＦＴの第１の実施形態と同じ配線構造を有している。ＭＯＳＦＥＴの実施形態は上記に限定されず、例えば、前述したＴＦＴの第２〜第４の実施形態と実質的に同じ構造を採用することができる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
以下の実施例１〜１４、比較例１、および従来例では、ＴＦＴ特性などを簡易に測定するため、図６の各工程図に従って作製した図６ｌのＴＦＴに対し、３００℃で３０分間のアニールを行った。このアニール条件は、ＴＦＴ基板の製造工程で、熱履歴が最大となるＳｉ窒化膜（保護膜）の成膜工程の加熱処理を想定して設定されたものである。本実施例に供したＴＦＴは、現実のＴＦＴ基板のように種々の成膜工程が施されて完成されたものではないが、上記のアニールを行ったＴＦＴは、実際のＴＦＴ基板のＴＦＴ特性をほぼ反映していると考えられる。
（実施例１）
実施例１は、前述した実施形態１の配線構造（図１Ａを参照）を有する本発明例であり、ソース・ドレイン電極を構成する配線材料としてＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
図６の各工程図を参照しながら、実施例１の製造方法を説明する。
まず、ガラス基板上に、スパッタリング法で膜厚２００ｎｍ程度のＡｌ合金薄膜（Ａｌ−２．０原子％Ｎｄ）を形成した（図６ａ）。スパッタリングの成膜温度は室温とした。このＡｌ合金薄膜上にフォトリソグラフィによりレジストをパターニングした（図６ｂ）後、レジストをマスクとしてＡｌ合金薄膜をエッチングすることにより、ゲート電極を形成した（図６ｃ）。
次いで、プラズマＣＶＤ法により、膜厚約２００ｎｍの窒化シリコン膜（ＳｉＮ）を形成し、ゲート絶縁膜とした（図６ｄ）。プラズマＣＶＤ法の成膜温度は約３５０℃とした。さらに、プラズマＣＶＤ法を用いて、膜厚約２００ｎｍのノンドープアモルファスシリコン膜［ａ−Ｓｉ（ｉ）］、および膜厚約４０ｎｍの不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜［ａ−Ｓｉ（ｎ）］を順次成膜した（図６ｅ、図６ｆ）。この低抵抗アモルファスシリコン膜［ａ−Ｓｉ（ｎ）］は、ＳｉＨ4、ＰＨ3原料としたプラズマＣＶＤを行なうことによって形成した。
続いて、同一のプラズマＣＶＤ装置の同一チャンバー内にて、窒素ガスのみを供給してプラズマを発生させ、上記の低抵抗アモルファスシリコン膜の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した（図６ｇ）。このプラズマに印加した高周波（ＲＦ）パワー密度は約０．３Ｗ／ｃｍ2、成膜温度は３２０℃、ガス圧力は１３３Ｐａとした。表面をＲＢＳ法およびＸＰＳ法で分析した結果、厚さ約５ｎｍの窒素含有層が形成されていることが確認された。
その後、ＣＶＤ装置から取り出すことなく連続して、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜［ａ−Ｓｉ（ｎ）］を再度成膜した。このとき、低抵抗のアモルファスシリコン膜の膜厚は約１０ｎｍとした（図６ｈ）。
次いで、その上に、スパッタリング法を用いて膜厚約３００ｎｍのＡｌ系合金膜（Ａｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ）を成膜した（図６ｉ）。スパッタリングの成膜温度は室温とした。次に、フォトリソグラフィによりレジストをパターニングした後、レジストをマスクとして上記のＡｌ系合金膜をエッチングすることにより、図６ｊに示す様にソース電極とドレイン電極を形成した。更に、ソース電極とドレイン電極をマスクとして、ドライエッチングにより低抵抗のアモルファスシリコン膜［ａ−Ｓｉ（ｎ）］をすべて除去し、窒素含有層とＡｌ系合金膜との間にＡｌ−Ｓｉ拡散層を有するＴＦＴを形成した（図６ｋ、図６ｌ）。Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
（ＴＦＴ特性の評価）
上記のＴＦＴを用い、ＴＦＴのドレイン電流−ゲート電圧のスイッチング特性を調べた。これによっても、ＳｉとＡｌとの相互拡散を間接的に評価することができる。ここでは、ＴＦＴのスイッチングのオフ時に流れるリーク電流（ゲート電圧に負電圧を印加したときのドレイン電流値、オフ電流）と、ＴＦＴのスイッチングのオン時に流れるオン電流とを以下のようにして測定した。
ゲート長（Ｌ）１０μｍ、ゲート幅（Ｗ）１００μｍ、Ｗ／Ｌの比が１０のＴＦＴを用い、ドレイン電流およびゲート電圧を測定した。測定時のドレイン電圧は１０Ｖとした。オフ電流はゲート電圧（−３Ｖ）を印加したときの電流と定義し、オン電流はゲート電圧が２０Ｖとなるときの電圧と定義した。
詳細には、実施例１のＴＦＴに対し、３００℃で３０分間のアニールを行なった後、オフ電流およびオン電流を測定した結果、オフ電流は３．４×１０-13Ａ、オン電流は１．７×１０-6Ａであった。比較のため、純Ａｌの薄膜とＭｏのバリアメタル層とからなる従来例のソース−ドレイン電極を用いて上記と同様にしてＴＦＴを作製し、ＴＦＴ特性を測定した。その結果、従来例のオフ電流は４．０×１０-13Ａ、オン電流は１．６×１０-6Ａであった。これらの結果を表１に示す。
以上の結果より、実施例１のＴＦＴは、バリアメタルを介在させた従来例のＴＦＴと同程度の優れたＴＦＴ特性が得られており、アモルファスシリコンとＡｌ系合金膜１との相互拡散は生じないことが確認された。
（ＳｉとＡｌの相互拡散の評価）
アニール後のアモルファスシリコンとＡｌ系合金膜との界面を断面ＴＥＭ観察（倍率３０万倍）し、ＳｉとＡｌとの相互拡散の挙動を評価した。上記界面の断面ＴＥＭ像を図９に示す。図９に示すように、３００℃の熱処理によりＡｌはその下に存在する低抵抗アモルファスシリコン膜中まで拡散してＡｌ−Ｓｉ拡散層を形成し、Ａｌ系合金膜との間に明瞭な界面層が観察された。よって、実施例１によれば、アモルファスシリコン膜の上に窒素含有層とＡｌ−Ｓｉ拡散層からなる積層構造が形成されることが確認された。更に、ＥＤＸ法で半定量分析を行った結果、低抵抗アモルファスシリコン膜中にはＡｌ元素は殆ど検出されず、Ａｌの拡散は低抵抗アモルファスシリコン膜の上層で阻止されていることが分かった。
（コンタクト抵抗の測定）
Ａｌ系合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるため、図１０の各工程図に従ってＴＬＭ法（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ）によりＴＬＭ素子を形成した。
はじめに、図１０を用いてＴＬＭ素子の作製方法を説明し、次いで図１１および図１２を用いてＴＬＭ法の測定原理を説明する。
まず、ガラス基板上に、プラズマＣＶＤ法により、膜厚約２００ｎｍの不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜１を膜厚約２００ｎｍで成膜した。続いて、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜１の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した（図１０ａ）。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ2とした。
次いで、ＣＶＤ装置から取り出すことなく連続して、再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜２を成膜した（図１０ａ）。低抵抗のアモルファスシリコン膜２の膜厚は１０ｎｍとした。その上に膜厚約３００ｎｍのＡｌ系合金膜（Ａｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ）を成膜した（図１０ｂ）。フォトリソグラフィによりレジストをパターニングした後（図１０ｃ）、レジストをマスクとしてＡｌ系合金をエッチングすることにより、図１０ｄに示す様な複数の電極を形成した。ここでは、各電極間の距離を種々変化させた。更に、再びドライエッチングを行い、フォトリソグラフィによりレジストをパターニングした。このとき、図１０ｅに示す様に全ての電極パターンをレジストで覆った。これをマスクとして電極パターンの外周部の低抵抗アモルファスシリコン膜を除去した（図１０ｆ）。最後に、３００℃にて３０分の熱処理を施し、Ａｌ−Ｓｉ拡散層を形成した（図１０ｇ）。
次に、図１１および図１２を参照しながら、ＴＬＭ法によるコンタクト抵抗の測定原理を説明する。図１２（ａ）は、前述した図１０ｇの配線構造を模式的に示す断面図であり、図１２（ｂ）は、図１０ｇの上面図である。図１２（ａ）では、Ａｌ−Ｓｉ拡散層は省略している。
まず、前述した図１０ｇの配線構造において、複数の電極間における電流電圧特性を測定し、各電極間の抵抗値を求めた。こうして得られた各電極間の抵抗値を縦軸とし、電極間距離（トランスファー長、Ｌ）を横軸としてプロットし、図１１のグラフを得た。図１１のグラフにおいて、ｙ切片の値は、コンタクト抵抗Ｒｃの２倍の値（２Ｒｃ）に、ｘ切片の値は、実効的なコンタクト長（ＬＴ：ｔｒａｎｓｆｅｒ ｌｅｎｇｔｈ、トランスファー長）に、それぞれ相当する。以上から、コンタクト抵抗率ρｃは下式にて表される。
ρｃ＝Ｒｃ＊ＬＴ＊Ｚ
上式中、Ｚは、図１２（ｂ）に示すように電極幅を示す。
これらの結果を表１に示す。表１より、実施例１のＴＦＴは良好なコンタクト抵抗を有していることが分かる。
（半導体層とＡｌ系合金膜との界面の元素面密度の測定）
実施例１および従来例について、窒素原子の面密度（Ｎ１）および酸素原子の面密度（Ｏ１）を、神戸製鋼所製高分解能ＲＢＳ分析装置「ＨＲＳＢ５００」を用いて測定した。その結果、従来例のＮ原子面密度（Ｎ１）は検出限界以下、Ｏ原子面密度（Ｏ１）は４．１×１０15／ｃｍ2であったのに対し、実施例１のＮ原子面密度（Ｎ１）は６．３×１０15／ｃｍ2、Ｏ原子面密度（Ｏ１）は検出限界以下であり、良好なＴＦＴ特性を有することが確認された。
（実施例２）
実施例２は、前述した実施形態２の配線構造（図２を参照）を有する本発明例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
前述した実施例１において、図６ｈの低抵抗アモルファスシリコン膜の膜厚を２００ｎｍとしたこと以外は実施例１と同様にして実施例２のＴＦＴを作製した。窒素含有層の厚さは実施例１と同様、約５ｎｍである。
このようにして得られた実施例２のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニールを施し、アニール後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、Ａｌ元素はアモルファスシリコン膜の上層約８０〜１００ｎｍまで拡散しており（すなわち、Ａｌ−Ｓｉ拡散層の厚さは約８０〜１００ｎｍ）が、それより深い領域まで拡散しているＡｌ元素は極めて僅かであり、ほぼ１００ｎｍより深部では初期のアモルファスシリコン膜の状態が維持されていると判断された（図には示さず）。
また、実施例１と同様にして実施例２のオフ電流およびオン電流を測定した結果、オフ電流は３．８×１０-13Ａ、オン電流は１．７×１０-6Ａであった（表１を参照）。よって、実施例２のＴＦＴは、比較例１のＴＦＴと同等の良好なＴＦＴ特性が得られることが分かった。
更に、実施例２のコンタクト抵抗を調べるため、前述した実施例１において、低抵抗アモルファスシリコン膜２００ｎｍを成膜したこと以外は実施例１と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例２のＴＦＴは良好なコンタクト抵抗を有していることが分かった。
（実施例３）
実施例３は、前述した実施形態３の配線構造（図３を参照）を有する本発明例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
前述した実施例１において、図６ｈの低抵抗アモルファスシリコン膜を成膜した後、ＣＶＤ装置から取り出すことなく連続して、再度窒素プラズマにて３０秒間処理し、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜を１０ｎｍ成膜した工程を追加したこと以外は、実施例１と同様にして実施例３のＴＦＴを作製した。窒素含有層の厚さは実施例１と同様、約５ｎｍであった。
このようにして得られた実施例３のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニールを施し、アニール後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、Ａｌ元素はアモルファスシリコン膜中にはほとんど検出されず、実施例１と同様に、Ａｌの拡散は、アモルファスシリコン膜の上層で阻止されていることが分かった（図には示さず）。なお、Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
また、実施例１と同様にして実施例３のオフ電流およびオン電流を測定した結果、オフ電流は３．２×１０-13Ａ、オン電流は１．７×１０-6Ａであった。よって、実施例３のＴＦＴは、比較例１のＴＦＴと同等の良好なＴＦＴ特性が得られることが分かった。
更に、前述した実施例１において、低抵抗アモルファスシリコン膜１０ｎｍを成膜した後、再度窒素プラズマ処理を行い、低抵抗のアモルファスシリコン膜１０ｎｍを成膜したこと以外は実施例１と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例３のＴＦＴは良好なコンタクト抵抗を有することが確認された。
（実施例４）
実施例４は、前述した実施形態４の配線構造（図４を参照）を有する本発明例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
前述した実施例１において、図６ｈの低抵抗アモルファスシリコン膜を成膜した後、ＣＶＤ装置から取り出すことなく連続して、再度窒素プラズマにて３０秒間処理し、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜を２００ｎｍ成膜した工程を追加したこと以外は、実施例１と同様にして実施例４のＴＦＴを作製した。窒素含有層の厚さは、実施例１と同様、約５ｎｍであった。
このようにして得られた実施例４のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニールを施し、アニール後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、Ａｌ元素はアモルファスシリコン膜の上層約８０〜１００ｎｍまで拡散していた（すなわち、Ａｌ−Ｓｉ拡散層の厚さは約８０〜１００ｎｍ）が、ほぼ１００ｎｍよりも深い領域まで拡散しているＡｌ元素は極めて僅かであり、ほぼ１００ｎｍより深部では初期のアモルファスシリコン膜３の状態を保っていると判断された（図には示さず）。
また、実施例１と同様にして実施例４のオフ電流およびオン電流を測定した結果、オフ電流は３．３×１０-13Ａ、オン電流は１．６×１０-6Ａであった（表１を参照）。よって、実施例４のＴＦＴは、従来例のＴＦＴと同等の良好なＴＦＴ特性が得られることが分かった。
更に、前述した実施例１において、低抵抗アモルファスシリコン膜１０ｎｍに続いて再度窒素プラズマ処理を行った後、低抵抗のアモルファスシリコン膜２００ｎｍとＡｌ系合金膜３００ｎｍを成膜したこと以外は実施例１と同様にしてコンタクト抵抗を測定した。その結果を表１に示す。表１に示すように実施例４のＴＦＴは良好なコンタクト抵抗を有している。
（実施例５）
実施例５は、前述した実施形態５の配線構造（図７を参照）を有する本発明例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
前述した実施例１において、図６ｅに示すノンドープアモルファスシリコン膜を成膜した後、ＣＶＤ装置から取り出すことなく連続して、再度窒素プラズマにて３０秒間処理した。続いて、ＣＶＤ装置から取り出すことなく連続して、不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜［ａ−Ｓｉ（ｎ）］を成膜した。このとき、低抵抗のアモルファスシリコン膜の膜厚は約１０ｎｍとした。以後、実施例１と同様にして実施例５のＴＦＴを作製した。窒素含有層の厚さは、実施例１と同様、約５ｎｍであった。
このようにして得られた実施例５のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニールを施し、アニール後のノンドープアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、Ａｌ元素はノンドープアモルファスシリコン膜にはほとんど検出されず、実施例１と同様に、Ａｌの拡散は、ノンドープアモルファスシリコン膜の上層で阻止されていることが分かった（図には示さず）。なお、Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
また、実施例１と同様にして実施例５のオフ電流およびオン電流を測定した結果、オフ電流は３．３×１０-13Ａ、オン電流は１．６×１０-6Ａであった（表１を参照）。よって、実施例５のＴＦＴは、従来例のＴＦＴと同等の良好なＴＦＴ特性が得られることが分かった。
（実施例６）
実施例６は、前述した実施形態１の配線構造（図１Ａを参照）を有する本発明例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料として純Ａｌを用いたこと以外は、実施例１と同様にして実施例６のＴＦＴを作製した。
このようにして得られた実施例６のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にコンタクト抵抗を測定した。これらの結果を表１に示す。
（実施例７）
実施例７は、前述した実施形態１の配線構造（図１Ａを参照）を有する本発明例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料としてＡｌ−０．２原子％Ｎｉ−０．３５原子％Ｌａを用いたこと以外は、実施例１と同様にして実施例７のＴＦＴを作製した。
このようにして得られた実施例７のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にはコンタクト抵抗を測定した。これらの結果を表１に示す。
（実施例８）
実施例８は、前述した実施形態１の配線構造（図１Ａを参照）を有する本発明例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料としてＡｌ−２原子％Ｎｉ−０．３５原子％Ｌａを用いたこと以外は、実施例１と同様にして実施例８のＴＦＴを作製した。
このようにして得られた実施例８のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にはコンタクト抵抗を測定した。これらの結果を表１に示す。
（実施例９）
実施例９は、前述した実施形態１の配線構造（図１Ａを参照）を有する本発明例であり、前述した実施例１において、ソース・ドレイン電極を構成する配線材料としてＡｌ−３原子％Ｎｉ−０．６原子％Ｎｄを用いたこと以外は、実施例１と同様にして実施例９のＴＦＴを作製した。
このようにして得られた実施例９のＴＦＴに対し、実施例１と同様にしてオフ電流およびオン電流、更にはコンタクト抵抗を測定した。これらの結果を表１に示す。
表１より、実施例６〜９のＴＦＴは、いずれも、従来例のＴＦＴと同等の良好なＴＦＴ特性およびコンタクト抵抗が得られることが分かった。
上述した実施例１〜９では、窒素ガスのみを用いて窒素含有層を形成したが、以下の実施例１０〜１４では、窒素ガスと半導体原料ガスの混合ガスを用いて窒素含有層を形成した。これらの実施例では、上記混合ガスの流量比を変えて実験を行なった。
（実施例１０）
実施例１０は図１Ａを参照とする配線構造を有する本発明例であり、ソース・ドレイン電極を構成する配線材料として実施例１と同じＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
まず、実施例１と同様にしてガラス基板上に、Ａｌ合金薄膜（Ａｌ−２．０原子％Ｎｄ）のゲート電極を形成した後、窒化シリコン膜（ＳｉＮ）のゲート絶縁膜、ノンドープアモルファスシリコン膜［ａ−Ｓｉ（ｉ）］、および不純物（Ｐ）をドーピングした低抵抗アモルファスシリコン膜［ａ−Ｓｉ（ｎ）、以下、第１の低抵抗ａ−Ｓｉ（ｎ）と呼ぶ場合がある。］を順次成膜した。
続いて、同一のプラズマＣＶＤ装置の同一チャンバー内にて、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ（窒素ガス／半導体原料ガスの流量比＝３．３）を供給してプラズマを１０秒間発生させ、窒素含有層を形成した。このプラズマに印加した高周波（ＲＦ）パワー密度は約０．０６Ｗ／ｃｃｍ2、成膜温度は３５０℃、ガス圧力は６７Ｐａとした。ここで、ｓｃｃｍは、ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｍ ｐｅｒ ｍｉｎｕｔｅ（ｃｍ3／分）で、０℃において、１０１３ｈＰａに換算した場合の流量を表す単位である。表面をＲＢＳ法およびＸＰＳ法で分析した結果、厚さ約５ｎｍの窒素含有層が形成されていることが確認された。
その後、実施例１と同様にして不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜［ａ−Ｓｉ（ｎ）、以下、第２の低抵抗ａ−Ｓｉ（ｎ）と呼ぶ場合がある。］を再度１０ｎｍ成膜した。以後、実施例１と同様にして実施例１０のＴＦＴを作製した。
（ＴＦＴ特性の評価）
このようにして得られた実施例１０のＴＦＴに対し、実施例１と同様にして実施例１０のオフ電流およびオン電流を測定した結果、オフ電流は３．２×１０-13Ａ、オン電流は１．７×１０-6Ａであった（表１参照）。よって、実施例１０のＴＦＴは、従来例のＴＦＴと同等の良好なＴＦＴ特性が得られることがわかった。
（ＳｉとＡｌの相互拡散の評価）
実施例１０のＴＦＴに対し、実施例１と同様にして、３００℃で３０分のアニール処理後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＳｉとＡｌの相互拡散を評価した。その結果、Ａｌ元素はアモルファスシリコン膜中には殆ど検出されず、実施例１と同様に、Ａｌの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
（コンタクト抵抗の測定）
更に、実施例１０のコンタクト抵抗を調べるため、前述した実施例１と同様、ＴＬＭ法によりＴＬＭ素子を形成して調べた。詳細には、実施例１において、図１０に示すＴＬＭ素子の窒素含有層形成条件（組成ガスおよびガスの流量比）を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１００ｓｃｃｍ［窒素ガス（１００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝３．３］としたこと以外は、実施例１と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例１０のＴＦＴは良好なコンタクト抵抗を有することが確認された。
（実施例１１）
実施例１１は、前述した実施例１０において、窒素ガス／半導体原料ガスの流量比を０．３に変えた例である。
詳細には、前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ［窒素ガス（１０ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝０．３］としたこと以外は、実施例１０と同様にして実施例１１のＴＦＴを作製した。窒素含有層の厚さは実施例１０と同様、約５ｎｍであった。
このようにして得られた実施例１１のＴＦＴに対し、実施例１と同様にして、３００℃で３０分のアニール処理後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＳｉとＡｌの相互拡散を評価した。その結果、Ａｌ元素はアモルファスシリコン膜中には殆ど検出されず、実施例１と同様に、Ａｌの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
また、実施例１０と同様にして実施例１１のオフ電流およびオン電流を測定した結果、オフ電流は３．２×１０-13Ａ、オン電流は１．８×１０-6Ａであった（表１参照）。よって、実施例１１のＴＦＴは、従来例のＴＦＴと同等の良好なＴＦＴ特性が得られることがわかった。
更に、実施例１１のコンタクト抵抗を調べるため、前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ［窒素ガス（１０ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝０．３］としたこと以外は、実施例１０と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例１１のＴＦＴは良好なコンタクト抵抗を有することが確認された。
（実施例１２）
実施例１２は、前述した実施例１０において、窒素ガス／半導体原料ガスの流量比を９．９に変えた例である。
詳細には、前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：３００ｓｃｃｍ［窒素ガス（３００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝９．９］としたこと以外は、実施例１０と同様にして実施例１２のＴＦＴを作製した。窒素含有層の厚さは実施例１０と同様、約５ｎｍであった。
このようにして得られた実施例１２のＴＦＴに対し、実施例１と同様にして、３００℃で３０分のアニール処理後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＳｉとＡｌの相互拡散を評価した。その結果、Ａｌ元素はアモルファスシリコン膜中には殆ど検出されず、実施例１と同様に、Ａｌの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
また、実施例１０と同様にして実施例１２のオフ電流およびオン電流を測定した結果、オフ電流は３．４×１０-13Ａ、オン電流は１．５×１０-6Ａであった（表１参照）。よって、実施例１２のＴＦＴは、従来例のＴＦＴと同等の良好なＴＦＴ特性が得られることがわかった。
更に、実施例１２のコンタクト抵抗を調べるため、前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：３００ｓｃｃｍ［窒素ガス（３００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝９．９］としたこと以外は、実施例１０と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、実施例１２のＴＦＴは良好なコンタクト抵抗を有することが確認された。
（実施例１３）
実施例１３は、前述した実施例１０において、窒素ガス／半導体原料ガスの流量比を１９．９に変えた例である。
前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：６００ｓｃｃｍ［窒素ガス（６００ｓｃｃｍ）／半導体原料ガス（３０ｓｃｃｍ＋０．２ｓｃｃｍ）の流量比＝＝１９．９］としたこと以外は、実施例１０と同様にして実施例１３のＴＦＴを作製した。窒素含有層の厚さは、約５ｎｍであった。
このようにして得られた実施例１３のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニール処理後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＳｉとＡｌの相互拡散を評価した。その結果、Ａｌ元素はアモルファスシリコン膜中には殆ど検出されず、実施例１と同様に、Ａｌの拡散は、アモルファスシリコン膜の上層で阻止されていることがわかった。なお、Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
また、実施例１０と同様にして実施例１３のオフ電流およびオン電流を測定した結果、オフ電流は３．３×１０-13Ａ、オン電流は４．０×１０-7Ａであった（表１参照）。よって、実施例１３のＴＦＴは、従来例に比べ、ＴＦＴ特性が著しく低下しており、ＴＦＴとして機能しないことが分かった。
更に、実施例１３のコンタクト抵抗を調べるため、前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：３０ｓｃｃｍ、ＰＨ3：０．２ｓｃｃｍ、Ｎ2：６００ｓｃｃｍ（窒素ガス／半導体原料ガスの流量比＝１９．９）としたこと以外は、実施例１０と同様にしてコンタクト抵抗を測定した。その結果は表１に示すとおりであり、コンタクト抵抗が上昇した。
（実施例１４）
実施例６は図１Ａを参照とする配線構造を有する本発明例であり、ソース・ドレイン電極を構成する配線材料として実施例１０と同じＡｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａを用いた。
前述した実施例１０において、窒素含有層形成条件であるガス流量を、半導体層形成ガスであるＳｉＨ4：１５０ｓｃｃｍ、ＰＨ3：１ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ［窒素ガス（１０ｓｃｃｍ）／半導体原料ガス（１５０ｓｃｃｍ＋１ｓｃｃｍ）の流量比＝０．０７］としたこと以外は、実施例１０と同様にして実施例１４のＴＦＴを作製した。窒素含有層の厚さは、約５ｎｍであった。
このようにして得られた実施例１４のＴＦＴに対し、実施例１と同様、３００℃で３０分のアニール処理後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行い、ＳｉとＡｌの相互拡散を評価した。その結果、Ａｌ系合金中やアモルファスシリコン中にボイドが観察され、顕著な相互拡散が生じたことが確認された。また、ＥＤＸによる半定量分析からも、アモルファスシリコン膜中へのＡｌの拡散やＡｌ系合金膜中へのＳｉの拡散が確認された。
また、実施例１０と同様にして実施例１４のオフ電流およびオン電流を測定した結果、オフ電流は２．３×１０-11Ａ、オン電流は１．３×１０-6Ａであった（表１参照）。よって、実施例１４のＴＦＴは、従来例に比べ、ＴＦＴ特性が著しく低下しており、ＴＦＴとして機能しないことが分かった。
（比較例１）
比較例１は、前述した実施形態１の配線構造（図１Ａを参照）において、窒素含有層を有しない比較例であり、ソース・ドレイン電極を構成する配線材料として、前述した実施例１と同じＡｌ系合金を用いた。詳細には、前述した実施例１において、窒素含有層を形成する工程を行なわなかったこと以外は実施例１と同様にして比較例１のＴＦＴを作製した。
このようにして得られた比較例１のＴＦＴに対し、実施例１よりも低い２００℃の温度で３０分のアニールを施し、アニール後のアモルファスシリコンとＡｌ系合金との界面の断面ＴＥＭ観察およびＥＤＸ分析を行なった。その結果、２００℃の低温処理を行なったにもかかわらずＡｌ系合金中やアモルファスシリコン中にボイドが観察され、顕著な相互拡散が生じたことが確認された（図には示さず）。また、ＥＤＸによる半定量分析からも、アモルファスシリコン中へのＡｌの拡散やＡｌ系合金中へのＳｉの拡散が確認された。
また、実施例１と同様にして比較例１のオフ電流およびオン電流を測定した。その結果、オフ電流は３．５×１０-9Ａ、オン電流は４．４×１０-7Ａであった（表１を参照）。以上の結果から、窒素含有層を有しない比較例１では、従来例に比べ、ＴＦＴ特性が著しく低下しており、ＴＦＴとして機能しないことが分かった。
また、比較例１のコンタクト抵抗を測定したところ、表１に示すとおりであり、コンタクト抵抗が低下した。
（実施例１５）
実施例１５は、実施形態５に係るＬＳＩの配線構造（図７を参照）を有する本発明例であり、配線材料として純Ａｌを用いた。
図１３の各工程図を参照しながら、実施例１５のＭＯＳＦＥＴ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の製造方法を説明する。ここでは、単結晶ｐ型Ｓｉ基板上に局所酸化（ＬＣＯＳ：Ｌｏｃａｌ ｏｘｙｄａｔｉｏｎ ｏｆ Ｓｉ）法により素子分離パターンの形成を行い、素子の活性領域（局所酸化されていない領域）にＭＯＳＦＥＴを作製した。
まず、単結晶ｐ型Ｓｉ基板上にゲート絶縁膜を熱酸化により形成した（図１３ａ）。ゲート絶縁膜の膜厚は５ｎｍとした。続いて、熱ＣＶＤにより、Ｐドープしたポリシリコンを３００ｎｍの厚みで形成した（図１３ｂ）。その後リソグラフィにより、レジストをパターニングした（図１３ｃ）。このレジストをマスクとしてドライエッチングによりポリシリコンをエッチングした（図１３ｄ）。続いてイオン注入によりＡｓを基板に打ち込み、活性化アニールを施すことでソース−ドレイン領域を形成した（図１３ｅ）。次に、層間絶縁膜をＣＶＤにより６００ｎｍ成膜した（図１３ｆ）。リソグラフィによりパターニングし（図１３ｇ）、ドライエッチングを施すことによりソース−ドレイン領域に金属配線（純Ａｌ）を接続させるためのコンタクトホールを形成した（図１３ｈ）。続いてイオン注入法などによりＡｓを基板に打ち込み、活性化アニールを施すことでソース−ドレイン領域を形成する（図１３ｅ）。次に、層間絶縁膜をＣＶＤなどにより成膜する（図１３ｆ）。リソグラフィによりパターニングし（図１３ｇ）、ドライエッチングを施すと、ソース−ドレイン領域に金属配線（Ａｌ系合金）を接続させるためのコンタクトホールが形成される（図１３ｈ）。続いて、前述した図８に示した工程を経てＡｌ系合金層／Ａｌ−Ｓｉ拡散層／窒素含有層／単結晶Ｓｉの構造が形成される。すなわち、イオン注入法などにより窒素を基板に打ち込む。このとき、注入された窒素はある深さ（飛程と呼ばれる）を中心に、ほぼガウス分布の深さ方向分布を有する。本実施例では、イオンエネルギー１０ｋｅＶにて打ち込み、その飛程を深さ約１０ｎｍに調整した。また、Ｓｉ基板の表面から約１５ｎｍまでの深さにおいて、注入された窒素のダメージによりＳｉはアモルファス化した（図１３ｉ）。窒素含有層の厚さは約５ｎｍであった。次に純Ａｌを成膜し（図１３ｊ）、リソグラフィおよびエッチングにより配線パターンに加工した。最後に４００℃にて３０分間アニールを行い、Ａｌ−Ｓｉ拡散層を形成した（図１３ｋ）。Ａｌ−Ｓｉ拡散層の厚さは約１０ｎｍであった。
次に、このようにして獲られた実施例１５のＭＯＳＦＥＴについて、ドレイン電流−ゲート電圧のスイッチング特性を測定した。具体的には、オフ電流（ゲート電圧に負電圧を印可したときのドレイン電流）とＭＯＳＦＥＴがオンした際のオン電流を指標として用いた。ゲート長Ｌ＝０．１５μｍ、ゲート幅Ｗ＝１０μｍのＭＯＳＦＥＴにおいて、ドレイン電流−ゲート電圧特性を測定した。測定時のドレイン電圧は１．５Ｖとした。オフ電流はゲート電圧が−０．５Ｖの時の電流値、オン電流はゲート電圧が１．５Ｖのときの電流値と定義した。
上記のＭＯＳＦＥＴについてオフ電流およびオン電流を測定した結果、オフ電流は測定限界の１０−１４Ａ以下であり、またオン電流は２．３ｍＡであった。比較のため、（１）窒素のイオン注入を行わずに上記ソース−ドレイン電極のＳｉと純Ａｌとを直接接触させた比較例のＭＯＳＦＥＴ、および（２）Ｓｉと純Ａｌとの間にバリアメタルとしてＴｉＮを介在させた従来のＭＯＳＦＥＴを上記と同様にして作製し、これらの特性を評価した。その結果、上記（１）のオフ電流は２×１０-9Ａ、オン電流は１．３ｍＡであり、上記（２）のオフ電流は測定限界の１０-14Ａ以下、オン電流は２．２ｍＡであった。
以上の結果より、実施例１５のＭＯＳＦＥＴは、バリアメタルを介在させた従来のＭＯＳＦＥＴと同程度の優れたＴＦＴ特性が得られており、ＳｉとＡｌとの相互拡散は生じないことが示唆された。
図１Ａは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図１Ｂは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図１Ｃは、本発明の第１の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図２は、本発明の第２の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図３は、本発明の第３の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図４は、本発明の第４の実施形態に係るＴＦＴの構成を示す概略断面説明図である。 図５は、本発明の配線構造の工程を説明する概略工程図である。 図６は、本発明の配線構造の各工程を説明する工程図である。 図７は、本発明の第５の実施形態に係るＬＳＩの構成を示す概略断面説明図である。 図８は、本発明の第５の実施形態に係る配線構造の各工程を説明する工程図である。 図９は、実施例１において、アモルファスシリコンとＡｌ系合金膜との界面の断面ＴＥＭ写真である。 図１０は、Ａｌ系合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるために作成したＴＬＭ素子の工程を説明する工程図である。 図１１は、電極間距離と電気抵抗の関係を示すグラフである。 図１２は、ＴＬＭ素子によるコンタクト抵抗の測定原理を説明する図である。 図１３は、実施例１５の配線構造を製造する工程を説明する工程図である。

Claims (12)

  1. 基板の上に、基板側から順に、
    第１の半導体層と、
    窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層と、
    ＡｌおよびＳｉを含むＡｌ−Ｓｉ拡散層と、
    純ＡｌまたはＡｌ合金のＡｌ系合金膜とを備えており、
    前記第１の半導体層は、不純物の原子濃度が１０ 15 ｃｍ -3 以下の高抵抗アモルファスシリコン膜および不純物の原子濃度が１０ 19 ｃｍ -3 以上の低抵抗アモルファスシリコン膜、または前記高抵抗アモルファスシリコン膜で構成され、
    前記（Ｎ、Ｃ、Ｆ）層を構成する窒素、炭素、およびフッ素のいずれかの元素は、前記第１の半導体層のＳｉと結合しており、
    前記Ａｌ−Ｓｉ拡散層は、前記（Ｎ、Ｃ、Ｆ）層、前記（Ｎ、Ｃ、Ｆ）層の上に形成される第２の半導体層、および前記Ａｌ系合金膜をこの順序で形成した後、３００℃で３０分の熱処理を含む熱履歴を加えることによって得られるものであり、且つ、前記Ａｌ−Ｓｉ拡散層の膜厚は０．２〜２００ｎｍであることを特徴とする配線構造。
  2. 前記第１の半導体層は、高抵抗アモルファスシリコン膜および低抵抗アモルファスシリコン膜で構成される請求項１に記載の配線構造。
  3. 前記（Ｎ、Ｃ、Ｆ）層と前記Ａｌ−Ｓｉ拡散層との間に、Ａｌを実質的に含有しない第２の半導体層を含む請求項１または２に記載の配線構造。
  4. 前記第２の半導体層は、不純物の原子濃度が１０ 15 ｃｍ -3 以下の高抵抗アモルファスシリコン膜からなる請求項１〜３のいずれかに記載の配線構造。
  5. 請求項１〜４のいずれかに記載の配線構造を備えた薄膜トランジスタ基板。
  6. 請求項５に記載の薄膜トランジスタ基板を備えた表示装置。
  7. 表示装置または半導体装置に用いられる請求項１〜４のいずれかに記載の配線構造。
  8. 請求項１〜４のいずれかに記載の配線構造を備えた薄膜トランジスタ基板を製造する方法であって、
    第１の半導体層の上に、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ）層を形成する第１の工程と、次いで、
    第２の半導体層、およびＡｌ系合金を形成した後、３００℃で３０分の熱処理を含む熱履歴を加えてＡｌ−Ｓｉ拡散層を形成する第２の工程とを、この順序で含むことを特徴とする薄膜トランジスタ基板の製造方法。
  9. 前記第１の工程は、半導体層形成装置を用いて行なわれる請求項８に記載の製造方法。
  10. 前記第１の工程と前記第２の工程は、同じ半導体層形成用チャンバー内で連続して行なわれる請求項９に記載の製造方法。
  11. 前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスを用いて（Ｎ、Ｃ、Ｆ）層を形成する工程を含む請求項８〜１０のいずれかに記載の製造方法。
  12. 前記第１の工程は、窒素、炭素、およびフッ素よりなる群から選択される少なくとも一種の元素を含有するガスと、半導体層形成に用いられる原料ガスとの混合ガスを用いて（Ｎ、Ｃ、Ｆ）層を形成する工程を含む請求項８〜１０のいずれかに記載の製造方法。
JP2008253840A 2008-04-18 2008-09-30 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置 Expired - Fee Related JP5475260B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2008253840A JP5475260B2 (ja) 2008-04-18 2008-09-30 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
CN2009801084162A CN101971294B (zh) 2008-04-18 2009-04-17 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
US12/936,572 US8299614B2 (en) 2008-04-18 2009-04-17 Interconnection structure, a thin film transistor substrate, and a manufacturing method thereof, as well as a display device
PCT/JP2009/057791 WO2009128542A1 (ja) 2008-04-18 2009-04-17 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
KR1020107023054A KR101100504B1 (ko) 2008-04-18 2009-04-17 배선 구조, 박막 트랜지스터 기판 및 그 제조 방법, 및 표시 장치
TW098113003A TWI413252B (zh) 2008-04-18 2009-04-20 A wiring structure, a thin film transistor substrate, a method of manufacturing the same, and a display device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008109618 2008-04-18
JP2008109618 2008-04-18
JP2008253840A JP5475260B2 (ja) 2008-04-18 2008-09-30 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置

Publications (2)

Publication Number Publication Date
JP2009278057A JP2009278057A (ja) 2009-11-26
JP5475260B2 true JP5475260B2 (ja) 2014-04-16

Family

ID=41199229

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008253840A Expired - Fee Related JP5475260B2 (ja) 2008-04-18 2008-09-30 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置

Country Status (6)

Country Link
US (1) US8299614B2 (ja)
JP (1) JP5475260B2 (ja)
KR (1) KR101100504B1 (ja)
CN (1) CN101971294B (ja)
TW (1) TWI413252B (ja)
WO (1) WO2009128542A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4355743B2 (ja) 2006-12-04 2009-11-04 株式会社神戸製鋼所 Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
JP2010123866A (ja) * 2008-11-21 2010-06-03 Sharp Corp 半導体装置及びその製造方法
JP4567091B1 (ja) 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
JP5355117B2 (ja) * 2009-02-02 2013-11-27 三菱電機株式会社 半導体装置及びその製造方法、並びに表示装置
CN103972246B (zh) 2009-07-27 2017-05-31 株式会社神户制钢所 布线结构以及具备布线结构的显示装置
KR101930682B1 (ko) * 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012180540A (ja) 2011-02-28 2012-09-20 Kobe Steel Ltd 表示装置および半導体装置用Ａｌ合金膜
JP5524905B2 (ja) 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜
KR101934978B1 (ko) 2011-08-04 2019-01-04 삼성디스플레이 주식회사 박막 트랜지스터 및 박막 트랜지스터 표시판
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
TWI537400B (zh) * 2011-12-06 2016-06-11 神戶製鋼所股份有限公司 觸控面板感測器用銅合金配線膜及其之製造方法、以及觸控面板感測器、以及濺鍍靶
WO2015072485A1 (ja) * 2013-11-12 2015-05-21 株式会社神戸製鋼所 電極およびその製造方法
KR20160105490A (ko) * 2014-02-07 2016-09-06 가부시키가이샤 고베 세이코쇼 플랫 패널 디스플레이용 배선막
CN104020207B (zh) * 2014-06-24 2017-04-05 上海大学 薄膜芯片气体传感器及其制备方法
DE102015201826A1 (de) * 2015-02-03 2016-08-04 Robert Bosch Gmbh Mundstück für eine Vorrichtung zur Messung eines Parameters von Atemluft und Atemluftmessgerät
TWI578540B (zh) * 2015-10-22 2017-04-11 鴻海精密工業股份有限公司 薄膜電晶體及其製作方法
CN107437562B (zh) * 2016-05-27 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61285762A (ja) * 1985-06-12 1986-12-16 Toshiba Corp 半導体装置およびその製造方法
JPS62298168A (ja) * 1986-06-18 1987-12-25 Hitachi Ltd 半導体装置
JPS63136567A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
JPS63136568A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
JPS63308384A (ja) * 1987-06-10 1988-12-15 Fujitsu Ltd 薄膜トランジスタ
JPS6482673A (en) * 1987-09-25 1989-03-28 Sumitomo Metal Ind Manufacture of thin film semiconductor element
JPH04152533A (ja) * 1990-10-16 1992-05-26 Nec Corp 半導体装置
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
JP3365954B2 (ja) 1997-04-14 2003-01-14 株式会社神戸製鋼所 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JPH11337976A (ja) 1998-03-26 1999-12-10 Toshiba Corp 表示装置用アレイ基板及びこのアレイ基板を備えた平面表示装置
JP4458563B2 (ja) 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
JP4663829B2 (ja) 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
DE19834234C2 (de) 1998-07-29 2000-11-30 Siemens Ag Integrierter Halbleiterchip mit Füllstrukturen
JP2000199912A (ja) 1999-01-06 2000-07-18 Hitachi Ltd アクティブマトリクス型液晶表示装置およびその製造方法
JP2003060210A (ja) * 2001-08-09 2003-02-28 Advanced Display Inc 薄膜半導体装置及びその製造方法
JP4783525B2 (ja) 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
KR100796757B1 (ko) 2001-11-29 2008-01-22 삼성전자주식회사 배선의 접촉 구조와 이를 포함하는 박막 트랜지스터 기판
JP2003273109A (ja) 2002-03-14 2003-09-26 Advanced Display Inc Ａｌ配線用薄膜及びその製造方法並びにこれを用いた液晶表示装置
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
KR100964400B1 (ko) * 2003-10-01 2010-06-17 삼성전자주식회사 반도체 소자의 콘택 구조체
DE102004019349A1 (de) * 2003-12-23 2005-07-28 BSH Bosch und Siemens Hausgeräte GmbH Anschlusseinrichtung zum Herstellen einer elektrischen Verbindung zwischen einem Netzkabel und einem Kabelbaum
JP2005303003A (ja) 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4330517B2 (ja) 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4579709B2 (ja) 2005-02-15 2010-11-10 株式会社神戸製鋼所 Ａｌ−Ｎｉ−希土類元素合金スパッタリングターゲット
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4542008B2 (ja) 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
JP2008010801A (ja) * 2005-08-17 2008-01-17 Kobe Steel Ltd ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
US7781767B2 (en) 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP5214858B2 (ja) 2006-06-22 2013-06-19 三菱電機株式会社 Ｔｆｔアレイ基板及びその製造方法
JP2008098611A (ja) 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
JP4280277B2 (ja) 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
KR101043508B1 (ko) 2006-10-13 2011-06-23 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 기판 및 표시 디바이스
JP4377906B2 (ja) 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
JP2008127623A (ja) 2006-11-20 2008-06-05 Kobelco Kaken:Kk Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP4170367B2 (ja) 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP4355743B2 (ja) 2006-12-04 2009-11-04 株式会社神戸製鋼所 Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
JP4705062B2 (ja) 2007-03-01 2011-06-22 株式会社神戸製鋼所 配線構造およびその作製方法
JP2009004518A (ja) 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
JP2009010052A (ja) 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
JP2009008770A (ja) 2007-06-26 2009-01-15 Kobe Steel Ltd 積層構造およびその製造方法
US20090001373A1 (en) 2007-06-26 2009-01-01 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Electrode of aluminum-alloy film with low contact resistance, method for production thereof, and display unit
JP5143649B2 (ja) 2007-07-24 2013-02-13 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ−Ｓｉ系Ａｌ合金スパッタリングターゲットおよびその製造方法
JP4611417B2 (ja) 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
JP5432550B2 (ja) 2008-03-31 2014-03-05 株式会社コベルコ科研 Ａｌ基合金スパッタリングターゲットおよびその製造方法

Also Published As

Publication number Publication date
KR101100504B1 (ko) 2011-12-29
TWI413252B (zh) 2013-10-21
CN101971294B (zh) 2013-01-16
US20110024761A1 (en) 2011-02-03
JP2009278057A (ja) 2009-11-26
CN101971294A (zh) 2011-02-09
KR20100123915A (ko) 2010-11-25
TW201005939A (en) 2010-02-01
WO2009128542A1 (ja) 2009-10-22
US8299614B2 (en) 2012-10-30

Similar Documents

Publication Publication Date Title
JP5475260B2 (ja) 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5584436B2 (ja) 薄膜トランジスタ基板の製造方法
KR100530401B1 (ko) 저저항 게이트 전극을 구비하는 반도체 장치
JP6444745B2 (ja) 半導体装置及びその製造方法
TW201234433A (en) Wiring structure
WO2018061969A1 (ja) 半導体装置およびその製造方法
JPH07326756A (ja) 薄膜トランジスタおよびその製造方法
JP5580619B2 (ja) 薄膜トランジスタ基板および表示デバイス
JP5685125B2 (ja) 配線構造、表示装置、および半導体装置
JP5491947B2 (ja) 表示装置用Ａｌ合金膜
CN102822945B (zh) 配线构造、显示装置和半导体装置
TW201001709A (en) Thin film transistor substrate and display device
JP2008010801A (ja) ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
WO2013042608A1 (ja) 半導体装置およびその製造方法
JP3382130B2 (ja) 薄膜トランジスタの製造方法
CN101960607B (zh) 半导体装置、其制造方法以及显示装置
WO2012173035A1 (ja) 半導体装置およびその製造方法
JP2009016862A (ja) ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
WO2018181296A1 (ja) チャネルエッチ型薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140206

R150 Certificate of patent or registration of utility model

Ref document number: 5475260

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees