JP5241523B2 - 基準電圧生成回路 - Google Patents

Description

本発明は、基準電圧生成回路に関するものである。

近年、携帯電話等のモバイル機器向け液晶ドライバーは、小型化、低コスト化に伴いＬＣＤパネルを駆動するＩＣの１チップ化が進んでいる。また、ＬＣＤの液晶駆動に必要な電源回路もドライバーＩＣ内に内蔵する様になってきた。このような内蔵化された電源において、リファレンス電源は、液晶駆動電圧を決定する働きを有する。このため、リファレンス電源の出力電圧が不安定だと、表示品位に悪影響を及ぼす。よって、リファレンス電源の出力電圧の安定性が、近年特に重要視されつつある。

ここで、ドライバー内のリファレンス電源としては、温度特性をキャンセルした一定電圧を出力するバンドギャップリファレンス回路（以下、ＢＧＲと称す）が一般的には使われる。ＢＧＲ回路は、一般的にはダイオードのサイズ比率等の異なる２つのダイオード対にそれぞれ抵抗を接続して構成されている。そして、ＢＧＲ回路は、その対となっているダイオードに接続される２つの特定ノード電位のバランスを一定に保ち、且つ、ある抵抗値を選択することにより、ダイオードの温度特性をキャンセルして、一定の安定した電圧を出力可能とする。ＢＧＲ回路は、一般的なＩＣの基本電圧として広く使われている。

更に、近年のモバイル機器における待機時の省電力化も強く要求されている。例えば、ディスプレイ表示がオフ状態であるが、ＩＣ内の動作はオン状態のようなスタンバイ時における低消費電力化が機器の必要な特性となっている。

図８（ａ）、（ｂ）に表示ドライバー１の概略ブロック図の一例を示す。表示ドライバー１は、ＢＧＲ回路２と、アンプ３、４と、ドライバーアンプ５と、ＬＣＤパネル６と、ロジック回路ユニット７とを有する。図８（ａ）は通常動作時、図８（ｂ）はスタンバイ時を模式的に示している。

ＢＧＲ回路２は、通常動作時には、ＬＣＤパネル６の駆動の為の電源生成用リファレンスである。このリファレンス電圧を元にＬＣＤパネル６の駆動電圧の最高位側、又は最下位側の電圧（ガンマ電圧の上位、下位）を決定させる。従って、パネルの表示品位を劣化させない為に電圧の安定性が、極めて重要となる。アンプ３、４は、ＢＧＲ２から供給される電圧を所定の倍数に増幅する。ドライバーアンプ５は、アンプ３からの電圧を電源電圧として、ＬＣＤパネル６のパネル負荷を駆動する。ロジック回路ユニット７は、ロジック回路７ａ、７ｂを有する。ロジック回路７ａ、７ｂは、アンプ３からの電圧を電源電圧として所定のロジック動作を行う。

一方、スタンバイ時には、液晶表示がオフとなり、アンプ３、ドライバーアンプ５、ＬＣＤパネル６がオフ状態となる。また、ロジック回路７ｂもオフ状態となる。但し、この場合においても、例えば、スタンバイ解除後の状態設定や表示情報の外部マイコンからの書き込みが行われる為、ロジック回路７ａが動作している。よって、ロジック回路７ａに電源供給するため、ＢＧＲ回路２及びアンプ３は、オン状態を維持する。ＢＧＲ回路２は、オン状態の間、電流を消費するので、動作電流を極力低減しなければ待機時間に大きく影響する。故に、ＢＧＲ回路２は、可能な限り低消費電流であることが重要な特性となる。

以上のように、通常動作時の安定性と、スタンバイ時の低消費電力化の２つの要求を両立させることが液晶ドライバー用のリファレンス電源として、ＢＧＲ回路に必要な特性となりつつある。更に、モバイル機器向けの用途からドライバーとして、回路規模を増やさないで実現することが求められている。

従来のＢＧＲ回路の例として特許文献１がある。特許文献１のＢＧＲ回路１０を図９に示す。ＢＧＲ回路１０は、抵抗Ｒ１〜Ｒ３と、ダイオードＤ１、Ｄ２と、オペアンプＯＰ１と、ＰＭＯＳトランジスタＴＰ１とを有する。抵抗Ｒ１とダイオードＤ１は、リファレンス電圧出力端子Ｖｒｅｆと接地電圧端子ＧＮＤ間に直列に接続されている。抵抗Ｒ２、Ｒ３、ダイオードＤ２は、リファレンス電圧出力端子Ｖｒｅｆと接地電圧端子ＧＮＤ間に直列に接続されている。オペアンプＯＰ１は、非反転入力端子が抵抗Ｒ３とダイオードＤ２の中間ノードＡ１、反転入力端子が抵抗Ｒ２とＲ３の中間ノードＡ２に接続される。ＰＭＯＳトランジスタＴＰ１は、ソースが電源電圧端子ＶＤＤ、ドレインがリファレンス電圧出力端子Ｖｒｅｆ、ゲートがオペアンプＯＰ１の出力端子に接続されている。なお、便宜上、各端子の記号「ＶＤＤ」「ＧＮＤ」「Ｖｒｅｆ」は、それぞれ端子名を示すと同時に、電源電圧ＶＤＤ、接地電位ＧＮＤ、リファレンス電圧Ｖｒｅｆを示すものとする。

特開２００５−３３９７２４号公報

上記のようなＢＧＲ回路１０は、負荷に応じてＰＭＯＳトランジスタＴＰ１の駆動電流が回路動作的に決まるので最適化しやすく、消費電流を最小限に絞ることが可能である。よって、モバイル機器等の基準電圧生成回路に適している。しかし、ＢＧＲ回路１０は、ＰＭＯＳトランジスタＴＰ１の出力電流、つまり、ソース・ドレイン電流により、ダイオードや抵抗負荷を駆動している。ここで、もし電源電圧ＶＤＤが揺らぐと、ＰＭＯＳトランジスタＴＰ１のソース電位も揺らぐ。例えば、電源電圧ＶＤＤが高電位側に揺らいだ場合、ＰＭＯＳトランジスタＴＰ１のゲート電位が、この揺らぎに追従できず、ゲート・ソース間電位ＶＧＳが大きくなる。このため、ＰＭＯＳトランジスタＴＰ１がオーバー駆動してしまい、Ｖｒｅｆを上昇させてしまう。このように、ＢＧＲ回路１０のような構成では、電源電圧ＶＤＤの変動が、リファレンス電圧Ｖｒｅｆに現れやすく、電源ノイズ除去比率が悪い欠点がある。よって、液晶等の表示ドライバーの通常動作時に、このようなリファレンス電圧Ｖｒｅｆの変動が発生するとパネルの表示品位を劣化させる問題が発生する。このため、通常動作時には、表示品位を劣化させず、表示を行わないスタンバイ動作時には、可能な限り低消費電流である基準電圧生成回路が求められている。

本発明は、出力端子と、前記出力端子と、接地電圧端子との間に接続された負荷回路と、前記出力端子と、電源電圧端子との間に接続された出力トランジスタと、前記出力端子と、前記電源電圧端子との間に接続された第１の定電流源と、前記出力端子に対し、前記出力トランジスタもしくは前記第１の定電流源を選択的に接続する第１の切替回路と、前記負荷回路に供給するバンドギャップ電流を制御する制御回路と、を有し、第１の状態では、前記第１の切替回路が、前記出力端子と前記出力トランジスタを接続し、且つ、前記制御回路が、前記出力トランジスタの活性状態を制御し、第２の状態では、前記第１の切替回路が、前記出力端子と前記第１の定電流源を接続し、且つ、前記制御回路が、前記第１の定電流源からの引き抜き電流量を制御する基準電圧生成回路である。

本発明の基準電圧生成回路によれば、第１の状態では、第１の定電流源からバンドギャップ電流を負荷回路に供給し、第２の状態では、出力トランジスタを経由したバンドギャップ電流を負荷回路に供給する。このため、本発明の基準電圧生成回路は、第１の状態では、低消費電流に適した回路構成となり、第２の状態では、電源ノイズに強い回路構成となる。

本発明によれば、低消費電力化と耐電源ノイズ特性を備えた基準電圧生成回路を提供できる。

実施の形態１にかかるＢＧＲ回路の構成である。 実施の形態１にかかるアンプＮＡＭＰの構成である。 実施の形態１にかかる定電流源の構成である。 実施の形態２にかかるＢＧＲ回路の構成である。 実施の形態２にかかる定電流の電流値の可変型定電流源の構成である。 実施の形態３にかかるＢＧＲ回路の構成である。 実施の形態３にかかるＢＧＲ回路の動作を説明するための回路構成である。 従来の表示ドライバーのブロック構成図である。 従来のＢＧＲ回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を液晶表示用ドライバーのバンドギャップリファレンス回路（以下、ＢＧＲ回路と称す）に適用したものである。図１に本実施の形態１にかかるＢＧＲ回路１００の構成の一例を示す。なお、表示ドライバーは、図８でも説明したように通常動作とスタンバイの２つの動作状態を有する。よって、ＢＧＲ回路１００も通常動作とスタンバイの状態があり、この２つの状態が変化する場合、後述する制御信号ＳＴＢＹが変化するものとする。

図１に示すように、ＢＧＲ回路１００は、スイッチＳＷ１〜ＳＷ３と、定電流源ＣＣ１、ＣＣ２と、アンプＮＡＭＰ１と、ＰＭＯＳトランジスタＴＰ１と、抵抗素子Ｒ１〜Ｒ３と、ダイオードＤ１、Ｄ２とを有する。また、ＢＧＲ回路１００は、電源電圧端子ＶＤＤと、接地電圧端子ＧＮＤと、リファレンス電圧出力端子Ｖｒｅｆとを有する。なお、便宜上、記号「ＶＤＤ」「ＧＮＤ」「Ｖｒｅｆ」は、それぞれ端子名を示すと同時に、電源電圧、接地電圧、リファレンス電圧を示すものとする。また、記号「Ｒ１」〜「Ｒ３」は、それぞれ抵抗素子名を示すと同時に、その抵抗値を示すものとする。

抵抗素子Ｒ１は、一端がリファレンス電圧出力端子Ｖｒｅｆ、他端がノードＡ１に接続される。ダイオードＤ１は、アノードがノードＡ１、カソードが接地電圧端子ＧＮＤに接続される。

抵抗素子Ｒ２は、一端がリファレンス電圧出力端子Ｖｒｅｆ、他端がノードＡ２に接続される。抵抗素子Ｒ３は、一端がノードＡ２、他端がダイオードＤ２のアノードに接続される。ダイオードＤ２は、アノードが抵抗素子Ｒ３の他端、カソードが接地電圧端子ＧＮＤに接続される。なお、抵抗素子Ｒ１〜Ｒ３と、ダイオードＤ１、Ｄ２とで負荷回路１１０を構成するものとする。

上記ダイオードＤ１とＤ２の順方向降下電圧は負の温度計数を有し、絶対温度に反比例する。また、抵抗素子Ｒ１〜Ｒ３の抵抗値は正の温度計数を有し、絶対温度に比例する。よって、ダイオードＤ１、Ｄ２の面積比と抵抗素子Ｒ１〜Ｒ３の抵抗値を所定の値に調整し、後述するアンプＮＡＭＰ１にノードＡ１、Ａ２を接続することでリファレンス電圧出力端子Ｖｒｅｆから温度依存性の無いリファレンス電圧Ｖｒｅｆを得ることができる。

スイッチＳＷ１は、制御信号ＳＴＢＹに応じて、ノードＡ１、Ａ２とアンプＮＡＭＰ１の反転入力端子、非反転入力端子の接続を切り替える。更に詳しく言うと、スタンバイ時にはノードＡ１、Ａ２をそれぞれアンプＮＡＭＰ１の反転入力端子、非反転入力端子に接続する。通常動作時には、ノードＡ１、Ａ２をそれぞれアンプＮＡＭＰ１の非反転入力端子、反転入力端子に接続する。

アンプＮＡＭＰ１は、出力端子がスイッチＳＷ２に接続される。図２にアンプＮＡＭＰ１の回路構成の一例を示す。図２に示すように、アンプＮＡＭＰ１は、ＰＭＯＳトランジスタＴＰ１０〜ＴＰ１２と、ＮＭＯＳトランジスタＴＮ１０〜ＴＮ１２とを有する。ＰＭＯＳトランジスタＴＰ１０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＢ１に接続され、ゲートに所定のバイアス電圧Ｖｂ１が印加される。ＰＭＯＳトランジスタＴＰ１１は、ソースがノードＢ１、ドレインがノードＢ２に接続される。また、ＰＭＯＳトランジスタＴＰ１１のゲートは、アンプＮＡＭＰ１の反転入力端子となっている。ＮＭＯＳトランジスタＴＮ１１は、ドレインとゲートがノードＢ２、ソースが接地電圧端子ＧＮＤに接続されている。ＰＭＯＳトランジスタＴＰ１２は、ソースがノードＢ１、ドレインがノードＢ３に接続される。また、ＰＭＯＳトランジスタＴＰ１２のゲートは、アンプＮＡＭＰ１の非反転入力端子となっている。ＮＭＯＳトランジスタＴＮ１２は、ドレインがノードＢ３、ソースが接地電圧端子ＧＮＤ、ゲートがノードＢ２に接続されている。ＮＭＯＳトランジスタＴＮ１０は、ドレインがアンプＮＡＭＰ１の出力端子となっている。また、ＮＭＯＳトランジスタＴＮ１０は、ソースが接地電圧端子ＧＮＤ、ゲートがノードＢ３に接続されている。

アンプＮＡＭＰ１は、図２の構成からわかるように、反転入力端子と非反転入力端子の電位差に応じ電圧が出力される差動増幅回路と、その出力電圧に応じて駆動されるＮＭＯＳトランジスタＴＮ１０とで構成される。よって、アンプＮＡＭＰ１は、この差動増幅回路からの出力電圧により、ＮＭＯＳトランジスタＴＮ１０を駆動し、アンプＮＡＭＰ１の出力端子の電位を接地電圧ＧＮＤに引き下げる動作を行う。

スイッチＳＷ２は、制御信号ＳＴＢＹに応じて、アンプＮＡＭＰ１の出力端子と、ノードＡ３もしくはノードＡ４を接続するように切り替える。更に詳しく言うと、スタンバイ時にはアンプＮＡＭＰ１の出力端子をノードＡ３に接続する。通常動作時には、アンプＮＡＭＰ１の出力端子をノードＡ４に接続する。

定電流源ＣＣ１は、電源電圧端子ＶＤＤとノードＡ３間に接続され、所定の電流値の定電流Ｉ１を供給する。定電流源ＣＣ２（第１の定電流源）は、電源電圧端子ＶＤＤとノードＡ４間に接続され、所定の電流値の定電流Ｉ２を供給する。記号「Ｉ１」、「Ｉ２」は、それぞれ定電流源から供給される定電流を示すと同時に、その電流値を示すものとする。

図３に定電流源ＣＣ１もしくはＣＣ２の回路構成の一例を示す。定電流源ＣＣ１とＣＣ２は、同様の構成であるため、以下には、定電流源ＣＣ１についての説明だけを行う。図３に示すように定電流源ＣＣ１は、ＮＭＯＳトランジスタＴＮ２０を有する。ＮＭＯＳトランジスタＴＮ２０は、ドレインが電源電圧端子ＶＤＤに接続されており、ソースが定電流源ＣＣ１の電流出力端子となっている。ゲートには、所定のバイアス電圧Ｖｂ２が印加されており、このバイアス電圧Ｖｂ２の電位に応じた定電流Ｉ１が、定電流源ＣＣ１の電流出力端子から供給される。なお、定電流源ＣＣ１とＣＣ２は、このバイアス電圧Ｖｂ２の電位が異なっており、定電流源ＣＣ２の方が、定電流源ＣＣ１より電流供給能力が高いものとする。つまり、定電流Ｉ２の方が、定電流Ｉ１より電流値が大きい。なお、図３に示した定電流源ＣＣ１もしくはＣＣ２の回路構成は一例であり、所定の電流値の定電流を供給できる定電流源の構成ならば別の回路により実現されてもかまわない。

ＰＭＯＳトランジスタＴＰ１（出力トランジスタ）は、ソースが電源電圧端子ＶＤＤ、ドレインがスイッチＳＷ３、ゲートがノードＡ３に接続される。

スイッチＳＷ３（第１の切替回路）は、制御信号ＳＴＢＹに応じて、リファレンス電圧出力端子Ｖｒｅｆと、ＰＭＯＳトランジスタＴＰ１のドレインもしくはノードＡ３を接続するよう切り替える。更に詳しく言うと、スタンバイ時にはリファレンス電圧出力端子ＶｒｅｆをＰＭＯＳトランジスタＴＰ１のドレインに接続する。通常動作時には、リファレンス電圧出力端子ＶｒｅｆをノードＡ４に接続する。

なお、後述するがアンプＮＡＭＰ１とスイッチＳＷ２は、ＰＭＯＳトランジスタＴＰ１や、ＮＭＯＳトランジスタＴＮ１０に対する制御回路として動作する。

次に、ＢＧＲ回路１００の動作について説明する。まず、スタンバイ時を考える。スタンバイ時には、制御信号ＳＴＢＹに応じてスイッチＳＷ１が、ノードＡ１、Ａ２をそれぞれアンプＮＡＭＰ１の反転入力端子、非反転入力端子に接続する。同時にスイッチＳＷ２が、アンプＮＡＭＰ１の出力端子と、ノードＡ３を接続する。更に、スイッチＳＷ３がリファレンス電圧出力端子Ｖｒｅｆと、ＰＭＯＳトランジスタＴＰ１のドレインを接続する。

このような接続状態（以下、Ｐｃｈ駆動型と称す）となることで、ＰＭＯＳトランジスタＴＰ１が、定電流源ＣＣ１と、アンプＮＡＭＰ１の出力で駆動されることになる。但し、定電流源ＣＣ１は、ＰＭＯＳトランジスタＴＰ１をオフする場合に必要なプルアップ抵抗的な役割でよい。このため、定電流源ＣＣ１が供給する定電流Ｉ１の電流値は極力小さい値でも問題ない。例えば、定電流Ｉ１の電流値が０．１μＡ程度でもかまわない。

ここで、このＰｃｈ駆動型のＢＧＲ回路１００が、一定のリファレンス電圧を供給する一般的な動作を間単に説明する。まず、このときのＢＧＲ回路１００のＰＭＯＳトランジスタＴＰ１の出力電流（ソース・ドレイン電流）は、接続される負荷（ダイオードＤ１、Ｄ２や抵抗素子Ｒ１〜Ｒ３）に供給される。もしここで温度変化等により、ノードＡ１、Ａ２の電位も変化すると、アンプＮＡＭＰ１の出力電圧も変化する。このアンプＮＡＭＰ１の出力電圧の変化に応じて、ＰＭＯＳトランジスタＴＰ１の駆動電流、つまりダイオードＤ１、Ｄ２や抵抗素子Ｒ１〜Ｒ３等に供給される電流が変化する。このようなフィードバック動作により、Ｐｃｈ駆動型のＢＧＲ回路１００は、ＰＭＯＳトランジスタに接続される負荷（ダイオードＤ１、Ｄ２や抵抗素子Ｒ１〜Ｒ３）に依存せず、リファレンス電圧Ｖｒｅｆを一定に保つことができる。このように、Ｐｃｈ駆動型のＢＧＲ回路１００は、負荷に応じてＰＭＯＳトランジスタＴＰ１の駆動電流が回路動作的に決まるので最適化しやすく、消費電流を最小限に絞ることが可能である。

以下に、Ｐｃｈ駆動型におけるＢＧＲ回路１００の回路電流を簡単に求める。上述したように、ダイオードＤ１、Ｄ２に流す電流は、抵抗素子Ｒ１、Ｒ２と各ダイオードの順方向電圧降下ＶＦによって決まる。それを今、それぞれ、１μＡになる様に設定するとする。また、定電流Ｉ１は０．１μＡ、更にアンプＮＡＭＰ１のバイアス電流を０．５μＡと想定する。よって、トータルの回路電流は、１μＡ×２＋０．５μＡ＋０．１μＡ＝２．６μＡとなる。

但し、ここで、Ｐｃｈ駆動型のＢＧＲ回路１００は、図９で説明した従来技術のＢＧＲ１０と同様の問題を有する。つまり、電源電圧ＶＤＤに変動が生じると、ＰＭＯＳトランジスタＴＰ１がオーバー駆動してしまう可能性がある。このため、ＢＧＲ回路１００の出力であるリファレンス電圧Ｖｒｅｆに電源変動が現れやすく、電源ノイズ除去比率が悪くなってしまう。

よって、以上のことをまとめるとＰｃｈ駆動型のＢＧＲ回路１００は、電源ノイズ除去比率が悪い欠点と、消費電流が極めて少ない利点を有する回路構成であることがわかる。

次に、スタンバイが解除された通常動作時を考える。通常動作時には、制御信号ＳＴＢＹに応じてスイッチＳＷ１が、ノードＡ１、Ａ２をそれぞれアンプＮＡＭＰ１の非反転入力端子、反転入力端子に接続する。同時にスイッチＳＷ２が、アンプＮＡＭＰ１の出力端子と、ノードＡ４を接続する。更に、スイッチＳＷ３がリファレンス電圧出力端子Ｖｒｅｆと、ノードＡ４を接続する。

このように、スタンバイ時に対して各スイッチの接続が逆となり、アンプＮＡＭＰ１の出力が、ＰＭＯＳトランジスタＴＰ１を介さずに直接リファレンス電圧出力端子Ｖｒｅｆと接続される。この接続状態でのＢＧＲ回路１００は、動作的にはスタンバイ時と同じ動作をする。但し、抵抗素子Ｒ１〜Ｒ３、ダイオードＤ１、Ｄ２等の負荷に供給する電流は定電流源ＣＣ２から供給される。よって、リファレンス電圧Ｖｒｅｆを一定に保つように、アンプＮＡＭＰ１のＮＭＯＳトランジスタＴＮ１０を駆動し、定電流源ＣＣ２から供給される定電流Ｉ２を接地電圧端子ＧＮＤに引き抜くことで電流のバランスをとっている。この接続状態（以下、Ｎｃｈ駆動型と称す）のＢＧＲ回路１００は、Ｐｃｈ駆動型のように電源電圧ＶＤＤに接続されたＰＭＯＳトランジスタＴＰ１から駆動電流が供給されておらず、定電流源ＣＣ２から供給されており、電源電圧ＶＤＤの揺れに対して安定した電圧を出力する利点を有する。但し、このＮｃｈ駆動型のＢＧＲ回路１００は以下に説明する欠点も有する。

定電流源ＣＣ２の電流Ｉ２は、このＮｃｈ駆動型のＢＧＲ回路１００におけるダイオードＤ１、Ｄ２、抵抗素子Ｒ１〜Ｒ３等の負荷を駆動する唯一の電流源である。このため、定電流源ＣＣ２からの電流が負荷に供給しきれないとリファレンス電圧Ｖｒｅｆが降下してしまう。よって、一定のリファレンス電圧Ｖｒｅｆを維持するには、定電流源ＣＣ２からの定電流Ｉ２を、負荷（抵抗素子Ｒ１〜Ｒ３、ダイオードＤ１、Ｄ２等）のバラツキや、アンプＮＡＭＰ１のＮＭＯＳトランジスタＴＮ１０へ流すバイアス電流のバラツキ（温度依存性、閾値電圧バラツキ、製造バラツキ）、つまりオフセットを考慮して流す必要がある。つまり、ダイオードＤ１、Ｄ２や抵抗素子Ｒ１〜Ｒ３の、動作温度、順方向電圧降下ＶＦ、抵抗値等のワースト条件下での全てのバラツキを想定して定電流Ｉ２の電流値を最大にする設定が必定である。このため、典型的な条件下でダイオードＤ１、Ｄ２や抵抗素子Ｒ１〜Ｒ３に流す電流が少ない場合であっても、定電流源ＣＣ２の定電流Ｉ２は大きな値となり、結果、回路の消費電流が大きくなる。一般的に、ワースト条件を考慮すると、典型的な条件下でダイオードＤ１、Ｄ２に流す電流の２〜３倍が必要となる。なお、定電流源ＣＣ２が供給する電流が多い分には、アンプＮＡＭＰ１のＮＭＯＳトランジスタＴＮ１０のシンク電流が増加し、バランスが取れるよう安定化するので問題は無い。

以下に、Ｎｃｈ駆動型におけるＢＧＲ回路１００の回路電流を簡単に求める。ダイオードＤ１、Ｄ２に流す電流は、上述したのと同様１μＡになる様に設定するとする。但し、アンプＮＡＭＰ１のバイアス電流は今回０Ａとして簡略化する。ワースト条件を考慮した増加分は、１μＡ×２個（ダイオード数）×３＝６μＡとなる。よって、トータルの回路電流は、１μＡ×２＋０．５μＡ＋６μＡ＝８．５μＡとなる。

よって、以上のことをまとめると、Ｎｃｈ駆動型は、いかなる条件でも動作電流が一定に安定し、リファレンス電圧Ｖｒｅｆが変動しない利点と、軽負荷時にも大きな消費電流が流れる欠点を有する回路であることがわかる。

ここで、図８で説明した様に通常、スタンバイ時には、表示ドライバーの電源はオフ、パネルの表示もオフ状態である。即ち、スタンバイ時には、多少の電源ノイズの影響を受けても表示品質としては問題が無い。一方、通常動作時において、リファレンス電源となるＢＧＲ回路は、安定したリファレンス電圧を供給する必要がある。更に、表示ドライバーの通常動作時の消費電力については、スタンバイ時と同等の低消費電力である必要は無い。なぜなら、通常動作時では、マイコンからの画像データが高速で書き込まれる状況であり、ＬＣＤパネル（容量負荷）の充放電による消費電流なども含め、表示ドライバーは、数１０ｍＡ以上の電流が消費されている。

ここで、ＢＧＲ回路１００は、スタンバイ時にＰｃｈ駆動型ＢＧＲ回路として３μＡ以下で動作し、通常動作時にＮｃｈ駆動型ＢＧＲ回路に切り替わり、消費電流が１０〜２０μＡに増加する。しかし、通常動作時のＮｃｈ駆動型のＢＧＲ回路１００の消費電流は、表示ドライバー全体の０．１％以下である。このため、Ｐｃｈ駆動型からＮｃｈ駆動型へＢＧＲ回路１００が切り替わり、消費電流が増加しても、表示ドライバーに対して殆ど影響が無い。

一方、もしスタンバイ時に、Ｐｃｈ駆動型からＮｃｈ駆動型へＢＧＲ回路１００が切り替わると、消費電流が３μＡ以下から８μＡ以上となる。このように、消費電流が２．７倍近く違ってしまう。この状態が長時間続く場合、モバイル機器の待機時間への影響は大きくなる。よって、スタンバイ時にＰｃｈ駆動型のＢＧＲ回路１００が望ましいことがわかる。

以上、本実施の形態１のＢＧＲ回路１００では、スタンバイ時にはノイズ耐性に弱いが、消費電流は少ないＰｃｈ駆動型ＢＧＲ回路となり、通常動作時には、消費電流は２倍近く多いが、ノイズ耐性に強いＮｃｈ駆動型ＢＧＲ回路とする。従来のＢＧＲ回路は、消費電流、システム電源のノイズ状況のトレードオフ等を考慮して、Ｐｃｈ駆動型もしくはＮｃｈ駆動型ＢＧＲ回路いずれかの回路構成を採用していた。しかし、モバイル機器向け表示ドライバーとして要求される最小電流で安定化ということを最大限に実現するのは難しい状況であった。しかし、ＢＧＲ回路１００は、スタンバイ時にはＰｃｈ駆動型、通常動作時にはＮｃｈ駆動型ＢＧＲ回路となるように切り替えることで、各動作状況に応じた利点を有した最適な回路構成となる。また、ＢＧＲ回路１００は、ダイオードＤ１、Ｄ２、抵抗素子Ｒ１〜Ｒ３、アンプＮＡＭＰ１等をスイッチＳＷ１〜ＳＷ３の切り替えにて共用して利用することができる。これにより、Ｐｃｈ駆動型、Ｎｃｈ駆動型のＢＧＲ回路構成を別々に持つ必要がない。このため、上記２つの回路構成の利点を有しながら回路規模が小さく抑えることができる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明を液晶表示用ドライバーのＢＧＲ回路に適用したものである。図４に本実施の形態２にかかるＢＧＲ回路２００の構成の一例を示す。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点はスイッチＳＷ２を削減し、定電流源に定電流の電流値が可変である可変型定電流源ＣＶ１を用いたことである。よって、本実施の形態２では、その異なる部分のみの説明を行う。

図４に示すように、ＢＧＲ回路２００は、スイッチＳＷ１〜ＳＷ２と、可変型定電流源ＣＶ１と、アンプＮＡＭＰ１と、ＰＭＯＳトランジスタＴＰ１と、抵抗素子Ｒ１〜Ｒ３と、ダイオードＤ１、Ｄ２とを有する。

スイッチＳＷ１、抵抗素子Ｒ１〜Ｒ３、ダイオードＤ１、Ｄ２、アンプＮＡＭＰ１の構成は実施の形態１で記載済みのため、説明は省略する。但し、アンプＮＡＭＰ１の出力はノードＡ５に接続されているものとする。

可変型定電流源ＣＶ１は、電源電圧端子ＶＤＤとノードＡ５間に接続されている。更に、制御信号ＳＴＢＹに応じて、所定の電流値の定電流Ｉ１、Ｉ２を切り替えて供給する。図５に可変型定電流源ＣＶ１の回路構成の一例を示す。図５に示すように可変型定電流源ＣＶ１は、ＮＭＯＳトランジスタＴＮ２０とスイッチＳＷ２０を有する。

ＮＭＯＳトランジスタＴＮ２０は、ゲートがスイッチＳＷ２０、ドレインが電源電圧端子ＶＤＤに接続されており、ソースが可変型定電流源ＣＶ１の電流出力端子となっている。スイッチＳＷ２０は、制御信号ＳＴＢＹに応じて、バイアス電圧Ｖｂ２とＶｂ３を切り替える。スイッチＳＷ２０により、バイアス電圧Ｖｂ２がＮＭＯＳトランジスタＴＮ２０のゲートに印加された場合、可変型定電流源ＣＶ１が定電流Ｉ１を供給する。一方、スイッチＳＷ２０により、バイアス電圧Ｖｂ３がＮＭＯＳトランジスタＴＮ２０のゲートに印加された場合、可変型定電流源ＣＶ１が定電流Ｉ２を供給する。定電流Ｉ１、Ｉ２の関係は実施の形態１と同じである。なお、図５に示した可変型定電流源ＣＶ１の回路構成は一例であり、複数の電流値の定電流を、制御信号により切り替えて供給できる構成ならば別の回路により実現されてもかまわない。

ＰＭＯＳトランジスタＴＰ１は、ソースが電源電圧端子ＶＤＤ、ドレインがスイッチＳＷ３、ゲートがノードＡ５に接続される。

スイッチＳＷ３は、制御信号ＳＴＢＹに応じて、リファレンス電圧出力端子Ｖｒｅｆと、ＰＭＯＳトランジスタＴＰ１のドレインもしくはノードＡ５を接続するよう切り替える。スタンバイ時にはリファレンス電圧出力端子ＶｒｅｆをＰＭＯＳトランジスタＴＰ１のドレインに接続する。通常動作時には、リファレンス電圧出力端子ＶｒｅｆをノードＡ５に接続する。

以上、本実施の形態２のＢＧＲ回路２００は、スタンバイ時には、可変型定電流源ＣＶ１が、定電流Ｉ１を供給し、スイッチＳＷ３がＰＭＯＳトランジスタＴＰ１のドレインとリファレンス電圧出力端子Ｖｒｅｆを接続する。よって、この場合のＢＧＲ回路２００は、実施の形態１で説明したＰｃｈ駆動型ＢＧＲ回路と同様の回路構成となる。通常動作時には、可変型定電流源ＣＶ１が、定電流Ｉ２を供給し、スイッチＳＷ３がノードＡ５とリファレンス電圧出力端子Ｖｒｅｆを接続する。この場合のＢＧＲ回路２００は、実施の形態１で説明したＮｃｈ駆動型ＢＧＲ回路と同様の回路構成となる。よって、ＢＧＲ回路２００の動作は、基本的には実施の形態１のＢＧＲ回路１００の動作と同様であり、効果等も同様のものをもつ。更に、本実施の形態２のＢＧＲ回路２００は、ＢＧＲ回路１００に対して、スイッチＳＷ２及び定電流源を１つ削減することができ回路の小規模化が可能である。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１、２と同様、本発明を液晶表示用ドライバーのＢＧＲ回路に適用したものである。図６に本実施の形態３にかかるＢＧＲ回路３００の構成の一例を示す。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１のＢＧＲ回路１００と異なる点はＰｃｈ駆動型の回路構成のときに、アンプＮＡＭＰ１を使用しないことである。

図６に示すように、ＢＧＲ回路３００は、回路ブロック３１０〜３３０と、スイッチＳＷ３１、ＳＷ３２とを有する。

回路ブロック３１０は、ＰＭＯＳトランジスタＴＰ３０〜ＴＰ３２と、ＮＭＯＳトランジスタＴＮ３１、ＴＮ３２と、抵抗素子Ｒ３０と、ダイオードＤ３０とを有する。ＰＭＯＳトランジスタＴＰ３１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＣ１、ゲートがノードＣ２に接続される。ＰＭＯＳトランジスタＴＰ３２は、ソースが電源電圧端子ＶＤＤ、ドレインとゲートがノードＣ２に接続される。ＰＭＯＳトランジスタＴＰ３０は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＣ３、ゲートがノードＣ２に接続される。抵抗素子Ｒ３０の一端がノードＣ３、他端がダイオードＤ３０のアノードに接続される。ダイオードＤ３０は、アノードが抵抗素子Ｒ３０の他端、カソードが接地電圧端子ＧＮＤに接続される。ＮＭＯＳトランジスタＴＮ３１は、ドレインとゲートがノードＣ１、ソースがノードＣ４に接続される。ＮＭＯＳトランジスタＴＮ３２は、ドレインがノードＣ２、ソースがノードＣ５、ゲートがノードＣ１に接続される。

回路ブロック３２０は、抵抗素子Ｒ１、Ｒ２と、アンプＮＡＭＰ１と、定電流源ＣＣ２とを有する。抵抗素子Ｒ１は、一端がノードＣ６、他端がノードＣ７に接続される。抵抗素子Ｒ２は、一端がノードＣ６、他端がノードＣ８に接続される。アンプＮＡＭＰ１は、非反転入力端子がノードＣ７、反転入力端子がノードＣ８、出力端子がノードＲに接続される。定電流源ＣＣ２は、電源電圧端子ＶＤＤとノードＣ６間に接続され、定電流Ｉ２をノードＣ６に供給する。

回路ブロック３３０は、ダイオードＤ１、Ｄ２と、抵抗素子Ｒ３とを有する。ダイオードＤ１は、アノードがノードＣ９、カソードが接地電圧端子ＧＮＤに接続される。抵抗素子Ｒ３は、一端がノードＣ１０、他端がダイオードＤ２のアノードに接続される。ダイオードＤ２は、アノードが抵抗素子Ｒ３の他端、カソードが接地電圧端子ＧＮＤに接続される。

スイッチＳＷ３１は、制御信号ＳＴＢＹに応じて、回路ブロック３３０と、回路ブロック３１０もしくは３２０を接続する。更に詳しくいうと、スタンバイ時にノードＣ９とノードＣ４、且つノードＣ１０とノードＣ５を接続する。また、通常動作時にノードＣ９とノードＣ７、及び、ノードＣ１０とノードＣ８を接続する。

スイッチＳＷ３２は、制御信号ＳＴＢＹに応じて、リファレンス電圧出力端子Ｖｒｅｆと、回路ブロック３１０もしくは３２０を接続する。更に詳しくいうと、スタンバイ時にノードＣ３とリファレンス電圧出力端子Ｖｒｅｆを接続し、通常動作時にノードＣ６とリファレンス電圧出力端子Ｖｒｅｆを接続する。

次に、上述した構成のＢＧＲ回路３００のスタンバイ時及び通常動作時の回路構成、動作について簡単に説明する。まず、通常動作時の接続構成はスイッチＳＷ３１、ＳＷ３２により、実施の形態１で説明したＮｃｈ駆動型ＢＧＲ回路と同様の回路構成となる。よって、動作も既に説明したＮｃｈ駆動型ＢＧＲ回路と同様である。また、Ｎｃｈ駆動型ＢＧＲ回路と同様の利点と欠点を有する。

次に、スタンバイ時の回路構成を簡単に説明する。図７にスタンバイ時の動作に関わらない回路ブロック３２０と、各スイッチを省略して簡略化した回路構成を示す。図７に示すように、スタンバイ時のＢＧＲ回路３００は、一般的によく知られたオペアンプレス型ＢＧＲ回路の構成となる。回路動作も一般的に知られているため、説明は省略する。この回路構成では、抵抗素子Ｒ３とＲ３０の抵抗比、ダイオードＤ１、Ｄ２、Ｄ３のダイオード面積比を所定の値に調整することで温度特性をキャンセルすることができる。ここで、図７の回路構成も、電源電圧端子ＶＤＤにソースが接続された最終出力段のＰＭＯＳトランジスタＴＰ１にてダイオードＤ３及び、抵抗素子Ｒ３０等の負荷を駆動している。よって、この回路構成も実施の形態１で説明したＰｃｈ駆動型のＢＧＲ回路と同様の構成とみなすことができる。よって、電源ノイズ除去比率が悪くなる欠点を有する。なお、通常動作時には、回路ブロック３１０は、スイッチＳＷ３１により回路ブロック３３０と遮断される。このことにより、ＰＭＯＳトランジスタＴＰ３１、ＴＰ３２に電流が流れなくなるため、カレントミラー構成のＰＭＯＳトランジスタＴＰ３０も電流が流れなくなる。このことから、通常動作時に駆動動作に関わらない回路ブロック３１０において、無駄な電流は流れない。

よって、本実施の形態３のＢＧＲ回路３００は、実施の形態１、２と同様、スタンバイ時にはＰｃｈ駆動型ＢＧＲ回路、通常動作時にはＮｃｈ駆動型ＢＧＲ回路となるように切り替えることで、各動作状況に応じた最適な回路構成となる。更に、アンプが無いため、発振やセットリング等の影響を考慮する必要が無い。このため、例えば、ダイオードＤ１、Ｄ２を構成するトランジスタのペア特性が維持される限界まで、通常動作時の電流を低減することが可能である。更に、２つの定電流源を持つ必要がなく、構成素子が少なくてすむため、レイアウト面積も小さく作ることが出来る。これにより、更なるスタンバイ時の低電流化とチップ面積低減が実現できる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態ではモバイル機器用表示ドライバーのＢＧＲ回路を前提に説明したが、本発明は、通常動作時と省電力動作時（スタンバイ時）で消費電流の差が大きく、且つ通常動作時のリファレンス電圧の安定性が要求される全ての機器に適用できる。また、ダイオードＤ１、Ｄ２はＰＮＰバイポーラのバイポーラトランジスタで実現されてもよい。この場合、各トランジスタのベースとコレクタが接地電圧端子ＧＮＤに接続される。

１００、２００、３００ ＢＧＲ回路
Ｒ１〜Ｒ３、Ｒ３０ 抵抗素子
Ｄ１、Ｄ２、Ｄ３０ ダイオード
ＳＷ１〜ＳＷ３、ＳＷ３１、ＳＷ３２ スイッチ
ＮＡＭＰ アンプ
ＣＣ１、ＣＣ２ 定電流源
ＣＶ１ 可変型定電流源
ＳＴＢＹ 制御信号
ＶＤＤ 電源電圧端子
ＧＮＤ 接地電圧端子
Ｖｒｅｆ リファレンス電圧出力端子
ＴＰ１、ＴＰ１０〜ＴＰ１２、ＴＰ３０〜ＴＰ３２ ＰＭＯＳトランジスタ
ＴＮ１０〜ＴＮ１２、ＴＮ３１、ＴＮ３２ ＮＭＯＳトランジスタ

Claims (10)

1. 出力端子と、
   前記出力端子と、接地電圧端子との間に接続された負荷回路と、
   前記出力端子と、電源電圧端子との間に接続された出力トランジスタと、
   前記出力端子と、前記電源電圧端子との間に接続された第１の定電流源と、
   前記出力端子に対し、前記出力トランジスタもしくは前記第１の定電流源を選択的に接続する第１の切替回路と、
   前記負荷回路に供給するバンドギャップ電流を制御する制御回路と、
   を有し、
   第１の状態では、
   前記第１の切替回路が、前記出力端子と前記出力トランジスタを接続し、且つ、前記制御回路が、前記出力トランジスタの活性状態を制御し、
   第２の状態では、
   前記第１の切替回路が、前記出力端子と前記第１の定電流源を接続し、且つ、前記制御回路が、前記第１の定電流源からの引き抜き電流量を制御する
   基準電圧生成回路。
2. 当該基準電圧生成回路は、表示装置の表示駆動回路の基準電圧を生成し、
   前記第１の状態は、前記表示駆動回路がスタンバイ動作を行う場合であり、
   前記第２の状態は、前記表示駆動回路が通常動作を行う場合である
   請求項１に記載の基準電圧生成回路。
3. 前記負荷回路は、
   第１のノードと前記接地電圧端子間に接続される第１のＰＮ接合素子と、
   第２のノードと前記接地電圧端子間に直列接続される第１の抵抗素子と第２のＰＮ接合素子と、
   を備える第１の負荷部と、
   前記電源電圧端子と前記第１のノード間に接続される第２の抵抗素子と、
   前記電源電圧端子と前記第２のノード間に接続される第３の抵抗素子と、
   を備える第２の負荷部と、を有する
   請求項１または請求項２に記載の基準電圧生成回路。
4. （実施の形態１、２）
   前記制御回路は、
   前記バンドギャップ電流に基づいた前記第１のノードと前記第２のノードの電位に応じて、前記出力トランジスタの活性状態、又は、前記第１の定電流源からの引き抜き電流量を制御し、前記負荷回路に供給するバンドギャップ電流を制御する
   請求項３に記載の基準電圧生成回路。
5. 前記制御回路は、
   当該制御回路の出力端である第３のノードと前記接地電圧端子間に接続されるプルダウントランジスタを有し、
   前記第１のノードと前記第２のノードの電位に応じて、前記プルダウントランジスタの活性化状態を制御する
   請求項３または請求項４に記載の基準電圧生成回路。
6. 前記第３のノードに対し、前記出力トランジスタの制御端子、もしくは、前記第１の定電流源を選択的に接続する第２の切替回路と、
   前記出力トランジスタの制御端子に接続される第２の定電流源と、を有し、
   前記第２の切替回路は、前記第１の状態では前記第３のノードと前記出力トランジスタの制御端子を接続し、前記第２の状態では前記第３のノードと前記第１の定電流源を接続する
   請求項５に記載の基準電圧生成回路。
7. 前記第３のノードに対し、前記出力トランジスタの制御端子、及び、前記第１の定電流源が接続されており、
   前記第１の定電流源は、前記第１の状態では第１の定電流、第２の状態では前記第１の定電流よりも大きい値の第２の定電流を供給する
   請求項５に記載の基準電圧生成回路。
8. 前記負荷回路は、
   第１のノードと前記接地電圧端子間に接続される第１のＰＮ接合素子と、第２のノードと前記接地電圧端子間に直列接続される第１の抵抗素子と第２のＰＮ接合素子と、を有する第１の負荷部と、
   前記第１の定電流源と前記第１のノード間に接続される第２の抵抗素子と、前記第１の定電流源と前記第２のノード間に接続される第３の抵抗素子と、を有する第２の負荷部と、
   前記出力トランジスタと接地電圧端子間に直列接続される第４の抵抗素子と、第３のＰＮ接合素子と、を有する第３の負荷部と、
   前記第２の状態では、前記第１のノード及び第２のノードと、それぞれ前記第２の抵抗素子及び前記第３の抵抗素子を接続し、前記第１の状態では、前記第１のノード及び第２のノードと前記制御回路を接続する第３の切替回路とを備える
   請求項１または請求項２に記載の基準電圧生成回路。
9. ）
   前記制御回路は、
   前記第２の状態では、前記第１のノードと前記第２のノードの電位に応じて、前記第１の定電流源からの引き抜き電流量を制御し、
   前記第１の状態では、前記第１のノード及び前記第２のノードに流れる電流に応じて前記出力トランジスタの活性状態を制御する
   請求項８に記載の基準電圧生成回路。
10. 前記制御回路は、
    当該制御回路の出力端である第３のノードと前記接地電圧端子間に接続されるプルダウントランジスタを有し、
    前記第１のノードと前記第２のノードの電位に応じて、前記プルダウントランジスタの活性化状態を制御し、
    前記第３のノードは前記第１の定電流源と接続される
    請求項９に記載の基準電圧生成回路。

Images