JP3394509B2 - 定電圧電源 - Google Patents
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Description
【０００１】
【発明の属する技術分野】本発明は、定電圧電源に関
し、特に、動作状態と待機状態との切替えを有する負荷
に電源を供給する定電圧電源に関するものである。
し、特に、動作状態と待機状態との切替えを有する負荷
に電源を供給する定電圧電源に関するものである。
【０００２】
【従来の技術】携帯電話等の電源として、定電圧回路
（Voltage Regulator、以下、ＶＲと略記する）を備え
て安定した電圧を供給する定電圧電源が使用されてい
る。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負
荷過渡応答性を向上させるべく、消費電流が大きい定電
圧回路（高速ＶＲ）を備えている。そのため、例えば携
帯電話など、負荷がアクティブモード（動作状態）とス
リープモード（待機状態）とを有する機器に適用された
場合、高いＰＳＲＲ及び負荷過渡応答性を必要としない
スリープモードでは消費電流の無駄が大きくなる。そこ
で、高速ＶＲと、ＰＳＲＲ及び負荷過渡応答性は劣る
が、消費電流を抑制したＶＲ（低速ＶＲ）とを備え、負
荷の状態に応じてＶＲを切り替える機能を有する定電圧
電源が考えられる。低速ＶＲでは、消費電流の抑制によ
りＰＳＲＲや負荷過渡応答性は低下するが、負荷がスリ
ープモードでは問題はない。
（Voltage Regulator、以下、ＶＲと略記する）を備え
て安定した電圧を供給する定電圧電源が使用されてい
る。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負
荷過渡応答性を向上させるべく、消費電流が大きい定電
圧回路（高速ＶＲ）を備えている。そのため、例えば携
帯電話など、負荷がアクティブモード（動作状態）とス
リープモード（待機状態）とを有する機器に適用された
場合、高いＰＳＲＲ及び負荷過渡応答性を必要としない
スリープモードでは消費電流の無駄が大きくなる。そこ
で、高速ＶＲと、ＰＳＲＲ及び負荷過渡応答性は劣る
が、消費電流を抑制したＶＲ（低速ＶＲ）とを備え、負
荷の状態に応じてＶＲを切り替える機能を有する定電圧
電源が考えられる。低速ＶＲでは、消費電流の抑制によ
りＰＳＲＲや負荷過渡応答性は低下するが、負荷がスリ
ープモードでは問題はない。
【０００３】高速ＶＲと低速ＶＲとを備えた定電圧電源
を構成しようとすると、図１の構成が考えられる。電源
１からの電源を負荷３に安定して供給すべく、高速ＶＲ
５ａと低速ＶＲ５ｂが設けられている。例えば高速ＶＲ
５ａと低速ＶＲ５ｂはトランジスタのサイズは異なるが
同じ構成をもち、高速ＶＲ５ａでは電流供給能力が大き
いトランジスタのサイズが用いられている。高速ＶＲ５
ａと低速ＶＲ５ｂは、電源１が接続される入力端子（Ｖ
ｂａｔ）７ａ又は７ｂ、基準電圧部（Ｖｒｅｆ）９ａ又
は９ｂ、オペアンプ（ＯＰＡＭＰ）１１ａ又は１１ｂ、
ＰチャネルＭＯＳトランジスタからなる出力トランジス
タ（ＤＲＶ）１３ａ又は１３ｂ、分圧抵抗Ｒ１，Ｒ２又
はＲ３，Ｒ４及び出力端子（Ｖｏｕｔ）１５ａ又は１５
ｂを備えている。
を構成しようとすると、図１の構成が考えられる。電源
１からの電源を負荷３に安定して供給すべく、高速ＶＲ
５ａと低速ＶＲ５ｂが設けられている。例えば高速ＶＲ
５ａと低速ＶＲ５ｂはトランジスタのサイズは異なるが
同じ構成をもち、高速ＶＲ５ａでは電流供給能力が大き
いトランジスタのサイズが用いられている。高速ＶＲ５
ａと低速ＶＲ５ｂは、電源１が接続される入力端子（Ｖ
ｂａｔ）７ａ又は７ｂ、基準電圧部（Ｖｒｅｆ）９ａ又
は９ｂ、オペアンプ（ＯＰＡＭＰ）１１ａ又は１１ｂ、
ＰチャネルＭＯＳトランジスタからなる出力トランジス
タ（ＤＲＶ）１３ａ又は１３ｂ、分圧抵抗Ｒ１，Ｒ２又
はＲ３，Ｒ４及び出力端子（Ｖｏｕｔ）１５ａ又は１５
ｂを備えている。
【０００４】高速ＶＲ５ａのオペアンプ１１ａでは、出
力端子が出力トランジスタ１３ａのゲート電極に接続さ
れ、反転入力端子に基準電圧部９ａから基準電圧Ｖｒｅ
ｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏ
ｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧
に等しくなるように制御される。
力端子が出力トランジスタ１３ａのゲート電極に接続さ
れ、反転入力端子に基準電圧部９ａから基準電圧Ｖｒｅ
ｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵
抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏ
ｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧
に等しくなるように制御される。
【０００５】破線でそれぞれ囲まれた高速ＶＲ５ａと低
速ＶＲ５ｂは、別々のチップ上に形成されている。高速
ＶＲ５ａと低速ＶＲ５ｂの出力端子１５ａ，１５ｂは、
切替え手段１７を介して、負荷３に接続される。負荷３
は、消費電流が数十ｍＡのアクティブモードと数十μＡ
のスリープモードの切替えを有する。負荷３には、切替
え手段１７に切替え信号を出力する切替え論理回路（切
替えＬＯＧＩＣ）１９が接続されている。切替え論理回
路１９は、負荷３がアクティブモードのときには切替え
信号”Ｈ”を、スリープモードのときには切替え信号”
Ｌ”を切替え手段１７に出力する。切替え手段１７は、
切替え信号”Ｈ”が入力されると高速ＶＲ５ａの出力端
子１５ａと負荷３を接続し、切替え信号”Ｌ”が入力さ
れると低速ＶＲ５ａの出力端子１５ｂと負荷３を接続す
る。このようにして、負荷３の状態に応じて高速ＶＲ５
ａ又は低速ＶＲ５ｂを選択する。高速ＶＲ５ａ及び低速
ＶＲ５ｂは非選択時にはスタンバイ状態になり、そのと
きの消費電流は１μＡ以下である。このように、負荷３
がアクティブモードのときは高速ＶＲ５ａを選択し、ス
リープモードのときは低速ＶＲ５ｂを選択することによ
り、消費電流を抑制することができる。
速ＶＲ５ｂは、別々のチップ上に形成されている。高速
ＶＲ５ａと低速ＶＲ５ｂの出力端子１５ａ，１５ｂは、
切替え手段１７を介して、負荷３に接続される。負荷３
は、消費電流が数十ｍＡのアクティブモードと数十μＡ
のスリープモードの切替えを有する。負荷３には、切替
え手段１７に切替え信号を出力する切替え論理回路（切
替えＬＯＧＩＣ）１９が接続されている。切替え論理回
路１９は、負荷３がアクティブモードのときには切替え
信号”Ｈ”を、スリープモードのときには切替え信号”
Ｌ”を切替え手段１７に出力する。切替え手段１７は、
切替え信号”Ｈ”が入力されると高速ＶＲ５ａの出力端
子１５ａと負荷３を接続し、切替え信号”Ｌ”が入力さ
れると低速ＶＲ５ａの出力端子１５ｂと負荷３を接続す
る。このようにして、負荷３の状態に応じて高速ＶＲ５
ａ又は低速ＶＲ５ｂを選択する。高速ＶＲ５ａ及び低速
ＶＲ５ｂは非選択時にはスタンバイ状態になり、そのと
きの消費電流は１μＡ以下である。このように、負荷３
がアクティブモードのときは高速ＶＲ５ａを選択し、ス
リープモードのときは低速ＶＲ５ｂを選択することによ
り、消費電流を抑制することができる。
【０００６】
【発明が解決しようとする課題】しかし、図１の構成で
は、高速ＶＲ５ａと低速ＶＲ５ｂの切替えにおいて、高
速ＶＲ５ａ、低速ＶＲ５ｂ及び切替え手段１７を１チッ
プに搭載する場合、大きな面積を必要とする２個の出力
トランジスタ１３ａ，１３ｂが必要である。また、切替
え手段１７は、出力トランジスタ１３ａ，１３ｂと同等
の電流を流せる能力が必要であるので、低抵抗にするた
めに大きな面積を必要とする。このように、切替え手段
を含んで１チップにする場合にはチップ面積が増大す
る。そこで本発明は、上記のような不具合を生じること
なく、負荷の状態に応じてＶＲで消費する電流を抑制す
ることができる定電圧電源を提供することを目的とする
ものである。
は、高速ＶＲ５ａと低速ＶＲ５ｂの切替えにおいて、高
速ＶＲ５ａ、低速ＶＲ５ｂ及び切替え手段１７を１チッ
プに搭載する場合、大きな面積を必要とする２個の出力
トランジスタ１３ａ，１３ｂが必要である。また、切替
え手段１７は、出力トランジスタ１３ａ，１３ｂと同等
の電流を流せる能力が必要であるので、低抵抗にするた
めに大きな面積を必要とする。このように、切替え手段
を含んで１チップにする場合にはチップ面積が増大す
る。そこで本発明は、上記のような不具合を生じること
なく、負荷の状態に応じてＶＲで消費する電流を抑制す
ることができる定電圧電源を提供することを目的とする
ものである。
【０００７】
【課題を解決するための手段】本発明は、動作状態と待
機状態との切替えを有する負荷に電源を供給する定電圧
電源であって、第１のオペアンプの一方の入力端子に基
準電圧を印加し、他方の入力端子には出力電圧を分圧し
た電圧を印加し、その第１のオペアンプの出力により出
力トランジスタを制御する第１の定電圧回路と、第２の
オペアンプの一方の入力端子に基準電圧を印加し、他方
の入力端子には出力電圧を分圧した電圧を印加し、その
第２のオペアンプの出力により第１の定電圧回路と共通
の前記出力トランジスタを制御する第２の定電圧回路と
を備え、第２の定電圧回路は第１の定電圧回路に比べて
過渡応答性が劣るが消費電流が小さくなるように構成さ
れ、負荷が動作状態のときは第１の定電圧回路のオペア
ンプが前記出力トランジスタに接続され、負荷が待機状
態のときは第２の定電圧回路のオペアンプが前記出力ト
ランジスタに接続されるように切り替え、ひとつの出力
トランジスタを負荷の状態に応じて送出されるモード切
替信号によって消費電流と過渡応答性の異なる２種類の
オペアンプを切り換えて制御するようにした定電圧電源
である。
機状態との切替えを有する負荷に電源を供給する定電圧
電源であって、第１のオペアンプの一方の入力端子に基
準電圧を印加し、他方の入力端子には出力電圧を分圧し
た電圧を印加し、その第１のオペアンプの出力により出
力トランジスタを制御する第１の定電圧回路と、第２の
オペアンプの一方の入力端子に基準電圧を印加し、他方
の入力端子には出力電圧を分圧した電圧を印加し、その
第２のオペアンプの出力により第１の定電圧回路と共通
の前記出力トランジスタを制御する第２の定電圧回路と
を備え、第２の定電圧回路は第１の定電圧回路に比べて
過渡応答性が劣るが消費電流が小さくなるように構成さ
れ、負荷が動作状態のときは第１の定電圧回路のオペア
ンプが前記出力トランジスタに接続され、負荷が待機状
態のときは第２の定電圧回路のオペアンプが前記出力ト
ランジスタに接続されるように切り替え、ひとつの出力
トランジスタを負荷の状態に応じて送出されるモード切
替信号によって消費電流と過渡応答性の異なる２種類の
オペアンプを切り換えて制御するようにした定電圧電源
である。
【０００８】負荷が動作状態のときは第１のオペアンプ
の出力により出力トランジスタを制御し、負荷が待機状
態のときは消費電流が少ない第２のオペアンプの出力に
より出力トランジスタを制御するようにしたので、消費
電流を抑制することができる。さらに、出力トランジス
タは第１の定電圧回路と第２の定電圧回路とで共通なの
で、１チップにする場合のチップ面積の増大を抑制する
ことができる。さらに、２種類のオペアンプと出力トラ
ンジスタとの接続を切り替える切替え手段は出力トラン
ジスタを制御する制御信号の接続及び切断の切替えを制
御するものなので小さな面積で実現することができ、２
個の切替え手段を設けるとしても、１チップにする場合
にチップ面積が増大する程度を抑制することができる。
の出力により出力トランジスタを制御し、負荷が待機状
態のときは消費電流が少ない第２のオペアンプの出力に
より出力トランジスタを制御するようにしたので、消費
電流を抑制することができる。さらに、出力トランジス
タは第１の定電圧回路と第２の定電圧回路とで共通なの
で、１チップにする場合のチップ面積の増大を抑制する
ことができる。さらに、２種類のオペアンプと出力トラ
ンジスタとの接続を切り替える切替え手段は出力トラン
ジスタを制御する制御信号の接続及び切断の切替えを制
御するものなので小さな面積で実現することができ、２
個の切替え手段を設けるとしても、１チップにする場合
にチップ面積が増大する程度を抑制することができる。
【０００９】
【００１０】
【００１１】
【発明の実施の形態】第１の定電圧回路と第２の定電圧
回路の消費電流を異ならせるために、第１のオペアンプ
と第２のオペアンプは同じ回路構成をなし、第１のオペ
アンプは第２のオペアンプよりも電流供給能力の大きい
トランジスタを使用していることが好ましい。その結
果、第１のオペアンプ及び第２のオペアンプ、ひいては
定電圧電源の構成が簡単になる。
回路の消費電流を異ならせるために、第１のオペアンプ
と第２のオペアンプは同じ回路構成をなし、第１のオペ
アンプは第２のオペアンプよりも電流供給能力の大きい
トランジスタを使用していることが好ましい。その結
果、第１のオペアンプ及び第２のオペアンプ、ひいては
定電圧電源の構成が簡単になる。
【００１２】また、第１の定電圧回路と第２の定電圧回
路の消費電流を異ならせるために、第１のオペアンプは
第２のオペアンプに比べて出力段に電流供給能力の大き
いバッファトランジスタを備えていることが好ましい。
その結果、第１のオペアンプと第２のオペアンプはバッ
ファトランジスタを除いた部分を同一とすることができ
るので、製造が容易になる。
路の消費電流を異ならせるために、第１のオペアンプは
第２のオペアンプに比べて出力段に電流供給能力の大き
いバッファトランジスタを備えていることが好ましい。
その結果、第１のオペアンプと第２のオペアンプはバッ
ファトランジスタを除いた部分を同一とすることができ
るので、製造が容易になる。
【００１３】図１の構成では、高速ＶＲ５ａと低速ＶＲ
５ｂの切替え時に、負荷３の電源となる切替え手段１７
の出力にノイズが発生し、そのノイズは、負荷３がリセ
ットと認識するなどの誤動作を生じさせる原因となる。
そこで、切替え論理回路は、負荷の状態が切り替わると
き、両方の定電圧回路のオペアンプがともに出力トラン
ジスタに接続されている期間が存在するように、切替え
手段を制御することが好ましい。その結果、定電圧回路
切替え時において、出力レベルが大きく変動するノイズ
を抑制することができる。
５ｂの切替え時に、負荷３の電源となる切替え手段１７
の出力にノイズが発生し、そのノイズは、負荷３がリセ
ットと認識するなどの誤動作を生じさせる原因となる。
そこで、切替え論理回路は、負荷の状態が切り替わると
き、両方の定電圧回路のオペアンプがともに出力トラン
ジスタに接続されている期間が存在するように、切替え
手段を制御することが好ましい。その結果、定電圧回路
切替え時において、出力レベルが大きく変動するノイズ
を抑制することができる。
【００１４】
【００１５】また、第１の定電圧回路及び第２の定電圧
回路にはそれぞれ貫通電流を断続する断続回路が設けら
れており、負荷が動作状態のときは第１の定電圧回路の
断続回路がオン、第２の定電圧回路の断続回路がオフと
なり、負荷が待機状態のときは第１の定電圧回路の断続
回路がオフ、第２の定電圧回路の断続回路がオンとなる
ように断続回路も制御されることがことが好ましい。そ
の結果、第１、第２の定電圧回路の非選択時における消
費電流をさらに抑制することができる。
回路にはそれぞれ貫通電流を断続する断続回路が設けら
れており、負荷が動作状態のときは第１の定電圧回路の
断続回路がオン、第２の定電圧回路の断続回路がオフと
なり、負荷が待機状態のときは第１の定電圧回路の断続
回路がオフ、第２の定電圧回路の断続回路がオンとなる
ように断続回路も制御されることがことが好ましい。そ
の結果、第１、第２の定電圧回路の非選択時における消
費電流をさらに抑制することができる。
【００１６】
【実施例】図２は、第１の局面の一実施例を示す回路図
である。電源１からの電源を携帯電話等の負荷３に安定
して供給すべく、ＶＲ２１が備えられている。電源１
は、ＶＲ２１に設けられた入力端子（Ｖｂａｔ）２３に
接続されている。入力端子２３は、ＰチャネルＭＯＳト
ランジスタからなる出力トランジスタ（ＤＲＶ）２５を
介して、出力端子（Ｖｏｕｔ）２７に接続されている。
ＶＲ２１には、消費電流は大きいがＰＳＲＲ及び負荷過
渡応答性のよい高速電圧安定部２９ａと、ＰＳＲＲ及び
負荷過渡応答性は劣るが消費電流の小さい低速電圧安定
部２９ｂが並列に設けられている。ここで高速電圧安定
部２９ａにおいては低速電圧安定部２９ｂにより電流供
給能力が大きいトランジスタのサイズが用いられてい
る。この場合、高速電圧安定部２９ａと低速電圧安定部
２９ｂとでは回路構成は同じだが、オペアンプに流す電
流の大きさの違いにより応答性が異なり、高速電圧安定
部２９ａの方が低速電圧安定部２９ｂよりも応答性が速
い。
である。電源１からの電源を携帯電話等の負荷３に安定
して供給すべく、ＶＲ２１が備えられている。電源１
は、ＶＲ２１に設けられた入力端子（Ｖｂａｔ）２３に
接続されている。入力端子２３は、ＰチャネルＭＯＳト
ランジスタからなる出力トランジスタ（ＤＲＶ）２５を
介して、出力端子（Ｖｏｕｔ）２７に接続されている。
ＶＲ２１には、消費電流は大きいがＰＳＲＲ及び負荷過
渡応答性のよい高速電圧安定部２９ａと、ＰＳＲＲ及び
負荷過渡応答性は劣るが消費電流の小さい低速電圧安定
部２９ｂが並列に設けられている。ここで高速電圧安定
部２９ａにおいては低速電圧安定部２９ｂにより電流供
給能力が大きいトランジスタのサイズが用いられてい
る。この場合、高速電圧安定部２９ａと低速電圧安定部
２９ｂとでは回路構成は同じだが、オペアンプに流す電
流の大きさの違いにより応答性が異なり、高速電圧安定
部２９ａの方が低速電圧安定部２９ｂよりも応答性が速
い。
【００１７】高速電圧安定部２９ａにはオペアンプ（Ｏ
ＰＡＭＰ）３３ａが備えられている。オペアンプ３３ａ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ａ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ａの反転入力端子にはツェナーダ
イオードなどにてなる基準電圧部（Ｖｒｅｆ）３１ａか
ら基準電圧が印加され、非反転入力端子には出力トラン
ジスタ２５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した
電圧が印加される。オペアンプ３３ａ及び基準電圧部３
１ａの電源は電源１から供給される。オペアンプ３３
ａ、基準電圧部３１ａ及び抵抗Ｒ２のグラウンド側の端
子とグラウンド間には、貫通電流のオン・オフを制御す
る断続回路３５ａとしてのＰチャネルＭＯＳトランジス
タが介在している。
ＰＡＭＰ）３３ａが備えられている。オペアンプ３３ａ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ａ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ａの反転入力端子にはツェナーダ
イオードなどにてなる基準電圧部（Ｖｒｅｆ）３１ａか
ら基準電圧が印加され、非反転入力端子には出力トラン
ジスタ２５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した
電圧が印加される。オペアンプ３３ａ及び基準電圧部３
１ａの電源は電源１から供給される。オペアンプ３３
ａ、基準電圧部３１ａ及び抵抗Ｒ２のグラウンド側の端
子とグラウンド間には、貫通電流のオン・オフを制御す
る断続回路３５ａとしてのＰチャネルＭＯＳトランジス
タが介在している。
【００１８】低速電圧安定部２９ｂは高速電圧安定部２
９ａと同じ構成をもち、基準電圧部３１ｂ、オペアンプ
３３ｂ、断続回路３５ｂ、抵抗Ｒ３，Ｒ４が、基準電圧
部３１ａ、オペアンプ３３ａ、断続回路３５ａ、抵抗Ｒ
１，Ｒ２に対応して設けられている。オペアンプ３３ｂ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ｂ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ｂはオペアンプ３３ａよりも消費
電流が小さく、低速電圧安定部２９ｂは高速電圧安定部
２９ａよりもＰＳＲＲ及び負荷過渡応答性が劣る構造に
なっている。
９ａと同じ構成をもち、基準電圧部３１ｂ、オペアンプ
３３ｂ、断続回路３５ｂ、抵抗Ｒ３，Ｒ４が、基準電圧
部３１ａ、オペアンプ３３ａ、断続回路３５ａ、抵抗Ｒ
１，Ｒ２に対応して設けられている。オペアンプ３３ｂ
の出力端子は、ＶＲ２１に設けられた切替え手段３７ｂ
を介して、出力トランジスタ２５のゲートに接続されて
いる。オペアンプ３３ｂはオペアンプ３３ａよりも消費
電流が小さく、低速電圧安定部２９ｂは高速電圧安定部
２９ａよりもＰＳＲＲ及び負荷過渡応答性が劣る構造に
なっている。
【００１９】負荷３には、切替え手段３７ａ，３７ｂに
切替え信号を出力する切替え論理回路（切替えＬＯＧＩ
Ｃ）３９が接続されている。切替え手段３７ａ，３７ｂ
は、オペアンプ３３ａ，３３ｂの出力端子と出力トラン
ジスタ２５のゲート電極の接続及び切断を制御し、切替
え信号”Ｈ”が入力されると接続し、切替え信号”Ｌ”
が入力されると切断する。切替え論理回路３９は、断続
回路３５ａ，３５ｂにも接続されており、切替え手段３
７ａ，３７ｂへの信号入力に対応して断続回路３５ａ，
３５ｂの動作も制御する。この実施例において、破線で
囲まれたＶＲ２１は１チップ上に形成されている。第１
の定電圧回路は高速電圧安定部２９ａ及び出力トランジ
スタ２５により構成され、第２の定電圧回路は低速電圧
安定部２９ｂ及び出力トランジスタ２５により構成され
る。
切替え信号を出力する切替え論理回路（切替えＬＯＧＩ
Ｃ）３９が接続されている。切替え手段３７ａ，３７ｂ
は、オペアンプ３３ａ，３３ｂの出力端子と出力トラン
ジスタ２５のゲート電極の接続及び切断を制御し、切替
え信号”Ｈ”が入力されると接続し、切替え信号”Ｌ”
が入力されると切断する。切替え論理回路３９は、断続
回路３５ａ，３５ｂにも接続されており、切替え手段３
７ａ，３７ｂへの信号入力に対応して断続回路３５ａ，
３５ｂの動作も制御する。この実施例において、破線で
囲まれたＶＲ２１は１チップ上に形成されている。第１
の定電圧回路は高速電圧安定部２９ａ及び出力トランジ
スタ２５により構成され、第２の定電圧回路は低速電圧
安定部２９ｂ及び出力トランジスタ２５により構成され
る。
【００２０】図３は、高速電圧安定部２９ａ及び低速電
圧安定部２９ｂの動作シーケンスを示す波形図である。
図２及び図３を参照してこの実施例の動作を説明する。
負荷３がアクティブモード（動作状態）のときは、切替
え論理回路３９により切替え手段３７ａ及び断続回路３
５ａに切替え信号”Ｈ”が出力され、切替え手段３７ｂ
及び断続回路３５ｂに切替え信号”Ｌ”が出力される。
このとき、切替え手段３７ａ及び断続回路３５ａが接続
されて高速電圧安定部２９ａはオンになり、切替え手段
３７ｂ及び断続回路３５ｂが切断されて低速電圧安定部
２９ｂはオフ（スタンバイ状態）になる。そして、出力
トランジスタ２５のゲート電極に印加される電圧は高速
電圧安定部２９ａにより制御される。スタンバイ状態に
おける低速電圧安定部２９ｂの消費電流は１μＡ以下で
ある。
圧安定部２９ｂの動作シーケンスを示す波形図である。
図２及び図３を参照してこの実施例の動作を説明する。
負荷３がアクティブモード（動作状態）のときは、切替
え論理回路３９により切替え手段３７ａ及び断続回路３
５ａに切替え信号”Ｈ”が出力され、切替え手段３７ｂ
及び断続回路３５ｂに切替え信号”Ｌ”が出力される。
このとき、切替え手段３７ａ及び断続回路３５ａが接続
されて高速電圧安定部２９ａはオンになり、切替え手段
３７ｂ及び断続回路３５ｂが切断されて低速電圧安定部
２９ｂはオフ（スタンバイ状態）になる。そして、出力
トランジスタ２５のゲート電極に印加される電圧は高速
電圧安定部２９ａにより制御される。スタンバイ状態に
おける低速電圧安定部２９ｂの消費電流は１μＡ以下で
ある。
【００２１】負荷３がスリープモード（待機状態）のと
きは、切替え論理回路３９により切替え手段３７ａ及び
断続回路３５ａに切替え信号”Ｌ”が出力され、切替え
手段３７ｂ及び断続回路３５ｂに切替え信号”Ｈ”が出
力される。このとき、切替え手段３７ａ及び断続回路３
５ａが切断されて高速電圧安定部２９ａはオフになり、
切替え手段３７ｂ及び断続回路３５ｂが接続されて低速
電圧安定部２９ｂはオンになる。そして、出力トランジ
スタ２５のゲート電極に印加される電圧は低速電圧安定
部２９ｂにより制御される。スタンバイ状態における高
速電圧安定部２９ａの消費電流は１μＡ以下である。
きは、切替え論理回路３９により切替え手段３７ａ及び
断続回路３５ａに切替え信号”Ｌ”が出力され、切替え
手段３７ｂ及び断続回路３５ｂに切替え信号”Ｈ”が出
力される。このとき、切替え手段３７ａ及び断続回路３
５ａが切断されて高速電圧安定部２９ａはオフになり、
切替え手段３７ｂ及び断続回路３５ｂが接続されて低速
電圧安定部２９ｂはオンになる。そして、出力トランジ
スタ２５のゲート電極に印加される電圧は低速電圧安定
部２９ｂにより制御される。スタンバイ状態における高
速電圧安定部２９ａの消費電流は１μＡ以下である。
【００２２】図３に示すように、動作モード切替え時に
は、切替え論理回路３９は、出力トランジスタ２５の動
作を制御する高速電圧安定部２９ａ及び低速電圧安定部
２９ｂが同時にオンする区間を生成する。負荷３がアク
ティブモードからスリープモードに入るとき、負荷３は
切替え論理回路３９にモード切替え信号を送信し、それ
に伴って切替え論理回路３９は、低速電圧安定部２９ｂ
をオンにし、その後所定の時間が経過した後、高速電圧
安定部２９ａをオフにして、低速電圧安定部２９ｂによ
る制御へ切り替える。これにより、高速電圧安定部２９
ａは非選択で、スタンバイ状態になる。
は、切替え論理回路３９は、出力トランジスタ２５の動
作を制御する高速電圧安定部２９ａ及び低速電圧安定部
２９ｂが同時にオンする区間を生成する。負荷３がアク
ティブモードからスリープモードに入るとき、負荷３は
切替え論理回路３９にモード切替え信号を送信し、それ
に伴って切替え論理回路３９は、低速電圧安定部２９ｂ
をオンにし、その後所定の時間が経過した後、高速電圧
安定部２９ａをオフにして、低速電圧安定部２９ｂによ
る制御へ切り替える。これにより、高速電圧安定部２９
ａは非選択で、スタンバイ状態になる。
【００２３】負荷３がスリープモードからアクティブモ
ードに入るとき、負荷３は切替え論理回路３９にモード
切替え信号を送信し、それに伴って切替え論理回路３９
は、高速電圧安定部２９ａをオンにし、その後所定の時
間が経過した後、低速電圧安定部２９ｂをオフにして、
高速電圧安定部２９ａによる制御へ切り替える。これに
より、高速電圧安定部２９ｂは非選択で、スタンバイ状
態になる。このようにして、低速電圧安定部２９ｂ→高
速電圧安定部２９ａ、高速電圧安定部２９ａ→低速電圧
安定部２９ｂの切替え時に同時オン状態を作ることによ
り、切替え時におけるＶｏｕｔ出力の大幅な変動に伴う
ノイズを抑えることができる。
ードに入るとき、負荷３は切替え論理回路３９にモード
切替え信号を送信し、それに伴って切替え論理回路３９
は、高速電圧安定部２９ａをオンにし、その後所定の時
間が経過した後、低速電圧安定部２９ｂをオフにして、
高速電圧安定部２９ａによる制御へ切り替える。これに
より、高速電圧安定部２９ｂは非選択で、スタンバイ状
態になる。このようにして、低速電圧安定部２９ｂ→高
速電圧安定部２９ａ、高速電圧安定部２９ａ→低速電圧
安定部２９ｂの切替え時に同時オン状態を作ることによ
り、切替え時におけるＶｏｕｔ出力の大幅な変動に伴う
ノイズを抑えることができる。
【００２４】さらにこの実施例によれば、切替え前後の
出力電圧差を小さくできる。この実施例の出力電圧差を
図１の構成と比較する。図１の構成における出力電圧差
はＶｒｅｆオフ（基準電圧オフセット電圧）＋Ｒオフ
（抵抗オフセット電圧）＋ＯＰＡＭＰオフ（オペアンプ
オフセット電圧）＋ＤＲＶオフ（出力トランジスタオフ
セット電圧）である。それに対し、この実施例における
出力電圧差は、Ｖｒｅｆオフ＋Ｒオフ＋ＯＰＡＭＰオフ
である。すなわち、出力電圧差を出力トランジスタのオ
フセット電圧分だけ小さくすることができる。さらに、
１チップにする場合、出力トランジスタが１つだけなの
で、図１の構成に比べて小面積で実現可能となる。さら
に、切替え手段３７ａ，３７ｂは、出力トランジスタの
ゲート電極の制御電圧を接続及び切断するものなので大
電流を流す必要がなく、小面積で実現できる。
出力電圧差を小さくできる。この実施例の出力電圧差を
図１の構成と比較する。図１の構成における出力電圧差
はＶｒｅｆオフ（基準電圧オフセット電圧）＋Ｒオフ
（抵抗オフセット電圧）＋ＯＰＡＭＰオフ（オペアンプ
オフセット電圧）＋ＤＲＶオフ（出力トランジスタオフ
セット電圧）である。それに対し、この実施例における
出力電圧差は、Ｖｒｅｆオフ＋Ｒオフ＋ＯＰＡＭＰオフ
である。すなわち、出力電圧差を出力トランジスタのオ
フセット電圧分だけ小さくすることができる。さらに、
１チップにする場合、出力トランジスタが１つだけなの
で、図１の構成に比べて小面積で実現可能となる。さら
に、切替え手段３７ａ，３７ｂは、出力トランジスタの
ゲート電極の制御電圧を接続及び切断するものなので大
電流を流す必要がなく、小面積で実現できる。
【００２５】図２の実施例では、トランジスタのサイズ
を変えることにより高速電圧安定部２９ａと低速電圧安
定部２９ｂのＰＳＲＲ及び負荷過渡特性を設定している
が、本発明はこれに限定されるものではなく、分圧抵抗
（帰還抵抗）Ｒ１，Ｒ２とＲ３，Ｒ４の抵抗値の設定に
より高速電圧安定部２９ａと低速電圧安定部２９ｂの消
費電流、すなわちＰＳＲＲ及び負荷過渡特性を設定する
ようにしてもよい。これにより、スリープモード（待機
状態）の出力電圧を変化させることができる。
を変えることにより高速電圧安定部２９ａと低速電圧安
定部２９ｂのＰＳＲＲ及び負荷過渡特性を設定している
が、本発明はこれに限定されるものではなく、分圧抵抗
（帰還抵抗）Ｒ１，Ｒ２とＲ３，Ｒ４の抵抗値の設定に
より高速電圧安定部２９ａと低速電圧安定部２９ｂの消
費電流、すなわちＰＳＲＲ及び負荷過渡特性を設定する
ようにしてもよい。これにより、スリープモード（待機
状態）の出力電圧を変化させることができる。
【００２６】また、高速電圧安定部用のオペアンプと低
速電圧安定部用のオペアンプの回路構成を異ならせるこ
とによりＰＳＲＲ及び負荷過渡特性を設定することもで
きる。図４はオペアンプを示し、（Ａ）は高速電圧安定
部用のもの、（Ｂ）は低速電圧安定部用のものを示す。
これらのオペアンプを備えた定電圧電源の他の部分の構
成は図２の実施例と同じである。ただし、本発明を構成
するオペアンプはこれに限定されるものではなく、差動
増幅回路を含むものであれば適用することができる。
速電圧安定部用のオペアンプの回路構成を異ならせるこ
とによりＰＳＲＲ及び負荷過渡特性を設定することもで
きる。図４はオペアンプを示し、（Ａ）は高速電圧安定
部用のもの、（Ｂ）は低速電圧安定部用のものを示す。
これらのオペアンプを備えた定電圧電源の他の部分の構
成は図２の実施例と同じである。ただし、本発明を構成
するオペアンプはこれに限定されるものではなく、差動
増幅回路を含むものであれば適用することができる。
【００２７】（Ａ）を参照して高速電圧安定部用のオペ
アンプについて説明する。一対の差動入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のドレインがそれぞれＰ
ＭＯＳトランジスタＰＣＨ１，ＰＣＨ２を介して電源１
に接続されている。ＰＭＯＳトランジスタＰＣＨ１，Ｐ
ＣＨ２のゲート電極が相互に接続され、いずれか一方の
入力用ＮＭＯＳトランジスタ、例えばＮＣＨ３のドレイ
ンに接続されることにより、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２が負荷の役割を果たしている。入力用Ｎ
ＭＯＳトランジスタＮＣＨ３のゲート電極には基準電圧
部３１ａの電位が入力され、入力用ＮＭＯＳトランジス
タＮＣＨ４のゲート電極には帰還抵抗電位（分圧抵抗Ｒ
１，Ｒ２による電位）が入力される。入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のソースは相互に接続さ
れ、ＮＭＯＳトランジスタＮＣＨ７を介して断続回路３
５ａに接続されている。ＮＭＯＳトランジスタＮＣＨ７
のゲート電極は基準電圧部３１ａに接続されている。
アンプについて説明する。一対の差動入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のドレインがそれぞれＰ
ＭＯＳトランジスタＰＣＨ１，ＰＣＨ２を介して電源１
に接続されている。ＰＭＯＳトランジスタＰＣＨ１，Ｐ
ＣＨ２のゲート電極が相互に接続され、いずれか一方の
入力用ＮＭＯＳトランジスタ、例えばＮＣＨ３のドレイ
ンに接続されることにより、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２が負荷の役割を果たしている。入力用Ｎ
ＭＯＳトランジスタＮＣＨ３のゲート電極には基準電圧
部３１ａの電位が入力され、入力用ＮＭＯＳトランジス
タＮＣＨ４のゲート電極には帰還抵抗電位（分圧抵抗Ｒ
１，Ｒ２による電位）が入力される。入力用ＮＭＯＳト
ランジスタＮＣＨ３，ＮＣＨ４のソースは相互に接続さ
れ、ＮＭＯＳトランジスタＮＣＨ７を介して断続回路３
５ａに接続されている。ＮＭＯＳトランジスタＮＣＨ７
のゲート電極は基準電圧部３１ａに接続されている。
【００２８】バッファ回路を構成するＰＭＯＳトランジ
スタＰＣＨ８が設けられており、そのソースが電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ８のゲー
ト電極はＰＭＯＳトランジスタＰＣＨ２、ＮＭＯＳトラ
ンジスタＮＣＨ４間の接続点ＮＯＤＥ１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ８のドレインは、ＮＭ
ＯＳトランジスタＮＣＨ９を介して断続回路３５ａに接
続され、ＮＭＯＳトランジスタＮＣＨ９のゲート電極は
基準電圧部３１ａに接続されている。ＰＭＯＳトランジ
スタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９の接続点
ＮＯＤＥ２がこのオペアンプの出力端子となって切替え
手段３７ａに接続されている。
スタＰＣＨ８が設けられており、そのソースが電源１に
接続されている。ＰＭＯＳトランジスタＰＣＨ８のゲー
ト電極はＰＭＯＳトランジスタＰＣＨ２、ＮＭＯＳトラ
ンジスタＮＣＨ４間の接続点ＮＯＤＥ１に接続されてい
る。ＰＭＯＳトランジスタＰＣＨ８のドレインは、ＮＭ
ＯＳトランジスタＮＣＨ９を介して断続回路３５ａに接
続され、ＮＭＯＳトランジスタＮＣＨ９のゲート電極は
基準電圧部３１ａに接続されている。ＰＭＯＳトランジ
スタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９の接続点
ＮＯＤＥ２がこのオペアンプの出力端子となって切替え
手段３７ａに接続されている。
【００２９】この高速電圧安定部用のオペアンプの動作
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ１の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が増加し、接続点ＮＯＤＥ２での電
流量も増加する。ここで、ＮＭＯＳトランジスタＮＣＨ
９のゲート電圧は基準電圧部３１ａからの一定電位であ
り、ＮＭＯＳトランジスタＮＣＨ９のオン抵抗は一定な
ので、接続点ＮＯＤＥ２において電流量が増加すると電
圧が上昇する。すなわち、帰還抵抗入力の電圧が上がる
とオペアンプの出力も上がる。
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ１の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が増加し、接続点ＮＯＤＥ２での電
流量も増加する。ここで、ＮＭＯＳトランジスタＮＣＨ
９のゲート電圧は基準電圧部３１ａからの一定電位であ
り、ＮＭＯＳトランジスタＮＣＨ９のオン抵抗は一定な
ので、接続点ＮＯＤＥ２において電流量が増加すると電
圧が上昇する。すなわち、帰還抵抗入力の電圧が上がる
とオペアンプの出力も上がる。
【００３０】帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ１の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が減少し、接続点ＮＯＤＥ２での電
流量も減少する。ＮＭＯＳトランジスタＮＣＨ９のオン
抵抗は一定なので、接続点ＮＯＤＥ２において電流量が
減少すると電圧が下がる。すなわち、帰還抵抗入力の電
圧が下がるとオペアンプの出力も下がる。
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ１の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８のゲート電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ８を流れる電流量が減少し、接続点ＮＯＤＥ２での電
流量も減少する。ＮＭＯＳトランジスタＮＣＨ９のオン
抵抗は一定なので、接続点ＮＯＤＥ２において電流量が
減少すると電圧が下がる。すなわち、帰還抵抗入力の電
圧が下がるとオペアンプの出力も下がる。
【００３１】次に、（Ｂ）を参照して低速電圧安定部用
のオペアンプについて説明する。ＰＭＯＳトランジスタ
ＰＣＨ１，ＰＣＨ２及びＮＭＯＳトランジスタＮＣＨ
３，ＮＣＨ４，ＮＣＨ７は（Ａ）のものと同じサイズ
で、同様の構成で配置され接続されている。このオペア
ンプでは、ＰＭＯＳトランジスタＰＣＨ１とＰＣＨ２の
ゲート電極がＰＭＯＳトランジスタＰＣＨ２とＮＭＯＳ
トランジスタＮＣＨ４の接続点ＮＯＤＥ３に接続され、
ＰＭＯＳトランジスタＰＣＨ１、ＮＭＯＳトランジスタ
ＮＣＨ３間に設けられた接続点ＮＯＤＥ４が出力端子と
なって切替え手段３７ａに接続されている。このオペア
ンプでは（Ａ）におけるバッファ回路のＰＭＯＳトラン
ジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９は設け
られていない。
のオペアンプについて説明する。ＰＭＯＳトランジスタ
ＰＣＨ１，ＰＣＨ２及びＮＭＯＳトランジスタＮＣＨ
３，ＮＣＨ４，ＮＣＨ７は（Ａ）のものと同じサイズ
で、同様の構成で配置され接続されている。このオペア
ンプでは、ＰＭＯＳトランジスタＰＣＨ１とＰＣＨ２の
ゲート電極がＰＭＯＳトランジスタＰＣＨ２とＮＭＯＳ
トランジスタＮＣＨ４の接続点ＮＯＤＥ３に接続され、
ＰＭＯＳトランジスタＰＣＨ１、ＮＭＯＳトランジスタ
ＮＣＨ３間に設けられた接続点ＮＯＤＥ４が出力端子と
なって切替え手段３７ａに接続されている。このオペア
ンプでは（Ａ）におけるバッファ回路のＰＭＯＳトラン
ジスタＰＣＨ８とＮＭＯＳトランジスタＮＣＨ９は設け
られていない。
【００３２】この低速電圧安定部用のオペアンプの動作
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ３の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が下がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が増加し、接
続点ＮＯＤＥ４での電流量が増加する。ここで、ＮＭＯ
ＳトランジスタＮＣＨ３，ＮＣＨ７のゲート電圧は基準
電圧部３１ｂからの一定電位であり、ＮＭＯＳトランジ
スタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので、接続
点ＮＯＤＥ４において電流量が増加すると電圧が上昇す
る。すなわち、帰還抵抗入力の電圧が上がるとオペアン
プの出力も上がる。
を説明する。帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が上がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が増加し、接続点
ＮＯＤＥ３の電圧が下がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が下がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が増加し、接
続点ＮＯＤＥ４での電流量が増加する。ここで、ＮＭＯ
ＳトランジスタＮＣＨ３，ＮＣＨ７のゲート電圧は基準
電圧部３１ｂからの一定電位であり、ＮＭＯＳトランジ
スタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので、接続
点ＮＯＤＥ４において電流量が増加すると電圧が上昇す
る。すなわち、帰還抵抗入力の電圧が上がるとオペアン
プの出力も上がる。
【００３３】帰還抵抗入力の電圧、すなわちＮＭＯＳト
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ３の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が上がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が減少し、接
続点ＮＯＤＥ４での電流量が減少する。ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので接続
点ＮＯＤＥ４において電流量が減少すると電圧が下が
る。すなわち、帰還抵抗入力の電圧が下がるとオペアン
プの出力も下がる。
ランジスタＮＣＨ４のゲート電圧が下がると、ＮＭＯＳ
トランジスタＮＣＨ４を流れる電流量が減少し、接続点
ＮＯＤＥ３の電圧が上がり、ＰＭＯＳトランジスタＰＣ
Ｈ１，ＰＣＨ２のゲート電圧が上がり、ＰＭＯＳトラン
ジスタＰＣＨ１，ＰＣＨ２を流れる電流量が減少し、接
続点ＮＯＤＥ４での電流量が減少する。ＮＭＯＳトラン
ジスタＮＣＨ３，ＮＣＨ７のオン抵抗は一定なので接続
点ＮＯＤＥ４において電流量が減少すると電圧が下が
る。すなわち、帰還抵抗入力の電圧が下がるとオペアン
プの出力も下がる。
【００３４】（Ａ）に示す高速電圧安定部用のオペアン
プと（Ｂ）に示す低速電圧安定部用のオペアンプを比較
すると、高速電圧安定部用のオペアンプにはバッファ回
路としてのＰＭＯＳトランジスタＰＣＨ８が備えられて
おり、帰還抵抗入力の変動に追従するＮＯＤＥ１におけ
る電位の変動をＰＭＯＳトランジスタＰＣＨ８により増
幅してオペアンプ出力としている。これにより、高速電
圧安定部用のオペアンプは低速電圧安定部用のオペアン
プに比べてＰＳＲＲ及び負荷過渡特性を向上させてい
る。ただし、高速電圧安定部用のオペアンプの消費電流
はＰＭＯＳトランジスタＰＣＨ８で消費される電流の分
だけ、低速電圧安定部用のオペアンプに比べて大きくな
る。
プと（Ｂ）に示す低速電圧安定部用のオペアンプを比較
すると、高速電圧安定部用のオペアンプにはバッファ回
路としてのＰＭＯＳトランジスタＰＣＨ８が備えられて
おり、帰還抵抗入力の変動に追従するＮＯＤＥ１におけ
る電位の変動をＰＭＯＳトランジスタＰＣＨ８により増
幅してオペアンプ出力としている。これにより、高速電
圧安定部用のオペアンプは低速電圧安定部用のオペアン
プに比べてＰＳＲＲ及び負荷過渡特性を向上させてい
る。ただし、高速電圧安定部用のオペアンプの消費電流
はＰＭＯＳトランジスタＰＣＨ８で消費される電流の分
だけ、低速電圧安定部用のオペアンプに比べて大きくな
る。
【００３５】ＶＲの消費電流は主としてオペアンプでの
電流が占める。このため、この電流をシステムの状態に
より切り替えても同様の効果が得られる。
電流が占める。このため、この電流をシステムの状態に
より切り替えても同様の効果が得られる。
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【発明の効果】本発明にかかる定電圧電源は、消費電流
は大きいがリップル除去率や負荷過渡応答性の優れた第
１の定電圧回路と、リップル除去率や負荷過渡応答性は
劣るが消費電流が少ない第２の定電圧回路とを備え、出
力トランジスタを共通にし、負荷が動作状態のときは第
１の定電圧回路のオペアンプが出力トランジスタに接続
され、負荷が待機状態のときは第２の定電圧回路のオペ
アンプが出力トランジスタに接続されるようにしたの
で、消費電流を抑制することができる。さらに、出力ト
ランジスタは第１の定電圧回路と第２の定電圧回路とで
共通なので、１チップにする場合のチップ面積の増大を
抑制することができる。さらに、切替え手段は出力トラ
ンジスタのゲート電極に印加する電圧の接続及び切断の
切替えを制御するものなので小さな面積で実現すること
ができ、１チップにする場合にチップ面積が増大する程
度を抑制することができる。
は大きいがリップル除去率や負荷過渡応答性の優れた第
１の定電圧回路と、リップル除去率や負荷過渡応答性は
劣るが消費電流が少ない第２の定電圧回路とを備え、出
力トランジスタを共通にし、負荷が動作状態のときは第
１の定電圧回路のオペアンプが出力トランジスタに接続
され、負荷が待機状態のときは第２の定電圧回路のオペ
アンプが出力トランジスタに接続されるようにしたの
で、消費電流を抑制することができる。さらに、出力ト
ランジスタは第１の定電圧回路と第２の定電圧回路とで
共通なので、１チップにする場合のチップ面積の増大を
抑制することができる。さらに、切替え手段は出力トラ
ンジスタのゲート電極に印加する電圧の接続及び切断の
切替えを制御するものなので小さな面積で実現すること
ができ、１チップにする場合にチップ面積が増大する程
度を抑制することができる。
【００４１】さらに、第１のオペアンプと第２のオペア
ンプは同じ回路構成をなし、第１のオペアンプは第２の
オペアンプよりも電流供給能力の大きいトランジスタを
使用するようにすると、第１のオペアンプ及び第２のオ
ペアンプ、ひいては定電圧電源の構成が簡単になる。さ
らに、第１のオペアンプは第２のオペアンプに比べて出
力段に電流供給能力の大きいバッファトランジスタを備
えているようにすると、第１のオペアンプと第２のオペ
アンプはバッファトランジスタを除いた部分を同一とす
ることができるので、製造が容易になる。
ンプは同じ回路構成をなし、第１のオペアンプは第２の
オペアンプよりも電流供給能力の大きいトランジスタを
使用するようにすると、第１のオペアンプ及び第２のオ
ペアンプ、ひいては定電圧電源の構成が簡単になる。さ
らに、第１のオペアンプは第２のオペアンプに比べて出
力段に電流供給能力の大きいバッファトランジスタを備
えているようにすると、第１のオペアンプと第２のオペ
アンプはバッファトランジスタを除いた部分を同一とす
ることができるので、製造が容易になる。
【００４２】さらに、負荷の状態が切り替わる際、両方
の定電圧回路のオペアンプがともに出力トランジスタに
接続されている期間が存在するように制御すると、定電
圧回路切替え時において、ノイズを抑制することができ
る。さらに、第１の定電圧回路及び第２の定電圧回路に
それぞれ貫通電流を断続する断続回路を設け、負荷が動
作状態のときは第１の定電圧回路の断続回路がオン、第
２の定電圧回路の断続回路がオフとなり、負荷が待機状
態のときは第１の定電圧回路の断続回路がオフ、第２の
定電圧回路の断続回路がオンとなるように断続回路も制
御するようにすると、第１又は第２の定電圧回路の非選
択時における消費電流をさらに抑制することができる。
の定電圧回路のオペアンプがともに出力トランジスタに
接続されている期間が存在するように制御すると、定電
圧回路切替え時において、ノイズを抑制することができ
る。さらに、第１の定電圧回路及び第２の定電圧回路に
それぞれ貫通電流を断続する断続回路を設け、負荷が動
作状態のときは第１の定電圧回路の断続回路がオン、第
２の定電圧回路の断続回路がオフとなり、負荷が待機状
態のときは第１の定電圧回路の断続回路がオフ、第２の
定電圧回路の断続回路がオンとなるように断続回路も制
御するようにすると、第１又は第２の定電圧回路の非選
択時における消費電流をさらに抑制することができる。
【００４３】
【図１】 高速ＶＲと低速ＶＲとを備えた予想される定
電圧電源を示す回路図である。
電圧電源を示す回路図である。
【図２】 第１の局面の一実施例を示す回路図である。
【図３】 同実施例の高速電圧安定部及び低速電圧安定
部の動作シーケンスを示す波形図である。
部の動作シーケンスを示す波形図である。
【図４】 同実施例の高速電圧安定部及び低速電圧安定
部のオペアンプの構成例を示す回路図であり、（Ａ）は
高速電圧安定用のオペアンプ、（Ｂ）は低速電圧安定用
のオペアンプを示す。
部のオペアンプの構成例を示す回路図であり、（Ａ）は
高速電圧安定用のオペアンプ、（Ｂ）は低速電圧安定用
のオペアンプを示す。
１ 電源
３ 負荷２１
定電圧回路（ＶＲ）２３
入力端子２５
出力トランジスタ２７
出力端子
２９ａ 高速電圧安定部
２９ｂ 低速電圧安定部３１ａ，３１ｂ
基準電圧部３３ａ，３３ｂ
オペアンプ
３５ａ，３５ｂ 断絶回路
３７ａ，３７ｂ 切替え手段３９
切替え論理回路
Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗
ＰＣＨ１，ＰＣＨ２ ＰＭＯＳトランジスタ
ＮＣＨ３，ＮＣＨ４ 差動入力用ＮＭＯＳトランジ
スタ
スタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−295211（ＪＰ，Ａ)
特開 平７−141065（ＪＰ，Ａ)
特開 平４−347535（ＪＰ，Ａ)
特開 平６−168038（ＪＰ，Ａ)
特開 平３−214212（ＪＰ，Ａ)
特開 平２−70264（ＪＰ，Ａ)
特開 平10−312683（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/445,1/56
G05F 1/613,1/618
H02J 1/00 - 1/16
Claims (6)
- 【請求項１】 動作状態と待機状態との切替えを有する
負荷に電源を供給する定電圧電源において、 第１のオペアンプの一方の入力端子に基準電圧を印加
し、他方の入力端子には出力電圧を分圧した電圧を印加
し、その第１のオペアンプの出力により出力トランジス
タを制御する第１の定電圧回路と、 第２のオペアンプの一方の入力端子に基準電圧を印加
し、他方の入力端子には出力電圧を分圧した電圧を印加
し、その第２のオペアンプの出力により前記出力トラン
ジスタを制御する第２の定電圧回路とを備え、 前記第２の定電圧回路は前記第１の定電圧回路に比べて
過渡応答性は劣るが消費電流が小さくなるように構成さ
れ、 前記負荷が動作状態のときは前記第１の定電圧回路のオ
ペアンプが前記出力トランジスタに接続され、前記負荷
が待機状態のときは前記第２の定電圧回路のオペアンプ
が前記出力トランジスタに接続されるように切り替え、 ひとつの出力トランジスタを負荷の状態に応じて送出さ
れるモード切替信号によって過渡応答性と消費電流の異
なる２種類のオペアンプを切り換えて制御することを特
徴とする定電圧電源。 - 【請求項２】 第１のオペアンプと第２のオペアンプは
同じ回路構成をなし、第１のオペアンプは第２のオペア
ンプよりも電流供給能力の大きいトランジスタを使用し
ている請求項１に記載の定電圧電源。 - 【請求項３】 第１のオペアンプは第２のオペアンプに
比べて出力段に電流供給能力の大きいバッファトランジ
スタを備えている請求項１に記載の定電圧電源。 - 【請求項４】 前記オペアンプと出力トランジスタとの
接続の切替えは、前記負荷の状態が切り替わるとき、両
方の定電圧回路のオペアンプがともに前記出力トランジ
スタに接続されている期間が存在するように、制御され
る請求項１から３のいずれかに記載の定電圧電源。 - 【請求項５】 第１の定電圧回路及び第２の定電圧回路
にはそれぞれ貫通電流を断続する断続回路が設けられて
おり、 前記負荷が動作状態のときは第１の定電圧回路の断続回
路がオン、第２の定電圧回路の断続回路がオフとなり、
前記負荷が待機状態のときは第１の定電圧回路の断続回
路がオフ、第２の定電圧回路の断続回路がオンとなるよ
うに前記断続回路も制御される請求項１から３のいずれ
かに記載の定電圧電源。 - 【請求項６】 前記負荷の状態が切り替わるとき、両方
の定電圧回路のオペアンプがともに前記出力トランジス
タに接続されており、かつ両方の定電圧回路の断続回路
がともにオンとなっている期間が存在するように、切替
えが制御される請求項５に記載の定電圧電源。
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP22451199 | 1999-08-06 | ||
| JP11-224511 | 1999-08-06 | ||
| JP2000221725A JP3394509B2 (ja) | 1999-08-06 | 2000-07-24 | 定電圧電源 |
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ID=26526105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221725A Expired - Fee Related JP3394509B2 (ja) | 1999-08-06 | 2000-07-24 | 定電圧電源 |
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