JP4523473B2 - 定電圧回路 - Google Patents

Description

本発明は、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くする負荷応答性を改善した定電圧回路に関し、特に、出力電圧が低下した場合の負荷応答性を改善すると共に出力電圧のオーバーシュートや発振を起きにくくした定電圧回路に関する。

従来、負荷電流の急増による出力電圧の低下を急速に補う方法として、出力電圧変動の交流成分だけをカップリングコンデンサを介して検出し、出力トランジスタとは別に設けた補助トランジスタによって、電源電圧から負荷に電流を供給することで、出力電圧の低下を補償していた（例えば、特許文献１及び特許文献２参照。）。
また、このような方法を用いた定電圧回路として図４で示すような回路があった（例えば、特許文献３参照。）。
図４の定電圧回路１００は、負荷電流が急激に増えた場合は、応答速度の速い第２誤差増幅器ＡＭＰｂによって出力電圧制御トランジスタＭ１を制御することで、出力電圧が低下した場合の負荷応答性能を改善したものである。このため、補助トランジスタが不要になっている。

以下、図４の定電圧回路１００について簡単に説明する。
定電圧回路１００は、所定の基準電圧Ｖｒを生成して出力する第１基準電圧発生回路２と、所定の基準電圧Ｖｂ１を生成して出力する第２基準電圧発生回路３と、所定のバイアス電圧Ｖｂ２を生成して出力する第３基準電圧発生回路４とを備えている。更に、定電圧回路１００は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒになるように出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路部１０５とを備えている。

誤差増幅回路部１０５は、第１誤差増幅器ＡＭＰａ及び第２誤差増幅器ＡＭＰｂで構成されており、第１誤差増幅器ＡＭＰａは、基準電圧Ｖｒが非反転入力端に入力されると共に分圧電圧ＶＦＢが反転入力端に入力され、第２誤差増幅器ＡＭＰｂは、基準電圧Ｖｂ１が非反転入力端に入力されると共に出力電圧Ｖｏｕｔが反転入力端に入力されている。第１誤差増幅器ＡＭＰａ及び第２誤差増幅器ＡＭＰｂの各出力信号によって出力電圧制御トランジスタＭ１の動作制御が行われる。
第１誤差増幅器ＡＭＰａは、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源をなすＮＭＯＳトランジスタＭ２のドレイン電流ができるだけ小さくなるように設計されている。一方、第２誤差増幅器ＡＭＰｂは、入力端であるＰＭＯＳトランジスタＭ１１のゲートが、カップリングコンデンサをなすコンデンサＣ３を介して出力端子ＯＵＴに接続されていることから、出力電圧Ｖｏｕｔの交流成分のみを増幅することができる。

第１誤差増幅器ＡＭＰａは、一般の定電圧回路に用いられているものと特に変わりがないのでその説明を省略する。
第２誤差増幅器ＡＭＰｂは、ＰＭＯＳトランジスタＭ９〜Ｍ１１及びＮＭＯＳトランジスタＭ１２，Ｍ１３で構成された差動増幅回路と、ＮＭＯＳトランジスタＭ１４とを使用した２段アンプで構成されている。出力電圧Ｖｏｕｔが安定している状態では、ＰＭＯＳトランジスタＭ１１がオフになるように、差動対をなすＰＭＯＳトランジスタＭ１０，Ｍ１１のいずれか一方にオフセット電圧を持たせている。このため、ＰＭＯＳトランジスタＭ１１のドレイン電圧は０Ｖとなっているので、ＮＭＯＳトランジスタＭ１４はオフし、出力電圧制御トランジスタＭ１の制御には影響しない。

一方、出力電圧Ｖｏｕｔが負荷の急変等が原因で急に低下すると、カップリングコンデンサＣ３を介してＰＭＯＳトランジスタＭ１１のゲート電圧が低下する。ＰＭＯＳトランジスタＭ１０のゲート電圧は、抵抗Ｒ４の影響でＰＭＯＳトランジスタＭ１１のゲートよりも電圧低下が遅れる。この結果、ＰＭＯＳトランジスタＭ１１はオンし、ＰＭＯＳトランジスタＭ１１のドレイン電圧が上昇する。該ドレイン電圧がＮＭＯＳトランジスタＭ１４のゲート電圧のしきい値を超えると、ＮＭＯＳトランジスタＭ１４はオンし、出力電圧制御トランジスタＭ１のゲート電圧を低下させる。このため、出力電圧制御トランジスタＭ１のドレイン電流が増加して出力電圧Ｖｏｕｔを上昇させ、所定の電圧に復帰させる。

第２誤差増幅器ＡＭＰｂの応答速度が、第１誤差増幅器ＡＭＰａよりも速くなるようにしていることから、第１誤差増幅器ＡＭＰａが機能して出力電圧Ｖｏｕｔの低下を補償するよりも速く出力電圧Ｖｏｕｔを所定の電圧に戻すことができる。
逆に、出力電圧Ｖｏｕｔが上昇した場合は、カップリングコンデンサＣ３を介してＰＭＯＳトランジスタＭ１１のゲート電圧を上昇させるが、ＰＭＯＳトランジスタＭ１１はオフしたままであることから、ＮＭＯＳトランジスタＭ１４もオフした状態を維持するため、出力電圧制御トランジスタＭ１の制御には影響しない。
特開２０００−４７７４０号公報 特開２０００−２４２３４４号公報 特開２００４−１３９９４８号公報

しかし、図４の回路では、出力電圧Ｖｏｕｔの変化分の検出感度を上げるために、カップリングコンデンサＣ３の容量を大きくすると、電源の立ち上げ時や、負荷電流の変化量が大きくなって出力電圧Ｖｏｕｔが大きく低下したときは、出力電圧制御トランジスタＭ１のゲート電圧を過剰に低下させてしまう。このため、図５に示すように大きなオーバーシュートが発生し、しかも、オーバーシュートした電圧を定格出力電圧に戻そうとするときに、再び第２誤差増幅器ＡＭＰｂが作動して出力電圧Ｖｏｕｔを上昇させるため、図５に示すような継続的な発振を起こしてしまう。
一方、カップリングコンデンサＣ３の容量を小さくすると、出力電圧Ｖｏｕｔのオーバーシュートはなくなるが、出力電圧Ｖｏｕｔの電圧変化を検出する感度が低下して出力電圧Ｖｏｕｔの小さい低下に対して補正することができなくなっていた。

本発明は、上記のような問題を解決するためになされたものであり、電源の立ち上げ時や、負荷電流が大きく変化した場合にもオーバーシュートを発生させることのない定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、制御電極に入力された制御信号に応じた電流を入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の第１基準電圧及び第２基準電圧をそれぞれ生成して出力する基準電圧発生回路部と、
前記出力端子から出力された電圧の検出を行い、該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
該比例電圧が前記第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路部と、
を備えた、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路において、
前記誤差増幅回路部は、
前記比例電圧が前記第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う第１誤差増幅器と、
前記出力端子からの出力電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力端子から出力された電圧の変動に対して前記第１誤差増幅器よりも応答速度が速い第２誤差増幅器と、
で構成され、
前記第２誤差増幅器は、
制御電極に入力された制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
一方の入力端に前記第２基準電圧が入力され、他方の入力端の電圧が該第２基準電圧になるように、前記制御トランジスタの動作制御を行う差動増幅回路と、
該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
前記差動増幅回路の各入力端との間に接続された固定抵抗と、
前記出力電圧制御トランジスタから出力された電流に比例した電流を生成して出力する比例電流生成回路と、
該比例電流生成回路からの出力電流に比例した電流を生成して出力するカレントミラー回路と、
を備え、
前記カレントミラー回路は、前記比例電流生成回路からの出力電流に応じて出力側トランジスタのインピーダンスを変えることにより前記制御トランジスタにおける制御電極の電圧を制御して該制御トランジスタの動作制御を行い、前記第２誤差増幅器の利得を制御するものである。

具体的には、前記カレントミラー回路は、比例電流生成回路からの出力電流が増加すると、前記第２誤差増幅器の利得が低下するように前記制御トランジスタの動作制御を行うようにした。

前記カレントミラー回路は、
前記比例電流生成回路からの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに直列に接続された第１抵抗と、
前記制御トランジスタにおける制御電極の電圧を制御する出力側トランジスタとを備えるようにした。

また、前記カレントミラー回路は、
前記比例電流生成回路からの出力電流が入力される入力側トランジスタと、
前記制御トランジスタにおける制御電極の電圧を制御する出力側トランジスタと、
を備え、
前記出力側トランジスタは、前記入力側トランジスタよりもトランジスタサイズが大きくなるようにしてもよい。

また、前記入力側トランジスタ及び出力側トランジスタは、ＭＯＳトランジスタであるようにした。

一方、前記第１誤差増幅器は、
前記出力電圧検出回路部からの比例電圧が前記第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路と、
前記出力電圧制御トランジスタから出力される電流に応じて該誤差増幅回路のバイアス電流を調整するバイアス電流調整回路と、
を備えるようにした。

この場合、前記バイアス電流調整回路は、前記出力電圧制御トランジスタから出力される電流の増加に応じて、前記出力端子の電圧変化に対する前記誤差増幅回路の応答速度を速くするようにした。

本発明の定電圧回路によれば、出力電圧制御トランジスタから出力される電流の増加に応じて、第２誤差増幅器の利得を制御する、すなわち低下させるようにしたことから、電源の立ち上がり時や、負荷電流が大きく増加して出力電圧が大きく低下した場合に発生していたオーバーシュートと出力電圧の継続的な振動の発生を抑えることができる。
また、カップリングコンデンサをなす前記コンデンサの容量も大きくすることができ、出力電圧の電圧変動の検出感度を上げることができる。

また、前記出力電圧制御トランジスタから出力される電流に応じて、第１誤差増幅器のバイアス電流を調整するようにして、前記出力端子の電圧変化に対する前記第１誤差増幅器の応答速度を変えるようにしたことから、前記出力電圧制御トランジスタから出力される電流の増加に応じて、前記出力端子の電圧変化に対する第１誤差増幅器の応答速度を速くすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の構成例を示した図である。
図１において、定電圧回路１は、入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧との間には負荷１０とコンデンサＣ２が並列に接続されている。

定電圧回路１は、所定の基準電圧Ｖｒを生成して出力する第１基準電圧発生回路２と、所定の基準電圧Ｖｂ１を生成して出力する第２基準電圧発生回路３と、所定のバイアス電圧Ｖｂ２を生成して出力する第３基準電圧発生回路４とを備えている。更に、定電圧回路１は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒになるように出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路部５とを備えている。なお、第１基準電圧発生回路２及び第２基準電圧発生回路３は基準電圧発生回路部を、抵抗Ｒ１及びＲ２は出力電圧検出回路部をそれぞれなす。

誤差増幅回路部５は、第１誤差増幅器ＡＭＰ１及び第２誤差増幅器ＡＭＰ２で構成されており、第１誤差増幅器ＡＭＰ１は、基準電圧Ｖｒが非反転入力端に入力されると共に分圧電圧ＶＦＢが反転入力端に入力され、第２誤差増幅器ＡＭＰ２は、基準電圧Ｖｂ１が非反転入力端に入力されると共に出力電圧Ｖｏｕｔが反転入力端に入力されている。第１誤差増幅器ＡＭＰ１及び第２誤差増幅器ＡＭＰ２の各出力信号によって出力電圧制御トランジスタＭ１の動作制御が行われる。

入力端子ＩＮと出力端子ＯＵＴとの間に出力電圧制御トランジスタＭ１が接続され、第１誤差増幅器ＡＭＰ１及び第２誤差増幅器ＡＭＰ２の各出力端は、出力電圧制御トランジスタＭ１のゲートにそれぞれ接続されている。また、出力端子ＯＵＴと接地電圧との間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。
第１誤差増幅器ＡＭＰ１は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８、ＰＭＯＳトランジスタＭ５〜Ｍ７、コンデンサＣ１及び抵抗Ｒ３で構成されている。また、第２誤差増幅器ＡＭＰ２は、ＰＭＯＳトランジスタＭ９〜Ｍ１１，Ｍ１５、ＮＭＯＳトランジスタＭ１２〜Ｍ１４，Ｍ１６，Ｍ１７、コンデンサＣ３及び抵抗Ｒ４，Ｒ５で構成されている。

なお、第１誤差増幅器ＡＭＰ１において、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８、ＰＭＯＳトランジスタＭ５〜Ｍ７、抵抗Ｒ３及びコンデンサＣ１は誤差増幅回路をなす。また、第２誤差増幅器ＡＭＰ２において、ＰＭＯＳトランジスタＭ９〜Ｍ１１及びＮＭＯＳトランジスタＭ１２，Ｍ１３は差動増幅回路をなし、ＮＭＯＳトランジスタＭ１４は制御トランジスタを、抵抗Ｒ４は固定抵抗をそれぞれなし、ＰＭＯＳトランジスタＭ１５は比例電流生成回路を、カップリングコンデンサＣ３はコンデンサをそれぞれなす。

第１誤差増幅器ＡＭＰ１において、ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなし、ＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ５及びＭ６において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。また、ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ３のドレインに、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２が接続されている。第１基準電圧発生回路２は、入力電圧Ｖｉｎを電源にして作動し、ＮＭＯＳトランジスタＭ２及びＭ３の各ゲートには基準電圧Ｖｒがそれぞれ入力され、ＮＭＯＳトランジスタＭ２は定電流源をなす。ＮＭＯＳトランジスタＭ４のゲートには、分圧電圧ＶＦＢが入力されている。

また、入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続され、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部は、第１誤差増幅器ＡＭＰ１の出力端をなし、出力電圧制御トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部に接続され、ＮＭＯＳトランジスタＭ８のゲートには基準電圧Ｖｒが入力され、ＮＭＯＳトランジスタＭ８は定電流源をなす。また、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部と、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部との間には周波数補償用のコンデンサＣ１と抵抗Ｒ３が直列に接続されている。

次に、第２誤差増幅器ＡＭＰ２において、ＰＭＯＳトランジスタＭ１０及びＭ１１は差動対をなし、ＮＭＯＳトランジスタＭ１２及びＭ１３はカレントミラー回路を形成して該差動対の負荷をなしている。ＮＭＯＳトランジスタＭ１２及びＭ１３において、各ソースは接地電圧にそれぞれ接続され、各ゲートは接続され該接続部はＮＭＯＳトランジスタＭ１２のドレインに接続されている。また、ＮＭＯＳトランジスタＭ１２のドレインはＰＭＯＳトランジスタＭ１０のドレインに、ＮＭＯＳトランジスタＭ１３のドレインはＰＭＯＳトランジスタＭ１１のドレインにそれぞれ接続されている。ＰＭＯＳトランジスタＭ１０及びＭ１１の各ソースは接続され、該接続部と入力端子ＩＮとの間にＰＭＯＳトランジスタＭ９が接続されている。

第２基準電圧発生回路３及び第３基準電圧発生回路４は、入力電圧Ｖｉｎを電源にしてそれぞれ作動し、ＰＭＯＳトランジスタＭ９のゲートにはバイアス電圧Ｖｂ２が、ＰＭＯＳトランジスタＭ１０のゲートには基準電圧Ｖｂ１がそれぞれ入力されている。ＰＭＯＳトランジスタＭ９は定電流源をなす。ＰＭＯＳトランジスタＭ１１のゲートと出力端子ＯＵＴとの間には、コンデンサＣ３が接続され、更にＰＭＯＳトランジスタＭ１１のゲートとコンデンサＣ３との接続部には、抵抗Ｒ４を介して基準電圧Ｖｂ１が入力されている。また、出力電圧制御トランジスタＭ１のゲートと接地電圧との間にはＮＭＯＳトランジスタＭ１４が接続され、ＮＭＯＳトランジスタＭ１４のゲートは、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１３との接続部に接続されており、ＮＭＯＳトランジスタＭ１４のドレインは第２誤差増幅器ＡＭＰ２の出力端をなす。

また、ＮＭＯＳトランジスタＭ１４のゲートと接地電圧との間には、ＮＭＯＳトランジスタＭ１６が接続されており、入力電圧Ｖｉｎと接地電圧との間には、ＰＭＯＳトランジスタＭ１５、ＮＭＯＳトランジスタＭ１７及び抵抗Ｒ５が直列に接続されている。ＮＭＯＳトランジスタＭ１６，Ｍ１７及び抵抗Ｒ５はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ１６及びＭ１７の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１７のドレインに接続されている。また、ＰＭＯＳトランジスタＭ１５のゲートは出力電圧制御トランジスタＭ１のゲートに接続されている。

このような構成において、第１誤差増幅器ＡＭＰ１は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源をなすＮＭＯＳトランジスタＭ２のドレイン電流ができるだけ小さくなるように設計されている。一方、第２誤差増幅器ＡＭＰ２は、入力端であるＰＭＯＳトランジスタＭ１１のゲートが、カップリングコンデンサをなすコンデンサＣ３を介して出力端子ＯＵＴに接続されていることから、出力電圧Ｖｏｕｔの交流成分のみを増幅することができる。

また、第２誤差増幅器ＡＭＰ２は、高速動作を行うことができるように、定電流源をなすＰＭＯＳトランジスタＭ９のドレイン電流ができるだけ大きくなるように設計されている。このため、第２誤差増幅器ＡＭＰ２は、出力電圧Ｖｏｕｔの急峻な変化、特に出力電流ｉｏが急増して出力電圧Ｖｏｕｔが急速に低下すると、一定期間だけ出力電圧制御トランジスタＭ１の動作制御を行う。この際、第２誤差増幅器ＡＭＰ２は、出力電圧Ｖｏｕｔの急速な低下に対して高速に応答して出力電圧制御トランジスタＭ１の動作制御を行い出力電圧Ｖｏｕｔを増加させる。

ここで、負荷１０に流れる電流が急増して出力電圧Ｖｏｕｔが所定の速度以上で急速に低下した場合の動作について、もう少し詳細に説明する。
出力電圧Ｖｏｕｔが急速に低下すると、第１誤差増幅器ＡＭＰ１は、出力電圧Ｖｏｕｔの急速な変化に対する応答速度が遅いことから、出力電圧制御トランジスタＭ１に対して出力電流を増加させる動作を行うまでに時間がかかる。これに対して、第２誤差増幅器ＡＭＰ２は、出力電圧Ｖｏｕｔの急速な変化に対して高速に応答することができることから、出力電圧Ｖｏｕｔが急速に低下すると、まず第２誤差増幅器ＡＭＰ２のみが応答して、出力電圧制御トランジスタＭ１に対して出力電流を増加させるように動作制御を行う。

第２誤差増幅器ＡＭＰ２において、出力電圧Ｖｏｕｔが急速に低下すると、コンデンサＣ３を介してＰＭＯＳトランジスタＭ１１のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１１のドレイン電流が増加してＮＭＯＳトランジスタＭ１４のゲート電圧が上昇する。このため、ＮＭＯＳトランジスタＭ１４のドレイン電流が増加して、出力電圧制御トランジスタＭ１のゲート電圧が低下して出力電圧制御トランジスタＭ１のドレイン電流が増加する。このことから、出力電流ｉｏが増加して出力電圧Ｖｏｕｔの低下が抑制される。

また、ＰＭＯＳトランジスタＭ１１のゲート電圧は、抵抗Ｒ４とコンデンサＣ３の時定数によって、出力電圧Ｖｏｕｔが急速に低下してから一定期間後に基準電圧Ｖｂ１と同電圧になる。抵抗Ｒ４とコンデンサＣ３による時定数を大きくするほど出力電圧Ｖｏｕｔの変動に対する第２誤差増幅器ＡＭＰ２の応答性がよくなり、該時定数を小さくするほど出力電圧Ｖｏｕｔの変動に対する第２誤差増幅器ＡＭＰ２の応答性は悪くなる。このため、レイアウト面積等の他の要因を考慮して、例えば抵抗Ｒ４の抵抗値を２ＭΩ、コンデンサＣ３の容量を５ｐＦ程度にそれぞれ設定してもよい。

ここで、ＰＭＯＳトランジスタＭ１０及びＭ１１の少なくとも一方にオフセットが設けられており、ゲートに同じ電圧が入力された場合、ＰＭＯＳトランジスタＭ１０は大きな電流を出力するのに対して、ＰＭＯＳトランジスタＭ１１はごく小さな電流しか出力しない。例えば、ＰＭＯＳトランジスタＭ１０のトランジスタサイズをＷ（ゲート幅）／Ｌ（ゲート長）＝４０μｍ／２μｍに、ＰＭＯＳトランジスタＭ１１のトランジスタサイズをＷ／Ｌ＝３２μｍ／２μｍにそれぞれなるように形成する。すなわち、ＰＭＯＳトランジスタＭ１０とＰＭＯＳトランジスタＭ１１のトランジスタサイズ比が１０：８程度になるようにＰＭＯＳトランジスタＭ１０及びＭ１１を形成するようにすればよい。
このようなことから、出力電圧Ｖｏｕｔの急速な低下がないときは、ＮＭＯＳトランジスタＭ１４による出力電圧制御トランジスタＭ１の動作制御は行われず、第２誤差増幅器ＡＭＰ２は、通常時において、第１誤差増幅器ＡＭＰ１による出力電圧制御トランジスタＭ１の動作制御に影響を及ぼすことはない。

一方、出力電圧Ｖｏｕｔが何らかの原因で急に低下すると、ＮＭＯＳトランジスタＭ１４がオンし、出力電圧制御トランジスタＭ１のゲート電圧を低下させる。しかし、従来は、出力電圧Ｖｏｕｔの変化分の検出感度を上げるため、カップリングコンデンサＣ３の容量を大きくすると、図５に示すように大きなオーバーシュートが発生し、しかも、オーバーシュートした電圧を定格電圧に戻そうとするときに、再び第２誤差増幅器ＡＭＰ２が作動して出力電圧Ｖｏｕｔを上昇させるため、継続的な発振波形となってしまう。これは、第２誤差増幅器ＡＭＰ２の利得が大きすぎるため、出力電圧制御トランジスタＭ１のゲート電圧を過剰に低下させてしまうためである。

図１では、ソース及びゲートがそれぞれ出力電圧制御トランジスタＭ１と共通接続されたＰＭＯＳトランジスタＭ１５を設けている。しかし、ＰＭＯＳトランジスタＭ１５の素子サイズは、出力電圧制御トランジスタＭ１よりも遥かに小さいことから、ＰＭＯＳトランジスタＭ１５のドレイン電流は、出力電圧制御トランジスタＭ１のドレイン電流に比例しているが、出力電圧制御トランジスタＭ１のドレイン電流よりも遥かに小さい電流である。
出力電圧Ｖｏｕｔが何らかの原因で急に低下すると、直ちにＮＭＯＳトランジスタＭ１４がオンして、出力電圧制御トランジスタＭ１のゲート電圧を低下させ、出力電圧制御トランジスタＭ１のドレイン電流を増加させる。

このとき、ＰＭＯＳトランジスタＭ１５のドレイン電流も同じ比率で増加する。ＰＭＯＳトランジスタＭ１５のドレイン電流は、ＮＭＯＳトランジスタＭ１６，Ｍ１７及び抵抗Ｒ５で構成されたカレントミラー回路に入力される。ＰＭＯＳトランジスタＭ１５のドレイン電流はＮＭＯＳトランジスタＭ１７のドレイン電流になることから、抵抗Ｒ５にも同じ電流が流れて電圧降下が発生する。
ＮＭＯＳトランジスタＭ１６のゲート電圧は、ＮＭＯＳトランジスタＭ１７のゲート・ソース間電圧に抵抗Ｒ５の電圧降下分を加えた電圧となる。このことから、ＮＭＯＳトランジスタＭ１６及びＭ１７が同じ特性であれば、ＮＭＯＳトランジスタＭ１６のドレイン電流はＮＭＯＳトランジスタＭ１７のドレイン電流よりも大きくなる。ＮＭＯＳトランジスタＭ１６及びＭ１７の各ドレイン電流の比率は抵抗Ｒ５で設定することができる。

ＮＭＯＳトランジスタＭ１６がオンして電流が流れＮＭＯＳトランジスタＭ１６のインピーダンスが低下すると、ＮＭＯＳトランジスタＭ１４のゲート電圧が低下し、ＮＭＯＳトランジスタＭ１４のドレイン電圧の低下を抑制し、すなわち、第２誤差増幅器ＡＭＰ２の利得を低下させる。その結果、出力電圧Ｖｏｕｔのオーバーシュートは抑制され、例えば図２の実線で示すように、定電圧回路１の定格出力電圧が１.２Ｖである場合、約５０ｍＶの変動に抑えることができ、安定した出力電圧Ｖｏｕｔが得られるようになる。なお、図２において、実線で示した特性が図１の定電圧回路１の場合を示しており、破線で示した特性は従来の場合を示している。

ここで、ＮＭＯＳトランジスタＭ１６は温度特性及びしきい値電圧がそれぞればらつき、抵抗Ｒ５は抵抗値のばらつき及び温度特性をそれぞれ有している。しかし、ＮＭＯＳトランジスタＭ１７によって、少なくともＮＭＯＳトランジスタＭ１６の温度特性及びしきい値電圧の各ばらつきをキャンセルさせることができる。また、ＮＭＯＳトランジスタＭ１７によって、ＰＭＯＳトランジスタＭ１５のドレイン電流の電圧への変換が非線形になる。すなわち、ＰＭＯＳトランジスタＭ１５のドレイン電流が小さい場合、該電圧変換率が大きくなり、ＰＭＯＳトランジスタＭ１５のドレイン電流が大きくなると、該電圧変換率は小さくなる。したがって、定電圧回路１が作動している状態では、ＰＭＯＳトランジスタＭ１５からある程度の電流が出力されるため、前記電圧変換率は小さくなる。

その結果、ＮＭＯＳトランジスタＭ１６のゲート電圧の変動がある一定値以上では緩やかに変動し、ＮＭＯＳトランジスタＭ１７をなくしてＰＭＯＳトランジスタＭ１５と抵抗Ｒ５との接続部をＮＭＯＳトランジスタＭ１６のゲートに接続した場合よりも、動作が安定し易くなる。
また、抵抗Ｒ５をなくして、ＮＭＯＳトランジスタＭ１７のソースを接地電圧に接続するようにしてもよいが、この場合、ＮＭＯＳトランジスタＭ１６がＮＭＯＳトランジスタＭ１４のゲート電圧を低下させることができるように、ＮＭＯＳトランジスタＭ１６のトランジスタサイズＷ／Ｌが、ＮＭＯＳトランジスタＭ１７よりも大きくなるようにすればよい。

一方、図１の定電圧回路１において、第１誤差増幅器ＡＭＰ１のバイアス電流を出力電流ｉｏに応じて可変するようにしてもよく、このようにした場合、図１の定電圧回路１は、図３のようになる。図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、出力電流ｉｏに応じて第１誤差増幅器ＡＭＰ１のバイアス電流を調整する回路、すなわちＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２〜Ｍ２４を追加したことにある。

図３において、第１誤差増幅器ＡＭＰ１は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８，Ｍ２２〜Ｍ２４、ＰＭＯＳトランジスタＭ５〜Ｍ７，Ｍ２１、コンデンサＣ１及び抵抗Ｒ３で構成されている。なお、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２〜Ｍ２４はバイアス電流調整回路をなす。入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２が直列に接続されており、ＰＭＯＳトランジスタＭ２１のゲートは出力電圧制御トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ２２〜Ｍ２４はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２２〜Ｍ２４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２２のドレインに接続されている。ＮＭＯＳトランジスタＭ２３はＮＭＯＳトランジスタＭ２に並列に接続され、ＮＭＯＳトランジスタＭ２４はＮＭＯＳトランジスタＭ８に並列に接続されている。

このような構成において、ＰＭＯＳトランジスタＭ２１は、出力電圧制御トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。ＰＭＯＳトランジスタＭ２１から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ２２〜Ｍ２４で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ２３によって差動対をなすＮＭＯＳトランジスタＭ３，Ｍ４にバイアス電流として供給されると共に、ＮＭＯＳトランジスタＭ２４によってＰＭＯＳトランジスタＭ７にバイアス電流として供給される。

このようにすることにより、第１誤差増幅器ＡＭＰ１において、差動対をなすＮＭＯＳトランジスタＭ３，Ｍ４は、ＮＭＯＳトランジスタＭ２で所定のバイアス電流が供給されると共に、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２３によって出力電流ｉｏに比例したバイアス電流が供給される。更に、第１誤差増幅器ＡＭＰ１において、増幅段をなすＰＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ８で所定のバイアス電流が供給されると共に、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２４によって出力電流ｉｏに比例したバイアス電流が供給される。

このため、図１の場合と同様の効果を得ることができると共に、第１誤差増幅器ＡＭＰ１において、出力電流ｉｏの増加に応じて、出力電圧Ｖｏｕｔの変化に対する第１誤差増幅器ＡＭＰ１の応答速度を速くすることができる。一方、図３の第１誤差増幅器ＡＭＰ１は、無負荷時に電力消費を抑えるために、バイアス電流を通常のものよりも小さくしている。このことから、軽負荷のときは、第１誤差増幅器ＡＭＰ１の消費電流は数μＡであり、このように消費電流が小さいということは、第１誤差増幅器ＡＭＰ１の動作が遅いということである。例えば、無負荷時から急激に重負荷状態になると、バイアス電流を増加させる時間だけ通常のものよりも立ち上がりが遅くなるが、図３の第２誤差増幅器ＡＭＰ２を挿入することで低消費電力を保ちつつ、高速な立ち上がりを達成することができる。
また、第２誤差増幅器ＡＭＰ２は、例えば出力電流ｉｏが３０ｍＡを超えると強制的に動作を停止するが、出力電流ｉｏが３０ｍＡを超えている場合、第１誤差増幅器ＡＭＰ１においてバイアス電流がある程度流れているため、出力電流ｉｏが３０ｍＡ以上である場合の負荷変動に対しては第１誤差増幅器ＡＭＰ１は高速に動作する。

このように、本第１の実施の形態における定電圧回路は、出力電圧制御トランジスタＭ１のドレイン電流の増加に応じて、第２誤差増幅器ＡＭＰ２の利得を低下させるようにしたことから、カップリングコンデンサＣ３の容量を大きくした際に生じるオーバーシュートや発振を抑えることができるため、カップリングコンデンサＣ３の容量を大きくすることができ、出力電圧Ｖｏｕｔの変化分の検出感度を上げることができる。

本発明の第１の実施の形態における定電圧回路の回路例を示した図である。 図１の定電圧回路１における負荷変動に対する応答特性例を示した図である。 本発明の第１の実施の形態における定電圧回路の他の回路例を示した図である。 従来の定電圧回路の回路例を示した図である。 図４の定電圧回路１００における負荷変動に対する応答特性例を示した図である。

符号の説明

１ 定電圧回路
２ 第１基準電圧発生回路
３ 第２基準電圧発生回路
４ 第３基準電圧発生回路
５ 誤差増幅回路部
１０ 負荷
Ｍ１ 出力電圧制御トランジスタ
ＡＭＰ１ 第１誤差増幅器
ＡＭＰ２ 第２誤差増幅器
Ｒ１〜Ｒ５ 抵抗
Ｃ１〜Ｃ３ コンデンサ
Ｍ２〜Ｍ４，Ｍ８，Ｍ１２〜Ｍ１４，Ｍ１６，Ｍ１７，Ｍ２２〜Ｍ２４ ＮＭＯＳトランジスタ
Ｍ５〜Ｍ７，Ｍ９〜Ｍ１１，Ｍ１５，Ｍ２１ ＰＭＯＳトランジスタ

Claims (7)

1. 制御電極に入力された制御信号に応じた電流を入力端子から出力端子に出力する出力電圧制御トランジスタと、
   所定の第１基準電圧及び第２基準電圧をそれぞれ生成して出力する基準電圧発生回路部と、
   前記出力端子から出力された電圧の検出を行い、該検出した出力電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
   該比例電圧が前記第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路部と、
   を備えた、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路において、
   前記誤差増幅回路部は、
   前記比例電圧が前記第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う第１誤差増幅器と、
   前記出力端子からの出力電圧が所定の速度以上で急速に低下すると、所定の時間、前記出力電圧制御トランジスタに対して出力電流を増加させる、前記出力端子から出力された電圧の変動に対して前記第１誤差増幅器よりも応答速度が速い第２誤差増幅器と、
   で構成され、
   前記第２誤差増幅器は、
   制御電極に入力された制御信号に応じて前記出力電圧制御トランジスタの動作制御を行う制御トランジスタと、
   一方の入力端に前記第２基準電圧が入力され、他方の入力端の電圧が該第２基準電圧になるように、前記制御トランジスタの動作制御を行う差動増幅回路と、
   該差動増幅回路の他方の入力端と前記出力端子との間に接続されたコンデンサと、
   前記差動増幅回路の各入力端との間に接続された固定抵抗と、
   前記出力電圧制御トランジスタから出力された電流に比例した電流を生成して出力する比例電流生成回路と、
   該比例電流生成回路からの出力電流に比例した電流を生成して出力するカレントミラー回路と、
   を備え、
   前記カレントミラー回路は、前記比例電流生成回路からの出力電流に応じて出力側トランジスタのインピーダンスを変えることにより前記制御トランジスタにおける制御電極の電圧を制御して該制御トランジスタの動作制御を行い、前記第２誤差増幅器の利得を制御することを特徴とする定電圧回路。
2. 前記カレントミラー回路は、比例電流生成回路からの出力電流が増加すると、前記第２誤差増幅器の利得が低下するように前記制御トランジスタの動作制御を行うことを特徴とする請求項１記載の定電圧回路。
3. 前記カレントミラー回路は、
   前記比例電流生成回路からの出力電流が入力される入力側トランジスタと、
   該入力側トランジスタに直列に接続された第１抵抗と、
   前記制御トランジスタにおける制御電極の電圧を制御する出力側トランジスタと、
   を備えることを特徴とする請求項１又は２記載の定電圧回路。
4. 前記カレントミラー回路は、
   前記比例電流生成回路からの出力電流が入力される入力側トランジスタと、
   前記制御トランジスタにおける制御電極の電圧を制御する出力側トランジスタと、
   を備え、
   前記出力側トランジスタは、前記入力側トランジスタよりもトランジスタサイズが大きいことを特徴とする請求項１又は２記載の定電圧回路。
5. 前記入力側トランジスタ及び出力側トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項３又は４記載の定電圧回路。
6. 前記第１誤差増幅器は、
   前記出力電圧検出回路部からの比例電圧が前記第１基準電圧になるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路と、
   前記出力電圧制御トランジスタから出力される電流に応じて該誤差増幅回路のバイアス電流を調整するバイアス電流調整回路と、
   を備えることを特徴とする請求項１、２、３、４又は５記載の定電圧回路。
7. 前記バイアス電流調整回路は、前記出力電圧制御トランジスタから出力される電流の増加に応じて、前記出力端子の電圧変化に対する前記誤差増幅回路の応答速度を速くすることを特徴とする請求項６記載の定電圧回路。
   

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