JP5166924B2 - 信号再生回路 - Google Patents

Description

本発明は信号再生回路に関し、特に、アイトラック方式の位相比較を行うクロックデータリカバリ（ＣＤＲ：Clock and Data Recovery）回路に適用して有益な技術に関するものである。

例えば、特許文献１には、ジッタトレランス等を拡張可能にするクロックデータリカバリ回路が示されている。このクロックデータリカバリ回路では、データのエッジとクロックのエッジを比較し、その間隔が基準値を下回った場合に、クロックのエッジをデータのエッジから遠ざけるように制御することでクロックの再生を行っている。
特開２００４−１８０１８８号公報

本発明者等は、本願に先立ち非公知の特願２００６−３０５３７９号（以下、参考文献１と称す）を出願している。この参考文献１や特許文献１では、一般的に用いられているアレキサンダー方式（エッジ合わせ方式）の位相比較器ではなく、アイトラック方式の位相比較器を用いてクロック信号の再生を行っている。図１３は、本発明の前提として検討した信号再生回路において、アイトラック方式の位相比較の概要を示すものであり、（ａ）はその主要部の構成例を示す概略図、（ｂ）はその動作の一例を示す説明図である。

図１３（ｂ）に示すように、アイトラック方式では、受信データ信号Ｄｉの所謂アイパターンにおけるアイ（データ出力領域）ＥＹＥの中で、その中心付近に符号判定用のクロック信号ＣＬＫｂのエッジが設定され、その前後に位相比較用のクロック信号ＣＬＫａ，ＣＬＫｃのエッジが設定される。クロック信号ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの位相は、ＣＬＫａのエッジとＣＬＫｃのエッジの間にＤｉの切り替わりエッジＥＧが入り込まないよう、互いの位相差を保ちながら前後にシフト制御され、これによって、常にＥＹＥの中心付近にＣＬＫｂのエッジが維持される。なお、一般的なエッジ合わせ方式では、Ｄｉの切り替わりエッジＥＧにクロック信号のエッジが設定され、このクロック信号から常に一定の間隔をおいた箇所に符号判定用のクロック信号のエッジが設定されることになる。

このような動作を実現するため、図１３（ａ）に示すクロック・データ判定部ＣＤ＿ＪＧＥは、フリップフロップ回路（ラッチ回路）ＦＦ９１〜ＦＦ９３と排他的論理和（ＥＸＯＲ）回路ＥＯＲ９１，９２を含んでいる。ＦＦ９１，ＦＦ９２，ＦＦ９３は、受信データ信号Ｄｉをクロック信号ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの各エッジでラッチする。ここで、ＣＬＫｂによるラッチ結果（ＦＦ９２の出力）が、再生データ信号Ｄｒとなる。ＥＯＲ９１は、ＦＦ９１とＦＦ９２のラッチ結果が異なる場合にアーリー信号（ＥＡＲＬＹ信号）を出力し、ＥＯＲ９２は、ＦＦ９２とＦＦ９３のラッチ結果が異なる場合にレイト信号（ＬＡＴＥ信号）を出力する。

すなわち、図１３（ｂ）において、ＥＡＲＬＹ信号は、ＣＬＫａとＣＬＫｂの間にＤｉの前側のエッジＥＧが入り込んだ場合に出力され、ＬＡＴＥ信号は、ＣＬＫｂとＣＬＫｃの間にＤｉの後側のエッジＥＧが入り込んだ場合に出力される。図示はしないが、ＥＡＲＬＹ信号が出力された場合は、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃを全的的に遅らせる（図１３（ｂ）で右側にシフトする）ような制御が行われ、ＬＡＴＥ信号が出力された場合は、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃを全体的に早める（図１３（ｂ）で左側にシフトする）ような制御が行われる。

このようなアイトラック方式は、エッジ合わせ方式と比べて、高周波ジッタ耐性と低周波ワンダー追随性能がともに優れるという利点をもつ。ただし、アイトラック方式は、確率共振現象を利用しているため、アイトラックウインドウ幅（例えばＣＬＫａのエッジとＣＬＫｃのエッジの間）に受信データ信号ＤｉのエッジＥＧが入る確率がある値であるときに、位相検出能力が最大になる。エッジが入る確率が、その最適な確率より小さくても、大きくても位相検出能力が低下する。

一方、受信データ信号Ｄｉが含むジッタのうちの大きな部分を占めるパタンジッタは、伝送線路の損失（≒長さ）によって大きさが変わる。図１４は、従来技術の問題点を示す説明図であり、（ａ）、（ｂ）は、それぞれ異なる伝送線路を用いた場合での受信データ信号のアイパターンの一例を示すものである。すなわち、図１４（ａ）に示すように、伝送線路の損失が小さいとパタンジッタは小さくなり、図１４（ｂ）に示すように、伝送線路の損失が大きいとパタンジッタは大きくなる。

しかしながら、従来技術においては、アイトラックウインドウ幅ＷＷが固定のため、伝送線路の損失（＝長さ）に依存してアイトラックウインドウ幅ＷＷが狭すぎる場合（例えば図１４（ａ））や広すぎる場合（例えば図１４（ｂ））が生じていた。狭すぎる場合だと、例えば、符号判定用のクロック信号ＣＬＫｂがアイＥＹＥの中心付近ではなく前後に偏った位置で固定され、Ｄｉの振幅マージンが小さい位置で符号判定を行う事態や適切な位相の再生クロックが得られない事態などが生じ得る。一方、広すぎる場合だと、例えば、ＥＡＲＬＹ信号とＬＡＴＥ信号が同時に発生するなどによりクロック信号ＣＬＫｂの位置が安定せず、クロック再生およびデータ再生の動作も不安定になり得る。このようなことから、従来技術においては、受信マージンの低下ひいてはＢＥＲ（Bit Error Rate）の低下を招いていた。

そこで、本発明の目的の一つは、受信マージンを拡大可能な信号再生回路を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の一実施の形態による信号再生回路は、符号判定用のクロックエッジと位相比較用のクロックエッジの間の期間となるウインドウ内にデータ信号のエッジが所定の頻度で入り込むように各クロックエッジの位相制御を行うものとなっている。具体的には、例えば、このウインドウ内にデータ信号のエッジが入り込んだ場合に、ウインドウの幅を保ったまま、このウインドウがデータ信号のエッジから遠ざかるように各クロックエッジの位相を制御する第１手段と、設定信号に応じてこのウインドウの幅を変更する第２手段とを備える。このように、ウインドウ内にデータ信号のエッジが所定の頻度で入り込むように制御を行うことで、符号判定用のクロックエッジの位置が最適化され、受信マージンを拡大でき、ひいてはＢＥＲの向上が図れる。

ここで、前述したウインドウの幅の定める設定信号は、外部からの信号であっても、内部回路によって生成した信号であってもよい。すなわち、ウインドウの幅は伝送線路長に応じて最適値をほぼ定めることができるため、この伝送線路長を表す値が外部から入力される構成とすることも、内部回路で伝送線路長を測定する構成とすることも可能である。ただし、より正確にウインドウの幅の最適値を定めるためには、内部回路を用いて、実際にウインドウ内にデータ信号のエッジが入り込む頻度を計測しながら最適なウインドウの幅を探索していく方式や、ＢＥＲを測定しながら最適なウインドウの幅を探索していく方式を用いることが望ましい。これによって、受信マージンをより拡大でき、ＢＥＲの向上がより図れる。

なお、位相比較用のクロックエッジは、通常、符号判定用のクロックエッジを挟んで前エッジと後エッジが設けられる。この前エッジと符号判定用のクロックエッジからなる前ウインドウの幅と、後エッジと符号判定用のクロックエッジからなる後ウインドウの幅は、互いに連動して同一値に設定されてもよく、互いに独立して任意の値に設定されてもよい。後者を用いた場合、受信マージンが最大となる符号判定用のクロックエッジの位置が、原理的にアイパターンの中心とならないような場合においても、この最大となる位置に合わせ込むことが可能になる。これによって、受信マージンをより拡大でき、ＢＥＲの向上がより図れる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、受信マージンを拡大可能な信号再生回路を実現可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による信号再生回路において、その構成の一例を示すブロック図である。図１の信号再生回路（クロックデータリカバリ回路）ＣＤＲは、クロック・データ判定部ＣＤ＿ＪＧＥ、平均化部ＦＩＬ＿ＢＫ、およびクロック生成部ＣＬＫ＿ＧＥＮに加えて、ウインドウ幅制御部ＷＷ＿ＣＴＬを備えたものとなっている。図示はしないが、図１のＣＤＲは、送信回路と受信回路とそれらを接続する伝送線路とからなる伝送システムにおいて、受信回路の一部に含まれる。

クロック・データ判定部ＣＤ＿ＪＧＥは、例えば図１３で述べたようなアイトラック方式での位相比較機能および符号判定機能を備え、図示しない伝送線路を介して伝送されてきた受信データ信号Ｄｉを処理して再生データ信号Ｄｒ、アーリー信号（ＥＡＲＬＹ信号）、およびレイト信号（ＬＡＴＥ信号）を出力する。ＥＡＲＬＹ信号およびＬＡＴＥ信号は、位相検出信号とも呼ばれる。なお、ＣＤ＿ＪＧＥは、図１３のような構成例に限らず、前述した特許文献１や参考文献１などに記載されているようなアイトラック方式を備えた各種構成を適用してもよい。

平均化部ＦＩＬ＿ＢＫは、例えばディジタルロウパスフィルタなどであり、ＥＡＲＬＹ信号およびＬＡＴＥ信号の発生回数を平均化した上でクロック生成部ＣＬＫ＿ＧＥＮに向けてクロック位相制御信号Ｓｐｈを出力する。すなわち、特に限定はされないが、ＦＩＬ＿ＢＫは、例えば、ある一定の周期を単位として、各周期の中でＥＡＲＬＹ信号とＬＡＴＥ信号のそれぞれの発生回数を集計し、発生回数が多かった方の信号に対応する位相シフト命令を発行する。

クロック生成部ＣＬＫ＿ＧＥＮは、３相のクロック信号ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃを生成する。図１３で述べたように、ＣＬＫａおよびＣＬＫｃは、位相比較用のクロック信号であり、ＣＬＫｂは、符号判定用のクロック信号である。また、ＣＬＫｂは再生クロック信号でもある。ＣＬＫ＿ＧＥＮは、クロック位相制御信号Ｓｐｈに応じて、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの全体的な位相（基準位相）を互いの位相差を保ったままで制御する。

ウインドウ幅制御部ＷＷ＿ＣＴＬは、アイトラックウインドウ幅を制御するためのウインドウ幅制御信号Ｓｗｗを生成し、それをＣＬＫ＿ＧＥＮに出力する。アイトラックウインドウ幅とは、２つのクロック信号のエッジ間の幅であり、その間に受信データ信号Ｄｉの切り替わりエッジが存在するか否かを判定するための幅である。具体的には、図１３で述べたように、ＣＬＫａとＣＬＫｃの位相差であったり、あるいは、ＣＬＫｂとＣＬＫａの位相差およびＣＬＫｂとＣＬＫｃの位相差とすることもできる。ＣＬＫ＿ＧＥＮは、このウインドウ幅制御信号Ｓｗｗを受けて、各クロック信号ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの互いの位相差を制御する。言い換えれば、各クロック信号ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ毎に、基準位相との間の位相差を制御する。

図２は、図１におけるクロック生成部ＣＬＫ＿ＧＥＮの詳細な構成例を示すブロック図である。図３は、図１におけるクロック生成部ＣＬＫ＿ＧＥＮの他の例を示すものであり、（ａ）はその詳細な構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す説明図である。図４は、図２および図３における位相補間回路ＰＨ＿ＩＴＰ＿Ａ，ＰＨ＿ＩＴＰ＿Ｂの一例を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す概略図である。

図２に示すクロック生成部ＣＬＫ＿ＧＥＮ１は、オシレータ回路ＯＳＣと、位相補間回路ＰＨ＿ＩＴＰ＿Ａと、可変遅延回路ＤＬＹ１，ＤＬＹ２を備えている。ＯＳＣは、基準クロック信号ＣＬＫｒｅｆを生成し、ＰＨ＿ＩＴＰ＿Ａに出力する。ＰＨ＿ＩＴＰ＿Ａは、前述したクロック位相制御信号Ｓｐｈに基づいて、ＣＬＫｒｅｆの位相を０〜３６０度の範囲で変更する。ＰＨ＿ＩＴＰ＿Ａは、例えば、図４（ａ）に示すように、０度、９０度、１８０度、２７０度の位相を持ったＣＬＫｒｅｆを用い、隣接する位相の間を補間することで所望の位相を備えたクロック信号を生成する。例えば、４５度の位相のクロック信号を生成する場合には、０度と９０度のＣＬＫｒｅｆに同じ重み付けを行った（すなわち同じ駆動能力で傾きを等しくした）後に加算すればよく、０〜４５度のクロック信号を生成する場合には９０度よりも０度の方の重み付けを大きくした後に加算すればよい。これらの重み付けがＳｐｈによって設定される。

ＰＨ＿ＩＴＰ＿Ａは、このようにして位相の変更が行われたクロックをクロック信号ＣＬＫａとして出力する。可変遅延回路ＤＬＹ１は、ＣＬＫａを前述したウインドウ幅制御信号Ｓｗｗ（Ｓｄｌｙ１）に基づいて遅延させ、クロック信号ＣＬＫｂを出力する。可変遅延回路ＤＬＹ２は、ＣＬＫｂを前述したウインドウ幅制御信号Ｓｗｗ（Ｓｄｌｙ２）に基づいて遅延させ、クロック信号ＣＬＫｃを出力する。例えば、ＣＬＫａとＣＬＫｃの位相差をウインドウ幅として制御する場合は、ＤＬＹ１とＤＬＹ２が同一のＳｗｗ（すなわちＳｄｌｙ１＝Ｓｄｌｙ２）によって同一の遅延時間となるように制御される。一方、ＣＬＫｂとＣＬＫａの位相差およびＣＬＫｂとＣＬＫｃの位相差をそれぞれウインドウ幅として制御する場合は、ＤＬＹ１とＤＬＹ２がそれぞれ個別のＳｗｗ（すなわちＳｄｌｙ１とＳｄｌｙ２の独立制御）によって任意の遅延時間となるように制御される。

一方、図３（ａ）に示すクロック生成部ＣＬＫ＿ＧＥＮ２は、オシレータ回路ＯＳＣと、３個の位相補間回路ＰＨ＿ＩＴＰ＿Ａ，ＰＨ＿ＩＴＰ＿Ｂ１，ＰＨ＿ＩＴＰ＿Ｂ２と、インバータ回路ＩＶと、遅延回路ＤＬＹなどを備えている。位相補間回路ＰＨ＿ＩＴＰ＿Ａは、図４（ａ）で述べたような構成を備えており、ＯＳＣからの基準クロック信号ＣＬＫｒｅｆを、クロック位相制御信号Ｓｐｈに基づいて０〜３６０度の範囲で位相変更した後に出力する。

このＰＨ＿ＩＴＰ＿Ａの出力信号は、遅延回路ＤＬＹを介してクロック信号ＣＬＫｂとなる。位相補間回路ＰＨ＿ＩＴＰ＿Ｂ１は、ＰＨ＿ＩＴＰ＿Ａの出力信号とＣＬＫｂとを受けて、ウインドウ幅制御信号Ｓｄｌｙ１（Ｓｗｗ）に基づく位相補間を行い、その結果をクロック信号ＣＬＫａとして出力する。位相補間回路ＰＨ＿ＩＴＰ＿Ｂ２は、ＰＨ＿ＩＴＰ＿Ａの出力信号をインバータ回路ＩＶで反転した信号とＣＬＫｂとを受けて、ウインドウ幅制御信号Ｓｄｌｙ２（Ｓｗｗ）に基づく位相補間を行い、その結果をクロック信号ＣＬＫｃとして出力する。位相補間回路ＰＨ＿ＩＴＰ＿Ｂ１，ＰＨ＿ＩＴＰ＿Ｂ２は、図４（ｂ）に示すように、２本の入力信号Ｉ１，Ｉ２に対してウインドウ幅制御信号Ｓｗｗに基づく重み付けを行い、これらを加算して出力する。

図３（ｂ）には、この図３（ａ）のクロック生成部ＣＬＫ＿ＧＥＮ２の動作例が示されている。ＰＨ＿ＩＴＰ＿Ｂ１は、入力信号Ｉ１１とＣＬＫｂを受け、その間の位相で補間を行った結果をＣＬＫａとして出力し、ＰＨ＿ＩＴＰ＿Ｂ２は、入力信号Ｉ２２とＣＬＫｂを受け、その間の位相で補間を行った結果をＣＬＫｂとして出力する。これによって、ＣＬＫｂとＣＬＫａのウインドウ幅がウインドウ幅制御信号Ｓｄｌｙ１によって制御され、ＣＬＫｂとＣＬＫｃのウインドウ幅がウインドウ幅制御信号Ｓｄｌｙ２によって制御される。

この図３（ａ）のクロック生成部ＣＬＫ＿ＧＥＮ２は、図２のクロック生成部ＣＬＫ＿ＧＥＮ１と比較して、ＰＶＴ（プロセス／電圧／温度）変動に対する耐性が強いという利点がある。また、図３（ａ）の構成例は、図２の構成例がウインドウ幅を時間の絶対値で設定する構成となっているのに対して、ウインドウ幅をＣＬＫｒｅｆのサイクル時間に応じた相対値で設定可能な構成となっているため、ＣＬＫｒｅｆの周波数が可変で用いられるような場合（すなわち通信速度が可変で用いられる場合）に有益となる。

図５に、図１の信号再生回路を用いてアイトラックウインドウ幅とビットエラーレート（ＢＥＲ）の関係をシミュレーションした結果を示す。詳細に言うと、図１および図２におけるＣＬＫａとＣＬＫｃの位相差をウインドウ幅とし、伝送線路が、ガラスエポキシ基板上の長さ１ｍと長い配線である場合（ジッタが大きい場合）と、同基板上の長さ０．５ｍと短い配線である場合（ジッタが小さい場合）とで、ウインドウ幅を変えながらＢＥＲを算出した結果をそれぞれ曲線で示している。

図５に示すように、各伝送線路の条件でウインドウ幅を広くしていった場合、ＢＥＲは、あるポイントで最低となり、以降再び高くなっていく。したがって、このＢＥＲが最低となるポイントが、本来、最適値となるウインドウ幅である。また、各伝送線路間で比較すると、最適値となるウインドウ幅は、伝送線路の長さに応じて異なり、伝送線路が長い場合（損失が大きくパタンジッタが大きい場合）の方が短い場合（損失が小さくパタンジッタが小さい場合）よりも小さくなる。

図５において、例えばＢＥＲがある基準値以下であればよいという観点では、採り得るウインドウ幅は比較的広い範囲で存在する。ただし、その中でも前述した最適値となるウインドウ幅を採用することで、このＢＥＲの基準値に対してマージンを確保でき、受信マージンを広げることができる。そこで、図１および図２に示したように、ウインドウ幅を可変設定可能な機構を備えたクロックデータリカバリ回路を用いることで、各種伝送システムに応じて当該回路に様々の長さの伝送線路が接続された場合にも、各伝送線路毎に前述した最適値またはそれに極めて近いウインドウ幅を設定可能になる。

ところで、前述した図１のウインドウ幅制御部ＷＷ＿ＣＴＬは、具体的には、例えば、伝送線路の長さに対応する設定値を外部入力として受け、それに対応するウインドウ幅制御信号Ｓｗｗを生成する機能や、あるいは自身に各種判断機構を備え、その判断結果に基づいて最適なＳｗｗを生成する機能を有している。後者の各種判断機構を備える場合には、例えば、送受信間で通常の通信動作を行う間で常時判断を行いながらその都度最適なＳｗｗを生成する構成でもよく、あるいはトレーニング期間に最適なＳｗｗを生成し、通常の通信動作を行う間はこのトレーニング期間に生成したＳｗｗを固定的に用いる構成でもよい。トレーニング期間とは、例えば、送受信間の通信起動時にトレーニングシーケンスなどと呼ばれる規定の信号パターンを伝送することで各種通信条件の調整などが行われる期間であり、一般的に広く知られているように、アンプ回路のゲイン調整や各種等化器（フィルタ）の調整などを代表に様々な調整が行われる期間である。

この最適なＳｗｗを生成する期間に関しては、図５に示したように、ある伝送線路に対してＳｗｗの最適値が一義的に定まるため、この観点では、トレーニング期間にＳｗｗを生成する方式の方が、通常の通信動作時の消費電力等の観点から望ましい。ただし、伝送線路が同一でも場合によっては外部環境（温度、電圧等）に応じてＳｗｗの最適値が若干変動するようなことも考えられ、受信マージンをより高める観点からは、通常の通信動作時にも常時判断を行いながらその都度最適なＳｗｗを生成する構成の方が望ましい。

以上、本実施の形態１の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、このようにウインドウ幅を任意に設定可能な構成を用いることで、伝送線路長などが異なる様々な伝送システムに対して同一のデバイスで対応可能となりデバイスの低コスト化が図れる。

（実施の形態２）
本実施の形態２では、図１に示したウインドウ幅制御部ＷＷ＿ＣＴＬの詳細な構成例について説明する。図６は、本発明の実施の形態２による信号再生回路において、その構成の一例を示すブロック図である。図６に示す信号再生回路（クロックデータリカバリ回路）ＣＤＲ１は、図１の構成例と同様に、クロック・データ判定部ＣＤ＿ＪＧＥ、平均化部ＦＩＬ＿ＢＫ、クロック生成部ＣＬＫ＿ＧＥＮ、およびウインドウ幅制御部ＷＷ＿ＣＴＬ１を備える。そして、ウインドウ幅制御部ＷＷ＿ＣＴＬ１が、位相検出頻度算出部ＦＲＱ＿ＣＡＬとコントローラＣＴＬ１を備えたことが特徴となっている。

位相検出頻度算出部ＦＲＱ＿ＣＡＬは、位相検出信号（ＥＡＲＬＹ信号、ＬＡＴＥ信号）および再生データ信号Ｄｒを受けて、ＥＡＲＬＹ信号やＬＡＴＥ信号の発生頻度（例えばＤｒのエッジの発生回数を母数とする位相検出信号の発生回数の比率）を算出する。そして、ＦＲＱ＿ＣＡＬは、その発生頻度が高くもなく低くもないある一定の範囲に収まるようなアイトラックウインドウ幅（ウインドウ幅制御信号Ｓｗｗの値）を探索し、それをＣＬＫ＿ＧＥＮに設定する。コントローラＣＴＬ１は、このようなＦＲＱ＿ＣＡＬの動作を全体的に制御する。このＦＲＱ＿ＣＡＬは、送受信間の通常の通信動作の間や、トレーニング期間や、その両方で動作させることができる。このような動作期間の選択機能は、コントローラＣＴＬ１に持たせることができる。

図７は、図６における位相検出頻度算出部ＦＲＱ＿ＣＡＬの詳細な構成例を示すブロック図である。図７に示す位相検出頻度算出部ＦＲＱ＿ＣＡＬ１は、１サイクル遅延回路ＣＤＬＹ１、ＥＸＯＲ回路ＥＯＲ５、エッジカウンタ回路ＥＧ＿ＣＮＴ、アーリーカウンタ回路Ｅ＿ＣＮＴ、レイトカウンタ回路Ｌ＿ＣＮＴ、比較回路ＣＭＰ１，ＣＭＰ２、およびコントローラＣＴＬ１１を備えている。

ＥＯＲ５は、再生データ信号Ｄｒと、その１サイクル前のＤｒとなるＣＤＬＹ１を介した信号とをＥＸＯＲ判定する。すなわち、ＥＯＲ５は、Ｄｒに信号の切り替わりエッジが存在した場合に‘Ｈ’パルスを出力する。ＥＧ＿ＣＮＴは、このＥＯＲ５からの‘Ｈ’パルスの発生回数をカウントする。また、この際のカウントの上限値は、ＣＴＬ１１からの母数設定信号Ｓｐｍにより定められ、ＥＧ＿ＣＮＴは、この上限値に達した際にオーバーフロー信号Ｓｏｆを出力する。そして、ＥＧ＿ＣＮＴは、Ｓｏｆを出力した際にカウント値をゼロに戻し再びカウントを開始する。

Ｅ＿ＣＮＴは、ＥＡＲＬＹ信号の発生回数をカウントし、Ｌ＿ＣＮＴは、ＬＡＴＥ信号の発生回数をカウントする。Ｅ＿ＣＮＴは、ＥＧ＿ＣＮＴよりオーバーフロー信号Ｓｏｆが出力された際に、その時点での自身のカウント値をアーリー発生頻度信号Ｓｆｅとして出力する。そして、Ｅ＿ＣＮＴは、Ｓｆｅを出力した際にカウント値をゼロに戻し再びカウントを開始する。同様に、Ｌ＿ＣＮＴは、ＥＧ＿ＣＮＴよりＳｏｆが出力された際に、その時点での自身のカウント値をレイト発生頻度信号Ｓｆｌとして出力し、更に、カウント値をゼロに戻して再びカウントを開始する。

ＣＭＰ１は、ＣＴＬ１１よって予め設定されたアーリー側の上限しきい値設定信号Ｓｔｈｅ（ｍａｘ）および下限しきい値設定信号Ｓｔｈｅ（ｍｉｎ）と、前述したアーリー発生頻度信号Ｓｆｅとを比較し、この上限しきい値と下限しきい値の間にＥＡＲＬＹ信号の発生頻度が収まるようにアーリー側ウインドウ幅制御信号Ｓｄｌｙ１を出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはアーリー側のウインドウ幅（すなわち図１３におけるＣＬＫａとＣＬＫｂの間隔）が狭められ、下限しきい値よりも低かった場合にはアーリー側のウインドウ幅が広げられる。

同様に、ＣＭＰ２は、ＣＴＬ１１よって予め設定されたレイト側の上限しきい値設定信号Ｓｔｈｌ（ｍａｘ）および下限しきい値設定信号Ｓｔｈｌ（ｍｉｎ）と、前述したレイト発生頻度信号Ｓｆｌとを比較し、この上限しきい値と下限しきい値の間にＬＡＴＥ信号の発生頻度が収まるようにレイト側ウインドウ幅制御信号Ｓｄｌｙ２を出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはレイト側のウインドウ幅（すなわち図１３におけるＣＬＫｂとＣＬＫｃの間隔）が狭められ、下限しきい値よりも低かった場合にはレイト側のウインドウ幅が広げられる。

また、仮にＥＡＲＬＹ信号やＬＡＴＥ信号が偏って発生した場合には、図６の平均化部ＦＩＬ＿ＢＫからのクロック位相制御信号Ｓｐｈによって、ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃが全体的にアイＥＹＥの中心に戻るように制御される。したがって、このクロック位相制御信号Ｓｐｈに基づく制御と、各ウインドウ幅制御信号（Ｓｄｌｙ１，Ｓｄｌｙ２）に基づく制御とのバランスによって、結果的に、アーリー側およびレイト側のウインドウ幅と、符号判定用のクロック信号（図１３におけるＣＬＫｂ）の位置が最適に設定される。この各ウインドウ幅の最適化によって、図５で述べたように受信マージンの拡大が可能となる。

さらに、アーリー側とレイト側のウインドウ幅をそれぞれ個別に設定できることにより、符号判定用のクロック信号の位置をより最適化することができる。すなわち、例えば通信方式や通信環境などに応じてデータ信号の立ち上がり時間と立ち下がり時間に差違があるような場合には、必ずしもデータ信号の前エッジと後エッジの真ん中が振幅の最大値であるとは限らない。図７のような構成例を用いると、このような場合にも、各種アイパターンに応じた最適な符号判定用のクロック信号の位置と最適なウインドウ幅を設定可能となるため、より受信マージンの拡大が図れる。

以上、本実施の形態２の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、アーリー側のウインドウ幅とレイト側のウインドウ幅を個別に設定できるため、様々な通信方式や通信環境に対して柔軟に対応可能となる。なお、前述した母数設定信号Ｓｐｍやしきい値設定信号Ｓｔｈｅ，Ｓｔｈｌは、柔軟性を持たせる観点からは任意の値を設定可能とすることが望ましいが、勿論、固定値とすることも可能である。

（実施の形態３）
本実施の形態３では、実施の形態２で述べた図７の位相検出頻度算出部ＦＲＱ＿ＣＡＬ１の変形例について説明する。図８は、本発明の実施の形態３による信号再生回路において、図６における位相検出頻度算出部ＦＲＱ＿ＣＡＬの詳細な構成例を示すブロック図である。図８に示す位相検出頻度算出部ＦＲＱ＿ＣＡＬ２は、１サイクル遅延回路ＣＤＬＹ２、ＥＸＯＲ回路ＥＯＲ６、エッジカウンタ回路ＥＧ＿ＣＮＴ、アーリー・レイトカウンタ回路ＥＬ＿ＣＮＴ、比較回路ＣＭＰ３、およびコントローラＣＴＬ１２を備えている。

ＥＯＲ６は、図７の場合と同様に、再生データ信号Ｄｒと、その１サイクル前のＤｒとなるＣＤＬＹ２を介した信号とをＥＸＯＲ判定し、Ｄｒに信号の切り替わりエッジが存在した場合に‘Ｈ’パルスを出力する。ＥＧ＿ＣＮＴも、図７の場合と同様に、このＥＯＲ６からの‘Ｈ’パルスの発生回数をカウントする。また、この際のカウントの上限値は、ＣＴＬ１２からの母数設定信号Ｓｐｍにより定められ、ＥＧ＿ＣＮＴは、この上限値に達した際にオーバーフロー信号Ｓｏｆを出力する。そして、ＥＧ＿ＣＮＴは、Ｓｏｆを出力した際にカウント値をゼロに戻し再びカウントを開始する。

ＥＬ＿ＣＮＴは、ＥＡＲＬＹ信号およびＬＡＴＥ信号の発生回数を合計してカウントする。ＥＬ＿ＣＮＴは、ＥＧ＿ＣＮＴよりオーバーフロー信号Ｓｏｆが出力された際に、その時点での自身のカウント値をアーリー・レイト発生頻度信号Ｓｆｅｌとして出力する。そして、ＥＬ＿ＣＮＴは、Ｓｆｅｌを出力した際にカウント値をゼロに戻し再びカウントを開始する。ＣＭＰ３は、ＣＴＬ１２よって予め設定された上限しきい値設定信号Ｓｔｈｅｌ（ｍａｘ）および下限しきい値設定信号Ｓｔｈｅｌ（ｍｉｎ）と、前述したアーリー・レイト発生頻度信号Ｓｆｅｌとを比較し、この上限しきい値と下限しきい値の間に位相検出信号（ＥＡＲＬＹ信号＋ＬＡＴＥ信号）の発生頻度が収まるようにウインドウ幅制御信号Ｓｗｗを出力する。具体的には、発生頻度が上限しきい値よりも高かった場合にはウインドウ幅（すなわち図１３におけるＣＬＫａとＣＬＫｃの間隔）が狭められ、下限しきい値よりも低かった場合にはウインドウ幅が広げられる。

このような構成を用いると、図７の場合と異なり図１３におけるＣＬＫａとＣＬＫｃの常に中間の位置に符号判定用のＣＬＫｂが位置する形で、ＣＬＫａとＣＬＫｃの間隔が調整される。図８の構成例の場合、ＥＡＲＬＹ信号の発生とＬＡＴＥ信号の発生を区別していないが、仮にＥＡＲＬＹ信号やＬＡＴＥ信号が偏って発生した場合には、図６の平均化部ＦＩＬ＿ＢＫからのクロック位相制御信号ＳｐｈによってＣＬＫａ、ＣＬＫｂ、ＣＬＫｃが全体的に制御される。したがって、ウインドウがデータ信号の前エッジまたは後エッジの一方に偏って配置されてしまうようなこともなく、結果的に最適なウインドウ幅を設定可能となる。

以上、本実施の形態３の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、実施の形態２で述べた図７の構成例と比較して、小面積化を図れる。なお、前述した母数設定信号Ｓｐｍやしきい値設定信号Ｓｔｈｅｌは、柔軟性を持たせる観点からは任意の値を設定可能とすることが望ましいが、勿論、固定値とすることも可能である。

（実施の形態４）
本実施の形態４では、図１に示したウインドウ幅制御部ＷＷ＿ＣＴＬにおける、実施の形態１〜３とは異なる構成例について説明する。図９は、本発明の実施の形態４による信号再生回路において、その構成の一例を示すブロック図である。図９に示す信号再生回路（クロックデータリカバリ回路）ＣＤＲ２は、図１の構成例と同様に、クロック・データ判定部ＣＤ＿ＪＧＥ、平均化部ＦＩＬ＿ＢＫ、クロック生成部ＣＬＫ＿ＧＥＮ、およびウインドウ幅制御部ＷＷ＿ＣＴＬ２を備える。そして、ウインドウ幅制御部ＷＷ＿ＣＴＬ２が、伝送線路長測定部ＭＥＳ＿ＬＧとテーブルＴＢＬ１とコントローラＣＴＬ２を備えたことが特徴となっている。

伝送線路長測定部ＭＥＳ＿ＬＧは、トレーニング期間に、図示しない送信回路から受信回路の一部となるクロック・データ判定部ＣＤ＿ＪＧＥに向けて受信データ信号Ｄｉを伝送する伝送線路ＭＳの線路長を測定する。ＭＥＳ＿ＬＧは、特に限定はされないが、例えば、伝送線路ＭＳの送信端で予め知られている信号振幅と受信端で検出した信号振幅とを比較し、その伝送損失を用いて算出する方式や、送信端および受信端の一方からパルス信号を印加し、それが他方で全反射して戻ってくるまでの時間を用いて算出する方式などで実現可能である。

テーブルＴＢＬ１は、メモリ、あるいはデコーダ等の変換回路によって実現され、伝送線路ＭＳの線路長を入力として、それに対応するアイトラックウインドウ幅を出力する機能を備える。すなわち、ＭＥＳ＿ＬＧから線路長を表す測定結果信号Ｓｌｇを受けて、ウインドウ幅の設定値を表すウインドウ幅制御信号Ｓｗｗを出力する。具体的には、テーブルＴＢＬ１は、線路長が長くなるにつれてウインドウ幅が狭くなるような変換を行う。コントローラＣＴＬ２は、このようなＭＥＳ＿ＬＧとＴＢＬ１を用いた一連の処理を全体的に制御する。

以上、本実施の形態４の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、伝送線路長測定部ＭＥＳ＿ＬＧが予め受信回路内に備わっている場合には、小面積での実現が可能となる。なお、図９の構成例を用いる場合、テーブルＴＢＬ１上には、アーリー側のウインドウ幅とレイト側のウインドウ幅が、同一値となるように定義してもよく、所定の比率で異なるように定義してもよい。

（実施の形態５）
本実施の形態５では、図１に示したウインドウ幅制御部ＷＷ＿ＣＴＬにおける、実施の形態１〜４とは異なる構成例について説明する。図１０は、本発明の実施の形態５による信号再生回路において、その構成の一例を示すブロック図である。図１０に示す信号再生回路（クロックデータリカバリ回路）ＣＤＲ３は、図１の構成例と同様に、クロック・データ判定部ＣＤ＿ＪＧＥ、平均化部ＦＩＬ＿ＢＫ、クロック生成部ＣＬＫ＿ＧＥＮ、およびウインドウ幅制御部ＷＷ＿ＣＴＬ３を備える。そして、ウインドウ幅制御部ＷＷ＿ＣＴＬ３が、ビットエラーレート測定部ＭＥＳ＿ＢＥＲとコントローラＣＴＬ３を備えたことが特徴となっている。

ビットエラーレート測定部ＭＥＳ＿ＢＥＲは、例えば、トレーニング期間に、図示しない送信回路から伝送線路ＭＳを介して送信され、予めデータパターンの期待値が判明している受信データ信号Ｄｉを受け、期待値との比較によってビットエラーレート（ＢＥＲ）を測定する機能を備える。コントローラＣＴＬ３は、ウインドウ幅制御信号Ｓｗｗをクロック生成部ＣＬＫ＿ＧＥＮに出力することでウインドウ幅を変更しながら、その都度ＭＥＳ＿ＢＥＲを制御してＢＥＲの測定を行う。このような処理を経て、コントローラＣＴＬ３は、ＢＥＲが所定の値より小さくなるようなウインドウ幅を探索および決定する。

また、ビットエラーレート測定部ＭＥＳ＿ＢＥＲは、前述した機能とは異なる機能として、受信データ量を監視する機能と、エラー検出用の符号を判定する機能を備えるものであってもよい。通信装置などにおいては、一般的に、送信回路からの送信データに対してエラー検出／訂正用の符号（例えばＣＲＣ符号等）が付加される場合が多い。ＭＥＳ＿ＢＥＲは、このような送信データに対して、その符号部の判定によりエラーを検出し、受信データ量との比率によってＢＥＲを測定する。なお、この測定は、トレーニング時、および／または通常の通信動作時に行うことが可能である。コントローラＣＴＬ３は、ウインドウ幅制御信号Ｓｗｗをクロック生成部ＣＬＫ＿ＧＥＮに出力することでウインドウ幅を変更しながら、その都度ＭＥＳ＿ＢＥＲを制御してＢＥＲの測定を行う。このような処理を経て、コントローラＣＴＬ３は、ＢＥＲが所定の値より小さくなるようなウインドウ幅を探索および決定する。

以上、本実施の形態５の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、ＢＥＲを直接測定するため、厳密なＢＥＲの管理が実現可能となる。なお、図１０の構成例を用いる場合、コントローラＣＴＬ３は、アーリー側とレイト側のウインドウ幅を常に同一値となるように変更してもよく、所定の比率を維持しながら変更してもよい。

（実施の形態６）
本実施の形態６では、図１に示したウインドウ幅制御部ＷＷ＿ＣＴＬにおける、実施の形態１〜５とは異なる構成例について説明する。図１１は、本発明の実施の形態６による信号再生回路を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す説明図である。図１１に示す信号再生回路（クロックデータリカバリ回路）ＣＤＲ４は、図１の構成例と同様に、クロック・データ判定部ＣＤ＿ＪＧＥ、平均化部ＦＩＬ＿ＢＫ、クロック生成部ＣＬＫ＿ＧＥＮ、およびウインドウ幅制御部ＷＷ＿ＣＴＬ４を備え、更にセレクタＳＥＬが加わった構成となっている。そして、ウインドウ幅制御部ＷＷ＿ＣＴＬ４が、アイ開口幅測定部ＭＥＳ＿ＥＹと、コントローラＣＴＬ４を備えたことが特徴となっている。

アイ開口幅測定部ＭＥＳ＿ＥＹは、トレーニング期間に、図示しない送信回路から伝送線路ＭＳを介して入力された受信データ信号Ｄｉ（例えば期待値が予め判明している疑似ランダムパターン）を観測して、そのアイＥＹＥの開口幅を測定する。具体的には、ＭＥＳ＿ＥＹは、例えば、図１３に示すようなクロック・データ判定部ＣＤ＿ＪＧＥにおける位相比較動作（すなわちＥＡＲＬＹ信号、ＬＡＴＥ信号の発生）を停止し、ＣＬＫｂでラッチした再生データ信号Ｄｒが期待値と一致するかを判定すればよい。この際に、ＣＴＬ４は、ＳＥＬを介してＣＬＫ＿ＧＥＮに対してそれぞれ値が異なるクロック位相制御信号Ｓｐｈを順次出力することで、図１１（ｂ）に示すようにＣＬＫｂを一定の間隔でスキャンし、その都度、ＭＥＳ＿ＥＹが期待値判定を行う。これによって、アイＥＹＥの開口幅を測定できる。

ＣＴＬ４は、このアイＥＹＥの開口幅の測定結果に応じたウインドウ幅制御信号Ｓｗｗを生成し、ＣＬＫ＿ＧＥＮに設定する。その後は、ＳＥＬの入力をＦＩＬ＿ＢＫ側に設定し、通常の通信動作を行えばよい。なお、アイ開口幅測定部ＭＥＳ＿ＥＹの構成は、勿論これに限定されるものではなく、一般的にジッタ測定回路等として知られているものを用いることでも代用可能である。すなわち、ジッタ成分が判れば、予め判明している１ビット時間幅との差分によりアイＥＹＥの開口幅が判明する。ジッタ測定回路としては、例えば、クロック信号のエッジとデータ信号のエッジとの時間差に比例する電圧を発生する回路を用い、この電圧値の最大値と最小値の差分によってジッタ成分を検出する方法や、データ信号を、ラッチタイミングが所定幅で異なる多段のフリップフロップでラッチすることでジッタ成分を検出する方式などが知られている。

以上、本実施の形態６の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、ジッタ測定回路などが予め受信回路内に備わっている場合には、小面積での実現が可能となる。なお、図１１の構成例を用いる場合、アーリー側のウインドウ幅とレイト側のウインドウ幅は、同一値となるように設定してもよく、所定の比率で異なるように設定してもよい。

（実施の形態７）
本実施の形態７では、図１に示したウインドウ幅制御部ＷＷ＿ＣＴＬにおける、実施の形態１〜６とは異なる構成例について説明する。図１２は、本発明の実施の形態７による信号再生回路において、その構成の一例を示すブロック図である。図１２に示す信号再生回路（クロックデータリカバリ回路）ＣＤＲ５は、図１の構成例と同様に、クロック・データ判定部ＣＤ＿ＪＧＥ、平均化部ＦＩＬ＿ＢＫ、クロック生成部ＣＬＫ＿ＧＥＮ、およびウインドウ幅制御部ＷＷ＿ＣＴＬ５を備え、更にセレクタＳＥＬが加わった構成となっている。そして、ウインドウ幅制御部ＷＷ＿ＣＴＬ５が、図６および図７で述べたようなウインドウ幅制御部ＷＷ＿ＣＴＬ１（位相検出頻度算出部ＦＲＱ＿ＣＡＬ１）と図１１とほぼ同様のウインドウ幅制御部ＷＷ＿ＣＴＬ４’とを組み合わせたような構成となっていることが特徴となっている。

図７に示した位相検出頻度算出部ＦＲＱ＿ＣＡＬ１を用いると、例えば、クロック信号ＣＬＫｂの初期状態の位置が受信データ信号Ｄｉのいずれかのエッジに偏っていたような場合に、このＣＬＫｂの位置がアイの中心から必要以上に偏った位置に収束してしまう可能性が考えられる。そこで、図１１のようなウインドウ幅制御部ＷＷ＿ＣＴＬ４を用いることで、予め初期状態としてクロック信号ＣＬＫｂの位置をアイＥＹＥの中心付近に設定し、その後にＷＷ＿ＣＴＬ１の動作を行わせることで、ＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの調整を行う。

すなわち、トレーニング期間において、まず、ＷＷ＿ＣＴＬ１を停止した状態で、ＷＷ＿ＣＴＬ４’が図１１で述べたような方法でアイＥＹＥの開口幅を測定し、ＷＷ＿ＣＴＬ４’内のコントローラＣＬＴ５が、開口幅の中心付近にＣＬＫｂを位置させるクロック位相制御信号ＳｐｈをＳＥＬを介してＣＬＫ＿ＧＥＮに設定する。次いで、ＷＷ＿ＣＴＬ４’を停止し、ＳＥＬの入力をＦＩＬ＿ＢＫ側に切り替え、前述したＷＷ＿ＣＴＬ４’によるＣＬＫｂの位置を初期状態としてＷＷ＿ＣＴＬ１を動作させる。これによって、ＣＬＫｂの位置と、ＣＬＫａとＣＬＫｂ間のウインドウ幅と、ＣＬＫｂとＣＬＫｃ間のウインドウ幅とが最適に設定される。その後は、この設定値を維持して、通常の通信動作を行う。

以上、本実施の形態７の信号再生回路を用いることで、代表的には、受信マージンの拡大またはビットエラーレート（ＢＥＲ）の低減が実現可能になる。また、アーリー側のウインドウ幅とレイト側のウインドウ幅を個別に設定できるため、様々な通信方式や通信環境に対して柔軟に対応可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、前述した実施の形態では、３相のクロック信号（ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃ）を用いてウインドウ幅の制御を行っている。参考文献１の図４等に記載されているように、ハーフレート方式と呼ばれる構成に対して本実施の形態を適用する場合、ハーフレート方式では元々３相のクロック信号を用いるため、面積オーバーヘッドが小さく、より好適となる。なお、ハーフレート方式とは、消費電力低減等のためクロック信号の周波数を半分に落とし、連続する２サイクルの一方で３相クロック信号の立ち上がりエッジを用いて位相比較等の処理を行い、他方で立ち下がりエッジを用いて位相比較等の処理を行う方式である。

一方、参考文献１の図２等に記載されているように、周波数を半分に落とさないフルレート方式と呼ばれる構成では、勿論、３相のクロック信号を用いてもよいが、２相のクロック信号を用いることでも位相比較等の処理が実現できる。この場合、例えば、符号判定用のクロック信号（ＣＬＫｂ）を第１相目のクロック信号の立ち上がりエッジを用い、位相比較用のクロック信号（ＣＬＫａ、ＣＬＫｃ）を第２相目のクロック信号の立ち上がりエッジと立ち下がりエッジを用いる。このような２相のクロック信号を用いた構成に対して本実施の形態を適用する場合、制御は複雑になるが、第１相目と第２相目のクロック信号の位相差と、ＣＬＫａとＣＬＫｃの間隔（すなわち第２相目のクロック信号のデューティ）を調整できるように構成すれば実現可能である。

本実施の形態による信号再生回路は、アイトラック方式を用いてクロック信号および／またはデータ信号の再生を行うシリアル伝送システムに対して広く適用可能である。中でも、特に、受信マージンの拡大が強く求められる数十Ｇｂｐｓを超える高速光伝送システムなどに適用して有益となる。

本発明の実施の形態１による信号再生回路において、その構成の一例を示すブロック図である。 図１におけるクロック生成部の詳細な構成例を示すブロック図である。 図１におけるクロック生成部の他の例を示すものであり、（ａ）はその詳細な構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す説明図である。 図２および図３における位相補間回路の一例を示すものであり、（ａ）、（ｂ）はそれぞれ異なる構成例を示す概略図である。 図１の信号再生回路を用いてアイトラックウインドウ幅とビットエラーレート（ＢＥＲ）の関係をシミュレーションした結果を示すグラフである。 本発明の実施の形態２による信号再生回路において、その構成の一例を示すブロック図である。 図６における位相検出頻度算出部の詳細な構成例を示すブロック図である。 本発明の実施の形態３による信号再生回路において、図６における位相検出頻度算出部の詳細な構成例を示すブロック図である。 本発明の実施の形態４による信号再生回路において、その構成の一例を示すブロック図である。 本発明の実施の形態５による信号再生回路において、その構成の一例を示すブロック図である。 本発明の実施の形態６による信号再生回路を示すものであり、（ａ）はその構成例を示すブロック図、（ｂ）は（ａ）の動作例を示す説明図である。 本発明の実施の形態７による信号再生回路において、その構成の一例を示すブロック図である。 本発明の前提として検討した信号再生回路において、アイトラック方式の位相比較の概要を示すものであり、（ａ）はその主要部の構成例を示す概略図、（ｂ）はその動作の一例を示す説明図である。 従来技術の問題点を示す説明図であり、（ａ）、（ｂ）は、それぞれ異なる伝送線路を用いた場合での受信データ信号のアイパターンの一例を示すものである。

符号の説明

ＣＤ＿ＪＧＥ クロック・データ判定部
ＣＤＬＹ １サイクル遅延回路
ＣＤＲ 信号再生回路
ＣＬＫ クロック信号
ＣＬＫ＿ＧＥＮ クロック生成部
ＣＭＰ 比較回路
ＣＴＬ コントローラ
ＤＬＹ 可変遅延回路
Ｄｉ 受信データ信号
Ｄｒ 再生データ信号
Ｅ＿ＣＮＴ アーリーカウンタ回路
ＥＡＲＬＹ アーリー信号
ＥＧ エッジ
ＥＧ＿ＣＮＴ エッジカウンタ回路
ＥＬ＿ＣＮＴ アーリー・レイトカウンタ回路
ＥＯＲ 排他的論理和回路
ＥＹＥ アイ
ＦＦ フリップフロップ回路
ＦＩＬ＿ＢＫ 平均化部
ＦＲＱ＿ＣＡＬ 位相検出頻度算出部
ＩＶ インバータ回路
Ｉ 入力信号
Ｌ＿ＣＮＴ レイトカウンタ回路
ＬＡＴＥ レイト信号
ＭＥＳ＿ＢＥＲ ビットエラーレート測定部
ＭＥＳ＿ＥＹ アイ開口幅測定部
ＭＥＳ＿ＬＧ 伝送線路長測定部
ＭＳ 伝送線路
ＯＳＣ オシレータ回路
ＰＨ＿ＩＴＰ 位相補間回路
ＳＥＬ セレクタ
Ｓｆｅ アーリー発生頻度信号
Ｓｆｅｌ アーリー・レイト発生頻度信号
Ｓｆｌ レイト発生頻度信号
Ｓｌｇ，Ｓｊｔ 測定結果信号
Ｓｏｆ オーバーフロー信号
Ｓｐｈ クロック位相制御信号
Ｓｐｍ 母数設定信号
Ｓｔｈｌ，Ｓｔｈｅ しきい値設定信号
Ｓｗｗ，Ｓｄｌｙ ウインドウ幅制御信号
ＴＢＬ テーブル
ＷＷ＿ＣＴＬ ウインドウ幅制御部

Claims (6)

1. 第１クロックエッジと前記第１クロックエッジと位相が異なる第２クロックエッジを生成するクロック生成部と、
   データ信号が入力され、前記データ信号のエッジが、前記第１クロックエッジと前記第２クロックエッジの間の期間となる第１ウインドウに入り込んだかを判定し、入り込んだ場合に位相検出信号を出力する位相比較部と、
   ウインドウ幅制御信号を出力するウインドウ幅制御部とを備え、
   前記クロック生成部は、
   前記位相検出信号に応じて、前記第１ウインドウ内に前記データ信号のエッジが入り込まないように、前記第１ウインドウの幅を保ったまま前記第１クロックエッジおよび前記第２クロックエッジの位相を制御する第１手段と、
   前記ウインドウ幅制御信号に応じて、前記第１ウインドウの幅を制御する第２手段とを有し、
   前記ウインドウ幅制御部は、前記データ信号の入力元となる伝送線路の長さと、前記第１ウインドウの幅との関係を定義した第１テーブルを有することを特徴とする信号再生回路。
2. 請求項１記載の信号再生回路において、
   前記ウインドウ幅制御部は、さらに、前記伝送線路の長さを測定する第１測定回路を有することを特徴とする信号再生回路。
3. 第１クロックエッジと、前記第１クロックエッジよりも位相が早い第２クロックエッジと、前記第１クロックエッジよりも位相が遅い第３クロックエッジとを生成するクロック生成部と、
   データ信号が入力され、前記データ信号のエッジが、前記第１クロックエッジと前記第２クロックエッジの間の期間となる第１ウインドウに入り込んだかを判定し、入り込んだ場合に第１位相検出信号を出力し、更に、前記データ信号のエッジが、前記第１クロックエッジと前記第３クロックエッジの間の期間となる第２ウインドウに入り込んだかを判定し、入り込んだ場合に第２位相検出信号を出力する位相比較部と、
   第１ウインドウ幅制御信号および第２ウインドウ幅制御信号を出力するウインドウ幅制御部とを備え、
   前記クロック生成部は、
   前記第１位相検出信号に応じて、前記第１ウインドウ内に前記データ信号のエッジが入り込まないように、前記第１および前記第２ウインドウの幅を保ったまま前記第１、前記第２および前記第３クロックエッジの位相を制御し、更に、前記第２位相検出信号に応じて、前記２ウインドウ内に前記データ信号のエッジが入り込まないように、前記第１および前記第２ウインドウの幅を保ったまま前記第１、前記第２および前記第３クロックエッジの位相を制御する第１手段と、
   前記第１ウインドウ幅制御信号に応じて前記第１ウインドウの幅を制御し、前記第２ウインドウ幅制御信号に応じて前記第２ウインドウの幅を制御する第２手段とを有することを特徴とする信号再生回路。
4. 請求項３記載の信号再生回路において、
   前記ウインドウ幅制御部は、
   前記第１位相検出信号の発生頻度を算出する第１頻度算出回路と、
   前記第２位相検出信号の発生頻度を算出する第２頻度算出回路と、
   前記第１位相検出信号の発生頻度が予め設定された第１範囲に存在するように前記第１ウインドウ幅制御信号を生成する第１回路と、
   前記第２位相検出信号の発生頻度が予め設定された第２範囲に存在するように前記第２ウインドウ幅制御信号を生成する第２回路とを有することを特徴とする信号再生回路。
5. 請求項４記載の信号再生回路において、
   前記ウインドウ幅制御部は、さらに、
   前記入力されたデータ信号のアイの開口幅を測定する第１測定回路と、
   前記第１測定回路によって測定されたアイの開口幅の中心付近に前記第１クロックエッジを設定する第３回路とを有し、
   前記第１および前記第２頻度算出回路と、前記第１および前記第２回路は、前記第３回路によって設定された前記第１クロックエッジの位置を初期状態として動作することを特徴とする信号再生回路。
6. 請求項３記載の信号再生回路において、
   前記ウインドウ幅制御部は、
   前記第１位相検出信号と前記第２位相検出信号の合計の発生頻度を算出する第３頻度算出回路と、
   前記合計の発生頻度が予め設定された第３範囲に存在するように、前記第１ウインドウの幅と前記第２ウインドウの幅が等しくなるような前記第１および前記第２ウインドウ幅制御信号を生成する第４回路とを有することを特徴とする信号再生回路。

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