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KR100555530B1 - 안정적인 동기 동작을 수행할 수 있는 지연 동기 루프 및 지연 동기 루프의 위상 검출부 - Google Patents

안정적인 동기 동작을 수행할 수 있는 지연 동기 루프 및 지연 동기 루프의 위상 검출부 Download PDF

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KR100555530B1
KR100555530B1 KR1020030083624A KR20030083624A KR100555530B1 KR 100555530 B1 KR100555530 B1 KR 100555530B1 KR 1020030083624 A KR1020030083624 A KR 1020030083624A KR 20030083624 A KR20030083624 A KR 20030083624A KR 100555530 B1 KR100555530 B1 KR 100555530B1
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Abstract

안정적인 동기 동작을 수행할 수 있는 지연 동기 루프가 개시된다. 본 발명의 실시예에 따른 위상 동기 루프는 위상 제어부 및 위상 검출부를 구비한다. 위상 제어부는 제 1 및 제 2 위상 제어 신호에 응답하여 기준 클럭 신호의 위상을 제어한다. 위상 검출부는 기준 클럭 신호의 위상과 상기 피드백 클럭 신호의 위상을 비교하고 상기 피드백 클럭 신호의 위상을 상기 기준 클럭 신호의 위상과 일치시키기 위하여 상기 제 1 및 제 2 위상 제어 신호들을 출력한다. 상기 위상 검출부는 전류 신호에 응답하여 검출 윈도우의 길이를 일정하게 유지한다. 상기 전류 신호는 전류 량이 일정하다. 상기 위상 검출부는 검출 윈도우 제어부 및 위상 센싱부를 구비한다. 본 발명에 따른 지연 동기 루프는 외부의 공정 온도 전압 조건의 변화에 상관없이 일정한 구간을 가지는 검출 윈도우를 유지할 수 있는 장점이 있다.

Description

안정적인 동기 동작을 수행할 수 있는 지연 동기 루프 및 지연 동기 루프의 위상 검출부{Delay locked loop and phase detector capable of performing reliable locking operation}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 지연 동기 루프의 구조를 설명하는 도면이다.
도 2는 도 1의 검출 윈도우 제어부 및 위상 센싱부의 구조를 설명하는 회로도이다.
도 3은 검출 윈도우 및 도 1의 위상 검출부의 동작을 설명하는 타이밍도이다.
도 4는 도 1의 지연 동기 루프의 동기 동작을 설명하는 도면이다.
도 5는 검출 윈도우 구간의 변화를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 위상 동기 루프를 설명하는 블록도이다.
도 7은 도 6의 위상 검출부의 구조를 설명하는 회로도이다.
본 발명은 지연 동기 루프에 관한 것으로서 특히 안정적인 동기 동작을 수행 할 수 있는 지연 동기 루프에 관한 것이다.
반도체 메모리 장치, 특히 이중 데이터 율(Double Data-Rate) 동기식 디램(synchronous DRAM) 반도체 장치는 클럭과 데이터간의 스큐(skew)를 감소시키기 위하여 지연 동기 루프(Delay locked loop)를 내장한다.
도 1은 일반적인 지연 동기 루프의 구조를 설명하는 도면이다.
도 1을 참조하면, 지연 동기 루프는(100)는 기준 클럭 신호(REFCLK)의 위상을 제어하는 위상 제어부(110), 위상 제어부(110)에서 출력되는 피드백 클럭 신호(FBCLK)와 기준 클럭 신호(REFCLK)의 위상을 비교하고 상기 위상 제어부(110)를 제어하는 제 1 및 제 2 위상 제어 신호들(PCS1, PCS2)을 출력하는 위상 검출부(120)를 구비한다.
위상 검출부(120)는 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 위상을 비교하는 동기 동작(locking operation)의 시작 시점 및 동기 동작의 종료 시점을 판단하기 위한 검출 윈도우 제어부(130)와 검출 윈도우 제어부(130)의 출력에 응답하여 위상 제어부(110)를 제어하는 제 1 및 제 2 위상 제어 신호(PCS1, PCS2)를 출력하는 위상 센싱부(140)를 구비한다.
도 2는 도 1의 검출 윈도우 제어부 및 위상 센싱부의 구조를 설명하는 회로도이다.
검출 윈도우 제어부(130)는 피드백 클럭 신호(FBCLK)를 지연시킨 지연 피드백 클럭 신호(FBCLK_D)를 발생한다. 검출 윈도우 제어부(130)는 피드백 클럭 신호(FBCLK)를 지연시키기 위하여 복수개의 인버터들(INV1, INV2, INV3, INV4)을 구비한다. 인버터들(INV1, INV2, INV3, INV4)은 전원 전압(VDD)과 접지 전압(VSS)사이에 연결되는 저항들(R11, R12, R21, R22, R31, R32, R41, R42)을 구비한다.
저항들(R11, R12, R21, R22, R31, R32, R41, R42)과 인버터들(INV1, INV2, INV3, INV4) 내부의 트랜지스터(미도시)의 사이즈를 이용하여 지연 피드백 클럭 신호(FBCLK_D)가 출력되는 시간을 조절할 수 있다. 위상 센싱부(140)는 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)를 비교하고 래치 한 후 제 1 위상 제어 신호(PCS1)를 출력하는 제 1 비교부(COM1) 및 제 1 래치부(LAT1)를 구비한다.
또한 위상 센싱부(140)는 기준 클럭 신호(REFCLK)와 지연 피드백 클럭 신호(FBCLK_D)를 비교하고 래치 한 후 제 2 위상 제어 신호(PCS2)를 출력하는 제 2 비교부(COM2) 및 제 2 래치부(LAT2)를 구비한다.
제 1 위상 제어 신호(PCS1)와 제 2 위상 제어 신호(PCS2)의 논리 레벨에 따라 위상 제어부(110)가 기준 클럭 신호(REFCLK)의 위상을 제어하는 양이 정해진다. 피드백 클럭 신호(FBCLK)가 검출 윈도우 제어부(130)로 인가된 후 지연 피드백 클럭 신호(FBCLK_D)가 출력될 때까지 걸리는 시간을 검출 윈도우라고 한다.
도 3은 검출 윈도우 및 도 1의 위상 검출부의 동작을 설명하는 타이밍도이다.
처음 피드백 클럭 신호(FBCLK)가 위상 검출부(120)로 인가되는 경우 기준 클럭 신호(REFCLK)와 위상의 차이가 많이 난다.(ⅰ) 검출 윈도우(DW)가 빗금으로 표시되어 있다. 피드백 클럭 신호(PFB)의 상승 에지가 기준 클럭 신호(REFCLK)의 상승 에지(PREF)에 일치되는 경우 피드백 클럭 신호(FBCLK)와 기준 클럭 신호(REFCLK)가 동기 되는 것으로 가정한다.
위상 검출부(120)는 제 1 위상 제어 신호(PCS1)와 제 2 위상 제어 신호(PCS2)를 발생하여 위상 제어부(110)로 인가되는 기준 클럭 신호(REFCLK)의 위상을 제어하면 위상 제어부(110)에서 출력되는 피드백 클럭 신호(FBCLK)의 위상도 제어된다.
피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)와 동기 되기 위해서 도 3(ⅰ)에서 도 3(ⅱ)와 같이 피드백 클럭 신호(FBCLK)가 점점 우측으로 움직인다.(ⅱ) 그러다가 기준 클럭 신호(REFCLK)의 상승 에지(PREF)가 검출 윈도우(DW)의 구간으로 들어오면 위상 제어부(110)는 미세 위상 동기 동작(fine phase locking operation)을 수행한다.
위상 제어부(110)의 미세 위상 동기 동작이 진행되면서 일정한 시간이 흐르면 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)의 위상에 동기 된다.
도 4는 도 1의 지연 동기 루프의 동기 동작을 설명하는 도면이다.
도 3(ⅰ)과 같이 피드백 클럭 신호(FBCLK)의 위상이 기준 클럭 신호(REFCLK)의 위상과 큰 차이가 있는 경우에는 위상 제어부(110)는 피드백 클럭 신호(FBCLK)의 위상이 큰 위상 단위(LPU)로 움직이도록 제어한다.(1) 도 4에는 큰 위상 단위(LPU)가 약 0.5도 내지 0.6도로 도시되어 있으나 큰 위상 단위(LPU)는 지연 동기 루프(100)가 장착되는 반도체 장치마다 달라질 수 있다.
도 3(ⅱ)와 같이 기준 클럭 신호(REFCLK)의 상승 에지(PREF)가 피드백 클럭 신호(FBCLK)의 검출 윈도우(DW)에 근접하는 경우에는 위상 제어부(110)는 피드백 클럭 신호(FBCLK)의 위상이 작은 위상 단위(SPU)로 움직이도록 제어한다.(2)
작은 위상 단위(SPU)는 큰 위상 단위(LPU)보다 매우 작은 위상 단위로서 지연 동기 루프(100)가 장착되는 반도체 장치마다 달라질 수 있다.
검출 윈도우(DW)는 피드백 클럭 신호(FBCLK)가 기준 클럭 신호(REFCLK)에 동기 되기 위해서 작은 위상 단위로 움직이기 시작하는 시점부터 일정한 시간 구간(또는 위상 구간)을 나타낸다.
도 4의 (3)은 검출 윈도우(DW) 구간을 위상으로 표시한 것이고 도 4의 (2)는 검출 윈도우(DW) 구간을 시간으로 표시한 것이다.
그런데, 도 2의 검출 윈도우 제어부(130)는 트랜지스터들(미도시)로 구성되는 인버터들(INV1, INV2, INV3, INV4)과 저항들(R11, R12, R21, R22, R31, R32, R41, R42)을 구비한다. 트랜지스터들(미도시)과 저항들(R11, R12, R21, R22, R31, R32, R41, R42)은 외부의 공정(Process)조건, 전압(Voltage) 조건 및 온도(Temperature) 조건의 변화에 따라 특성의 변화가 매우 크다.
따라서 검출 윈도우 제어부(130)에 의해서 만들어지는 검출 윈도우(DW)는 외부의 공정(Process)조건, 전압(Voltage) 조건 및 온도(Temperature) 조건의 변화에 의해 변화된다.
즉, 트랜지스터들(미도시)과 저항들(R11, R12, R21, R22, R31, R32, R41, R42)을 구비하는 검출 윈도우 제어부(130)는 피드백 클럭 신호(FBCLK)를 수신한 후 지연 피드백 클럭 신호(FBCLK_D)를 출력할 때까지의 시간이 외부의 공정(Process)조건, 전압(Voltage) 조건 및 온도(Temperature) 조건의 변화에 의해 매우 불규칙하게 되는 문제가 있다.
이러한 문제는 지연 동기 루프(100)의 동기 동작(Locking Operation)에 여러 가지 문제점을 야기 시킬 수 있다.
도 5는 검출 윈도우 구간의 변화를 설명하는 도면이다.
도 5의 (1)은 외부 조건들이 정상일 때 검출 윈도우(DW)의 길이를 나타낸다.
도 5의 (2)는 외부 조건이 악화되어 검출 윈도우(DW)의 구간이 길어지는 경우이다. 외부 조건이 악화되어 트랜지스터들(미도시)이나 저항들(R11, R12, R21, R22, R31, R32, R41, R42)의 특성이 나빠지면 피드백 클럭 신호(FBCLK)가 검출 윈도우 제어부(130)에서 지연되는 시간이 길어져서 검출 윈도우(DW)의 구간이 길어진다.
그러면 위상 동기 루프(100)는 미세 동기 동작을 수행하는 시간이 길어지므로 피드백 클럭 신호(FBCLK)가 기준 클럭 신호(REFCLK)에 동기 되기까지 많은 시간이 소비되는 문제가 있다.
도 5의 (3)은 외부 조건이 개선되어 검출 윈도우(DW)의 구간이 짧아지는 경우이다. 외부 조건이 개선되어 트랜지스터들(미도시)이나 저항들(R11, R12, R21, R22, R31, R32, R41, R42)의 특성이 좋아지면 피드백 클럭 신호(FBCLK)가 검출 윈도우 제어부(130)에서 지연되는 시간이 짧아져서 검출 윈도우(DW)의 구간이 짧아진다.
그러면, 위상 검출부(120)가 짧아진 검출 윈도우(DW) 구간을 인식하지 못하 고 미세 동기 동작이 제대로 수행되지 못하여 위상 동기 루프(100)의 동기 동작(locking operation)에 결함이 발생될 수 있는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 외부의 공정, 온도 및 전압 조건이 변화되어도 검출 윈도우 구간을 일정하게 유지할 수 있는 위상 동기 루프를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 위상 동기 루프는 위상 제어부 및 위상 검출부를 구비한다.
위상 제어부는 제 1 및 제 2 위상 제어 신호에 응답하여 기준 클럭 신호의 위상을 제어한다. 위상 검출부는 기준 클럭 신호의 위상과 상기 피드백 클럭 신호의 위상을 비교하고 상기 피드백 클럭 신호의 위상을 상기 기준 클럭 신호의 위상과 일치시키기 위하여 상기 제 1 및 제 2 위상 제어 신호들을 출력한다.
상기 위상 검출부는 전류 신호에 응답하여 검출 윈도우의 길이를 일정하게 유지한다.
상기 위상 제어부는 상기 피드백 클럭 신호의 위상을 상기 기준 클럭 신호의 위상과 일치시키기 위하여 상기 제 1 및 제 2 위상 제어 신호에 응답하여 상기 기준 클럭 신호의 위상을 작은 위상 단위로 제어하는 미세 위상 동기 동작(fine phase locking operation)과 큰 위상 단위로 제어하는 거친 위상 동기 동작(coarse phase locking operation)을 수행한다.
상기 검출 윈도우는 상기 위상 제어부의 미세 위상 동기 동작(Fine phase locking operation)이 시작되는 시점부터 일정한 시간 구간을 표시한다. 다시말하면 상기 피드백 클럭 신호의 상승 에지와 상기 지연 피드백 클럭 신호의 상승 에지의 위상 차이가 상기 검출 윈도우의 구간이다.
상기 전류 신호는 전류 량이 일정하다. 상기 위상 검출부는 검출 윈도우 제어부 및 위상 센싱부를 구비한다.
검출 윈도우 제어부는 상기 전류 신호에 응답하여 상기 피드백 클럭 신호를 일정 시간동안 지연시킨 지연 피드백 클럭 신호를 발생한다.
위상 센싱부는 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 제 1 위상 제어 신호를 발생하고 상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교하여 상기 제 2 위상 제어 신호를 발생한다.
상기 제 1 위상 제어 신호 및 상기 제 2 위상 제어 신호의 논리 레벨이 모두 제 1 레벨에서 상기 제 1 위상 제어 신호의 논리 레벨은 제 1 레벨이고 상기 제 2 위상 제어 신호의 논리 레벨은 제 2 레벨로 전환되면 상기 위상 제어부의 미세 위상 동기 동작이 수행된다.
상기 검출 윈도우 제어부는 제 1 차동 증폭기와 제 2 차동 증폭기를 구비한다.
제 1 차동 증폭기는 상기 피드백 클럭 신호와 상기 피드백 클럭 신호의 위상을 반전시킨 반전 피드백 클럭 신호를 수신하여 증폭시킨다. 제 2 차동 증폭기는 상기 제 1 차동 증폭기의 출력을 수신하여 증폭시키고 증폭된 결과를 상기 지연 피 드백 클럭 신호로서 출력한다.
상기 제 1 차동 증폭기 및 상기 제 2 차동 증폭기는 상기 전류 신호에 의하여 상기 피드백 클럭 신호를 수신한 후 상기 지연 피드백 클럭 신호를 출력하는 시간이 일정하게 유지된다.
상기 검출 윈도우 제어부는 상기 제 1 차동 증폭기와 상기 제 2 차동 증폭기가 하나의 쌍을 이루는 차동 증폭기 쌍이 복수 개 연결될 수 있다.
상기 제 1 차동 증폭기는 전원 전압에 제 1 단이 연결되는 제 1 저항, 상기 제 1 저항의 제 2 단에 제 1 단이 연결되고 게이트로 상기 피드백 클럭 신호를 수신하는 제 1 트랜지스터, 상기 전원 전압에 제 1 단이 연결되는 제 2 저항, 상기 제 2 저항의 제 2 단에 제 1 단이 연결되고 게이트로 상기 반전 피드백 클럭 신호를 수신하는 제 2 트랜지스터 및 상기 제 1 트랜지스터의 제 2단 및 상기 제 2 트랜지스터의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 상기 전류 신호가 인가되는 제 1 구동 트랜지스터를 구비한다.
상기 제 2 차동 증폭기는 상기 전원 전압에 제 1 단이 연결되는 제 3 저항, 상기 제 3 저항의 제 2 단에 제 1 단이 연결되고 게이트에 상기 제 1 트랜지스터의 제 1 단이 연결되는 제 3 트랜지스터, 상기 전원 전압에 제 1 단이 연결되는 제 4 저항, 상기 제 4 저항의 제 2 단에 제 1 단이 연결되고 게이트에 상기 제 2 트랜지스터의 제 1 단이 연결되는 제 4 트랜지스터 및 상기 제 3 트랜지스터의 제 2단 및 상기 제 4 트랜지스터의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 상기 전류 신호가 인가되는 제 2 구동 트랜지스터를 구비한다.
상기 제 3 트랜지스터의 제 1 단으로부터 상기 지연 피드백 클럭 신호를 출력한다.
상기 제 1 차동 증폭기 및 제 2 차동 증폭기는 제 1 내지 제 4 동작 제어 트랜지스터를 더 구비할 수 있다. 제 1 동작 제어 트랜지스터는 상기 제 1 트랜지스터의 제 2 단과 상기 제 1 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호가 인가된다.
제 2 동작 제어 트랜지스터는 상기 제 2 트랜지스터의 제 2 단과 상기 제 1 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가된다.
제 3 동작 제어 트랜지스터는 상기 제 3 트랜지스터의 제 2 단과 상기 제 2 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가된다.
제 4 동작 제어 트랜지스터는 상기 제 4 트랜지스터의 제 2 단과 상기 제 2 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가된다.
상기 동작 제어 신호에 응답하여 상기 제 1 차동 증폭기 및 상기 제 2 차동 증폭기의 동작이 턴 온 또는 턴 오프 된다.
상기 위상 센싱부는 제 1 비교부, 제 1 래치부, 제 2 비교부 및 제 2 래치부를 구비한다.
제 1 비교부는 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교 한다. 제 1 래치부는 상기 제 1 비교부의 출력을 래치한 후 상기 제 1 위상 제어 신호로서 출력한다.
제 2 비교부는 상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교한다. 제 2 래치부는 상기 제 2 비교부의 출력을 래치한 후 상기 제 2 위상 제어 신호로서 출력한다.
상기 위상 동기 루프는 상기 전류 신호를 출력하는 전류 발생부를 더 구비하고, 상기 전류 발생부는 외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건이 변동되어도 상기 전류 신호의 전류 량을 일정하게 유지한다.
상기 전류 발생부는 MRS(Mode Register Set)에 의해서 출력되는 상기 전류 신호의 전류량을 증가시키거나 감소시킬 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 피드백 클럭 신호의 위상과 기준 클럭 신호의 위상을 일치시키는 지연 동기 루프는 검출 윈도우 제어부 및 위상 센싱부를 구비한다.
검출 윈도우 제어부는 전류 신호에 응답하여 피드백 클럭 신호를 일정 시간동안 지연시킨 지연 피드백 클럭 신호를 발생한다.
위상 센싱부는 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호의 위상을 제어하는 제 1 위상 제어 신호를 발생하고 상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호의 위상을 제어하는 제 2 위상 제어 신호를 발생한다.
상기 검출 윈도우 제어부는 상기 전류 신호에 의하여 상기 피드백 클럭 신호 를 수신한 후 상기 지연 피드백 클럭 신호를 출력하는 시간이 일정하게 유지된다.
상기 위상 동기 루프는 상기 전류 신호를 출력하는 전류 발생부를 더 구비하고, 상기 전류 발생부는 외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건이 변동되어도 상기 전류 신호의 전류 량을 일정하게 유지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 실시예에 따른 위상 동기 루프를 설명하는 블록도이다.
도 7은 도 6의 위상 검출부의 구조를 설명하는 회로도이다.
도 6을 참조하면 본 발명의 실시예에 따른 위상 동기 루프(600)는 위상 제어부(610) 및 위상 검출부(620)를 구비한다.
위상 제어부(610)는 제 1 및 제 2 위상 제어 신호(PCS1, PCS2)에 응답하여 기준 클럭 신호(REFCLK)의 위상을 제어한다. 위상 검출부(620)는 기준 클럭 신호(REFCLK)의 위상과 피드백 클럭 신호(FBCLK)의 위상을 비교하고 피드백 클럭 신호(FBCLK)의 위상을 기준 클럭 신호(REFCLK)의 위상과 일치시키기 위하여 제 1 및 제 2 위상 제어 신호들(PCS1, PCS2)을 출력한다.
위상 검출부(620)는 전류 신호(CS)에 응답하여 검출 윈도우의 길이를 일정하 게 유지한다.
위상 동기 루프(600)는 전류 신호(CS)를 출력하는 전류 발생부(650)를 더 구비한다. 전류 발생부(650)는 외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건이 변동되어도 전류 신호(CS)의 전류 량을 일정하게 유지한다.
전류 발생부(650)는 MRS(Mode Register Set)에 의해서 출력되는 전류 신호(CS)의 전류량을 증가시키거나 감소시킬 수 있다.
종래의 위상 동기 루프(100)의 문제점인 전압(voltage) 조건, 온도 (temperature) 조건 및 공정(process) 조건의 변화에 따라 검출 윈도우(DW) 구간이 길어지거나 줄어드는 문제를 해결하기 위하여 본 발명의 실시예에 따른 위상 동기 루프(600)는 외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건의 변화에 영향 받지 아니하고 항상 일정한 전류 신호(CS)를 발생하는 전류 발생부(650)를 구비한다.
그리고 검출 윈도우 제어부(630)를 전류 발생부(650)에서 출력되는 전류 신호(CS)에 응답하여 제어되는 차동 증폭기들(DIF1, DIF2)로 구성한다.
차동 증폭기는 입력되는 바이어스 전류가 일정하면 입력 신호를 수신한 후 출력하는데 소비되는 시간이 일정한 특성을 가진다. 따라서 차동 증폭기(DIF1, DIF2)의 입력 신호로서 피드백 클럭 신호(FBCLK)를 이용하고 바이어스 전류로서 전류 발생부(650)에서 출력되는 전류 신호(CS)를 이용하면 피드백 클럭 신호(FBCLK)가 검출 윈도우 제어부(630)로 입력된 후 출력되는데 소비되는 시간이 일정해진다.
피드백 클럭 신호(FBCLK)가 검출 윈도우 제어부(630)로 입력된 후 출력되는데 소비되는 시간이 검출 윈도우(DW) 구간이므로 외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건이 변화되어도 검출 윈도우(DW) 구간을 일정하게 유지할 수 있다.
검출 윈도우 제어부(630)는 제 1 차동 증폭기(DIF1)와 제 2 차동 증폭기(DIF2)를 구비한다.
제 1 차동 증폭기(DIF1)는 피드백 클럭 신호(FBCLK)와 피드백 클럭 신호(FBCLK)의 위상을 반전시킨 반전 피드백 클럭 신호(/FBCLK)를 수신하여 증폭시킨다.
좀 더 설명하면, 제 1 차동 증폭기(DIF1)는 전원 전압(VDD)에 제 1 단이 연결되는 제 1 저항(R1), 제 1 저항(R1)의 제 2 단에 제 1 단이 연결되고 게이트로 피드백 클럭 신호(FBCLK)를 수신하는 제 1 트랜지스터(TR1), 전원 전압(VDD)에 제 1 단이 연결되는 제 2 저항(R2), 제 2 저항(R2)의 제 2 단에 제 1 단이 연결되고 게이트로 반전 피드백 클럭 신호(FBCLK)를 수신하는 제 2 트랜지스터(TR2) 및 제 1 트랜지스터(TR1)의 제 2단 및 제 2 트랜지스터(TR2)의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 전류 신호(CS)가 인가되는 제 1 구동 트랜지스터(DTR1)를 구비한다.
제 2 차동 증폭기(DIF2)는 제 1 차동 증폭기(DIF1)의 출력을 수신하여 증폭시키고 증폭된 결과를 지연 피드백 클럭 신호(FBCLK_D)로서 출력한다.
제 2 차동 증폭기(DIF2)는 전원 전압(VDD)에 제 1 단이 연결되는 제 3 저항(R3), 제 3 저항(R3)의 제 2 단에 제 1 단이 연결되고 게이트에 제 1 트랜지스 터(TR1)의 제 1 단이 연결되는 제 3 트랜지스터(TR3), 전원 전압(VDD)에 제 1 단이 연결되는 제 4 저항(R4), 제 4 저항(R4)의 제 2 단에 제 1 단이 연결되고 게이트에 제 2 트랜지스터(TR2)의 제 1 단이 연결되는 제 4 트랜지스터(TR4) 및 제 3 트랜지스터(TR3)의 제 2단 및 제 4 트랜지스터(TR4)의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 전류 신호(CS)가 인가되는 제 2 구동 트랜지스터(DTR2)를 구비한다.
제 3 트랜지스터(TR3)의 제 1 단으로부터 지연 피드백 클럭 신호(FBCLK_D)가 출력된다.
제 1 차동 증폭기(DIF1) 및 제 2 차동 증폭기(DIF2)는 전류 신호(CS)를 제 1 및 제 2 구동 트랜지스터(DTR1, DTR2)의 게이트로 수신한다. 전류 신호(CS)는 외부 조건의 변화에 상관없이 전류 량이 일정하다. 따라서, 피드백 클럭 신호(FBCLK)가 제 1 차동 증폭기(DIF1)로 입력된 후 제 2 차동 증폭기(DIF2)에서 지연 피드백 클럭 신호(FBCLK_D)로서 출력되는 시간이 일정해진다.
피드백 클럭 신호(FBCLK)의 상승 에지와 지연 피드백 클럭 신호(FBCLK_D)의 상승 에지의 위상 차이가 검출 윈도우(DW)의 구간이므로 검출 윈도우(DW) 구간이 일정해진다는 의미이다.
외부 조건의 변화에 상관없이 일정한 전류 량을 가지는 전류 신호(CS)를 발생하는 전류 발생부(650)는 MRS(Mode Register Set)에 의해서 출력되는 전류 신호(CS)의 전류량을 증가시키거나 감소시킬 수 있다.
전류 신호(CS)의 전류량의 증가 또는 감소에 따라 지연 피드백 클럭 신호(FBCLK_D)가 검출 윈도우 제어부(630)에서 출력되는 시간, 즉 검출 윈도우(DW) 구간을 조절할 수 있다.
외부 조건의 변화에 상관없이 일정한 전류 량을 가지는 전류 신호(CS)를 발생하는 전류 발생부(650)의 구조는 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 상세한 설명을 생략한다.
제 1 차동 증폭기(DIF1)는 제 1 및 제 2 동작 제어 트랜지스터를(CTR1, CTR2) 더 구비할 수 있다. 제 1 동작 제어 트랜지스터(CTR1)는 제 1 트랜지스터(TR1)의 제 2 단과 제 1 구동 트랜지스터(DTR1)의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호(PDON)가 인가된다.
제 2 동작 제어 트랜지스터(CTR2)는 제 2 트랜지스터(TR2)의 제 2 단과 제 1 구동 트랜지스터(DTR1)의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호(PDON)가 인가된다.
제 2 차동 증폭기(DIF2)는 제 3 및 제 4 동작 제어 트랜지스터를(CTR3, CTR4) 더 구비할 수 있다. 제 3 동작 제어 트랜지스터(CTR3)는 제 3 트랜지스터(TR3)의 제 2 단과 제 2 구동 트랜지스터(DTR2)의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호(PDON)가 인가된다.
제 4 동작 제어 트랜지스터(CTR4)는 제 4 트랜지스터(TR4)의 제 2 단과 제 2 구동 트랜지스터(DTR2)의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호(PDON)가 인가된다.
제 1 내지 제 4 동작 제어 트랜지스터(CTR1, CTR2, CTR3, CTR4)는 제 1 차동 증폭기(DIF1) 및 제 2 차동 증폭기(DIF2)의 동작을 제어하는 트랜지스터들로서 동 작 제어 신호(PDON)에 응답하여 제 1 차동 증폭기(DIF1) 및 제 2 차동 증폭기(DIF2)의 동작이 턴 온 또는 턴 오프 된다.
동작 제어 신호(PDON)는 검출 윈도우 제어부(630)의 동작을 제어하기 위하여 외부에서 인가되는 신호이다.
검출 윈도우 제어부(630)는 제 1 차동 증폭기(DIF1)와 제 2 차동 증폭기(DIF2)가 하나의 쌍을 이루는 차동 증폭기 쌍이 복수 개 연결될 수 있다. 차동 증폭기 쌍을 직렬로 복수 개 연결함으로써 피드백 클럭 신호(FBCLK) 수신한 후 지연 피드백 클럭 신호(FBCLK_D)를 출력하는 시간을 길게 할 수 있다. 따라서 차동 증폭기 쌍의 수를 조절하여 검출 윈도우(DW) 구간을 조절할 수 있다.
위상 센싱부(640)는 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 위상을 비교하여 제 1 위상 제어 신호(PCS1)를 발생하고 기준 클럭 신호(REFCLK)와 지연 피드백 클럭 신호(FBCLK_D)의 위상을 비교하여 제 2 위상 제어 신호(PCS2)를 발생한다.
위상 센싱부(640)는 제 1 비교부(COM1), 제 1 래치부(LAT1), 제 2 비교부(COM2) 및 제 2 래치부(LAT2)를 구비한다.
제 1 비교부(COM1)는 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 위상을 비교한다. 제 1 래치부(LAT1)는 제 1 비교부(COM1)의 출력을 래치 한 후 제 1 위상 제어 신호(PCS1)로서 출력한다.
도 7을 참조하면, 위상 센싱부(640)는 제 1 비교부(COM1)와 제 1 래치부(LAT1) 사이에 인버터들(INV1, INV2, INV3, INV4)을 구비하고 제 1 래치부(LAT1)의 다음에 인버터들(INV5, INV6)을 구비한다. 인버터들(INV1, INV2, INV3, INV4)은 제 1 비교부(COM1)에서 출력되는 신호의 드라이빙 능력을 증가시키기 위한 것이고 인버터들(INV5, INV6)은 제 1 래치부(LAT1)에서 출력되는 신호의 드라이빙 능력을 증가시키기 위한 것이다.
제 2 비교부(COM2)는 기준 클럭 신호(REFCLK)와 지연 피드백 클럭 신호(FBCLK_D)의 위상을 비교한다. 제 2 래치부(LAT2)는 제 2 비교부(COM2)의 출력을 래치 한 후 제 2 위상 제어 신호(PCS2)로서 출력한다.
도 7을 참조하면, 위상 센싱부(640)는 제 2 비교부(COM2)와 제 2 래치부(LAT2) 사이에 인버터들(INV7, INV8, INV9, INV10)을 구비하고 제 2 래치부(LAT2)의 다음에 인버터들(INV11, INV12)을 구비한다. 인버터들(INV7, INV8, INV9, INV10)은 제 2 비교부(COM2)에서 출력되는 신호의 드라이빙 능력을 증가시키기 위한 것이고 인버터들(INV11, INV12)은 제 2 래치부(LAT2)에서 출력되는 신호의 드라이빙 능력을 증가시키기 위한 것이다.
기준 클럭 신호(REFCLK)의 상승 에지(PREF)(도 3 참조)가 피드백 클럭 신호(FBCLK)의 검출 윈도우(DW) 구간 내부에 속하느냐 아니냐에 따라 제 1 위상 제어 신호(PCS1) 및 제 2 위상 제어 신호(PCS2)의 논리 레벨이 변화된다. 제 1 위상 제어 신호(PCS1) 및 제 2 위상 제어 신호(PCS2)의 논리 레벨의 변화에 따라 위상 제어부(610)의 동작이 제어된다.
위상 제어부(610)는 피드백 클럭 신호(FBCLK)의 위상을 기준 클럭 신호(REFCLK)의 위상과 일치시키기 위하여 제 1 및 제 2 위상 제어 신호(PCS1, PCS2)에 응답하여 기준 클럭 신호(REFCLK)의 위상을 작은 위상 단위로 제어하는 미세 위상 동기 동작(fine phase locking operation)과 큰 위상 단위로 제어하는 거친 위상 동기 동작(coarse phase locking operation)을 수행한다.
피드백 클럭 신호(FBCLK)의 검출 윈도우(DW) 구간이 기준 클럭 신호(REFCLK)의 상승 에지(PREF)에 근접하기 전에는 위상 제어부(610)는 큰 위상 단위로 기준 클럭 신호(REFCLK)를 제어한다. 따라서 피드백 클럭 신호(FBCLK)도 큰 위상 단위로 움직인다.
기준 클럭 신호(REFCLK)의 상승 에지(PREF)가 피드백 클럭 신호(FBCLK)의 검출 윈도우(DW) 구간 안으로 들어가면 위상 제어부(610)는 작은 위상 단위로 기준 클럭 신호(REFCLK)를 움직이고 따라서 피드백 클럭 신호(FBCLK)도 작은 위상 단위로 움직인다. 그리고 작은 위상 단위로 피드백 클럭 신호(FBCLK)가 움직이면서 기준 클럭 신호(REFCLK)에 동기 된다.
이와 같이 검출 윈도우 제어부(630)를 차동 증폭기를 이용하여 구성하고 일정한 전류 량을 가지는 전류 신호(CS)를 이용하여 차동 증폭기를 제어함으로써 검출 윈도우(DW) 구간을 외부 조건에 관계없이 항상 일정하게 유지할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프는 외부의 공정 온도 전압 조건의 변화에 상관없이 일정한 구간을 가지는 검출 윈도우를 유지할 수 있는 장점이 있다.

Claims (20)

  1. 제 1 및 제 2 위상 제어 신호에 응답하여 기준 클럭 신호의 위상을 제어하는 위상 제어부; 및
    전류 신호에 응답하여, 피드백 클럭 신호를 일정 시간동안 지연시킨 지연 피드백 클럭 신호를 발생하는 검출 윈도우 제어부; 및
    상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 제 1 위상 제어 신호를 발생하고 상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교하여 상기 제 2 위상 제어 신호를 발생하는 위상 센싱부를 구비하는 위상 검출부를 구비하고,
    상기 검출 윈도우 제어부는,
    상기 전류 신호에 응답하여, 상기 피드백 클럭 신호를 일정 시간동안 지연시킴으로써, 검출 윈도우의 길이를 일정하게 유지하는 것을 특징으로 하는 지연 동기 루프.
  2. 제 1항에 있어서, 상기 위상 제어부는,
    상기 피드백 클럭 신호의 위상을 상기 기준 클럭 신호의 위상과 일치시키기 위하여 상기 제 1 및 제 2 위상 제어 신호에 응답하여 상기 기준 클럭 신호의 위상을 작은 위상 단위로 제어하는 미세 위상 동기 동작(fine phase locking operation)과,
    큰 위상 단위로 제어하는 거친 위상 동기 동작(coarse phase locking operation)을 수행하는 것을 특징으로 하는 지연 동기 루프.
  3. 제 2항에 있어서, 상기 검출 윈도우는,
    상기 위상 제어부의 미세 위상 동기 동작(Fine phase locking operation)이 시작되는 시점부터 일정한 시간 구간을 표시하는 것을 특징으로 하는 지연 동기 루프.
  4. 제 1항에 있어서, 상기 전류 신호는,
    전류 량이 일정한 것을 특징으로 하는 지연 동기 루프.
  5. 삭제
  6. 제 1항에 있어서,
    상기 피드백 클럭 신호의 상승 에지와 상기 지연 피드백 클럭 신호의 상승 에지의 위상 차이가 상기 검출 윈도우의 구간인 것을 특징으로 하는 지연 동기 루프.
  7. 제 1항에 있어서, 상기 검출 윈도우 제어부는,
    상기 피드백 클럭 신호와 상기 피드백 클럭 신호의 위상을 반전시킨 반전 피드백 클럭 신호를 수신하여 증폭시키는 제 1 차동 증폭기 ; 및
    상기 제 1 차동 증폭기의 출력을 수신하여 증폭시키고 증폭된 결과를 상기 지연 피드백 클럭 신호로서 출력하는 제 2 차동 증폭기를 구비하고,
    상기 제 1 차동 증폭기 및 상기 제 2 차동 증폭기는,
    상기 전류 신호에 의하여 상기 피드백 클럭 신호를 수신한 후 상기 지연 피드백 클럭 신호를 출력하는 시간이 일정하게 유지되는 것을 특징으로 하는 지연 동기 루프.
  8. 제 7항에 있어서, 상기 검출 윈도우 제어부는,
    상기 제 1 차동 증폭기와 상기 제 2 차동 증폭기가 하나의 쌍을 이루는 차동 증폭기 쌍이 복수 개 연결될 수 있는 것을 특징으로 하는 지연 동기 루프.
  9. 제 7항에 있어서, 상기 제 1 차동 증폭기는,
    전원 전압에 제 1 단이 연결되는 제 1 저항 ;
    상기 제 1 저항의 제 2 단에 제 1 단이 연결되고 게이트로 상기 피드백 클럭 신호를 수신하는 제 1 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되는 제 2 저항 ;
    상기 제 2 저항의 제 2 단에 제 1 단이 연결되고 게이트로 상기 반전 피드백 클럭 신호를 수신하는 제 2 트랜지스터 ; 및
    상기 제 1 트랜지스터의 제 2단 및 상기 제 2 트랜지스터의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 상기 전류 신호가 인가되는 제 1 구동 트랜지스터를 구비하고,
    상기 제 2 차동 증폭기는,
    상기 전원 전압에 제 1 단이 연결되는 제 3 저항 ;
    상기 제 3 저항의 제 2 단에 제 1 단이 연결되고 게이트에 상기 제 1 트랜지스터의 제 1 단이 연결되는 제 3 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되는 제 4 저항 ;
    상기 제 4 저항의 제 2 단에 제 1 단이 연결되고 게이트에 상기 제 2 트랜지스터의 제 1 단이 연결되는 제 4 트랜지스터 ; 및
    상기 제 3 트랜지스터의 제 2단 및 상기 제 4 트랜지스터의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 상기 전류 신호가 인가되는 제 2 구동 트랜지스터를 구비하며,
    상기 제 3 트랜지스터의 제 1 단으로부터 상기 지연 피드백 클럭 신호를 출력하는 것을 특징으로 하는 지연 동기 루프.
  10. 제 9항에 있어서, 상기 제 1 차동 증폭기는,
    상기 제 1 트랜지스터의 제 2 단과 상기 제 1 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호가 인가되는 제 1 동작 제어 트랜지스 터 ; 및
    상기 제 2 트랜지스터의 제 2 단과 상기 제 1 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가되는 제 2 동작 제어 트랜지스터를 더 구비하고,
    상기 제 2 차동 증폭기는,
    상기 제 3 트랜지스터의 제 2 단과 상기 제 2 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가되는 제 3 동작 제어 트랜지스터 ; 및
    상기 제 4 트랜지스터의 제 2 단과 상기 제 2 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가되는 제 4 동작 제어 트랜지스터를 더 구비하며,
    상기 동작 제어 신호에 응답하여 상기 제 1 차동 증폭기 및 상기 제 2 차동 증폭기의 동작이 턴 온 또는 턴 오프 되는 것을 특징으로 하는 지연 동기 루프.
  11. 제 1항에 있어서, 상기 위상 센싱부는,
    상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하는 제 1 비교부 ;
    상기 제 1 비교부의 출력을 래치한 후 상기 제 1 위상 제어 신호로서 출력하는 제 1 래치부 ;
    상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교하는 제 2 비교부 ; 및
    상기 제 2 비교부의 출력을 래치한 후 상기 제 2 위상 제어 신호로서 출력하는 제 2 래치부를 구비하는 것을 특징으로 하는 지연 동기 루프.
  12. 제 1항에 있어서,
    상기 전류 신호를 출력하는 전류 발생부를 더 구비하고,
    상기 전류 발생부는,
    외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건이 변동되어도 상기 전류 신호의 전류 량을 일정하게 유지하는 것을 특징으로 하는 지연 동기 루프.
  13. 제 12항에 있어서, 상기 전류 발생부는,
    MRS(Mode Register Set)에 의해서 출력되는 상기 전류 신호의 전류량을 증가시키거나 감소시킬 수 있는 것을 특징으로 하는 지연 동기 루프.
  14. 지연 동기 루프의 피드백 클럭 신호의 위상과 기준 클럭 신호의 위상을 비교하는 위상 검출부에 있어서,
    전류 신호에 응답하여, 피드백 클럭 신호를 일정 시간동안 지연시킨 지연 피드백 클럭 신호를 발생하는 검출 윈도우 제어부; 및
    기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호의 위상을 제어하는 제 1 위상 제어 신호를 발생하고 상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교하여 상기 기준 클럭 신호의 위상을 제어하는 제 2 위상 제어 신호를 발생하는 위상 센싱부를 구비하고,
    상기 검출 윈도우 제어부는,
    상기 전류 신호에 의하여 상기 피드백 클럭 신호를 수신한 후 상기 지연 피드백 클럭 신호를 출력하는 시간이 일정하게 유지되는 것을 특징으로 하는 위상 검출부.
  15. 제 14항에 있어서,
    상기 전류 신호를 출력하는 전류 발생부를 더 구비하고,
    상기 전류 발생부는,
    외부의 전압(voltage) 조건, 온도(temperature) 및 공정(process) 조건이 변동되어도 상기 전류 신호의 전류 량을 일정하게 유지하는 것을 특징으로 하는 위상 검출부.
  16. 제 15항에 있어서, 상기 전류 발생부는,
    MRS(Mode Register Set)에 의해서 출력되는 상기 전류 신호의 전류량을 증가시키거나 감소시킬 수 있는 것을 특징으로 하는 위상 검출부.
  17. 제 14항에 있어서, 상기 검출 윈도우 제어부는,
    상기 피드백 클럭 신호와 상기 피드백 클럭 신호의 위상을 반전시킨 반전 피드백 클럭 신호를 수신하여 증폭시키는 제 1 차동 증폭기 ; 및
    상기 제 1 차동 증폭기의 출력을 수신하여 증폭시키고 증폭된 결과를 상기 지연 피드백 클럭 신호로서 출력하는 제 2 차동 증폭기를 구비하는 것을 특징으로 하는 위상 검출부.
  18. 제 17항에 있어서, 상기 제 1 차동 증폭기는,
    전원 전압에 제 1 단이 연결되는 제 1 저항 ;
    상기 제 1 저항의 제 2 단에 제 1 단이 연결되고 게이트로 상기 피드백 클럭 신호를 수신하는 제 1 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되는 제 2 저항 ;
    상기 제 2 저항의 제 2 단에 제 1 단이 연결되고 게이트로 상기 반전 피드백 클럭 신호를 수신하는 제 2 트랜지스터 ; 및
    상기 제 1 트랜지스터의 제 2단 및 상기 제 2 트랜지스터의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 상기 전류 신호가 인가되는 제 1 구동 트랜지스터를 구비하고,
    상기 제 2 차동 증폭기는,
    상기 전원 전압에 제 1 단이 연결되는 제 3 저항 ;
    상기 제 3 저항의 제 2 단에 제 1 단이 연결되고 게이트에 상기 제 1 트랜지스터의 제 1 단이 연결되는 제 3 트랜지스터 ;
    상기 전원 전압에 제 1 단이 연결되는 제 4 저항 ;
    상기 제 4 저항의 제 2 단에 제 1 단이 연결되고 게이트에 상기 제 2 트랜지스터의 제 1 단이 연결되는 제 4 트랜지스터 ; 및
    상기 제 3 트랜지스터의 제 2단 및 상기 제 4 트랜지스터의 제 2단에 공통으로 제 1 단이 연결되고 게이트로 상기 전류 신호가 인가되는 제 2 구동 트랜지스터를 구비하며,
    상기 제 3 트랜지스터의 제 1 단으로부터 상기 지연 피드백 클럭 신호를 출력하는 것을 특징으로 하는 위상 검출부.
  19. 제 18항에 있어서, 상기 검출 윈도우 제어부는,
    상기 제 1 트랜지스터의 제 2 단과 상기 제 1 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 동작 제어 신호가 인가되는 제 1 동작 제어 트랜지스터 ;
    상기 제 2 트랜지스터의 제 2 단과 상기 제 1 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가되는 제 2 동작 제어 트랜지스터 ;
    상기 제 3 트랜지스터의 제 2 단과 상기 제 2 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가되는 제 3 동작 제어 트랜지스터 ; 및
    상기 제 4 트랜지스터의 제 2 단과 상기 제 2 구동 트랜지스터의 제 1 단 사이에 직렬 연결되며 게이트로 상기 동작 제어 신호가 인가되는 제 4 동작 제어 트랜지스터를 더 구비하고,
    상기 동작 제어 신호에 응답하여 상기 제 1 차동 증폭기 및 상기 제 2 차동 증폭기의 동작이 턴 온 또는 턴 오프 되는 것을 특징으로 하는 위상 검출부.
  20. 제 14항에 있어서, 상기 위상 센싱부는,
    상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하는 제 1 비교부 ;
    상기 제 1 비교부의 출력을 래치한 후 상기 제 1 위상 제어 신호로서 출력하는 제 1 래치부 ;
    상기 기준 클럭 신호와 상기 지연 피드백 클럭 신호의 위상을 비교하는 제 2 비교부 ; 및
    상기 제 2 비교부의 출력을 래치한 후 상기 제 2 위상 제어 신호로서 출력하는 제 2 래치부를 구비하는 것을 특징으로 하는 위상 검출부.
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