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KR100413758B1 - 지연 동기 루프를 구비하는 반도체 메모리 장치 - Google Patents

지연 동기 루프를 구비하는 반도체 메모리 장치 Download PDF

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KR100413758B1
KR100413758B1 KR10-2001-0015643A KR20010015643A KR100413758B1 KR 100413758 B1 KR100413758 B1 KR 100413758B1 KR 20010015643 A KR20010015643 A KR 20010015643A KR 100413758 B1 KR100413758 B1 KR 100413758B1
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standby
dll
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memory device
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삼성전자주식회사
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Abstract

프리차지상태에서 상기 프리차지상태 이전의 락킹정보는 유지하면서 지연동기루프(DLL)를 오프(OFF)시키는 DLL을 구비하는 반도체 메모리장치가 개시된다. 상기 반도체 메모리 장치는 스탠바이 신호에 의해 동작이 제어되며, 외부클락에 동기된 내부클락을 발생하는 지연동기 루프; 및 상기 반도체 메모리장치의 프리차지상태에서 상기 DLL의 동작을 제어하는 소정의 제어신호들에 응답하여 상기 스텐바이 신호를 출력하는 제어신호 발생부를 구비하며, 상기 스탠바이 신호가 활성화되면, 상기 DLL은 동작을 하지 않고 상기 프리차지상태 이전의 락킹상태를 유지한다. 따라서 상기 반도체 메모리 장치는 프리차지 상태에서 소모되는 전류를 감소시키는 효과가 있다.

Description

지연 동기 루프를 구비하는 반도체 메모리 장치{Semiconductor memory device including delay locked loop}
본 발명은 반도체 메모리장치(semiconductor memory device)에 관한 것으로, 특히 지연 동기 루프(Delay locked Loop; 이하 'DLL'라 한다.)의 동작모드 제어회로를 구비하는 반도체 메모리장치에 관한 것이다.
DLL은 반도체 메모리장치의 동작속도가 증가함에 따라 반도체 메모리장치와 메모리 컨트롤러사이에 원활한 데이터의 전송을 위하여 반도체 메모리장치 내부에 구현된다.
즉, DLL은 외부에서 공급되는 외부 클락(external clock)을 적당히 지연시켜 데이터 출력 버퍼를 구동시키는 내부 클락을 발생시키고, 상기 데이터 출력버퍼는 상기 내부클락에 응답하여 출력데이터를 상기 외부 클락의 상승에지(rising edge)나 하강에지(falling edge)에 일치시켜 데이터를 출력한다.
또한, DLL은 외부로부터 입력되는 데이터 스트로브 신호(data strobe signal)를 적당히 지연시켜, 데이터 출력버퍼로 입력되는 데이터 신호 및 상기 데이터 스트로브신호의 위상관계가 데이터 입력 셋업 또는 유지(data input setup/hold)를 최적화할 수 있는 관계로 만들어 준다.
도 1은 종래의 아날로그 지연 동기 루프(DLL)를 나타내는 블락도이다. 도 1을 참조하면, DLL은 가변 지연선 (variable delay line; 이하 'VDL'라 한다.), 위상 검출기 (phase detector; 3), 전하 펌프 (charge pump; 5) 및 보상 지연회로 (compensation delay; 7)를 포함한다.
보상 지연회로(7)는 내부 클락(CLK_OUT)에 응답하여 내부클락보다 위상이 앞서는 되먹임클락 (CLK_FB)을 위상검출기(3)로 출력한다.
위상 검출기(3)는 외부에서 공급되는 외부클락(CLK_IN)과 내부클락 (CLK_OUT)보다 위상이 앞서는 되먹임클락(CLK_FB)에 응답하여 외부클락(CLK_IN)과 되먹임클락(CLK_FB)의 위상을 비교하여, 비교 결과에 해당하는 신호 (UP, 또는 DOWN)를 출력한다.
전하 펌프(5)는 위상 검출기(3)에서 출력된 신호들(UP 및 DOWN)에 응답하여 VDL(1)의 지연시간을 조절하는 제어전압(Vcontrol)을 출력한다. VDL(1)은 전하펌프(5)의 제어전압(Vcontrol)에 응답하여 외부클락(CLK_IN)의 지연시간(delay time)을 조절한다.
즉, 데이터 출력시점이 외부클락(CLK_IN)보다 빠른 경우에는 VDL(1)의 지연을 증가시키고, 데이터 출력시점이 외부클락(CLK_OUT)보다 느린 경우에는 VDL(1)의 지연을 감소시켜 외부클락(CLK_IN)에 동기된 내부클락 (CLK_OUT)을 출력한다.
따라서, DLL은 외부에서 발생하는 전원 전압의 변화나 온도 변화에 관계없이 항상 데이터의 출력시점을 외부클락(CLK_IN)에 동기(synchronous)시킬 수 있다.
그러나, DLL이 내부 클락(CLK_IN)을 외부 클락(CLK_OUT)에 동기시키는 동안, VDL(1), 위상 비교기(3), 보상 지연회로(7) 및 전하 펌프(5)등이 모두 동작하므로 상당한 양의 전류가 소모된다.
또한, DLL의 전원을 오프(off)시킬 경우에는 기존의 락킹(locking)정보가 소멸되며, 다시 DLL이 락킹(locking)되기 까지 상당한 시간이 소비된다. 따라서, 종래의 DLL을 포함하는 반도체 메모리 장치에서는 대부분의 동작상태에서 DLL을 켜두거나, 또는 DRAM의 셀프 리후레쉬(self refresh) 동작 시에만 DLL을 오프(off)시키고 다시 DLL을 처음부터 락킹(locking)시키는 방식을 사용한다. 따라서 DLL이 동작을 하지 않는 프리차지상태 (precharge)서도 상당량의 전류(10 내지 20mA)가 소모되는 단점이 있다.
그리고, 데이터 출력 스트로브(date output strobe)는 데이터 출력(data output)과 동일하게 DLL에서 만들어진 내부 클락(CLK_OUT)으로 제어되므로, 프리앰블(preamble)을 제대로 출력하기 위해서는 DLL은 액티브 명령이 주어진 후 3클락 사이클만에 제어신호를 발생시켜야 한다. 그러나 DLL이 완전히 오프(off)된 상태로부터 다시 락킹(locking)하기 까지는 200클락 사이클이 요구되므로, 반도체 메모리 장치가 프리차지상태로 동작하는 동안 DLL을 완전히 오프(off)시키면, 액티브 명령이 입력된 후 3클락 사이클만에 데이터를 출력하는 것은 불가능하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 메모리장치의 프리차지상태에서 DLL이 소비하는 전류를 줄이는 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 지연 동기 루프(DLL)를 나타내는 블락도이다.
도 2는 본 발명의 일 실시예에 따른 제어신호 발생부를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 제어신호 발생부의 출력신호를 구비하는 DLL의 블락도이다.
도 4는 도 3의 위상 검출기를 나타내는 회로도이다.
도 5는 도 3의 가변지연선을 나타내는 회로도이다.
도 6은 도 3의 전하펌프를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 DLL의 동작모드를 제어하는 타이밍 다이어그램이다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 반도체 메모리 장치는 스탠바이 신호에 의해 동작이 제어되며, 외부클락에 동기된 내부클락을 발생하는 지연동기 루프; 및 상기 반도체 메모리장치의 프리차지상태에서 상기 DLL의 동작을 제어하는 소정의 제어신호들에 응답하여 상기 스텐바이 신호를 출력하는 제어신호 발생부를 구비하며, 상기 스탠바이 신호가 활성화되면, 상기 DLL은 동작을 하지 않고 상기 프리차지상태 이전의 락킹상태를 유지한다.상기 상기 제어신호 발생부는 상기 DLL의 락킹 시작을 지시하는 소정의 제어신호을 출력하는 제1논리회로; 상기 DLL의 락킹 종료를 지시하는 소정의 제어신호를 출력하는 제2논리회로; 상기 제1논리회로의 출력신호 및 상기 제2논리 회로의 출력신호에 응답하여 스탠바이 인에이블신호를 출력하는 스탠바이 인에이블 신호발생부; 및 상기 반도체 메모리 장치가 상기 프리차지 상태임을 지시하는 명령신호 및 상기 스텐바이 인에이블 신호를 논리곱하여 상기 스텐바이 신호를 출력하는 논리곱 회로를 구비한다.
상기 DLL은 상기 스탠바이신호가 활성화되는 경우 리셋되고, 상기 스텐바이 신호가 비활성화되는 경우 상기 외부클락과 상기 내부클락의 위상차이를 검출하고, 그 위상차이에 상응하는 신호들을 출력하는 위상검출기; 상기 스텐바이 신호가 활성화되는 경우 상기 스텐바이 신호가 활성화되기 전의 전압을 유지하고, 상기 스텐바이 신호가 비활성화되는 경우 상기 위상 검출기의 출력신호들에 응답하는 가변되는 제어전압을 출력하는 전하 펌프; 및 적어도 하나 이상의 지연 장치를 구비하며, 상기 스텐바이 신호가 활성화되는 경우 비활성화되고, 상기 스텐바이 신호가 비활성화되는 경우 상기 제어전압에 응답하여 상기 지연장치의 지연시간을 조절하여 상기 외부클락에 동기된 상기 내부클락을 발생하는 가변지연선을 구비한다.
상기 스탠바이 인에이블신호 발생부는 상기 제1논리회로의 출력신호 및 상기 제2논리 회로의 출력신호를 각각 수신하는 크로스 커플된 부정논리합인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명의 일실시예에 따른 반도체 메모리장치는 제어신호발생부(도 2) 및 DLL(도 3)을 구비한다. 도 2는 본 발명의 일 실시예에 따른 제어신호 발생부를 나타내는 회로도이다. 도 2를 참조하면, 제어신호 발생부는 제1논리회로(11), 제 2논리회로(15), 스탠바이 인에이블신호 발생부(12) 및 논리곱 회로(19)를 구비한다.
제 1논리회로(11)는 DLL의 락킹 시작을 지시하는 명령 신호인 DLLRESET신호 및 SELF_EXIT신호를 논리합한다. DLLRESET신호는 DLL을 리셋(reset)시키기 위하여 MRS(mode register set; 이하 'MRS'라 한다.)에서 발생되며 소정시간 동안 활성화(activation)되는 신호이고, SELF_EXIT는 반도체 메모리 장치가 셀프 리후레쉬(sief refresh)를 종료하였을 때 소정 시간동안 활성화되는 신호이다. 따라서 DLLRESET 및 SELF_EXIT 신호는 DLL의 동작을 제어하는 소정의 제어신호이다.
즉, DLLRESET 및 SELF_EXIT 신호가 발생된 후 DLL은 락킹 과정을 진행해야 하므로, DLLRESET 및 SELF_EXIT 신호는 DRAM의 동작모드( 액티브 또는 프리 차지)에 무관하게 DLL을 소정의 시간동안 동작시킨다.
제 2논리회로(15)는 PCAS 신호( 독출(read) 및 기입(write) 등 CAS(column address strobe; 이하 'CAS'라 한다) 명령에 의하여 발생하는 신호를 'PCAS'라 한다.), MRSET신호 및 DLL_LOCKED신호를 논리합한다. PCAS 신호는 액티브명령(active command)에 응답하여 발생되는 신호이다.
MRSET 신호는 DLL 동작 모드를 설정해 주는 명령으로 이중 데이터 율 (double data rate; 이하 'DDR'라 한다.)의 시방서(specification)에 의하면, MRSET신호는 DDL 리셋(reset) 후 200 사이클(cycle) 경과 후 인가된다. 또한DLL_LOCKED신호는 반도체 메모리 장치의 내장된 카운터( 미 도시)에 의하여 DLL이 켜진 (on)후로부터 락킹(locking)을 찾는데 걸리는 락킹 시간( locking time) 경과되었음을(즉, DLL의 락킹이 완료되었음) 알리는 신호이다.
DDR 싱크로너스 디램(synchronous DRAM)에 사용되는 DLL은 최대 200 클락 사이클까지 락킹 시간을 가질 수 있다. PCAS신호, MRSET신호 및 DLL_LOCKED는 DLLRESET 및 SELF_EXIT를 인가한 후 DLL이 락킹을 완료했음을 알려줄 수 있는 신호이다. 특히 DLL_LOCKED이 가장 유효한 신호이며 PCAS 또는 MRSET신호는 DLL의 최대 200 클락 사이클 락킹 시간에 생길 수 있는 만일을 위한 신호이다.
스탠바이 인에이블 신호발생부(12)는 제 1논리회로(11)의 출력신호를 리세트 (RESET)입력으로 하고, 제 2논리회로(15)의 출력신호를 세트(SET)입력으로 하는 래치(latch)로 구성될 수 있다. 도 2의 스탠바이 인에이블 신호발생부(12)는 크로스 커플된 부정 논리합(cross coupled NOR)으로 구성되어 제 1논리회로(11)의 출력신호 및 제 2논리회로(15)의 출력신호에 응답하여 스탠바이 인에이블 신호 (standby enable signal; STB_EN)를 발생한다.
논리곱 회로(19)는 반도체 메모리장치의 동작상태 즉 반도체 메모리 장치가 프리차지 상태임을 지시하는 명령신호(/PCAS)와 스탠바이 인에이블 신호(STB_EN)를 논리곱(AND)하여 스탠바이신호(STANDBY)를 발생한다.
DLLRESET신호 및 SELF_EXIT신호의 적어도 하나가 활성화되는 경우 스텐바이 신호를 활성화 시키는 스텐바이 인에이블신호(STB_EN)는 비활성화되고, PCAS신호, MRSET 신호 및 DLL_LOCKED신호의 적어도 하나가 활성화되는 경우에는 스텐바이 인에이블신호(STB_EN)는 활성화된다.
따라서, 반도체 메모리장치의 프리차지(precharge)상태, 즉 /PCAS가 논리 '하이'로 활성화된 상태에서 스텐바이 인에이블신호(STB_EN)가 활성화되는 경우에만 스텐바이신호(STANDBY)는 활성화된다.
스텐바이 신호(STANDBY)가 활성화되는 경우를 스탠바이 모드(standby mode)라 한다. 스탠바이 모드(standby mode)는 DLL이 계속적으로 락킹(locking) 정보를 업데이트 (update)하는 온(ON)상태도 아니고, 이전의 락킹 정보를 모두 잃어버리고 DLL을 동작시키지 않는 오프(OFF)상태도 아닌, 반도체 메모리장치의 프리차지 상태 이전의 락킹 정보는 유지하면서 DLL에 포함된 소정의 회로들을 동작시키지 않는 제 3의 동작상태를 말한다.
따라서, DLL의 락킹 종료를 지시하는 PCAS신호, MRSET 신호 및 DLL_LOCKED의 어느 하나가 활성화되면, 스텐바이 인에이블신호(STB_EN)는 활성화되고, 반도체 메모리장치의 프리차지 (precharge)상태에서 스텐바이 신호(STANDBY)는 활성화되므로 DLL은 스탠바이 모드로 동작할 수 있다.
그러나 DLL의 락킹 시작 또는 진행중 임을 지시하는 DLLRESET신호 및 SELF_EXIT신호의 어느 하나가 활성화되면, 스텐바이 인에이블신호(STB_EN)는 비활성화되므로 반도체 메모리장치가 프리차지상태인 경우라도 DLL은 스탠바이 모드로 동작할 수 없다.
도 7은 본 발명의 일 실시예에 따른 DLL의 동작모드를 제어하는 타이밍 다이어그램이다. 도 2 및 도 7을 참조하면, 반도체 메모리 장치의 프리차지상태(즉 /PCAS가 논리 '하이'로 활성화되는 경우)에 DLLRESET신호가 소정의 기간동안 활성화되거나 또는 SELF_EXIT신호가 소정의 기간동안 활성화되는 경우 스텐바이 인에이블 신호(STE_EN)이 비활성되면, 스텐바이신호(SRANDBY)는 비활성화된다.
반도체 메모리 장치의 프리차지상태 (즉 /PCAS가 활성화되는 경우)에 MRSET신호 또는 PCAS신호가 활성화되는 경우 스텐바이 인에이블신호(STB_EN)가 활성화되면, 스텐바이 신호(STANDBY)는 활성화된다.
따라서, DLL이 리세트(reset)되고 리세트 후로부터 락킹시간이 경과되기 전까지 DLL이 락킹을 진행하므로, 반도체 메모리장치가 프리차지상태의 경우라도 DLL을 스탠바이모드로 변환시킬 수 없다. 또한 반도체 메모리장치의 셀프 리후레쉬 (self refresh)의 경우도 락킹시간이 경과되기 전까지는 프리차지상태의 경우라도 스탠바이 모드로 동작을 시키면 안 된다.
도 3은 본 발명의 일 실시예에 따른 스탠바이 동작 모드를 구비하는 DLL을 나타내는 블락도이다. 도 3을 참조하면, DLL은 VDL(31), 위상 검출기(33), 전하 펌프(35)를 구비하며, 보상 지연회로(37)를 더 구비할 수 있다.
위상 검출기(33)는 외부 클락(CLK_IN) 및 스탠바이 신호(STANDBY) 및 내부클락(CLK_OUT, 또는 보상 지연회로(37)에 의하여 위상이 변화된 되먹임 클락 (CLK_FB))에 응답하여 외부클락(CLK_IN) 및 내부클락(CLK_OUT 또는 CLK_FB)의 위상 차를 검출하고 상기 위상 차에 상응하는 신호들(UP 및 DOWN)을 전하 펌프(35)로 출력한다.
전하 펌프(35)는 UP 또는 DOWN 신호 및 반전 스탠바이 신호(/STANDBY)에 응답하여 VDL(31)의 지연 시간을 조절하는 제어전압(Vcontrol)을 VDL(31)로 출력한다.
VDL(31)은 외부 클락(CLK_IN) 및 스텐바이 신호(STANDBY) 및 제어전압 (Vcontrol)에 응답하여 외부클락(CLK_IN)의 지연시간을 조절하여 내부클락 (CLK_OUT)과 외부클락(CLK_IN)을 동기(synchronous)시킨다.
또한, 보상 지연회로(37)는 내부클락(CLK_OUT)에 응답하여 내부클락 (CLK_OUT)의 위상을 외부클락(CLK_IN)의 위상보다 빠른(lead) 되먹임신호(CLK_FB)를 위상 검출기(33)로 출력하며, 입력버퍼 및 데이터 출력버퍼의 지연을 모니터링 (monitoring)하는 기능을 수행한다.
DLL이 온(on)상태인 동안, DLL은 계속적으로 락킹동작을 하면서 외부 전원 전압이나 온도 변화에 따른 지연변화를 보상해 주기 위하여 VDL(31)의 지연 시간을 조절하는 전하펌프(35)의 제어전압(Vcontrol)을 변화시킨다.
즉, DLL이 동작하는 동안의 락킹정보는 업데이트(update)된다. 그러나 DLL이 오프(off)되면 계속적으로 업데이트(update)되던 제어전압(Vcontrol) 값은 더 이상 업 데이트되지 못하고 전원전압(Vcc) 또는 접지 전압(Vss)으로 상승/하강된다.
DLL을 다시 온(on) 시키면, DLL은 소정의 VDL(31)의 지연 시간을 설정하기 위하여 계속적으로 제어전압(Vcontrol)을 변화시켜 락킹상태를 만든다. DLL이 온 된 후 락킹 상태에 도달하는데 이르는 시간을 락킹 시간(locking time)이라 한다.
도 4는 도 3의 위상 검출기를 나타내는 회로도이다. 도 4를 참조하면, 위상 검출기(33)는 제 1 플립플롭(41), 제 2플립플롭(43), 부정 논리합(45) 및 논리곱(47)을 구비한다.
제 1 플립플롭(41)은 외부 클락신호(CLK_IN)의 상승에지(rising edge)에 동기되어 입력단(D)으로 입력되는 데이터(Vdd; 논리 하이)를 전하 펌프(35)로 출력 (DOWN)하며, 제 2플립플롭(43)은 되먹임 클락(CLK_FB)의 상승에지(rising edge)에 동기되어 입력단(D)으로 입력되는 데이터터(Vdd; 논리 하이)를 전하 펌프(35)로 출력(UP)한다.
논리곱(47)은 제 1플립플롭(41)의 출력신호(DOWN) 및 제 2플립플롭(43)의 출력신호 (UP)에 응답하여 논리곱된 값을 부정논리합(45)으로 출력한다. 부정논리합(45)은 논리곱(47)의 출력신호 및 스텐바이 신호(STANDBY)에 응답하여 논리 '하이'에서 논리 '로우'로 전이하는 에지(edge)에서 제 1플립플롭(41) 및 제 2플립플롭(43)을 리세트(reset)시킨다.
따라서 스텐바이 신호(STANDBY)가 활성화된 경우(예컨대 논리 '하이'인 경우)에는 논리곱(47)의 출력 값에 관계없이 위상 검출기(33)는 리셋된다.
도 5는 도 3의 가변 지연선(variable delay line)을 나타내는 회로도이다. 도 5를 참조하면, VDL(31)은 복수개의 지연장치(예컨대 차동 증폭기)를 직렬로 연결한 체인(chain)으로, 전하 펌프(35)의 출력신호인 제어전압(Vcontrol)의 값에 따라 지연 장치의 지연시간(delay time)을 가변시킨다. 이하 설명의 편의상 두 개의 지연장치(301, 303)를 구비하는 VDL(31)이 설명되어진다.
제 1차동 증폭기(301)는 일단이 전원 전압(Vdd)에 연결되고 타단이 트랜지스터 M1의 드레인에 접속되는 저항 R1, 게이트로 외부클락신호(CLK_IN)가 입력되고, 소오스가 트랜지스터 M3의 드레인에 접속되는 트랜지스터 M1, 일단이 전원전압(Vdd)에 연결되고 타단이 트랜지스터 M2의 드레인에 접속되는 저항 R2, 게이트로 외부클락신호의 반전신호(CLK_INB)가 입력되고, 드레인이 트랜지스터 M3의 드레인에 접속되는 트랜지스터 M2 및 제어전압(Vcontrol)에 의하여 제어되는 전류원 53을 구비한다.
인버터(51)는 스텐바이 신호(STANDBY)에 응답하여 반전된 신호를 트랜지스터 M3의 게이트에 공급한다.
제 2차동 증폭기(303)는 일단이 전원 전압(Vdd)에 연결되고 타단이 트랜지스터 M4의 드레인에 접속되는 저항 R3, 게이트에 제 1차동증폭기(301)의 노드 N2의 전압이 입력되고, 소오스가 트랜지스터 M6의 드레인에 접속되는 트랜지스터 M4, 일단이 전원 전압(Vdd)에 연결되고 타단이 트랜지스터 M5의 드레인에 접속되는 저항 R4, 게이트로 제 1차동 증폭기(301)의 노드 N1의 전압이 입력되고, 소오스가 트랜지스터 M6의 드레인에 접속되는 트랜지스터 M5 및 제어전압 (Vcontrol)에 의하여 제어되는 전류원 55를 구비한다.
인버터(51)는 스텐바이 신호(STANDBY)에 응답하여 반전된 신호를 트랜지스터 M6의 게이트에 공급한다.
트랜지스터 M4 및 M5의 드레인의 전압이 내부 클락신호들(CLK_OUT 및 CLK_OUYB)로서 출력된다.
그러나 스텐바이 신호(STANDBY)가 활성화되면(예컨대 논리 '하이'), 트랜지스터 M3 및 M6은 턴-오프(turn- off)가 되어 VDL(31)은 동작을 하지 않는다. 도 6은 도 3의 전하펌프를 나타내는 회로도이다. 도 6을 참조하면, 전하펌프(35)는 제 1전류원(61), 제 2전류원(63), 커패시터(C) 및 위상 검출기(33)의 UP 신호에 의하여 제어되는 스위치(S1), 위상 검출기(33)의 DOWN 신호에 의하여 제어되는 스위치 (S2) 및 반전 스텐바이 신호(/STANDBY)에 의하여 제어되는 스위치(S3)을 구비한다.
스텐바이 신호(STANDBY)가 논리 '로우' 이고, 위상 검출기(33)의 출력신호인 UP 신호 및 DOWN 신호가 모두 논리 '로우'이면, 제어전압(Vcontrol)은 변함이 없다.
스텐바이 신호(STANDBY)가 논리 '로우' 이고, UP 신호가 논리 '하이'이고 DOWN 신호가 논리 '로우'이면, 제어전압(Vcontrol)은 서서히 상승한다. 그러나 스텐바이 신호(STANDBY)가 논리 '로우' 이고, UP 신호가 논리 '로우'이고 DOWN 신호가 논리 '하이'이면, 제어전압 (Vcontrol)은 서서히 하강한다.
스텐바이 신호(STANDBY)가 논리 '하이' 인 경우, 즉 프리차지 모드의 경우에는 위상 검출기(33)의 출력신호인 UP 또는 DOWN의 신호에 무관하게 제어전압 (Vcontrol)은 스텐바이 신호(STANDBY)가 논리 '하이'로 되기 전의 상태를 유지한다.
따라서, 반도체 메모리장치의 프리차지상태에서 스텐바이 신호(STANDBY)가 활성화되면, 전하 펌프(35)는 스텐바이 신호(STANDBY)가 활성화되기 전의 락킹상태를 유지한다. 그리고 액티브 명령(active command)에 응답하여 VDL(31), 위상 검출기(33), 전하펌프(35)를 동작시키면, 커패시터(C)에 플로우팅(floating)되어 있던 제어전압(Vcontrol)은 프리차지상태로 동작했던 시점의 락킹상태로 동작을 하게된다.
따라서, 스탠바이 모드는 프리차지상태에서 DLL의 락킹 정보를 유지하면서, VDL(31), 위상 검출기(33) 및 전하 펌프(35)의 동작을 중지시켜 DLL이 소모하는 전류를 줄이는 장점이 있다.
도 7은 본 발명의 일 실시예에 따른 DLL의 동작모드를 제어하는 타이밍 다이어그램이다. 도 7을 참조하면, 스텐바이 모드의 동작을 실행시키는 스텐바이 신호(STANDBY)는 DLLRESET 명령이 인가 된 후 MRSET 명령이 인가될 때까지 비활성화(non-active)되고, SELF_EXIT 명령이 인가된 후 PCAS신호가 인가 된 경우에도 비활성화되므로, 반도체 메모리 장치가 프리차지 모드로 동작하는 경우에도 비활성화 된다.
즉, 스텐바이 신호(STANDBY)는 프리차지상태에서 스탠바이 인에이블 신호(STB_EN)가 활성화(activation)되는 구간에서만 활성화된다.
또한 도 7을 참조하면 DLL을 구비하는 반도체 메모리장치에 있어서, 상기 DLL은 상기 DLL을 ON/OFF시키는 ON/OFF 모드 및 상기 반도체 메모리 장치의 프리차지상태에서 스텐바이 신호(STANDBY)의 활성화에 응답하여 상기 DLL이 상기 프리차지 모드로 동작하기 전의 락킹정보를 유지하며 상기 DLL을 OFF시키는 스탠바이모드를 구비한다.
스탠바이 인에이블신호(STB_EN)는 상기 DLL을 리세트시키기 위한 DLLRESET신호 및 셀프 리후레쉬를 종료한 후 상기 DLL이 온(on)됨을 지시하는 SELF_EXIT신호의 적어도 하나가 활성화된 경우 비활성화(nonactivation)되며, 스탠바이 인에이블신호(STB_EN)는 액티브명령에 의하여 발생되는 PCAS신호 및 노말 MRS에 의하여 발생되는 MRSET신호 및 락킹시간(locking time)을 지시하는 DLL_LOCKED신호의 적어도 하나가 활성화되는 경우에 활성화된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한 정의나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 일 실시예에 의한 반도체 메모리장치의 프리차지상태에서 DLL은 프리차지상태로 동작하기 이전의 락킹정보를 유지하면서 DLL을 오프(off)시켜 소모되는 전류를 줄일 수 있는 장점이 있다.

Claims (11)

  1. 반도체 메모리 장치에 있어서,
    스탠바이 신호에 의해 동작이 제어되며, 외부클락에 동기된 내부클락을 발생하는 지연동기 루프(delay locked loop; DLL); 및
    상기 반도체 메모리장치의 프리차지상태에서 상기 DLL의 동작을 제어하는 소정의 제어신호들에 응답하여 상기 스텐바이 신호를 출력하는 제어신호 발생부를 구비하며,
    상기 DLL은 상기 스탠바이 신호가 활성화되면 동작을 하지 않고, 상기 프리차지상태 이전의 락킹상태를 유지하고,
    상기 제어신호 발생부는,
    상기 DLL의 락킹 시작을 지시하는 소정의 제어신호을 출력하는 제1논리회로;
    상기 DLL의 락킹 종료를 지시하는 소정의 제어신호를 출력하는 제2논리회로;
    상기 제1논리회로의 출력신호 및 상기 제2논리 회로의 출력신호에 응답하여 스탠바이 인에이블신호를 출력하는 스탠바이 인에이블 신호발생부; 및
    상기 반도체 메모리 장치가 상기 프리차지 상태임을 지시하는 명령신호 및 상기 스텐바이 인에이블 신호를 논리곱하여 상기 스텐바이 신호를 출력하는 논리곱 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 DLL은,
    상기 스탠바이신호가 활성화되는 경우 리셋되고, 상기 스텐바이 신호가 비활성화되는 경우 상기 외부클락과 상기 내부클락의 위상차이를 검출하고, 그 위상차이에 상응하는 신호들을 출력하는 위상검출기;
    상기 스텐바이 신호가 활성화되는 경우 상기 스텐바이 신호가 활성화되기 전의 전압을 유지하고, 상기 스텐바이 신호가 비활성화되는 경우 상기 위상 검출기의 출력신호들에 응답하는 가변되는 제어전압을 출력하는 전하 펌프; 및
    적어도 하나 이상의 지연 장치를 구비하며, 상기 스텐바이 신호가 활성화되는 경우 비활성화되고, 상기 스텐바이 신호가 비활성화되는 경우 상기 제어전압에 응답하여 상기 지연장치의 지연시간을 조절하여 상기 외부클락에 동기된 상기 내부클락을 발생하는 가변지연선을 구비하는 것을 특징으로 하는 반도체 메모리장치.
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  5. 제1항에 있어서, 상기 스탠바이 인에이블신호 발생부는 상기 제1논리회로의 출력신호 및 상기 제2논리 회로의 출력신호를 각각 수신하는 크로스 커플된 부정논리합인 것을 특징으로 하는 반도체 메모리장치.
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