JP3729080B2 - ロック検出器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光通信や無線通信で広く利用される位相同期回路（ＰＬＬ）の同期状態（ロック／アンロック）を判別するロック検出器に関し、特にクロック再生回路など入力信号がランダムデータである場合のＰＬＬの同期状態を正確に判別するロック検出器に関するものである。
【０００２】
【従来の技術】
図１２はクロック再生回路（参考文献：C.R.Hogge,JR.,"A Self Correcting Clock Recovery Circuit",Journal of Lightwave Tech.,vol.LT-3,No.6,1985, p1323)と、これに付加された従来のロック検出器（参考文献：R.C.Den Dulk, "Digital PLL Lock-Detection Circuit",IEEE Electronics Letters, Vol.24,No.14,1988,p880)を示す図である。
【０００３】
クロック再生回路３６は、位相比較回路１１、差動増幅器５、ループフィルタ６、電圧制御発振器（以下、ＶＣＯと略記する）７から構成される。このうち位相比較回路１１は、Ｄ型フリップフロップ（以下、ＤＦＦと略記する）１、ＥＸＯＲゲート２、遅延回路３、ＥＸＯＲゲート４から構成される。また、従来のロック検出器１８は、遅延回路１２、ＤＦＦ１３、直流検波器１４、電圧比較器１５から構成される。
【０００４】
クロック再生回路３６は、データ入力端子８から入力データ信号Ｄinを入力し、このデータ信号Ｄinからクロック信号ＣＬＫを再生してクロック出力端子１０に出力し、さらにＤＦＦ１による識別器においてデータ信号Ｄinを再生したデータ信号Ｑをデータ出力端子９に出力する。
【０００５】
次にこのクロック再生回路３６の動作を説明する。図１３はクロック再生回路と従来のロック検出器の動作を表す波形である。図１３において、(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４の出力信号（エッジ密度信号）ＥＤ、(g)は遅延回路１２の出力信号ＣＤ、(h)はＤＦＦ１３の出力信号ＬＤ、(i)はロック検出器１８の出力信号ＬＤＥＴである。
【０００６】
ＤＦＦ１は、入力データ信号Ｄinを再生クロック信号ＣＬＫで打ち抜くことにより、入力データ信号Ｄinの再生データである再生データ信号Ｑをデータ出力端子９に出力する。
【０００７】
ここで、ＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係は、再生クロック信号ＣＬＫの立ち上がりが入力データ信号Ｄinのエッジの中間に位置する場合である。この位相関係の場合を図１３(II)に示す。
【０００８】
また、(II)の状態と比較して再生クロック信号ＣＬＫの位相が進んでいる場合を図１３(I)に、(II)の状態と比較して再生クロック信号ＣＬＫの位相が遅れている場合を図１３(III)に、それぞれ記載した。一方、遅延回路３の遅延時間を入力データの１／２シンボルに設定すると、図１３(II)の位相関係では遅延回路３の出力信号Delayは再生データ信号Ｑと一致する。
【０００９】
ＥＸＯＲゲート２は入力データ信号Ｄinと再生データ信号Ｑとの排他的論理和を演算して位相比較信号ＰＣを出力し、ＥＸＯＲ４は入力データ信号Ｄinと遅延信号Delayとの排他的論理和を演算してエッジ密度信号ＥＤを出力する。差動増幅器５は位相比較信号ＰＣからエッジ密度信号ＥＤを減算演算し、ループフィルタ６はその減算結果の高周波成分を制限してＶＣＯ７に制御電圧として送出する。
【００１０】
図１３(II)の位相関係では、再生データ信号Ｑと遅延信号Delayは一致するため、位相比較信号ＰＣとエッジ密度信号ＥＤも一致する。従つて差動増幅器５の出力はゼロとなりループフィルタ６の出力（ＶＣＯ７の制御電圧）は一定であり、位相同期が維持される。
【００１１】
図１３(I)の位相関係（ＣＬＫ位相が進んでいる場合）では、遅延信号Delayに対して再生データ信号Ｑの位相が進むため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して狭くなる。この結果、差動増幅器５の出力は負の値をとり、ループフィルタ６の出力（ＶＣＯ７の制御電圧）は電圧を下げる方向に変化し、ＶＣＯ７の位相を遅らせる制御となることにより位相同期が維持される。
【００１２】
反対に、図１３(III)の位相関係（ＣＬＫ位相が遅れている場合）では、遅延信号Delayに対して再生データ信号Ｑの位相が遅れるため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して広くなる。この結果、差動増幅器５の出力は正の値をとり、ループフィルタ６出力（ＶＣＯ７の制御電圧）は電圧を上げる方向に変化し、ＶＣＯ７の位相を進める制御となることにより位相同期が維持される。
【００１３】
なお、ループフィルタ６にチャージポンプなどの理想的な完全積分器を使用する場合には、ＶＣＯ７の自走周波数にかかわらず図１３(II)に示す位相関係が実現されるが、ループフィルタ６にパッシブフィルタなどの不完全積分器を使用する場合には、ＶＣＯ７の自走周波数次第で(I)〜(III)を含む様々な位相関係で位相同期が実現される可能性がある。以降、ループフィルタ６として不完全積分器を使用した場合を例に説明する。
【００１４】
次に、従来のロック検出器１８の動作を説明する。遅延回路１２の出力信号ＣＤは再生クロック信号ＣＬＫを９０度または２７０度遅延させる。図１３(g)には２７０度遅延の場合の遅延回路１２の出力信ＣＤを記載した。ＤＦＦ１３はこの遅延信号ＣＤを入力データ信号Ｄinで打ち抜き信号ＬＤ(b)を出力する。図１３(a)(g)より、図１３に示す３種の位相関係（(I)〜(III)）では、(h)の信号ＬＤは常にローとなる。
【００１５】
一方、クロック再生回路３６がアンロック状態の場合には、入力データ信号Ｄinと遅延信号ＣＤの位相関係が絶えず変化するため、信号ＬＤにはハイとローとが交互に現れることになる。従って、この信号ＬＤが一定であるか、ハイとローとが交互に現れるか、を判別すれば、ロックとアンロックの判別が可能である。直流検波器１４と電圧比較器１５はこの判別を行うために挿入されている。
【００１６】
図１４(a)〜(c)は従来のロック検出器１８の動作を示す図である。図１４(a)に入力データ信号Ｄinのビットレートに対するＤＦＦ１３の出力信号ＬＤの特性を表す。ビットレートを変化させた場合にロック状態が維持されるビットレートの範囲はロックレンジと呼ばれる。ロックレンジ内ではビットレートと、Ｄin−ＣＬＫの位相関係が１対１に対応する。すなわち、ロックレンジの中央でロックが実現している場合には、位相関係は図１３(II)の状態であり、ロックレンジ下側でロックが実現している場合には、(II)の場合よりもＶＣＯ７の制御電圧を下げる制御が実現しており、図１３(I)のようにＣＬＫ位相が進んだ状態となる。反対に、ロックレンジ上側でロックが実現している場合には、(II)の場合よりもＶＣＯ７の制御電圧を上げる制御が実現しており、図１３(III)のようにＣＬＫ位相が進んだ状態となる。
【００１７】
図１４(a)に示すように、(II)の状態よりもさらにＣＬＫ位相が進んでもロックを維持することができ、また、(III)の状態よりもさらにＣＬＫ位相が遅れてもロックを維持することができる。
【００１８】
一方、図１３における位相関係(I)(II)(III)のすべてにおいて、ＤＦＦ１３の出力信号ＬＤはローとなるが、(II)の状態よりもさらにＣＬＫ位相が進んだ場合や、(III)の状態よりもさらにＣＬＫ位相が遅れた場合にはＤＦＦ１３の出力信号ＬＤはハイとなる。そのハイとローの境目はビットレートの変化に対してはっきり分かれるのではなく、位相同期回路特有の位相の揺らぎによりハイとローが交互に現れる境界領域が存在する。
【００１９】
直流検波器１４は信号ＬＤの振幅を直流レベルに変換する。図１５(a)は直流検波器１４の実現例である。図において、２５は容量、２６、２７はダイオード、２８は容量、２９は抵抗、３０は入力端子、３１は出力端子である。入力端子３０にハイとローが交互に現れる信号が入力された場合には、出力端子３１に高い電圧が現れ、ハイ叉はローの一定電圧が入力される場合には接地電圧が出力される。
【００２０】
図１４(b)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。図に示すように、信号ＬＤにハイとローが交互に現れる領域において、信号ＤＤが高いレベルになる。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器１８の出力信号）ＬＤＥＴがロー、アンロック時には出力信号ＬＤＥＴがハイとなり（図１４(c)）、ロック／アンロックの判別を行うことができる。
【００２１】
【発明が解決しようとする課題】
以上説明したように、従来のロック検出器１８はロック／アンロックの判別が可能であるものの、図１４(c)に示すように、ロック状態であるにも関わらずアンロックと誤判別してしまう領域が２ケ所存在する。この誤検出部分がビットレートのどの位置に現れるかは、遅延回路１２の遅延量により決定されるが、ジッタ耐性を考慮すると、この誤検出部分が実際に運用する入力データ信号Ｄinのビットレートからできるだけ離れるように遅延量を設計する必要がある。
【００２２】
ＶＣＯ７の調整によりロックレンジの中心と運用する入力データ信号Ｄinのビットレートとを一致させた場合を仮定すると、遅延回路１２の遅延量が９０度または２７０度（図１４(c)）の場合に、誤検出部分が実際に運用する入力データ信号Ｄinのビットレート（＝ロックレンジの中心）から最も離れた位置に現れることになる。このように、従来のロック検出器１８では、遅延回路１２の遅延量の高い精度での調整が必要となるという問題がある。
【００２３】
さらに、従来のロック検出器１８における直流検波器１４は、図１５(a)に示すダイオード２６、２７の電圧降下分の振幅をロスするため、その出力振幅が小さくなり電圧比較器１５における弁別の精度を高くとれないことに加え、ダイオード２６、２７の電圧降下は一般的に温度依存性が高く安定的なロック検出には温度補償を施す必要がある。このように、従来のロック検出器１８では、精度を高くとることが難しい直流検波器１４を使用しなければならない問題がある。
【００２４】
そこで、直流検波器１４の代わりに図１５(b)に示す積分器を使用することもできる（同図において、３２は抵抗、３３は容量、３４は入力端子、３５は出力端子である。）が、直流検波器１４が所定の周波数領域成分の電圧振幅を直流電圧に変換するのに対して、積分器は直流成分を含む全周波数領域を直流に変換してしまう。
【００２５】
このため、ＤＦＦ１３の出力信号ＬＤがハイの場合は（それが一定に保たれる場合でも）積分器出力には高い電圧が現れることになり、図１４(c)において２ケ所の誤検出部分外側のすべての領域で、ロック状態であるのにも関わらずアンロックと誤って判別することになる。すなわち、従来のロック検出器１８において直流検波器１４を単に積分器に置き換えた場合には、ロックレンジの約半分の領域が誤検出領域となることになる。
【００２６】
したがって、本発明の第１の目的は、遅延回路１２のような高い精度での調整が必要な回路を取り除き、無調整でロック／アンロックの判別を行うことができるロック検出器を提供することにある。
【００２７】
本発明の第２の目的は、精度を高くとることが難しい直流検波器を取り除き、積分器などの簡単な回路でロック／アンロックの判別を行うことができるロック検出器を提供することにある。
【００２８】
【課題を解決するための手段】
このため請求項１の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの減算を行う差動増幅器と、該差動増幅器の出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００２９】
請求項２の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの排他的論理和を演算するＥＸＯＲゲートと、該ＥＸＯＲゲートの出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３０】
請求項３の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの排他的論理和を演算するＥＸＯＲゲートと、該ＥＸＯＲゲートの出力信号の直流成分を取り出す積分器と、該積分器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３１】
請求項４の発明は、電圧によって発振周波数を制御される電圧制御発振器と、該電圧制御発振器の出力をクロックとして入力して入力データ信号を識別する識別器と、前記入力データ信号と前記識別器の出力信号との排他的論理和演算を行い位相比較信号ＰＣを出力する第１のＥＸＯＲゲート、前記入力データ信号を遅延させる遅延回路及び該遅延回路の出力信号と前記入力データ信号との排他的論理和演算を行いエッジ密度信号ＥＤを出力する第２のＥＸＯＲゲートを備える位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取出し前記電圧制御発振器に送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記識別器の出力信号と前記遅延回路の出力との排他的論理和演算を行う第３のＥＸＯＲゲートと、該第３のＥＸＯＲゲートの出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３２】
請求項５の発明は、電圧によって発振周波数を制御される電圧制御発振器と、該電圧制御発振器の出力をクロックとして入力して入力データ信号を識別する識別器と、前記入力データ信号と前記識別器の出力信号との排他的論理和演算を行い位相比較信号ＰＣを出力する第１のＥＸＯＲゲート、前記入力データ信号を遅延させる遅延回路及び該遅延回路の出力信号と前記入力データ信号との排他的論理和演算を行いエッジ密度信号ＥＤを出力する第２のＥＸＯＲゲートを備える位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取出し前記電圧制御発振器に送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記識別器の出力信号と前記遅延回路の出力信号との排他的論理和演算を行う第３のＥＸＯＲゲートと、該第３のＥＸＯＲゲートの出力信号の直流成分を取り出す積分器と、該積分器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３３】
【発明の実施の形態】
［第１の実施形態］
図１はクロック再生回路とそれに接続された本発明の第１の実施形態のロック検出器を示す回路図である。クロック再生回路３６は、位相比較回路１１と差動増幅器５とループフィルタ６とＶＣＯ７とから構成され、位相比較回路１１は、ＤＦＦ１とＥＸＯＲゲート２と遅延回路３とＥＸＯＲゲート４とから構成されている。また、本実施形態のロック検出器２０は、差動増幅器１９と直流検波器１４と電圧比較器１５とから構成されている。
【００３４】
図２は、クロック再生回路および本発明の第１の実施形態のロック検出器の動作を表すタイミングチャートである。図において(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４出力信号（エッジ密度信号）ＥＤ、(g)は差動増幅器１９の出力信号ＬＤ、(h)は電圧比較器１５の出力信号すなわちロック検出器２０の出力信号ＬＤＥＴである。
【００３５】
すでに説明したように、クロック再生回路３６は入力データ信号Ｄinを入力し、再生クロック信号ＣＬＫおよびその入力データ信号Ｄinの再生データである再生データ信号Ｑを出力する。
【００３６】
識別器であるＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係の場合を図２(II)に示す。また、(II)の状態と比較してＣＬＫ位相が進んでいる場合を図２(I)に、(II)の状態と比較してＣＬＫ位相が遅れている場合を図２(III)に、それぞれ記載した。
【００３７】
図２(I)の位相関係（ＣＬＫ位相が進んでいる場合）では、遅延信号Delayに対して再生データ信号Ｑの位相が進むため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して狭くなる。この結果、差動増幅器５の出力信号は負の値をとり、ループフィルタ６の出力信号（ＶＣＯ７の制御電圧）は電圧を下げる方向に変化し、ＶＣＯ７の位相を遅らせる制御となることにより、位相同期が維持される。
【００３８】
反対に、図２(III)の位相関係（ＣＬＫ位相が遅れている場合）では遅延信号Delayに対して再生データ信号Ｑの位相が遅れるため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して広くなる。この結果、差動増幅器５の出力信号は正の値をとり、ループフィルタ６の出力信号（ＶＣＯ７の制御電圧）は電圧を上げる方向に変化し、ＶＣＯ７の位相を進める制御となることにより、位相同期が維持される。
【００３９】
なお、ここで例示するクロック再生回路３６では、ループフィルタ６にパッシブフィルタなどの不完全積分器を使用するものとして説明する。この場合、ＶＣＯ７の自走周波数次第で(I)〜(III)を含む様々な位相関係で位相同期が実現される可能性がある。
【００４０】
次に、本実施形態のロック検出器２０の動作を説明する。差動増幅器１９は、ＥＸＯＲゲート２の位相比較信号ＰＣとＥＸＯＲゲート４のエッジ密度信号ＥＤとを入力し、減算演算を行い出力信号ＬＤを出力する。
【００４１】
最適な位相関係の場合（図２(II)）には、位相比較信号ＰＣとエッジ密度信号ＥＤとが一致するので、出力信号ＬＤは所定の値（中間的な電位）となる。
【００４２】
一方、ＣＬＫ位相が進んでいる場合（図２(I)）には、位相比較信号ＰＣのパルスがエッジ密度信号ＥＤと比較して細くなるため、出力信号ＬＤは低電位方向のパルスを含むことになる。反対に、ＣＬＫ位相が遅れている場合（図２(III)）には、位相比較信号ＰＣのパルスがエッジ密度信号ＥＤと比較して太くなるため、出力信号ＬＤは高電位方向のパルスを含むことになる。
【００４３】
図３は本実施形態のロック検出器２０の動作を示す図である。図３(a)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。最適な位相関係の場合（図３(II)）には、出力信号ＬＤがほぼ一定電圧となるため、直流検波器１４の出力信号ＤＤは接地電位に近い電圧となる。
【００４４】
一方、ＣＬＫ位相が進んでいる場合（図３(I)）には、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００４５】
同様に、ＣＬＫ位相が遅れている場合（図３(III)）にも、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００４６】
一方、クロック再生回路３６がアンロック状態の場合には、入力データ信号Ｄinと再生クロック信号ＣＬＫの位相関係が絶えず変化するため、出力信号ＬＤのパルス幅は周期的に変化し、出力信号ＤＤは高い電位となる。
【００４７】
図３(b)に入力データ信号Ｄinのビットレートに対するロック検出器２０の出力信号ＬＤＥＴの特性を表す。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器２０の出力信号）ＬＤＥＴがロー、アンロック時にはＬＤＥＴがハイとなり、ロック／アンロックの判別を行うことができる。
【００４８】
本実施形態のロック検出器２０は、従来のロック検出器１８（図１２）で高い精度の調整を必要とした遅延回路が不要であるため、無調整でロック／アンロックを検出することが可能である。また、図３(b)に示すように、本実施形態のロック検出器２０は、従来のロック検出器で問題となっていた、ロック状態をアンロックと誤検出する領域を消滅させることができる。
【００４９】
なお、図３(a)に示す基準電圧ＶＲを低く設定し過ぎるとロックレンジの両端部分に、ロック状態をアンロックと誤検出する領域が発生してしまうが、通常ロックレンジの中心付近で同期するようにＶＣＯ７の自走周波数を調整するため、このような誤検出領域が存在しても運用上問題が発生することがない。
【００５０】
［第２の実施形態］
図４はクロック再生回路とそれに接続された本発明の第２の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２２は、ＥＸＯＲゲート２１と直流検波器１４と電圧比較器１５とから構成されている。
【００５１】
図５は、クロック再生回路および本発明の第２の実施形態のロック検出器２２の動作を表すタイミングチャートである。図において(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４の出力信号（エッジ密度信号）ＥＤ、(g)はＥＸＯＲゲート２１の出力信号ＬＤ、(h)は電圧比較器１５の出力信号すなわちロック検出器２２の出力信号ＬＤＥＴである。
【００５２】
すでに説明したように、クロック再生回路３６は入力データ信号Ｄinを入力し、再生クロック信号ＣＬＫおよび再生データ信号Ｑを出力する。識別器であるＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係の場合を図５(II)に示す。また、(II)の状態と比較してＣＬＫ位相が進んでいる場合を図５(I)に、(II)の状態と比較してＣＬＫ位相が遅れている場合を図５(III)に、それぞれ記載した。
【００５３】
次に本実施形態のロック検出器２２の動作を説明する。ＥＸＯＲゲート２１は、ＥＸＯＲゲート２の位相比較信号ＰＣとＥＸＯＲゲート４のエッジ密度信号ＥＤとを入力し、排他的論理和演算を行い出力信号ＬＤを出力する。最適な位相関係の場合（図５(II)）には、位相比較信号ＰＣとエッジ密度信号ＥＤとが一致するので、出力信号ＬＤは常にローとなる。
【００５４】
一方、ＣＬＫ位相が進んでいる場合（図５(I)）、あるいはＣＬＫ位相が遅れている場合（図５(III)）には位相比較信号ＰＣのパルスとエッジ密度信号ＥＤのパルスとでパルス幅に差が発生するため、位相比較信号ＰＣとエッジ密度信号ＥＤとで不一致が発生する。ＥＸＯＲゲート２１はこの不一致を検出した場合にその出力信号ＬＤをハイにする。
【００５５】
図６は本実施形態のロック検出器２２の動作を示す図である。図６(a)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。最適な位相関係の場合（図６(II)）には、出力信号ＬＤが常にローであるので、直流検波器１４の出力信号ＤＤは接地電位に近い電圧となる。
【００５６】
一方、ＣＬＫ位相が進んでいる場合（図６(I)）には、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００５７】
同様に、ＣＬＫ位相が遅れている場合（図６(III)）にも、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００５８】
図６(b)に入力データＤinのビットレートに対するロック検出器２２の出力信号ＬＤＥＴの特性を表す。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器２２の出力信号）ＬＤＥＴがロー、アンロック時にはＬＤＥＴがハイとなり、ロック／アンロックの判別を行うことができる。
【００５９】
本実施形態のロック検出器２２は、従来のロック検出器１８で高い精度の調整を必要とした遅延回路１２が不要であるため、無調整でロック／アンロックを検出することが可能である。また、図６(b)に示すように、本実施形態のロック検出器２２は、従来のロック検出器で問題となっていた、ロック状態をアンロックと誤検出する領域を消滅させることができる。
【００６０】
なお、図６(a)に示す基準電圧ＶＲを低く設定し過ぎると、ロックレンジの両端部分に、ロック状態をアンロックと誤検出する領域が発生してしまうが、通常ロックレンジの中心付近で同期するようにＶＣＯ７の自走周波数を調整するため、このような誤検出領域が存在しても運用上問題が発生することがない。
【００６１】
［第３の実施形態］
図７はクロック再生回路とそれに接続された本発明第３の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２４は、ＥＸＯＲゲート２１と積分器２３と電圧比較器１５とから構成されている。
【００６２】
本実施形態は、第２の実施形態のロック検出器における直流検波器１４を積分器２３に置き換えた構成である。従って、クロック再生回路３６の動作及びロック検出器２４内のＥＸＯＲゲート２１の出力信号ＬＤまでの動作は、第２の実施形態の動作（図５(a)〜(g)）と同一であるので説明を省略する。
【００６３】
本実施形態の積分器２３は、例えば図１５(b)に示す回路で実現できる。図において、入力端子３４に与えられた電圧は抵抗器３２及び容量３３により積分され出力端子３５に与えられる。
【００６４】
図５に示したように、ＥＸＯＲゲート２１の出力信号ＬＤは、最適な位相関係（図５(II)）では常にローであり、ＣＬＫ位相が進んでいる場合（図５(I)）またはＣＬＫ位相が遅れている場合（図５(III)）には短いハイのパルスが現れる。ここでこのパルス幅は、ＣＬＫ位相が進めば進むほど、または遅れれば遅れるほど広くなる。すなわち、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が太り、積分器２３の出力信号ＤＤはより高い電圧として観測され、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が太り、出力信号ＤＤはより高い電圧として観測される。
【００６５】
従って、本実施形態の積分器２３の出力信号ＤＤの入力データ信号Ｄinのビットレート依存性は、第２の実施形態のロック検出器における直流検波器１４の出力信号ＤＤの入力データ信号Ｄinのビットレート依存性（図６(a)）と同一の形状となる。
【００６６】
本実施形態のロック検出器２４は、第２の実施形態の特長であった、無調整、誤検出領域の消滅、の利点が維持されるのに加え、本発明の別の目的である、ロック検出器内にける直流検波器の削除をも実現するものである。すなわち、本実施形態によれば、精度を高くとることが難しい直流検波器を用いることなく、高い精度の調整が必要であった遅延回路（ロック検出器内）を用いることなく、誤検出領域が存在しないロック検出器を実現することができる。
【００６７】
［第４の実施形態］
図８は、クロック再生回路とそれに接続された本発明の第４の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２２Ａは、ＥＸＯＲゲート２１と直流検波器１４と電圧比較器１５とから構成されている。
【００６８】
図９は、クロック再生回路および本発明の第４の実施形態のロック検出器２２Ａの動作を表すタイミングチャートである。図において(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４の出力信号（エッジ密度信号）ＥＤ、(g)はＥＸＯＲゲート２１の出力信号ＬＤ、(h)は電圧比較器１５の出力信号すなわちロック検出器２２Ａの出力信号ＬＤＥＴである。
【００６９】
すでに説明したように、クロック再生回路３６は入力データ信号Ｄinを入力し、再生クロック信号ＣＬＫおよび入力データ信号Ｄinの再生データ信号Ｑを出力する。
【００７０】
識別器であるＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係の場合を図９(II)に示す。また、(II)の状態と比較してＣＬＫ位相が進んでいる場合を図９(I)に、(II)の状態と比較してＣＬＫ位相が遅れている場合を図９(III)に、それぞれ記載した。
【００７１】
次に、本実施形態のロック検出器２２Ａの動作を説明する。ＥＸＯＲゲート２１は、ＤＦＦ１の出力である再生データ信号Ｑと遅延回路３の出力である遅延信号Delayとを入力し、排他的論理和演算を行い出力信号ＬＤを出力する。最適な位相関係の場合（図９(II)）には、入力データ信号Ｑと遅延信号Delayとが一致するので、出力信号ＬＤは常にローとなる。
【００７２】
一方、ＣＬＫ位相が進んでいる場合（図９(I)）、あるいはＣＬＫ位相が遅れている場合（図９(III)）には、入力データ信号Ｑと遅延信号Delayとの間で立ち上がり位置及び立ち下がり位置に差が発生するため、入力データ信号Ｑと遅延信号Delayとで不一致が発生する。ＥＸＯＲゲート２１はこの不一致を検出した場合にその出力信号ＬＤをハイにする。
【００７３】
図１０は本実施形態のロック検出器２２Ａの動作を示す説明図である。図１０(a)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。最適な位相関係の場合（図９(II)）には、出力信号ＬＤが常にローであるので、直流検波器１４の出力信号ＤＤは接地電位に近い電圧となる。
【００７４】
一方、ＣＬＫ位相が進んでいる場合（図９(I)）には、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００７５】
同様に、ＣＬＫ位相が遅れている場合（図９(III)）にも、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００７６】
図１０(b)に入力データ信号Ｄinのビットレートに対するロック検出器２２の出力信号ＬＤＥＴの特性を表す。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器２２の出力信号）ＬＤＥＴがロー、アンロック時にはＬＤＥＴがハイとなり、ロック／アンロックの判別を行うことができる。
【００７７】
本実施形態のロック検出器２２Ａは、従来のロック検出器１８で高い精度の調整を必要とした遅延回路１２が不要であるため、無調整でロック／アンロックを検出することが可能である。また、図１０(b)に示すように、本実施形態のロック検出器２２Ａは、従来のロック検出器で問題となっていた、ロック状態をアンロックと誤検出する領域を消滅させることができる。また、本実施形態のロック検出器２２Ａは、ＥＸＯＲゲート２の出力信号ＰＣとＥＸＯＲゲート４の出力信号ＥＤとをＥＸＯＲゲート２１に入力するタイプのロック検出器（第２の実施形態、第３の実施形態）と比較して、ＥＸＯＲゲート２１に入力される信号の周波数成分を半分に抑えることができるため、信号処理周波数の狭帯域化が可能となり低電力での動作が可能である。よって、同じ性能のデバイスを使用した場合に高いビットレートでの動作が可能である。
【００７８】
［第５の実施形態］
図１１は、クロック再生回路とそれに接続された本発明の第５の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２４Ａは、ＥＸＯＲゲート２１と積分器２３と電圧比較器１５とから構成されている。
【００７９】
本実施形態は、第４の実施形態のロック検出器２２Ａにおける直流検波器１４を積分器２３に置き換えた構成である。従って、クロック再生回路３６の動作及び、ロック検出器２４Ａ内のＥＸＯＲゲート２１の出力信号ＬＤまでの動作は、第４の実施形態の動作（図９(a)〜(g)）と同一であるので説明を省略する。
【００８０】
本実施形態の積分器２３は、例えば図１５(b)に示す回路で実現できる。図において、入力端子３４に与えられた電圧は抵抗器３２及び容量３３により積分され出力端子３５に与えられる。
【００８１】
図９に示したように、ＥＸＯＲゲート２１の出力信号ＬＤは最適な位相関係（図９(II)）では常にローであり、ＣＬＫ位相が進んでいる場合（図９(I)）またはＣＬＫ位相が遅れている場合（図９(III)）には短いハイのパルスが現れる。
【００８２】
ここでこのパルス幅は、ＣＬＫ位相が進めば進むほど、または遅れれば遅れるほど広くなる。すなわち、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が太り、積分器２３の出力信号ＤＤはより高い電圧として観測され、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が太り、出力信号ＤＤはより高い電圧として観測される。従って、本実施形態の積分器２３の出力信号の入力データ信号Ｄinのビットレート依存性は、第４の実施形態のロック検出器における直流検波器１４の入力データ信号Ｄinビットレート依存性（図１０(a)）と同一の形状となる。
【００８３】
本実施形態のロック検出器２４Ａは、第４の実施形態の特長であった、無調整、誤検出領域の消滅、信号処理周波数の狭帯域化、の利点が維持されるのに加え、本発明の別の目的である、ロック検出器内にける直流検波器の削除をも実現するものである。すなわち、本実施形態によれば、精度を高くとることが難しい直流検波器を用いることなく、高い精度の調整が必要であった遅延回路（ロック検出器内）を用いることなく、誤検出領域が存在しないロック検出器を実現することができる。
【００８４】
【発明の効果】
以上のように、本発明のロック検出器は、無調整でロック／アンロックの判別を行うことができる。また、積分器を備える本発明のロック検出器では、直流検波器なしにロック／アンロックの判別を行うことができる。
【図面の簡単な説明】
【図１】 クロック再生回路とそれに接続された本発明の第１の実施形態のロック検出器の回路図である。
【図２】 図１の回路の動作を表すタイミングチャートである。
【図３】 図１のロック検出器２０の動作を示す説明図である。
【図４】 クロック再生回路とそれに接続された本発明の第２の実施形態のロック検出器の回路図である。
【図５】 図４の回路の動作を表すタイミングチャートである。
【図６】 図４のロック検出器２２の動作を示す説明図である。
【図７】 クロック再生回路とそれに接続された本発明の第３の実施形態のロック検出器の回路図である。
【図８】 クロック再生回路とそれに接続された本発明の第４の実施形態のロック検出器の回路図である。
【図９】 図８の回路の動作を表すタイミングチャートである。
【図１０】 図８のロック検出器２２Ａの動作を示す説明図である。
【図１１】 クロック再生回路とそれに接続された本発明の第５の実施形態のロック検出器の回路図である。
【図１２】 クロック再生回路とそれに接続された従来のロック検出器の回路図である。
【図１３】 図１２の回路の動作を表すタイミングチャートである。
【図１４】 図１２のクロック検出器１８の動作を示す特性図である。
【図１５】 (a)は直流検波器の具体的回路図、(b)は積分器の具体的回路図である。
【符号の説明】
１：ＤＦＦ、２：ＥＸＯＲゲート、３：遅延回路、４：ＥＸＯＲゲート、５：差動増幅器、６：ループフィルタ、７：電圧制御発振器（ＶＣＯ）、８：データ入力端子、９：データ出力端子、１０：クロック出力端子、１１：位相比較回路、１２：遅延回路、１３：ＤＦＦ、１４：直流検波器、１５：電圧比較器、１６：基準電圧入力端子、１７：ロック検出出力端子、１８：従来のロック検出器、１９：差動増幅器、２０：ロック検出器、２１：ＥＸＯＲゲート、２２，２２Ａ：ロック検出器、２３：積分器、２４，２４Ａ：ロック検出器、２５，２８，３３：容量、２６，２７：ダイオード、２９，３２：抵抗、３０、３４：入力端子、３１，３５：出力端子、３６：クロック再生回路。
【発明の属する技術分野】
本発明は、光通信や無線通信で広く利用される位相同期回路（ＰＬＬ）の同期状態（ロック／アンロック）を判別するロック検出器に関し、特にクロック再生回路など入力信号がランダムデータである場合のＰＬＬの同期状態を正確に判別するロック検出器に関するものである。
【０００２】
【従来の技術】
図１２はクロック再生回路（参考文献：C.R.Hogge,JR.,"A Self Correcting Clock Recovery Circuit",Journal of Lightwave Tech.,vol.LT-3,No.6,1985, p1323)と、これに付加された従来のロック検出器（参考文献：R.C.Den Dulk, "Digital PLL Lock-Detection Circuit",IEEE Electronics Letters, Vol.24,No.14,1988,p880)を示す図である。
【０００３】
クロック再生回路３６は、位相比較回路１１、差動増幅器５、ループフィルタ６、電圧制御発振器（以下、ＶＣＯと略記する）７から構成される。このうち位相比較回路１１は、Ｄ型フリップフロップ（以下、ＤＦＦと略記する）１、ＥＸＯＲゲート２、遅延回路３、ＥＸＯＲゲート４から構成される。また、従来のロック検出器１８は、遅延回路１２、ＤＦＦ１３、直流検波器１４、電圧比較器１５から構成される。
【０００４】
クロック再生回路３６は、データ入力端子８から入力データ信号Ｄinを入力し、このデータ信号Ｄinからクロック信号ＣＬＫを再生してクロック出力端子１０に出力し、さらにＤＦＦ１による識別器においてデータ信号Ｄinを再生したデータ信号Ｑをデータ出力端子９に出力する。
【０００５】
次にこのクロック再生回路３６の動作を説明する。図１３はクロック再生回路と従来のロック検出器の動作を表す波形である。図１３において、(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４の出力信号（エッジ密度信号）ＥＤ、(g)は遅延回路１２の出力信号ＣＤ、(h)はＤＦＦ１３の出力信号ＬＤ、(i)はロック検出器１８の出力信号ＬＤＥＴである。
【０００６】
ＤＦＦ１は、入力データ信号Ｄinを再生クロック信号ＣＬＫで打ち抜くことにより、入力データ信号Ｄinの再生データである再生データ信号Ｑをデータ出力端子９に出力する。
【０００７】
ここで、ＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係は、再生クロック信号ＣＬＫの立ち上がりが入力データ信号Ｄinのエッジの中間に位置する場合である。この位相関係の場合を図１３(II)に示す。
【０００８】
また、(II)の状態と比較して再生クロック信号ＣＬＫの位相が進んでいる場合を図１３(I)に、(II)の状態と比較して再生クロック信号ＣＬＫの位相が遅れている場合を図１３(III)に、それぞれ記載した。一方、遅延回路３の遅延時間を入力データの１／２シンボルに設定すると、図１３(II)の位相関係では遅延回路３の出力信号Delayは再生データ信号Ｑと一致する。
【０００９】
ＥＸＯＲゲート２は入力データ信号Ｄinと再生データ信号Ｑとの排他的論理和を演算して位相比較信号ＰＣを出力し、ＥＸＯＲ４は入力データ信号Ｄinと遅延信号Delayとの排他的論理和を演算してエッジ密度信号ＥＤを出力する。差動増幅器５は位相比較信号ＰＣからエッジ密度信号ＥＤを減算演算し、ループフィルタ６はその減算結果の高周波成分を制限してＶＣＯ７に制御電圧として送出する。
【００１０】
図１３(II)の位相関係では、再生データ信号Ｑと遅延信号Delayは一致するため、位相比較信号ＰＣとエッジ密度信号ＥＤも一致する。従つて差動増幅器５の出力はゼロとなりループフィルタ６の出力（ＶＣＯ７の制御電圧）は一定であり、位相同期が維持される。
【００１１】
図１３(I)の位相関係（ＣＬＫ位相が進んでいる場合）では、遅延信号Delayに対して再生データ信号Ｑの位相が進むため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して狭くなる。この結果、差動増幅器５の出力は負の値をとり、ループフィルタ６の出力（ＶＣＯ７の制御電圧）は電圧を下げる方向に変化し、ＶＣＯ７の位相を遅らせる制御となることにより位相同期が維持される。
【００１２】
反対に、図１３(III)の位相関係（ＣＬＫ位相が遅れている場合）では、遅延信号Delayに対して再生データ信号Ｑの位相が遅れるため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して広くなる。この結果、差動増幅器５の出力は正の値をとり、ループフィルタ６出力（ＶＣＯ７の制御電圧）は電圧を上げる方向に変化し、ＶＣＯ７の位相を進める制御となることにより位相同期が維持される。
【００１３】
なお、ループフィルタ６にチャージポンプなどの理想的な完全積分器を使用する場合には、ＶＣＯ７の自走周波数にかかわらず図１３(II)に示す位相関係が実現されるが、ループフィルタ６にパッシブフィルタなどの不完全積分器を使用する場合には、ＶＣＯ７の自走周波数次第で(I)〜(III)を含む様々な位相関係で位相同期が実現される可能性がある。以降、ループフィルタ６として不完全積分器を使用した場合を例に説明する。
【００１４】
次に、従来のロック検出器１８の動作を説明する。遅延回路１２の出力信号ＣＤは再生クロック信号ＣＬＫを９０度または２７０度遅延させる。図１３(g)には２７０度遅延の場合の遅延回路１２の出力信ＣＤを記載した。ＤＦＦ１３はこの遅延信号ＣＤを入力データ信号Ｄinで打ち抜き信号ＬＤ(b)を出力する。図１３(a)(g)より、図１３に示す３種の位相関係（(I)〜(III)）では、(h)の信号ＬＤは常にローとなる。
【００１５】
一方、クロック再生回路３６がアンロック状態の場合には、入力データ信号Ｄinと遅延信号ＣＤの位相関係が絶えず変化するため、信号ＬＤにはハイとローとが交互に現れることになる。従って、この信号ＬＤが一定であるか、ハイとローとが交互に現れるか、を判別すれば、ロックとアンロックの判別が可能である。直流検波器１４と電圧比較器１５はこの判別を行うために挿入されている。
【００１６】
図１４(a)〜(c)は従来のロック検出器１８の動作を示す図である。図１４(a)に入力データ信号Ｄinのビットレートに対するＤＦＦ１３の出力信号ＬＤの特性を表す。ビットレートを変化させた場合にロック状態が維持されるビットレートの範囲はロックレンジと呼ばれる。ロックレンジ内ではビットレートと、Ｄin−ＣＬＫの位相関係が１対１に対応する。すなわち、ロックレンジの中央でロックが実現している場合には、位相関係は図１３(II)の状態であり、ロックレンジ下側でロックが実現している場合には、(II)の場合よりもＶＣＯ７の制御電圧を下げる制御が実現しており、図１３(I)のようにＣＬＫ位相が進んだ状態となる。反対に、ロックレンジ上側でロックが実現している場合には、(II)の場合よりもＶＣＯ７の制御電圧を上げる制御が実現しており、図１３(III)のようにＣＬＫ位相が進んだ状態となる。
【００１７】
図１４(a)に示すように、(II)の状態よりもさらにＣＬＫ位相が進んでもロックを維持することができ、また、(III)の状態よりもさらにＣＬＫ位相が遅れてもロックを維持することができる。
【００１８】
一方、図１３における位相関係(I)(II)(III)のすべてにおいて、ＤＦＦ１３の出力信号ＬＤはローとなるが、(II)の状態よりもさらにＣＬＫ位相が進んだ場合や、(III)の状態よりもさらにＣＬＫ位相が遅れた場合にはＤＦＦ１３の出力信号ＬＤはハイとなる。そのハイとローの境目はビットレートの変化に対してはっきり分かれるのではなく、位相同期回路特有の位相の揺らぎによりハイとローが交互に現れる境界領域が存在する。
【００１９】
直流検波器１４は信号ＬＤの振幅を直流レベルに変換する。図１５(a)は直流検波器１４の実現例である。図において、２５は容量、２６、２７はダイオード、２８は容量、２９は抵抗、３０は入力端子、３１は出力端子である。入力端子３０にハイとローが交互に現れる信号が入力された場合には、出力端子３１に高い電圧が現れ、ハイ叉はローの一定電圧が入力される場合には接地電圧が出力される。
【００２０】
図１４(b)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。図に示すように、信号ＬＤにハイとローが交互に現れる領域において、信号ＤＤが高いレベルになる。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器１８の出力信号）ＬＤＥＴがロー、アンロック時には出力信号ＬＤＥＴがハイとなり（図１４(c)）、ロック／アンロックの判別を行うことができる。
【００２１】
【発明が解決しようとする課題】
以上説明したように、従来のロック検出器１８はロック／アンロックの判別が可能であるものの、図１４(c)に示すように、ロック状態であるにも関わらずアンロックと誤判別してしまう領域が２ケ所存在する。この誤検出部分がビットレートのどの位置に現れるかは、遅延回路１２の遅延量により決定されるが、ジッタ耐性を考慮すると、この誤検出部分が実際に運用する入力データ信号Ｄinのビットレートからできるだけ離れるように遅延量を設計する必要がある。
【００２２】
ＶＣＯ７の調整によりロックレンジの中心と運用する入力データ信号Ｄinのビットレートとを一致させた場合を仮定すると、遅延回路１２の遅延量が９０度または２７０度（図１４(c)）の場合に、誤検出部分が実際に運用する入力データ信号Ｄinのビットレート（＝ロックレンジの中心）から最も離れた位置に現れることになる。このように、従来のロック検出器１８では、遅延回路１２の遅延量の高い精度での調整が必要となるという問題がある。
【００２３】
さらに、従来のロック検出器１８における直流検波器１４は、図１５(a)に示すダイオード２６、２７の電圧降下分の振幅をロスするため、その出力振幅が小さくなり電圧比較器１５における弁別の精度を高くとれないことに加え、ダイオード２６、２７の電圧降下は一般的に温度依存性が高く安定的なロック検出には温度補償を施す必要がある。このように、従来のロック検出器１８では、精度を高くとることが難しい直流検波器１４を使用しなければならない問題がある。
【００２４】
そこで、直流検波器１４の代わりに図１５(b)に示す積分器を使用することもできる（同図において、３２は抵抗、３３は容量、３４は入力端子、３５は出力端子である。）が、直流検波器１４が所定の周波数領域成分の電圧振幅を直流電圧に変換するのに対して、積分器は直流成分を含む全周波数領域を直流に変換してしまう。
【００２５】
このため、ＤＦＦ１３の出力信号ＬＤがハイの場合は（それが一定に保たれる場合でも）積分器出力には高い電圧が現れることになり、図１４(c)において２ケ所の誤検出部分外側のすべての領域で、ロック状態であるのにも関わらずアンロックと誤って判別することになる。すなわち、従来のロック検出器１８において直流検波器１４を単に積分器に置き換えた場合には、ロックレンジの約半分の領域が誤検出領域となることになる。
【００２６】
したがって、本発明の第１の目的は、遅延回路１２のような高い精度での調整が必要な回路を取り除き、無調整でロック／アンロックの判別を行うことができるロック検出器を提供することにある。
【００２７】
本発明の第２の目的は、精度を高くとることが難しい直流検波器を取り除き、積分器などの簡単な回路でロック／アンロックの判別を行うことができるロック検出器を提供することにある。
【００２８】
【課題を解決するための手段】
このため請求項１の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの減算を行う差動増幅器と、該差動増幅器の出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００２９】
請求項２の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの排他的論理和を演算するＥＸＯＲゲートと、該ＥＸＯＲゲートの出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３０】
請求項３の発明は、電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの排他的論理和を演算するＥＸＯＲゲートと、該ＥＸＯＲゲートの出力信号の直流成分を取り出す積分器と、該積分器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３１】
請求項４の発明は、電圧によって発振周波数を制御される電圧制御発振器と、該電圧制御発振器の出力をクロックとして入力して入力データ信号を識別する識別器と、前記入力データ信号と前記識別器の出力信号との排他的論理和演算を行い位相比較信号ＰＣを出力する第１のＥＸＯＲゲート、前記入力データ信号を遅延させる遅延回路及び該遅延回路の出力信号と前記入力データ信号との排他的論理和演算を行いエッジ密度信号ＥＤを出力する第２のＥＸＯＲゲートを備える位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取出し前記電圧制御発振器に送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記識別器の出力信号と前記遅延回路の出力との排他的論理和演算を行う第３のＥＸＯＲゲートと、該第３のＥＸＯＲゲートの出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３２】
請求項５の発明は、電圧によって発振周波数を制御される電圧制御発振器と、該電圧制御発振器の出力をクロックとして入力して入力データ信号を識別する識別器と、前記入力データ信号と前記識別器の出力信号との排他的論理和演算を行い位相比較信号ＰＣを出力する第１のＥＸＯＲゲート、前記入力データ信号を遅延させる遅延回路及び該遅延回路の出力信号と前記入力データ信号との排他的論理和演算を行いエッジ密度信号ＥＤを出力する第２のＥＸＯＲゲートを備える位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取出し前記電圧制御発振器に送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、前記識別器の出力信号と前記遅延回路の出力信号との排他的論理和演算を行う第３のＥＸＯＲゲートと、該第３のＥＸＯＲゲートの出力信号の直流成分を取り出す積分器と、該積分器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器とした。
【００３３】
【発明の実施の形態】
［第１の実施形態］
図１はクロック再生回路とそれに接続された本発明の第１の実施形態のロック検出器を示す回路図である。クロック再生回路３６は、位相比較回路１１と差動増幅器５とループフィルタ６とＶＣＯ７とから構成され、位相比較回路１１は、ＤＦＦ１とＥＸＯＲゲート２と遅延回路３とＥＸＯＲゲート４とから構成されている。また、本実施形態のロック検出器２０は、差動増幅器１９と直流検波器１４と電圧比較器１５とから構成されている。
【００３４】
図２は、クロック再生回路および本発明の第１の実施形態のロック検出器の動作を表すタイミングチャートである。図において(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４出力信号（エッジ密度信号）ＥＤ、(g)は差動増幅器１９の出力信号ＬＤ、(h)は電圧比較器１５の出力信号すなわちロック検出器２０の出力信号ＬＤＥＴである。
【００３５】
すでに説明したように、クロック再生回路３６は入力データ信号Ｄinを入力し、再生クロック信号ＣＬＫおよびその入力データ信号Ｄinの再生データである再生データ信号Ｑを出力する。
【００３６】
識別器であるＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係の場合を図２(II)に示す。また、(II)の状態と比較してＣＬＫ位相が進んでいる場合を図２(I)に、(II)の状態と比較してＣＬＫ位相が遅れている場合を図２(III)に、それぞれ記載した。
【００３７】
図２(I)の位相関係（ＣＬＫ位相が進んでいる場合）では、遅延信号Delayに対して再生データ信号Ｑの位相が進むため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して狭くなる。この結果、差動増幅器５の出力信号は負の値をとり、ループフィルタ６の出力信号（ＶＣＯ７の制御電圧）は電圧を下げる方向に変化し、ＶＣＯ７の位相を遅らせる制御となることにより、位相同期が維持される。
【００３８】
反対に、図２(III)の位相関係（ＣＬＫ位相が遅れている場合）では遅延信号Delayに対して再生データ信号Ｑの位相が遅れるため、位相比較信号ＰＣのパルス幅が位相の進み分に比例して広くなる。この結果、差動増幅器５の出力信号は正の値をとり、ループフィルタ６の出力信号（ＶＣＯ７の制御電圧）は電圧を上げる方向に変化し、ＶＣＯ７の位相を進める制御となることにより、位相同期が維持される。
【００３９】
なお、ここで例示するクロック再生回路３６では、ループフィルタ６にパッシブフィルタなどの不完全積分器を使用するものとして説明する。この場合、ＶＣＯ７の自走周波数次第で(I)〜(III)を含む様々な位相関係で位相同期が実現される可能性がある。
【００４０】
次に、本実施形態のロック検出器２０の動作を説明する。差動増幅器１９は、ＥＸＯＲゲート２の位相比較信号ＰＣとＥＸＯＲゲート４のエッジ密度信号ＥＤとを入力し、減算演算を行い出力信号ＬＤを出力する。
【００４１】
最適な位相関係の場合（図２(II)）には、位相比較信号ＰＣとエッジ密度信号ＥＤとが一致するので、出力信号ＬＤは所定の値（中間的な電位）となる。
【００４２】
一方、ＣＬＫ位相が進んでいる場合（図２(I)）には、位相比較信号ＰＣのパルスがエッジ密度信号ＥＤと比較して細くなるため、出力信号ＬＤは低電位方向のパルスを含むことになる。反対に、ＣＬＫ位相が遅れている場合（図２(III)）には、位相比較信号ＰＣのパルスがエッジ密度信号ＥＤと比較して太くなるため、出力信号ＬＤは高電位方向のパルスを含むことになる。
【００４３】
図３は本実施形態のロック検出器２０の動作を示す図である。図３(a)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。最適な位相関係の場合（図３(II)）には、出力信号ＬＤがほぼ一定電圧となるため、直流検波器１４の出力信号ＤＤは接地電位に近い電圧となる。
【００４４】
一方、ＣＬＫ位相が進んでいる場合（図３(I)）には、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００４５】
同様に、ＣＬＫ位相が遅れている場合（図３(III)）にも、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００４６】
一方、クロック再生回路３６がアンロック状態の場合には、入力データ信号Ｄinと再生クロック信号ＣＬＫの位相関係が絶えず変化するため、出力信号ＬＤのパルス幅は周期的に変化し、出力信号ＤＤは高い電位となる。
【００４７】
図３(b)に入力データ信号Ｄinのビットレートに対するロック検出器２０の出力信号ＬＤＥＴの特性を表す。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器２０の出力信号）ＬＤＥＴがロー、アンロック時にはＬＤＥＴがハイとなり、ロック／アンロックの判別を行うことができる。
【００４８】
本実施形態のロック検出器２０は、従来のロック検出器１８（図１２）で高い精度の調整を必要とした遅延回路が不要であるため、無調整でロック／アンロックを検出することが可能である。また、図３(b)に示すように、本実施形態のロック検出器２０は、従来のロック検出器で問題となっていた、ロック状態をアンロックと誤検出する領域を消滅させることができる。
【００４９】
なお、図３(a)に示す基準電圧ＶＲを低く設定し過ぎるとロックレンジの両端部分に、ロック状態をアンロックと誤検出する領域が発生してしまうが、通常ロックレンジの中心付近で同期するようにＶＣＯ７の自走周波数を調整するため、このような誤検出領域が存在しても運用上問題が発生することがない。
【００５０】
［第２の実施形態］
図４はクロック再生回路とそれに接続された本発明の第２の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２２は、ＥＸＯＲゲート２１と直流検波器１４と電圧比較器１５とから構成されている。
【００５１】
図５は、クロック再生回路および本発明の第２の実施形態のロック検出器２２の動作を表すタイミングチャートである。図において(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４の出力信号（エッジ密度信号）ＥＤ、(g)はＥＸＯＲゲート２１の出力信号ＬＤ、(h)は電圧比較器１５の出力信号すなわちロック検出器２２の出力信号ＬＤＥＴである。
【００５２】
すでに説明したように、クロック再生回路３６は入力データ信号Ｄinを入力し、再生クロック信号ＣＬＫおよび再生データ信号Ｑを出力する。識別器であるＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係の場合を図５(II)に示す。また、(II)の状態と比較してＣＬＫ位相が進んでいる場合を図５(I)に、(II)の状態と比較してＣＬＫ位相が遅れている場合を図５(III)に、それぞれ記載した。
【００５３】
次に本実施形態のロック検出器２２の動作を説明する。ＥＸＯＲゲート２１は、ＥＸＯＲゲート２の位相比較信号ＰＣとＥＸＯＲゲート４のエッジ密度信号ＥＤとを入力し、排他的論理和演算を行い出力信号ＬＤを出力する。最適な位相関係の場合（図５(II)）には、位相比較信号ＰＣとエッジ密度信号ＥＤとが一致するので、出力信号ＬＤは常にローとなる。
【００５４】
一方、ＣＬＫ位相が進んでいる場合（図５(I)）、あるいはＣＬＫ位相が遅れている場合（図５(III)）には位相比較信号ＰＣのパルスとエッジ密度信号ＥＤのパルスとでパルス幅に差が発生するため、位相比較信号ＰＣとエッジ密度信号ＥＤとで不一致が発生する。ＥＸＯＲゲート２１はこの不一致を検出した場合にその出力信号ＬＤをハイにする。
【００５５】
図６は本実施形態のロック検出器２２の動作を示す図である。図６(a)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。最適な位相関係の場合（図６(II)）には、出力信号ＬＤが常にローであるので、直流検波器１４の出力信号ＤＤは接地電位に近い電圧となる。
【００５６】
一方、ＣＬＫ位相が進んでいる場合（図６(I)）には、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００５７】
同様に、ＣＬＫ位相が遅れている場合（図６(III)）にも、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００５８】
図６(b)に入力データＤinのビットレートに対するロック検出器２２の出力信号ＬＤＥＴの特性を表す。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器２２の出力信号）ＬＤＥＴがロー、アンロック時にはＬＤＥＴがハイとなり、ロック／アンロックの判別を行うことができる。
【００５９】
本実施形態のロック検出器２２は、従来のロック検出器１８で高い精度の調整を必要とした遅延回路１２が不要であるため、無調整でロック／アンロックを検出することが可能である。また、図６(b)に示すように、本実施形態のロック検出器２２は、従来のロック検出器で問題となっていた、ロック状態をアンロックと誤検出する領域を消滅させることができる。
【００６０】
なお、図６(a)に示す基準電圧ＶＲを低く設定し過ぎると、ロックレンジの両端部分に、ロック状態をアンロックと誤検出する領域が発生してしまうが、通常ロックレンジの中心付近で同期するようにＶＣＯ７の自走周波数を調整するため、このような誤検出領域が存在しても運用上問題が発生することがない。
【００６１】
［第３の実施形態］
図７はクロック再生回路とそれに接続された本発明第３の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２４は、ＥＸＯＲゲート２１と積分器２３と電圧比較器１５とから構成されている。
【００６２】
本実施形態は、第２の実施形態のロック検出器における直流検波器１４を積分器２３に置き換えた構成である。従って、クロック再生回路３６の動作及びロック検出器２４内のＥＸＯＲゲート２１の出力信号ＬＤまでの動作は、第２の実施形態の動作（図５(a)〜(g)）と同一であるので説明を省略する。
【００６３】
本実施形態の積分器２３は、例えば図１５(b)に示す回路で実現できる。図において、入力端子３４に与えられた電圧は抵抗器３２及び容量３３により積分され出力端子３５に与えられる。
【００６４】
図５に示したように、ＥＸＯＲゲート２１の出力信号ＬＤは、最適な位相関係（図５(II)）では常にローであり、ＣＬＫ位相が進んでいる場合（図５(I)）またはＣＬＫ位相が遅れている場合（図５(III)）には短いハイのパルスが現れる。ここでこのパルス幅は、ＣＬＫ位相が進めば進むほど、または遅れれば遅れるほど広くなる。すなわち、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が太り、積分器２３の出力信号ＤＤはより高い電圧として観測され、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が太り、出力信号ＤＤはより高い電圧として観測される。
【００６５】
従って、本実施形態の積分器２３の出力信号ＤＤの入力データ信号Ｄinのビットレート依存性は、第２の実施形態のロック検出器における直流検波器１４の出力信号ＤＤの入力データ信号Ｄinのビットレート依存性（図６(a)）と同一の形状となる。
【００６６】
本実施形態のロック検出器２４は、第２の実施形態の特長であった、無調整、誤検出領域の消滅、の利点が維持されるのに加え、本発明の別の目的である、ロック検出器内にける直流検波器の削除をも実現するものである。すなわち、本実施形態によれば、精度を高くとることが難しい直流検波器を用いることなく、高い精度の調整が必要であった遅延回路（ロック検出器内）を用いることなく、誤検出領域が存在しないロック検出器を実現することができる。
【００６７】
［第４の実施形態］
図８は、クロック再生回路とそれに接続された本発明の第４の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２２Ａは、ＥＸＯＲゲート２１と直流検波器１４と電圧比較器１５とから構成されている。
【００６８】
図９は、クロック再生回路および本発明の第４の実施形態のロック検出器２２Ａの動作を表すタイミングチャートである。図において(a)は入力データ信号Ｄin、(b)は再生クロック信号ＣＬＫ、(c)は再生データ信号Ｑ、(d)は遅延回路３の出力信号（遅延信号）Delay、(e)はＥＸＯＲゲート２の出力信号（位相比較信号）ＰＣ、(f)はＥＸＯＲゲート４の出力信号（エッジ密度信号）ＥＤ、(g)はＥＸＯＲゲート２１の出力信号ＬＤ、(h)は電圧比較器１５の出力信号すなわちロック検出器２２Ａの出力信号ＬＤＥＴである。
【００６９】
すでに説明したように、クロック再生回路３６は入力データ信号Ｄinを入力し、再生クロック信号ＣＬＫおよび入力データ信号Ｄinの再生データ信号Ｑを出力する。
【００７０】
識別器であるＤＦＦ１が正常に動作を行うのに最も余裕がある入力データ信号Ｄinと再生クロック信号ＣＬＫとの位相関係の場合を図９(II)に示す。また、(II)の状態と比較してＣＬＫ位相が進んでいる場合を図９(I)に、(II)の状態と比較してＣＬＫ位相が遅れている場合を図９(III)に、それぞれ記載した。
【００７１】
次に、本実施形態のロック検出器２２Ａの動作を説明する。ＥＸＯＲゲート２１は、ＤＦＦ１の出力である再生データ信号Ｑと遅延回路３の出力である遅延信号Delayとを入力し、排他的論理和演算を行い出力信号ＬＤを出力する。最適な位相関係の場合（図９(II)）には、入力データ信号Ｑと遅延信号Delayとが一致するので、出力信号ＬＤは常にローとなる。
【００７２】
一方、ＣＬＫ位相が進んでいる場合（図９(I)）、あるいはＣＬＫ位相が遅れている場合（図９(III)）には、入力データ信号Ｑと遅延信号Delayとの間で立ち上がり位置及び立ち下がり位置に差が発生するため、入力データ信号Ｑと遅延信号Delayとで不一致が発生する。ＥＸＯＲゲート２１はこの不一致を検出した場合にその出力信号ＬＤをハイにする。
【００７３】
図１０は本実施形態のロック検出器２２Ａの動作を示す説明図である。図１０(a)に入力データ信号Ｄinのビットレートに対する直流検波器１４の出力信号ＤＤの特性を表す。最適な位相関係の場合（図９(II)）には、出力信号ＬＤが常にローであるので、直流検波器１４の出力信号ＤＤは接地電位に近い電圧となる。
【００７４】
一方、ＣＬＫ位相が進んでいる場合（図９(I)）には、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００７５】
同様に、ＣＬＫ位相が遅れている場合（図９(III)）にも、出力信号ＬＤがパルスを含むため、出力信号ＤＤは(II)よりも高い電位となる。ここで、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が広がり、出力信号ＤＤはより高い電圧として観測される。
【００７６】
図１０(b)に入力データ信号Ｄinのビットレートに対するロック検出器２２の出力信号ＬＤＥＴの特性を表す。電圧比較器１５の基準電圧ＶＲを適当な値に設定することにより、ロック時には電圧比較器１５の出力信号（すなわちロック検出器２２の出力信号）ＬＤＥＴがロー、アンロック時にはＬＤＥＴがハイとなり、ロック／アンロックの判別を行うことができる。
【００７７】
本実施形態のロック検出器２２Ａは、従来のロック検出器１８で高い精度の調整を必要とした遅延回路１２が不要であるため、無調整でロック／アンロックを検出することが可能である。また、図１０(b)に示すように、本実施形態のロック検出器２２Ａは、従来のロック検出器で問題となっていた、ロック状態をアンロックと誤検出する領域を消滅させることができる。また、本実施形態のロック検出器２２Ａは、ＥＸＯＲゲート２の出力信号ＰＣとＥＸＯＲゲート４の出力信号ＥＤとをＥＸＯＲゲート２１に入力するタイプのロック検出器（第２の実施形態、第３の実施形態）と比較して、ＥＸＯＲゲート２１に入力される信号の周波数成分を半分に抑えることができるため、信号処理周波数の狭帯域化が可能となり低電力での動作が可能である。よって、同じ性能のデバイスを使用した場合に高いビットレートでの動作が可能である。
【００７８】
［第５の実施形態］
図１１は、クロック再生回路とそれに接続された本発明の第５の実施形態のロック検出器を示す回路図である。本実施形態のロック検出器２４Ａは、ＥＸＯＲゲート２１と積分器２３と電圧比較器１５とから構成されている。
【００７９】
本実施形態は、第４の実施形態のロック検出器２２Ａにおける直流検波器１４を積分器２３に置き換えた構成である。従って、クロック再生回路３６の動作及び、ロック検出器２４Ａ内のＥＸＯＲゲート２１の出力信号ＬＤまでの動作は、第４の実施形態の動作（図９(a)〜(g)）と同一であるので説明を省略する。
【００８０】
本実施形態の積分器２３は、例えば図１５(b)に示す回路で実現できる。図において、入力端子３４に与えられた電圧は抵抗器３２及び容量３３により積分され出力端子３５に与えられる。
【００８１】
図９に示したように、ＥＸＯＲゲート２１の出力信号ＬＤは最適な位相関係（図９(II)）では常にローであり、ＣＬＫ位相が進んでいる場合（図９(I)）またはＣＬＫ位相が遅れている場合（図９(III)）には短いハイのパルスが現れる。
【００８２】
ここでこのパルス幅は、ＣＬＫ位相が進めば進むほど、または遅れれば遅れるほど広くなる。すなわち、ＣＬＫ位相が進めば進むほど出力信号ＬＤのパルス幅が太り、積分器２３の出力信号ＤＤはより高い電圧として観測され、ＣＬＫ位相が遅れれば遅れるほど出力信号ＬＤのパルス幅が太り、出力信号ＤＤはより高い電圧として観測される。従って、本実施形態の積分器２３の出力信号の入力データ信号Ｄinのビットレート依存性は、第４の実施形態のロック検出器における直流検波器１４の入力データ信号Ｄinビットレート依存性（図１０(a)）と同一の形状となる。
【００８３】
本実施形態のロック検出器２４Ａは、第４の実施形態の特長であった、無調整、誤検出領域の消滅、信号処理周波数の狭帯域化、の利点が維持されるのに加え、本発明の別の目的である、ロック検出器内にける直流検波器の削除をも実現するものである。すなわち、本実施形態によれば、精度を高くとることが難しい直流検波器を用いることなく、高い精度の調整が必要であった遅延回路（ロック検出器内）を用いることなく、誤検出領域が存在しないロック検出器を実現することができる。
【００８４】
【発明の効果】
以上のように、本発明のロック検出器は、無調整でロック／アンロックの判別を行うことができる。また、積分器を備える本発明のロック検出器では、直流検波器なしにロック／アンロックの判別を行うことができる。
【図面の簡単な説明】
【図１】 クロック再生回路とそれに接続された本発明の第１の実施形態のロック検出器の回路図である。
【図２】 図１の回路の動作を表すタイミングチャートである。
【図３】 図１のロック検出器２０の動作を示す説明図である。
【図４】 クロック再生回路とそれに接続された本発明の第２の実施形態のロック検出器の回路図である。
【図５】 図４の回路の動作を表すタイミングチャートである。
【図６】 図４のロック検出器２２の動作を示す説明図である。
【図７】 クロック再生回路とそれに接続された本発明の第３の実施形態のロック検出器の回路図である。
【図８】 クロック再生回路とそれに接続された本発明の第４の実施形態のロック検出器の回路図である。
【図９】 図８の回路の動作を表すタイミングチャートである。
【図１０】 図８のロック検出器２２Ａの動作を示す説明図である。
【図１１】 クロック再生回路とそれに接続された本発明の第５の実施形態のロック検出器の回路図である。
【図１２】 クロック再生回路とそれに接続された従来のロック検出器の回路図である。
【図１３】 図１２の回路の動作を表すタイミングチャートである。
【図１４】 図１２のクロック検出器１８の動作を示す特性図である。
【図１５】 (a)は直流検波器の具体的回路図、(b)は積分器の具体的回路図である。
【符号の説明】
１：ＤＦＦ、２：ＥＸＯＲゲート、３：遅延回路、４：ＥＸＯＲゲート、５：差動増幅器、６：ループフィルタ、７：電圧制御発振器（ＶＣＯ）、８：データ入力端子、９：データ出力端子、１０：クロック出力端子、１１：位相比較回路、１２：遅延回路、１３：ＤＦＦ、１４：直流検波器、１５：電圧比較器、１６：基準電圧入力端子、１７：ロック検出出力端子、１８：従来のロック検出器、１９：差動増幅器、２０：ロック検出器、２１：ＥＸＯＲゲート、２２，２２Ａ：ロック検出器、２３：積分器、２４，２４Ａ：ロック検出器、２５，２８，３３：容量、２６，２７：ダイオード、２９，３２：抵抗、３０、３４：入力端子、３１，３５：出力端子、３６：クロック再生回路。
Claims (5)
- 電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、
前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの減算を行う差動増幅器と、該差動増幅器の出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器。 - 電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、
前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの排他的論理和を演算するＥＸＯＲゲートと、該ＥＸＯＲゲートの出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器。 - 電圧によって発振周波数を制御される電圧制御発振器と、入力データ信号に対する前記電圧制御発振器の出力信号の位相差を検出しこの位相差に比例した直流電圧成分を含む位相比較信号ＰＣ及び前記入力データ信号のエッジ密度を検出しこのエッジ密度に比例した直流電圧成分を含むエッジ密度信号ＥＤを出力する位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取り出し前記電圧制御発振器に制御電圧として送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、
前記位相比較信号ＰＣと前記エッジ密度信号ＥＤとの排他的論理和を演算するＥＸＯＲゲートと、該ＥＸＯＲゲートの出力信号の直流成分を取り出す積分器と、該積分器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器。 - 電圧によって発振周波数を制御される電圧制御発振器と、該電圧制御発振器の出力をクロックとして入力して入力データ信号を識別する識別器と、前記入力データ信号と前記識別器の出力信号との排他的論理和演算を行い位相比較信号ＰＣを出力する第１のＥＸＯＲゲート、前記入力データ信号を遅延させる遅延回路及び該遅延回路の出力信号と前記入力データ信号との排他的論理和演算を行いエッジ密度信号ＥＤを出力する第２のＥＸＯＲゲートを備える位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取出し前記電圧制御発振器に送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、
前記識別器の出力信号と前記遅延回路の出力との排他的論理和演算を行う第３のＥＸＯＲゲートと、該第３のＥＸＯＲゲートの出力信号の所定の周波数領域成分の電圧振幅を直流電圧に変換する直流検波器と、該直流検波器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器。 - 電圧によって発振周波数を制御される電圧制御発振器と、該電圧制御発振器の出力をクロックとして入力して入力データ信号を識別する識別器と、前記入力データ信号と前記識別器の出力信号との排他的論理和演算を行い位相比較信号ＰＣを出力する第１のＥＸＯＲゲート、前記入力データ信号を遅延させる遅延回路及び該遅延回路の出力信号と前記入力データ信号との排他的論理和演算を行いエッジ密度信号ＥＤを出力する第２のＥＸＯＲゲートを備える位相比較回路と、該位相比較回路の出力信号から所定の帯域以下の成分を取出し前記電圧制御発振器に送出するループフィルタとを備えるクロック再生回路における、同期状態を判別するロック検出器であって、
前記識別器の出力信号と前記遅延回路の出力信号との排他的論理和演算を行う第３のＥＸＯＲゲートと、該第３のＥＸＯＲゲートの出力信号の直流成分を取り出す積分器と、該積分器の出力信号と所定の電圧とを比較する電圧比較器とを備えることを特徴とするロック検出器。
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